CN105529256B - 半导体器件和使用对准层制造半导体器件的方法 - Google Patents

半导体器件和使用对准层制造半导体器件的方法 Download PDF

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Abstract

本发明涉及半导体器件和使用对准层制造半导体器件的方法。第一沟槽（162）从处理表面（101a）延伸到半导体层（100a）中。在处理表面（101a）上形成在第一沟槽（162）的相对于处理表面（101a）的垂直投影中具有掩膜凹陷（211）的对准层（210）。掩膜凹陷（211）的侧壁（212）具有比第一沟槽（162）的侧壁更小的相对于处理表面（101a）的倾角（α）。用辅助材料（430）来填充掩膜凹陷（211）。在第一沟槽（162）之间的半导体层（101a）的台面区段（170）中形成用于栅极结构（150）的栅极沟槽（152），其中，所述辅助材料被用作蚀刻掩膜（431）。

Description

半导体器件和使用对准层制造半导体器件的方法
技术领域
本发明涉及半导体器件和使用对准层来制造半导体器件的方法。
背景技术
诸如功率半导体二极管、IGFET（绝缘栅场效应晶体管）和IGBT（绝缘栅双极晶体管）之类的功率半导体器件通常是垂直器件，其在半导体管芯的正面处的第一表面与相对背面处的第二表面之间具有负载电流流动。从正面延伸到半导体管芯中的补偿结构在阻断模式下耗尽在半导体管芯中形成的漂移区。该补偿结构允许在没有对阻断能力的不利影响的情况下在漂移区中有较高掺杂剂浓度。
期望改善半导体器件的器件特性。
发明内容
用独立权利要求的主题来达到该目的。从属权利要求涉及其它实施例。
根据实施例，一种制造半导体器件的方法包括形成从处理表面延伸到半导体层中的第一沟槽。在处理表面上形成在第一沟槽的相对于处理表面的垂直投影中具有掩膜凹陷的对准层。掩膜凹陷的侧壁具有比第一沟槽的侧壁更小的相对于处理表面的倾角。掩膜凹陷填充有辅助材料。在第一沟槽之间的台面区段中形成用于栅极结构的栅极沟槽，其中，该辅助材料被用作蚀刻掩膜。
根据另一实施例，半导体器件包括从半导体部分的第一表面延伸到相邻场电极结构之间的台面区段的栅极结构。在第一表面上形成对准层，其中，该对准层在场电极结构的部分的相对于第一表面的垂直投影中包括掩膜凹陷。掩膜凹陷的侧壁具有比场电极结构的侧壁更小的相对于处理表面的倾角。栅极结构在相邻掩膜凹陷之间的间隙的垂直投影中。
本领域的技术人员在阅读以下详细描述和观看附图时将认识到附加特征和优点。
附图说明
附图被包括以提供本发明的进一步理解并结合在本说明书中且构成本说明书的部分。附图图示出本发明的实施例并连同本描述一起用于解释本发明的原理。将很容易认识到本发明的其它实施例和预期优点，因为通过参考以下详细描述它们变得更好理解。
图1A是在形成第一沟槽之后的用于图示出根据实施例的制造半导体器件的方法的半导体衬底的部分的示意性横截面视图。
图1B是形成在第一沟槽的垂直投影中具有掩蔽凹陷的对准层之后的图1A的半导体衬底部分的示意性横截面视图。
图1C是形成被自对准到第一沟槽的栅极沟槽之后的图1B的半导体衬底部分的示意性横截面视图。
图2是根据实施例的通过如图1A至1C中所示的制造方法获得的半导体器件的部分的示意性横截面视图。
图3A是在形成场电极结构之后的关于补偿结构的用于图示根据实施例的制造半导体器件的方法的半导体衬底的部分的示意性横截面视图。
图3B是形成源极和主体阱之后的图3A的半导体衬底部分的示意性横截面视图。
图3C是在晶体管单元区中的场电介质中形成凹处（recess）之后的图3B的半导体衬底部分的示意性横截面视图。
图3D是形成主体接触区之后的图3C的半导体衬底部分的示意性横截面视图。
图3E是在凹处中沉积导电材料以形成掩埋接点之后的图3D的半导体衬底部分的示意性横截面视图。
图3F是形成在掩埋接点的垂直投影中具有掩膜凹陷的对准层之后的图3E的半导体衬底部分的示意性横截面视图。
图3G是用辅助材料填充掩膜凹陷之后的图3F的半导体衬底部分的示意性横截面视图。
图3H是在掩膜凹陷之间的对准层中形成掩膜开口之后的图3G的半导体衬底部分的示意性横截面视图。
图3I是在掩膜开口的垂直投影中形成栅极沟槽之后的图3H的半导体衬底部分的示意性横截面视图。
图3J是在栅极沟槽中形成栅极结构之后的图3I的半导体衬底部分的示意性横截面视图。
图3K是形成用于场电极接点的蚀刻掩膜之后的图3J的半导体衬底部分的示意性横截面视图。
图4A是包括通过图3A至3K中所示的方法获得的场电极结构的半导体器件的部分的示意性横截面视图。
图4B是与条状栅极和场电极有关的根据实施例的沿着线I-I的图4A的半导体器件的示意性水平横截面视图。
图4C是与条状栅极电极和布置成行的针状场电极有关的根据实施例的沿着线I-I的图4A的半导体器件的示意性水平横截面视图。
图4D是与具有在网格的网孔中形成的针状场电极结构的网格状栅极结构有关的根据实施例的沿着线I-I的图4A的半导体器件的示意性水平横截面视图。
图4E是与自对准栅极接点有关的根据实施例的在与图4A的横截面平面平行的平面中的图4A的半导体器件的过渡区的部分的示意性垂直横截面视图。
图5是根据另一实施例的用于制造半导体器件的方法的简化流程图。
具体实施方式
在以下详细描述中，对附图进行参考，附图形成详细描述的部分，并且在附图中以图示的方式示出了其中可实施本发明的特定实施例。应理解的是在不脱离本发明的范围的情况下，可利用其他实施例，并且可进行结构或逻辑改变。例如，可在其它实施例上或与其它实施例相结合地使用针对一个实施例示出或描述的特征以又提供另一实施例。意图在于本发明包括此类修改和变更。使用特定语言来描述示例，这不应被理解为限制所附权利要求的范围。附图并未按比例且仅仅用于说明性目的。为了清楚起见，如果没有另外陈述，在不同的图中通过相应的附图标记来指定相同的元件。
术语“具有”、“包含”、“包括”等是开放式的，并且该术语指示所述结构、元件或特征的存在而不排出附加的元件或特征。冠词“一”、“一个”和“该”意图包括复数以及单数，除非上下文另外清楚地指明。
术语“电连接”描述了电连接元件之间的永久低欧姆连接，例如在有关元件之间的直接接触或经由金属和/或高掺杂的半导体的低欧姆连接。术语“电耦合”包括一个或多个适配用于信号传输的（一个或多个）中间元件可以提供在电耦合元件之间，例如可控制以在第一状态暂时提供低欧姆连接和在第二状态暂时提供高欧姆电去耦的元件。
附图通过紧挨着掺杂类型“n”或“p”指示“-”或“+”图示相对的掺杂浓度。例如，“n-”指示比“n”掺杂区的掺杂浓度低的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区更高的掺杂浓度。相同的相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可以具有相同或不同的绝对掺杂浓度。
图1A至1C图示出提供被自对准到先前形成的表面下结构的栅极结构的过程序列，其中，举例来说，表面下结构可以是补偿结构或补偿结构的部分。如在下文中使用的术语“自对准”指示栅极结构相对于该表面下结构的位置并未经受两个或更多个光刻掩膜之间的可能的不对准。替代地，栅极结构相对于表面下结构的位置由包括沉积和蚀刻过程的非光刻图案化过程限定。
图1A中所示的半导体衬底500a包括单晶半导体材料的半导体层100a或由其组成。举例来说，单晶半导体材料可以是硅（Si）、碳化硅（SiC）、锗（Ge）、硅锗晶体（SiGe）、氮化镓（GaN）或砷化镓（GaAs）或另一AIIIBV半导体。除半导体层100a之外，半导体衬底500a还可包括半导体和电介质层。根据实施例，半导体衬底500a是硅晶片，其中，半导体层100a可以是通过切割硅晶体而获得或者完全或部分地通过在单晶衬底上的外延生长而生长的硅盘。半导体层100a可包括为不同导电性类型或者为同一导电性类型但在平均掺杂浓度方面不同的两个或更多个子层。
半导体层100a在半导体衬底500a的正面处形成平面处理表面101a。处理表面101a的法线定义垂直方向。与垂直方向正交的方向是水平方向。
第一沟槽162从被处理表面101a跨越的平面延伸到半导体层100a中。相邻第一沟槽162之间的半导体层100a的部分形成台面区段170。第一沟槽162的宽度wR和相邻第一沟槽162之间的距离wM由施加的光刻过程限定。
第一沟槽162可以是蚀刻到半导体层100a中的沟槽。根据其它实施例，可通过使先前在半导体层100a中形成的表面下结构160a或表面下结构160a的部分凹进来形成第一沟槽162。表面下结构160a可以是例如接触结构之类的导电结构或者例如器件隔离之类的绝缘体结构。根据其它实施例，表面下结构160a是由不同材料的子结构（诸如第一组栅极结构、辅助控制结构或场电极结构）构成的控制结构。可通过使完整的表面下结构160a凹进或者通过使表面下结构160a的部分凹进来形成第一沟槽162。根据实施例，表面下结构160a是包括导电场电极的场电极结构以及将场电极与半导体层100a的半导体材料分离的场电介质，其中，可至少在场电介质的部分中形成第一沟槽162。
根据所示实施例，通过蚀刻具有垂直延伸部分vPR的凹处162a到表面下结构160a中、用导电材料来填充凹处162a的下部并使得沉积的导电材料凹进以在到处理表面101a的一定距离中形成掩埋接点163来形成第一沟槽162，并且第一沟槽162在掩埋接点163与处理表面101a之间具有垂直延伸部分vR。
图1A示出了在中间台面区段170的相对侧的表面下结构160a。第一沟槽162在由第一沟槽162的垂直延伸部分vR给定的到处理表面101a的一定距离处从处理表面101a向下延伸至掩埋接点163。掩埋接点163在由第一沟槽162的垂直延伸部分vR给定的第一距离与由凹处162a的垂直延伸部分vPR给定的到处理表面101a的第二距离之间延伸。第一沟槽162的垂直延伸部分vR在从50 nm至300 nm范围内，例如在从100 nm至200 nm范围内。根据实施例，垂直延伸部分vR可在150 nm与170 nm之间。第一沟槽162的水平宽度wR可在从50 nm至200 nm范围内，例如在从100 nm至150 nm范围内。
覆盖处理表面101a并填充第一沟槽162的对准层210是以这样的方式形成的：在第一沟槽162的垂直投影中的对准层210中就地形成掩膜凹陷211。根据实施例，通过用使沉积层中的陡峭边缘平滑化的溅射部件和共形沉积部件的沉积过程来形成对准层210。根据实施例，用于形成对准层210的过程用基于举例来说低能离子的溅射将从气相进行的高度共形沉积组合，所述低能离子沿着暴露的陡峭边缘比从其它区更快速地去除沉积的材料。根据实施例，HDP（高密度等离子体）过程沉积氧化硅以形成对准层210。在沉积期间，溅射过程可基于砷离子、氧离子或SiH4离子。
如图1B中所示，对准层210覆盖处理表面101a并完全填充第一沟槽162。在掩埋接点163的垂直投影中形成掩膜凹陷211。掩膜节距211的垂直延伸部分vM近似等于第一沟槽162的垂直延伸部分vR。掩膜凹陷211的侧壁212与处理表面101a之间的倾角α小于第一沟槽162的侧壁与处理表面101a之间的倾角β。倾角α可在从30度至60度的范围内，例如在从40至45度的范围内。根据实施例，倾角α为约43度。
考虑相邻表面下结构160a之间的台面宽度wM、倾角α和表面下结构160a与栅极结构150之间的目标距离而设定对准层210的厚度vAL，并且对准层210的厚度vAL可大于掩膜凹陷211的垂直延伸部分vM。例如，选择对准层210的厚度vAL，使得对准层210的暴露表面在台面区段170的垂直投影中具有水平部分218，其中，水平部分218平行于处理表面101a，并且具有至少20 nm、例如至少40 nm的水平宽度wH。
沉积与对准层210的材料不同的辅助材料以完全填充掩膜凹陷211。例如使用在对准层210的暴露表面的水平部分218处停止的CMP（化学机械抛光）过程来去除在掩膜凹陷211外面的辅助材料部分。根据实施例，在CMP之后，可使经沉积和抛光的辅助材料略微凹进以便调整沉积的辅助材料的相邻部分之间的距离并补偿关于对准层210的过程波动。辅助材料可以是与对准层210的材料相对的任何材料，并且可选地，可以高选择性地来蚀刻半导体层100a。例如，辅助材料可以是非晶硅、碳或光致抗蚀剂。根据实施例，辅助材料是多晶硅。
经曝光和可选地凹进的辅助材料形成蚀刻掩膜430或蚀刻掩膜的部分以便在半导体台面170中形成栅极沟槽152。例如，在第一步骤中，可通过相对于蚀刻掩膜430的辅助材料选择性地去除对准层210的材料的蚀刻过程来形成掩膜开口214。在第二步骤中，在被掩膜开口214暴露的部分中在半导体层100a中形成栅极沟槽152。
图1C示出了在相邻表面下结构160a之间的半导体台面170的中心上以自对准方式形成的栅极沟槽152。当根据比较示例通过第二光刻掩膜形成栅极沟槽152时，必须在选择台面宽度wM时考虑大约10纳米的对准公差，以便确保栅极沟槽152与表面下结构160a之间的最小距离。使用如所示的自对准方法，不必考虑对准公差，使得可以以高产率获得较小的台面宽度wM。另外，自对准方法可节省昂贵的光刻过程。
根据包括掩埋接点163的形成的实施例，可以在没有消耗台面区段170的材料的任何接触结构的情况下将台面区段170中的导电结构电连接到在表面下结构160a中的导电结构。
以下图涉及具有n沟道IGFET单元的半导体器件。等价考虑适用于具有互补掺杂的p沟道IGFET单元。
图2图示包括多个相同晶体管单元TC的半导体器件500。半导体器件500可以是或者可包括IGFET，例如通常意义中包括具有金属栅极的FET以及具有非金属栅极的FET的MOSFET（金属氧化物半导体FET）。根据另一实施例，半导体器件500可以是IGBT或MGD（MOS栅控二极管）。
半导体器件500是基于来自单晶半导体材料的半导体部分100，诸如Si、SiC、Ge、SiGe、GaN、GaAs或任何其它AIIIBV半导体，并且在正面处具有第一表面101且在相对背面处具有第二表面102。
半导体部分100包括具有沿着第二表面102形成的重掺杂接触部分129的漂移和背面结构120。漂移和背面结构120包括漂移区121，其中，掺杂剂浓度可至少在其垂直延伸部分的部分中随着到第一表面101的距离增加而逐渐地或逐步地增加或减小。根据其它实施例，漂移区121中的掺杂剂浓度可以是近似均匀的。漂移区121中的平均掺杂剂浓度可在1E13 cm-3与1E17 cm-3之间，例如在从5E15 cm-3至5E16 cm-3范围内。漂移和背面结构120可包括进一步掺杂区，例如将漂移区121与接触部分129分离的场停止层128。场停止层128中的平均掺杂剂浓度可以是漂移区121中的平均掺杂剂浓度的至少五倍且是接触部分129中的最大掺杂剂浓度的至多五分之一。
接触部分129可以是重掺杂基础衬底或重掺杂层。沿着第二表面102，接触部分129中的掺杂剂浓度足够高而与直接地邻接第二表面102的金属形成欧姆接触。在半导体部分100基于硅的情况下，在导电接触部分129中，沿着第二表面102的掺杂剂浓度可以是至少1E18 cm-3，例如至少5E19 cm-3。在p导电接触部分129中，掺杂剂浓度可以是至少1E16 cm-3，例如至少5E17 cm-3。
每个晶体管单元TC包括场电极结构160或场电极结构160的部分，其从第一表面101延伸到半导体部分100中。第一表面101与掩埋端部之间的场电极结构160的部分可具有近似垂直的侧壁，或者可相对于第一表面101略微成锥形。该侧壁可以是笔直的或者略微凸出。
场电极结构160可包括条状场电极165或者针状或针形场电极165以及分别地围绕场电极165的场电介质161。场电极165包括重掺杂多晶硅层和/或含金属层或由其组成。场电介质161将场电极165与半导体部分100的周围半导体材料分离，并且可包括热生长氧化硅层、沉积氧化硅层（基于TEOS（四乙基原硅酸酯）的氧化硅）或两者或者由其组成。
场电极结构160的垂直延伸部分可在从1 μm至50 μm范围内，例如在从2 μm至20 μm范围内。场电极165的第一水平延伸部分可以是与第一水平延伸部分正交的第二水平延伸部分的至多三倍或者至多两倍。第二水平延伸部分可在从0.1 μm至20 μm范围内，例如在从0.2 μm至5 μm范围内。
场电极165和场电极结构160的横截面区域可以是矩形或者正或扭曲多边形，分别地有或没有圆形和/或斜面拐角。根据实施例，第一和第二水平延伸部分是近似相等的，并且场电极165和场电极结构160的截面区域是正多边形，诸如八边形、六边形或正方形，分别地有或没有圆形或斜面拐角。
根据其它实施例，场电极165和场电极结构160的横截面区域可以是椭圆形或卵形的。第一和第二水平延伸部分可以是近似相等的，使得场电极165和场电极结构160的水平横截面区域是圆。在镜面场电极165的情况下，晶体管单元TC可以以线和列方式布置成矩阵状。根据其它实施例，晶体管单元TC可被布置成移位线，其中，奇数线路被相对于偶数线移位沿着线的两个晶体管单元TC之间的距离的一半。
晶体管单元TC的半导电部分在半导体部分100的台面区段170中形成，其中，台面区段170可围绕相应场电极结构160。台面区段170从半导体部分100的相邻区段突出。台面区段170的水平最小宽度wM可在从0.3 μm至2 μm的范围内，例如在从0.4 μm至1 μm的范围内。每个台面区段170可包括与相关台面区段170中的漂移区121的区段形成第一pn结pn1的主体区115以及与主体区115形成第二pn结pn2的一个或多个源极区110。主体区115将源极区110与漂移区121分离。
栅极结构150包括导电栅极电极155，导电栅极电极155可包括重掺杂多晶硅层和/或含金属层或者由其组成。栅极电极155被针对半导体部分100完全绝缘，其中，栅极电介质151将栅极电极155至少与主体区115分离。栅极电介质151将栅极电极155电容耦合到主体区115的沟道部分。栅极电介质151可包括下述或由下述组成：半导体氧化物，例如热生长或沉积氧化硅、半导体氮化物，例如沉积或热生长氮化硅、半导体氧氮化物，例如氧氮化硅物或其组合。栅极结构150可以是从第一表面101延伸到半导体部分100中的沟槽栅极。
在所示实施例中且针对以下描述，晶体管单元TC是具有n掺杂主体区115及n掺杂源极和漂移区110、121的n沟道IGFET单元。如下面概述的类似考虑还适用于包括具有互补掺杂的p沟道IGFET单元的实施例。
当施加于栅极电极150的电压超过预置阈值电压时，电子累积在直接地邻接栅极电介质151的主体区115的沟道部分中，并形成反型沟道，从而使得第二pn结pn2对于电子而言可渗透。
栅极结构150的垂直延伸部分小于场电极结构160的垂直延伸部分。栅极结构150的垂直延伸部分可在从100 nm至5000 nm范围内，例如在从300 nm至1000 nm范围内。
层间电介质200包括在第一表面101和场电极结构160上形成的对准层210。对准层210的材料可以是半导体氧化物，例如在HDP过程中沉积的二氧化硅。对准层210在场电极结构160的至少部分的垂直投影中包括掩膜凹陷211。根据实施例，在场电介质161的垂直投影中形成掩膜凹陷211。掩膜凹陷211的侧壁212具有比场电极结构160的侧壁更小的相对于第一表面101的倾角。在相邻掩膜凹陷211之间，对准层210中的掩膜开口214在垂直方向上延伸通过对准层210。掩膜开口214在栅极结构150的垂直投影中。
层间电介质200还包括在对准层210上形成并填充掩膜凹陷211以及掩膜开口214的电介质层220。电介质层220可包括举例来说来自氧化硅、氮化硅、氧氮化硅物、掺杂或未掺杂硅玻璃，例如BSG（硼硅玻离）、PSG（磷硅玻璃）或BPSG（硼磷硅玻璃）的一个或多个绝缘体层。
在层间电介质200上形成的第一负载电极310可形成或者可被电耦合或连接到第一负载端子，例如在半导体器件500是IGFET的情况下的源极端子、在半导体器件500是IGBT的情况下的发射极端子或者在半导体器件500是MGD的情况下的阳极端子。直接地邻接第二表面102和接触部分129的第二负载电极320可形成或者可被电连接到第二负载端子，其可以是半导体器件500是IGFET的情况下的漏极端子、半导体器件500是IGBT的情况下的集电极端子或者半导体器件500是MGD的情况下的阴极端子。
第一和第二负载电极310、320中的每一个可包含铝（Al）、铜（Cu）或铝或铜的合金（例如AlSi、AlCu或AlSiCu）作为（一个或多个）主要组分或者由其组成。根据其它实施例，第一和第二负载电极310、320中的至少一个可包含镍（Ni）、锡（Sn）、钛（Ti）、钨（W）、钽（Ta）、钒（V）、银（Ag）、金（Au）、铂（Pt）和/或钯（Pd）作为（一个或多个）主要组分。例如，第一和第二负载电极310、320中的至少一个可包括两个或更多个子层，其中，每个子层包含Ni、Sn、Ti、V、Ag、Au、Pt、W以及Pd中的一个或多个作为（一个或多个）主要组分，例如硅化物、氮化物和/或合金。
在到第一表面101的一定距离处，场电介质161的至少部分的垂直投影中的掩埋接点163在一侧直接地邻接场电极165并在另一侧邻接主体区115或主体区115以及源极区110。
接触结构315延伸通过层间电介质200中的开口，并且将第一负载电极310与场电极165电连接且通过掩埋接点163将第一负载电极310与晶体管单元TC的源极和主体区110、115电连接。掩埋接点163以及接触结构315可包括基于例如钛（Ti）或钽（Ta）的一个或多个导电含金属层和例如基于钨（W）的金属填充部分。根据其它实施例，接触结构315可包括重掺杂多晶结构。栅极结构150在台面单元170的中心上形成。在掩膜凹陷211被自对准到场电极结构160且栅极结构150被自对准到掩膜凹陷211的情况下，当将栅极结构150对准到场电极结构160的情况下不必考虑掩膜对准公差。因此，与将使用不同的光刻掩膜用于限定在一方面的场电极结构160和在另一方面的栅极结构150的方法相比可以显著地减小台面宽度wM。
另外，掩埋接触结构163可省掉可消耗台面面积的源极区110和主体区115的表面接触。结果，可以将相邻场电极结构之间的台面宽度wM减小至800 nm以下，例如以高产率减小至500 nm以下。窄台面宽度wM例如对于针对相对低的击穿电压指定的半导体器件而言可改善击穿性能与通态电阻之间的权衡。
图3A至3K涉及一种制造具有以自对准到被用作图1A至1C的表面下结构160a的场电极结构160的方式形成的栅极结构150的半导体器件的方法。
半导体衬底500a包括单晶半导体材料的半导体层100a或者由其组成。半导体衬底500a可以是半导体晶片，从该半导体晶片获得多个相同的半导体管芯。半导体层100a的单晶半导体材料可以是Si、SiC、Ge、SiGe、GaN、GaAs或任何其它AIIIBV半导体。半导体层100a可以是本征或轻掺杂的。根据实施例，半导体层100a是轻度n掺杂的。例如，半导体层100a包含磷（P）和/或砷（As）原子。半导体层100a的平面处理表面101a在正面处被暴露。在相对背面处，半导体衬底500a可具有平面背面表面102a。
场电极结构160从第一表面101a延伸到半导体层100a中直至到底面BPL。每个场电极结构160包括导电条状或针状场电极165以及围绕场电极165的场电介质161。场电极165包括重掺杂多晶硅层和/或含金属层或由其组成。场电介质161将场电极165与半导体层100a的周围半导体材料分离，并且可包括热生长氧化硅层、沉积氧化硅层（例如，基于TEOS的氧化硅）或两者或者由其组成。场电极165和场电极结构160的横截面区域可以是条，其中第一水平延伸部分是垂直于第一水平延伸部分的第二水平延伸部分的至少十倍。根据其它实施例，场电极165和场电极结构160的横截面区域是点状的，其中第一水平延伸部分是第二水平延伸部分的至多三倍。例如，截面区域可以是矩形的、正或扭曲多边形的诸如六边形或八边形，分别地有或没有圆形和/或斜面拐角。根据实施例，第一和第二水平延伸部分是近似相等的，并且场电极165和场电极结构160的横截面区域是规则多边形，诸如八边形、六边形或正方形，分别地有或没有圆形或斜面拐角。
根据其它实施例，场电极165和场电极结构160的横截面区域可以是椭圆形或卵形的，或者在第一和第二水平延伸部分相等的情况下是圆。
场电极165的最小水平延伸部分wFE可以在从0.1 μm至20 μm范围内，例如在从0.2μm至5 μm范围内。处理表面101a与底面BPL之间的距离给定场电极结构160的垂直延伸部分vFES，并且可在从1 μm至50 μm范围内，例如在从2 μm至20 μm范围内。
场电极结构160的掩埋底部区段可以是近似水平的或者可以是圆形的。处理表面101a与底部区段之间的场电极结构160的垂直侧壁区段可以是严格地垂直的，可略微成锥形和/或可以是凸出的。
相邻场电极结构160之间的半导体层100a的部分形成台面区段170。台面区段170可以是条状的，或者可形成网格嵌入式针状场电极结构160。最小台面宽度wM可在从300 nm至1 μm范围内，例如在从400 nm至800 nm范围内。
第一掩膜层被沉积并通过光刻法而被图案化以形成第一掩膜410，从而至少暴露边缘区690分别地围绕的晶体管单元区610。可引入使用第一掩膜410作为注入掩膜掺杂剂以用于在晶体管单元区610的台面区段170中形成主体阱115a。根据实施例，可在到处理表面101a的一定距离处注入受主原子。然后，可对半导体衬底500a进行回火以对注入损坏进行退火并使注入的掺杂剂扩散。使用第一掩膜410或者替换第一掩膜410的另一掩膜，可接近于处理表面101a注入施主原子。可对半导体衬底500a进行回火以对注入损坏进行退火并使注入的掺杂剂扩散出来而在晶体管单元区610的台面区段170中形成源极阱110a。
图3B示出了第一掩膜410覆盖边缘部分690。在晶体管单元区610的台面区段170中，沿着处理表面101a形成源极阱110a。主体阱115a将源极阱110a与半导体层100a的其余部分分离，从而形成漂移区120a。在主体阱115a与漂移区120a之间形成的第一pn结pn1具有到处理表面101a的距离dPN1。距离dPN1可在从800 nm至2000 nm范围内。源极阱110a与主体阱115a之间的第二pn结pn2可具有到处理表面101a的距离dPN2。距离dPN2可在从100 nm至800 nm、例如从200 nm至600 nm范围内。
用于形成主体和源极阱115a、110a的注入可使用与所示相同的蚀刻掩膜410。根据另一实施例，除晶体管单元区610之外，用于主体阱115a的注入掩膜可使边缘区690的过渡区691暴露，其中，过渡区690直接地邻接晶体管单元区610，并且其中，p阱115b沿着处理表面101a在过渡区域691中形成。
使用图3B的第一掩膜410或替换第一掩膜410的第二掩膜420作为蚀刻掩膜，场电介质691在晶体管单元区610中凹进。例如，该凹处是氧化物蚀刻，例如选择性地使场电介质161的暴露部分凹进的湿法蚀刻过程，其中，凹处从处理表面101a的平面开始。
图3C示出了从场电介质161的凹处得到的凹处162a。凹处162的垂直延伸部分vPR大于第二pn结pn2到处理表面101a的距离dPN2且小于第一pn结pn1到处理表面101a的距离dPN1。凹处162a使台面区段170的侧壁以及在台面区段170内形成的主体阱115a的部分暴露。
使用图3C的第二掩膜420、图3B的第一掩膜410或替换第一或第二掩膜410、420的另一掩膜作为注入掩膜，可通过有角度注入来将受主原子注入到台面区段170的暴露侧壁部分中。
图3D示出了沿着主体阱115a的暴露侧壁部分形成的重掺杂主体接触区115c以及沿着源极阱110a的暴露表面的相反注入区110x。
去除了被用作用于形成主体接触区115c的注入掩模的掩膜，例如第二掩膜420。可沉积导电材料以在凹处162a的第一部分中形成掩埋接点163。根据实施例，可沉积加衬凹处162a的包含Ti和/或Ta的中间层163a，例如TaN。沉积导电填充材料163b，例如，诸如钨之类的金属，以填充其余空隙。一般地可使沉积材料凹进。
图3E示出了由沉积并凹进的导电中间层163a和导电填充材料163b形成的掩埋接点163。掩埋接点163直接地邻接重掺杂主体接触区115c以及场电极165。在掩埋接点163的垂直投影中，第一沟槽162从被处理表面101a跨越的平面延伸下至掩埋接触结构163的暴露表面。第一沟槽162的垂直延伸部分vR小于第二pn结pn2与处理表面101a之间的距离dPN2。根据实施例，第一沟槽162的垂直延伸部分可在从100 nm至160 nm范围内。
可通过台面区段170的暴露表面来注入施主原子以沿着处理表面101a实现足够高的施主浓度以与金属形成欧姆接触。例如，可使用使晶体管单元区610暴露的注入掩模来注入砷原子。根据另一实施例，可至少在晶体管单元区610中沉积包含施主的重掺杂多晶硅，并且可使施主从多晶层扩散出来到台面区段170中。根据另一实施例，用于形成源极阱110a的注入提供一定的注入剂量，其高到足以甚至在用于形成主体接触区115c的相反注入之后实现到金属的欧姆接触的期望质量。
以在第一沟槽162的垂直投影中就地在对准层210中形成掩膜凹陷211的方式在处理表面101a上和在第一沟槽162中沉积对准层210。根据实施例，HDP过程沉积氧化硅而形成对准层210。在沉积期间，溅射功率可在从800至1200瓦范围内，并且溅射原子可以是氩（Ar）原子、氧原子或SiH4分子。
图3F示出了对准层210和掩膜凹陷211的细节。选择对准层210的厚度vAL，使得在沉积之后，对准层210完全填充第一沟槽162，并且使得相邻场电极结构160之间的对准层210的水平部分218具有至少20 nm、例如至少40 nm的最小宽度。在其余部分中，对准层210的厚度vAL在下文中确定水平部分218的垂直投影中的场电极结构160与在台面区段170中形成的栅极结构之间的距离。举例来说，对准层210的厚度vAL可以在从200 nm至250 nm范围内。
掩膜凹陷211的侧壁212与处理表面101a之间的倾角α在从30度至60度范围内，例如在从40至45度范围内。根据实施例，倾角α为约43度。
沉积与对准层210的材料不同的辅助材料以完全填充掩膜凹陷211。可通过抛光步骤、例如通过CMP来去除在掩膜凹陷211外面沉积的辅助材料。辅助材料的进一步轻微凹陷可补偿由用于对准层210的沉积过程的过程搏动引起的偏差。
图3G示出了形成第三掩膜的第一掩膜部分431的辅助材料。在台面区段170的垂直投影中，第一掩膜部分431的相邻区段之间的宽度wH限定在随后将形成的栅极结构的位置和宽度。辅助材料可以是针对其对准层210的材料可被选择性地蚀刻的任何材料。根据实施例，对准层210是氧化硅层，并且辅助材料选自多晶硅、碳、光致抗蚀剂材料和氮化硅。第三掩膜层被沉积并通过光刻法被图案化以形成第三掩膜430的第二掩膜部分432。
如图3H中所示，第二掩膜部分432可覆盖边缘区690，并且可使晶体管单元区610暴露。根据所示实施例，第二掩膜部分432中的开口使第一掩膜部分432中的间隙周围的对准层210的部分暴露。第二掩膜部分432的材料是针对其可以以高选择性来蚀刻对准层210的材料的任何材料，并且是作为形成第一掩膜部分431的辅助材料的另一材料。根据实施例，第二掩膜部分432包括氮化硅、光致抗蚀剂或碳或者由其组成。
用于第二掩膜部分432中的开口的对准公差是宽松的，因为第一掩膜部分431确保对准层210中的结果得到的掩膜开口214在台面区段170的中心上被微调。使用第三掩膜430作为组合蚀刻掩膜，在台面区段170的垂直投影中向对准层210中蚀刻掩膜开口214。
可去除第二掩膜部分432，并且可向被对准层210中的掩膜开口214暴露的台面区段170中蚀刻栅极沟槽152。形成第一掩膜部分431的辅助材料可能先前被去除或者可能在栅极沟槽152的形成期间被消耗。可至少沿着台面区段170的暴露侧壁形成栅极电介质151。
图3I示出了相对于相邻场电极结构160居于中心的栅极沟槽152。栅极沟槽152的垂直延伸部分大于第一pn结pn1与处理表面101a之间的距离dPN1。栅极沟槽152延伸通过图3H的源极阱110a和主体阱115a。在栅极沟槽152的相对侧，源极区110由图3H的源极阱110a形成，并且主体区115由图3H的主体阱115a形成。例如来自热生长氧化硅的栅极电介质151加衬栅极沟槽152。
导电材料可被沉积并凹进以在栅极沟槽152中形成栅极电极155。导电材料可以是金属、导电金属化合物、重掺杂多晶硅或其组合。该凹处可包括CMP和湿法蚀刻。沿着对准层210中的掩膜开口214的侧壁，可由与对准层210的材料不同的材料形成电介质隔离部。然后，可沉积另一电介质层200以便完成层间电介质200。
图3J示出了加衬对准层210中的掩膜开口214的辅助隔离部230。辅助隔离部230可由氮化硅形成，并且可支持如下面关于图4E所述的自对准栅极接点的形成。
电介质层220覆盖对准层210并填充对准层210中的掩膜凹陷211以及掩膜开口214。电介质层220可以是或者可包括沉积氧化硅，例如基于TEOS、BSG、PSG、BPSG或其组合的氧化硅。与对准层210组合，电介质层220形成层间电介质200。第四掩膜层被沉积并通过光刻法被图案化以形成第四掩膜440。
图3K示出了在场电极165的垂直投影中具有开口442的第四掩膜440。使用第四掩膜440作为蚀刻掩膜，可通过层间电介质200蚀刻接触沟槽至场电极165。可用导电材料来填充接触沟槽以形成接触结构。可沉积导电材料，例如有或没有硅的情况下的铝、铜或铝和铜的组合，以在由处理表面101a限定的正面处形成第一负载电极。可在背面处完成漏极结构和第二负载电极以形成如以下图中所示的器件。
图4A至4D涉及具有沿着第二表面102a的重n掺杂接触部分129的IGFET 501。在晶体管单元区610中形成晶体管单元TC。没有晶体管单元TC的边缘区域690围绕晶体管单元区610。关于更多细节，参考图2的描述。
图4B涉及具有条状栅极结构150和条状场电极结构160的实施例。
根据图4C的实施例，沿着线布置针形场电极结构160。条状栅极结构150被布置在针形场电极结构160的相邻线之间。
图4D的IGFET 501包括针形场电极结构160和网格状栅极结构150，其中，场电极结构160被布置在由栅极结构150形成的网格的网孔中。
图4E是在与图4A的横截面平面平行的平面中的通过过渡区691的图4A的半导体器件的示意性垂直横截面视图。过渡区691直接地邻接晶体管单元区610，并且包括场电极结构160以及在场电极结构之间的台面区段170中的p阱115b。栅极结构150从晶体管单元区延伸到过渡区691中。
过渡区691缺乏被电连接到第一负载电极的任何源极区或此类源极区。在层间电介质200上形成金属控制电极330。栅极接点315g从控制电极330延伸通过电介质层220并通过对准层210中的掩膜开口214至栅极电极155或到栅极电极155中。与电介质层220的选择性蚀刻组合的掩膜开口214放宽了用于限定用于层间电介质200中的栅极接点315g的接触沟槽的掩膜的对准条件。沿着掩膜开口214的侧壁的辅助隔离部230可通过层间电介质200的部分来支持引导蚀刻。
图5涉及一种制造半导体器件的方法。形成从处理表面延伸到半导体层中的第一沟槽（702）。在处理表面上形成在第一沟槽的相对于处理表面的垂直投影中具有掩膜凹陷的对准层，其中，掩膜凹陷的侧壁具有比第一沟槽的侧壁更小的相对于处理表面的倾角（704）。用辅助材料填充掩膜凹陷（706）。在第一沟槽之间的半导体层的台面区段中，通过使用辅助材料作为蚀刻掩膜来形成用于栅极结构的栅极沟槽（708）。
虽然在本文中图示并描述了特定实施例，但本领域的技术人员将领会到的是在不脱离本发明的范围的情况下多种替换和/或等价实施方式可替代示出和描述的特定实施例。本申请意图涵盖在本文中讨论的特定实施例的任何修改或改变。因此，意图在于仅仅由权利要求及其等价物来限制本发明。

Claims (20)

1.一种制造半导体器件的方法，所述方法包括：
形成从处理表面（101a）延伸到半导体层（100a）中的第一沟槽（162）；
在处理表面（101a）上形成在第一沟槽（162）的相对于处理表面（101a）的垂直投影中包括掩膜凹陷（211）的对准层（210），其中，掩膜凹陷（211）的侧壁（212）具有比第一沟槽（162）的侧壁更小的相对于处理表面（101a）的倾角（α）；
用辅助材料填充掩膜凹陷（211）；以及
通过使用辅助材料作为蚀刻掩膜（431）来形成用于第一沟槽之间的半导体层（101a）的台面区段（170）中的栅极结构（150）的栅极沟槽（152）。
2.根据权利要求1所述的方法，其中：
形成第一沟槽（162）包括形成从处理表面（101a）延伸到半导体层（100a）中的场电极结构（160）以及在场电极结构（160）的部分中形成第一沟槽（162）。
3.根据权利要求2所述的方法，其中
形成场电极结构（160）包括形成场电极（165）和将场电极（165）与台面区段（170）分离的场电介质（161）以及在场电介质（161）中形成第一沟槽（162）。
4.根据权利要求1至3之一所述的方法，其中
形成第一沟槽包括形成凹处（162a）以及用导电材料来填充凹处（162a）的第一部分，其中，凹处（162a）的其余第二部分形成第一沟槽（162）。
5.根据权利要求4所述的方法，其中
所述导电材料包括金属、导电金属化合物和金属合金中的至少一个。
6.根据权利要求1至3之一所述的方法，其中
掩膜凹陷（211）的侧壁（212）相对于处理表面（101a）的倾角（α）在30度与60度之间。
7.根据权利要求1至3之一所述的方法，其中
通过氧化硅的高密度等离子体沉积来形成所述对准层（210）。
8.根据权利要求1至3之一所述的方法，其中
在对准层（210）的暴露表面处，台面区段（170）的垂直投影中的相邻掩膜凹陷（211）之间的距离为至少20 nm。
9.根据权利要求1至3之一所述的方法，其中
在形成对准层（210）之前，第一沟槽（162）的深度为至少80 nm。
10.根据权利要求1至3之一所述的方法，还包括
去除辅助材料并在对准层（210）上沉积电介质层（220），其中，所述电介质层（220）填充掩膜凹陷（211）。
11.根据权利要求1至3之一所述的方法，还包括
在栅极沟槽（152）中形成栅极结构（150）。
12.根据权利要求1至3之一所述的方法，其中
形成栅极沟槽（152）包括通过使用辅助材料作为蚀刻掩膜（431）来在对准层（210）中形成掩膜开口（214）。
13.根据权利要求12所述的方法，还包括：
沿着掩膜开口（214）的侧壁形成辅助隔离部（230）。
14.根据权利要求12所述的方法，还包括：
在掩膜开口（214）的部分中形成栅极接点（315g）。
15.一种半导体器件，包括：
栅极结构（150），其从半导体部分（100）的第一表面（101）延伸到相邻场电极结构（160）之间的台面区段（170）中；以及
在第一表面（101）上形成的对准层（210），其中，所述对准层（210）在场电极结构（160）的部分的相对于第一表面（101）的垂直投影中包括掩膜凹陷（211），掩膜凹陷（211）的侧壁（212）具有比场电极结构（160）的侧壁更小的相对于第一表面（101）的倾角（α），并且栅极结构（150）在相邻掩膜凹陷（211）之间的间隙的垂直投影中。
16.根据权利要求15所述的半导体器件，其中
所述场电极结构（160）分别地包括场电极（165）和场电介质（161），并且场电介质（161）将场电极（165）与半导体部分（100）的材料分离。
17.根据权利要求16所述的半导体器件，还包括
掩埋接点（163），其在到第一表面（101）的一定距离处形成并直接地邻接台面区段（170）和场电极（165）中的一个。
18.根据权利要求15至17之一所述的半导体器件，其中
掩膜凹陷（211）的侧壁（212）相对于第一表面（101）的倾角（α）在30度与60度之间。
19.根据权利要求15至17之一所述的半导体器件，其中
通过氧化硅的高密度等离子体沉积来形成所述对准层（210）。
20.根据权利要求15至17之一所述的半导体器件，还包括
辅助隔离部（230），其沿着掩膜开口（214）的侧壁在相邻掩膜凹陷（211）之间的对准层（210）中形成。
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