TWI724685B - 遮蔽閘極溝槽式金氧半導體場效電晶體元件 - Google Patents

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Abstract

本發明提供一種遮蔽閘極溝槽式金氧半導體場效電晶體(MOSFET)元件結構，包括形成於n型磊晶矽層內之金氧半導體閘極溝槽與p本體接觸溝槽，n型磊晶矽層覆蓋n+矽基板。各個金氧半導體閘極溝槽包括一閘極溝槽堆疊，閘極溝槽堆疊具有下方n+遮蔽多晶矽層與上方n+閘極多晶矽層，二者由多晶矽間介電層分隔開。上方與下方之多晶矽層並橫向隔絕在一區域內，在此區域中，透過選擇性移除部分上方多晶矽材料並在間隔中填入介電材料，下方多晶矽層會延伸至矽表面。此方法用於形成自對準或非自對準遮蔽閘極溝槽式MOSFET元件之金氧半導體閘極溝槽與p本體接觸溝槽。

Description

遮蔽閘極溝槽式金氧半導體場效電晶 體元件
本申請案是2019年5月16日提出申請之美國專利第16/414,769號申請案之部分延續案，該申請案是2019年3月1日提出申請之美國專利第16/290,834號申請案之部分延續案，該申請案關聯且主張2018年3月1日申請之美國專利第62/637,274號臨時申請案。這些案件之全文併入本案以供參考。
本發明是關於一種半導體元件，特別是關於一種溝槽式金氧半導體場效電晶體(MOSFET)元件的結構及其製造方法。
對於功率金氧半導體場效電晶體(MOSFET)元件而言，隨著新結構、先進製造技術與工具之採用使得單位平方面積的阻抗降低，金氧半導體場效電晶體產品的晶片(die)尺寸也變得越來越小。小晶片尺寸先進溝槽式金氧半導體場效電晶體產品會面臨以下許多挑戰，舉例來說：(1)小晶片導致熱阻增加，(2)在非 箝制電感性、高dv/dt與二極體回復模式之操作下，提升此金氧半導體場效電晶體相較於低效能大晶粒面積型功率金氧半導體場效電晶體，在處理更大電流密度下的耐受力，以及(3)最小化多晶矽間氧化物(IPO)厚度變化所導致之Rds與Cgd變化。
製造較薄的晶片以及改善功率元件之封裝，可處理功率金氧半導體場效電晶體元件中關於熱阻的問題。改善尺寸較小之晶片上的功率金氧半導體場效電晶體元件之耐受力的方法包括，舉例來說，(1)利用結構與製程使崩潰發生於金氧半導體場效電晶體本體之中間處，(2)確保元件累增崩潰(avalanche breakdown)會發生於在主動元件晶胞(cell)，而非終端區，(3)使p本體與源極間之短路阻抗維持在極低值以避免此金氧半導體場效電晶體之寄生NPN雙極性電晶體導通。非自對準p本體接觸與溝槽之遮罩對準誤差會導致金氧半導體場效電晶體之p本體與n+源極間之短路阻抗增加。因此，提供一個新製程以形成p本體接觸結構來降低非自對準p本體接觸之負面影響是有必要的。
本發明之一方面具有一形成遮蔽閘極溝槽式金氧半導體場效電晶體元件之方法，包括：提供一矽材料層覆蓋一半導體基板，該矽材料層具有n型導電型；在該矽材料層之一前表面上，形成複數個閘極溝槽於該前表面之一主動區內，該些閘極溝槽係正交地由該 前表面延伸至該半導體基板；在各個閘極溝槽內形成一閘極溝槽堆疊，包括：形成一遮蔽層內襯於各個閘極溝槽之側壁與底面，其中，該遮蔽層係氧化矽；形成一第一多晶矽摻雜層於該遮蔽層內襯於該底面之一部分與該閘極溝槽之該些側壁的下部分上；移除該遮蔽層之上部分以裸露該些側壁之上部分；形成一多晶矽間氧化物(IPO)層之一第一薄膜於該第一多晶矽摻雜層上，該多晶矽間氧化物層之該第一薄膜是一多晶矽氧化(PSO)薄膜；形成該多晶矽間氧化物層之一第二薄膜於該多晶矽間氧化物層之該第一薄膜上，該多晶矽間氧化物層之該第二薄膜是一氧化矽薄膜；形成一無摻雜多晶矽(UPS)層於該多晶矽間氧化物層之該第二薄膜上；形成一保護層沿著表面連續地覆蓋於該些側壁之該些上部分與該無摻雜多晶矽層上，該保護層係一氧化矽層；利用反應離子蝕刻技術只移除該保護層覆蓋該無摻雜多晶矽層之部分，保留位於該些側壁之該些上部分上之部分該保護層；利用一矽蝕刻製程蝕刻該無摻雜多晶矽層；利用一氧化矽蝕刻製程蝕刻留在該些側壁上之該保護層；在該些側壁之該些上部分上成長一閘極氧化層；以及形成一第二多晶矽摻雜層於該閘極氧化層與該多晶矽間氧化物層上；形成一p本體區與多個n+源極區，該些n+源極區係延伸至該些閘極溝槽間；以及形成一介電層於該前表面上。
本發明之另一方面具有一形成遮蔽閘極溝槽式金氧半導體場效電晶體元件之方法，包括：提供 一矽材料層覆蓋一半導體基板，該矽材料層具有n型導電型；在該矽材料層之一前表面上，形成複數個閘極溝槽於該前表面之一主動區內，該些閘極溝槽係正交地由該前表面延伸至該半導體基板；在各個閘極溝槽內形成一閘極溝槽堆疊，包括：形成一遮蔽層內襯於各個閘極溝槽之側壁與底面，其中，該遮蔽層係氧化矽；形成一第一多晶矽摻雜層於該遮蔽層內襯於該底面之一部分與該閘極溝槽之該些側壁的下部分上；移除該遮蔽層之上部分以裸露該些側壁之上部分；形成一多晶矽間氧化物(IPO)層於該第一多晶矽摻雜層上，該多晶矽間氧化物層包括一多晶矽氧化薄膜；沉積無摻雜多晶矽於該多晶矽間氧化物層上；回蝕該無摻雜多晶矽以形成一無摻雜多晶矽(UPS)層於該多晶矽間氧化物層上；利用一氧化矽蝕刻製程，由該些側壁移除形成該多晶矽間氧化物層之過程中形成之任何氧化矽；形成一保護層沿著表面連續地覆蓋於該些側壁之該些上部分與該無摻雜多晶矽層上，該保護層係一氧化矽層；利用反應離子蝕刻技術只移除該保護層覆蓋該無摻雜多晶矽層之部分，保留位於該些側壁之該些上部分上之部分該保護層；移除該無摻雜多晶矽層；利用一氧化矽蝕刻製程蝕刻留在該些側壁上之該保護層；在該些側壁之該些上部分上成長一閘極氧化層；以及形成一第二多晶矽摻雜層於該閘極氧化層與該多晶矽間氧化物層上；形成多個p本體區與多個n+源極區，延伸於該些閘極溝槽間；以及形成一介電層於該前表面上。
本發明之另一方面具有一形成遮蔽閘極溝槽式金氧半導體場效電晶體元件之方法，包括：提供一矽材料層覆蓋一半導體基板，該矽材料層具有n型導電型；在該矽材料層之一前表面上，形成複數個閘極溝槽於該前表面之一主動區內，該些閘極溝槽係正交地由該前表面延伸至該半導體基板；在各個閘極溝槽內形成一閘極溝槽堆疊，包括：形成一遮蔽層內襯於各個閘極溝槽之側壁與底面，其中，該遮蔽層係氧化矽；形成一第一多晶矽摻雜層於該遮蔽層內襯於該底面之一部分與該閘極溝槽之該些側壁的下部分上；移除該遮蔽層之上部分以裸露該些側壁之上部分；利用一氧化製程，形成一多晶矽間氧化物(IPO)層之一第一薄膜於該第一多晶矽摻雜層上緣，該多晶矽間氧化物層之該第一薄膜是一多晶矽氧化薄膜，該氧化製程並形成一氧化矽層於該些側壁之該些上部分上；透過沉積一氧化矽薄膜於該第一薄膜與該氧化矽層上，利用一光阻層對該氧化矽薄膜施以圖案化製程只裸露位於該氧化矽層上之部分該氧化矽薄膜，以及蝕刻位於該些側壁之該些上部分上之部分該氧化矽薄膜與該氧化矽層，以形成該多晶矽間氧化物層之一第二薄膜於該多晶矽間氧化物層之該第一薄膜上，該多晶矽間氧化物層之該第二薄膜是一氧化矽薄膜，並去除該光阻層以裸露該多晶矽間氧化物層；在該些側壁之該些上部分上成長一閘極氧化層；以及形成一第二多晶矽摻雜層於該閘極氧化層與該多晶矽間氧化物層上，並填滿該閘極溝槽；形成多個p本體區與多個n+源極區， 延伸於該些閘極溝槽間；以及形成一介電層於該前表面上。
本發明之另一方面具有一形成遮蔽閘極溝槽式金氧半導體場效電晶體元件之方法，包括：提供一矽材料層覆蓋一半導體基板，該矽材料層具有n型導電型；在該矽材料層之一前表面上，形成複數個閘極溝槽於該前表面之一主動區內，該些閘極溝槽係正交地由該前表面延伸至該半導體基板；在各個閘極溝槽內形成一閘極溝槽堆疊，包括：形成一遮蔽層內襯於各個閘極溝槽之側壁與底面，其中，該遮蔽層係氧化矽；形成一第一多晶矽摻雜層於該遮蔽層內襯於該底面之一部分與該閘極溝槽之該些側壁的下部分上；移除該遮蔽層之上部分以裸露該些側壁之上部分；形成一多晶矽間氧化物(IPO)層於該第一多晶矽摻雜層上緣，該多晶矽間氧化物層包括一多晶矽氧化薄膜，其中，形成該多晶矽間氧化物層之步驟並在該些側壁之上部分形成氧化矽；沉積光阻於該多晶矽間氧化物層上；向下蝕刻該光阻以形成一光阻層於該多晶矽間氧化物層上；利用一氧化矽蝕刻製程，由該些側壁上移除形成該多晶矽間氧化物層之過程中形成之任何氧化矽；移除該光阻層以裸露該多晶矽間氧化物層；在該些側壁之該些上部分上成長一閘極氧化層；以及形成一第二多晶矽摻雜層於該閘極氧化層與該多晶矽間氧化物層上，並填滿該閘極溝槽；形成多個p本體區與多個n+源極區，延伸於該些閘極溝槽間；以及形成一介電層於該前表面上。
本發明之另一方面具有一形成遮蔽閘極溝槽式金氧半導體場效電晶體元件之方法，包括：提供一矽材料層覆蓋一半導體基板，該矽材料層具有n型導電型；在該矽材料層之一前表面上，形成由複數個閘極溝槽與p本體接觸溝槽構成之一陣列於該前表面之一主動區內，該些閘極溝槽與該些接觸溝槽係正交地由該前表面延伸至該半導體基板；以及在各個閘極溝槽內形成一閘極溝槽堆疊，包括：形成一遮蔽層內襯於各個閘極溝槽之側壁與底面，其中，該遮蔽層係氧化矽；形成一第一多晶矽摻雜層於該遮蔽層內襯於該底面之一部分與該閘極溝槽之該些側壁的下部分上；移除該遮蔽層之上部分以裸露該些側壁之上部分；形成一多晶矽間氧化物(IPO)層於該第一多晶矽摻雜層上緣，該多晶矽間氧化物層包括一多晶矽氧化薄膜，其中，形成該多晶矽間氧化物層之步驟並在該些側壁之上部分形成氧化矽；沉積光阻於該多晶矽間氧化物層上；向下蝕刻該光阻以形成一光阻層於該多晶矽間氧化物層上；利用一氧化矽蝕刻製程，由該些側壁上移除形成該多晶矽間氧化物層之過程中形成之任何氧化矽；移除該光阻層以裸露該多晶矽間氧化物層；在該些側壁之該些上部分上成長一閘極氧化層；形成一第二多晶矽摻雜層於該閘極氧化層與該多晶矽間氧化物層上，並填滿該閘極溝槽；形成多個p本體區與多個n+源極區，延伸於該些閘極溝槽間；形成一介電層於該前表面上；透過一接觸窗遮罩形成多個本體接觸溝槽；利用低能量離子植入技術將硼(B)或二氟化硼 (BF2)離子透過該些本體接觸溝槽植入以形成多個p+本體區；以及形成一上方金屬層作為源極電極與閘極電極。
本發明之另一方面具有一形成遮蔽閘極溝槽式金氧半導體場效電晶體元件之方法，包括：提供一矽材料層覆蓋一半導體基板，該矽材料層具有一第一導電型；在該矽材料層之一前表面上，形成複數個閘極溝槽構成之一陣列於該前表面之一主動區內，該些閘極溝槽與該些接觸溝槽係正交地由該前表面延伸至該半導體基板；以及在各個閘極溝槽內形成一閘極溝槽堆疊，包括：形成一遮蔽層內襯於各個閘極溝槽之側壁與底面，其中，該遮蔽層係氧化矽；形成一第一多晶矽摻雜層於該遮蔽層內襯於該底面之一部分與該閘極溝槽之該些側壁的下部分上；移除該遮蔽層之上部分以裸露該些側壁之上部分；利用一熱氧化成長製程形成一多晶矽間氧化物(IPO)層於該第一多晶矽摻雜層上緣，該多晶矽間氧化物層包括一多晶矽氧化薄膜，其中，形成該多晶矽間氧化物層之步驟並在該些側壁之上部分形成氧化矽層；沉積一高密度電漿(HDP)氧化層於該氧化層與該多晶矽間氧化物層上以增加該多晶矽間氧化物層之厚度，其中，形成於該些側壁上之該高密度電漿氧化層與形成於該多晶矽間氧化物層上之該高密度電漿氧化層之厚度比為1/5；以濕蝕刻製程由該些溝槽側壁移除該高密度電漿氧化層與該氧化矽，同時保留位於該多晶矽間氧化物層上之該高密度電漿氧化層以及位於該前表面上之部分該高密度電漿氧化層與該氧化矽層；在該多晶矽間氧化 物層上進行填充(filling cavity)製程以形成一光阻層；回蝕緊接於該前表面下方之該光阻層，以裸露位於該前表面上之部分該高密度電漿氧化層與該氧化矽層；由該前表面移除該部分之該高密度電漿氧化層與該氧化矽層，接著移除該光阻以裸露該多晶矽間氧化物層；在該些側壁之該些上部分上成長一閘極氧化層；以及形成一第二多晶矽摻雜層於該閘極氧化層與該多晶矽間氧化物層上，並填滿該閘極溝槽，並填滿該閘極溝槽。
本發明之又一方面具有一形成遮蔽閘極溝槽式金氧半導體場效電晶體元件之方法，包括：提供一矽材料層覆蓋一半導體基板，該矽材料層具有n型導電型；在該矽材料層之一前表面上，形成複數個閘極溝槽於該前表面之一主動區內，該些閘極溝槽係正交地由該前表面延伸至該半導體基板；以及在各個閘極溝槽內形成一閘極溝槽堆疊，包括：形成一遮蔽層內襯於各個閘極溝槽之側壁與底面，其中，該遮蔽層係氧化矽；形成一第一多晶矽摻雜層於該遮蔽層內襯於該底面處與該閘極溝槽之該些側壁上；在該第一多晶矽摻雜層內形成一空腔(cavity)，該空腔具有多個側壁與一底面，該第一多晶矽摻雜層之至少一邊緣部分延伸至該前表面；形成一多晶矽間氧化物(IPO)層於該第一多晶矽摻雜層之該底面上，該多晶矽間氧化物層包括氧化矽；在該第一多晶矽摻雜層之該些側壁上形成一閘極氧化層；形成一第二多晶矽摻雜層於內襯於該第一多晶矽摻雜層之該底面之該多晶矽間氧化物層與內襯於該第一多晶矽摻雜層之該 些側壁之該閘極氧化層上；降低該第二多晶矽摻雜層之厚度；對該第二多晶矽摻雜層施以圖案化與蝕刻製程，以形成一間隔(gap)於該第二多晶矽摻雜層之一邊緣與該第一多晶矽摻雜層間；以及利用一介電材料填入該間隔並覆蓋該第二多晶矽摻雜層之上緣。
90:硬質遮罩堆疊
100:遮蔽閘極溝槽式金氧半導體場效電晶體元件結構
101:半導體層
101A:上表面
101B:背面
102:半導體基板
104A:第一閘極溝槽
104B:第二閘極溝槽
104:閘極溝槽
105B:底面
105A:側壁
106:接觸溝槽
107B:底面
107A:側壁
108:主動區域
109:閘極溝槽堆疊
110A:多晶矽氧化層
110:多晶矽間氧化物層
110B:氧化矽層
111A:上表面
111:無摻雜多晶矽層
112:第一接觸區
112A:第一接觸區
112B:第二接觸區
113A:上表面
113:光阻層
114A:第一多晶矽摻雜層
114B:第二多晶矽摻雜層
115:表面氧化層
116:溝槽氧化層
116A:溝槽氧化層
116B:閘極氧化層
117A:第一氧化層
117B:第二氧化層
117C:第三氧化層
117D:第四氧化層
118:接觸導體
119:光阻層
120:源極區
122:源極電極
124:緩衝層
126:介電層
128:保護層
201A:上表面
201:磊晶層
204:閘極溝槽
205B:上表面
205A:側壁
206:間隔
207:介電層
210:多晶矽間氧化物層
214A:第一多晶矽摻雜層
214B:第二多晶矽摻雜層
216B:閘極氧化層
216A:遮蔽層
117A,117B:第一與第二氧化層
401A:上表面
401:磊晶層
404:閘極溝槽
405A:側壁
405:接觸窗
406:接觸溝槽
414B:第二多晶矽摻雜層
415:氧化層
426A:第一介電層
426B:第二介電層
430:氧化物間隔層
PR:光阻遮罩
Dc:接觸溝槽深度
Wc:接觸溝槽寬度
D3:深度
D1:第一深度
W1:第一寬度
D2:第二深度
W2:第二寬度
Wo:開口寬度
第一圖是本發明遮蔽閘極溝槽式(shielded gate trench,SGT)金氧半導體場效電晶體元件結構一實施例之示意圖；第二A至二D圖是在形成閘極溝槽堆疊前先形成閘極溝槽之一實施例之示意圖；第三A至三B圖是形成閘極溝槽堆疊之遮蔽多晶矽層之一實施例之示意圖；第四A至四N圖是形成閘極溝槽堆疊之一實施例之示意圖，此閘極溝槽堆疊包含多晶矽間介電(IPO)層與閘極多晶矽層；第五A至五D圖是形成閘極溝槽堆疊之一實施例之示意圖，此閘極溝槽堆疊包含多晶矽間介電層與閘極多晶矽層；第六A至六D圖是形成閘極溝槽堆疊之一實施例之示意圖，此閘極溝槽堆疊包含多晶矽間介電層與閘極多晶矽層；第七A至七F圖是在形成閘極溝槽堆疊後，形成第一圖之 遮蔽閘極溝槽式金氧半導體場效電晶體元件結構之一實施例之示意圖；第八圖是形成一深且窄之接觸溝槽一實施例之示意圖；第九A至九D圖是橫向多晶矽間氧化物(lateral inter poly oxide,LIPO)層之一實施例之示意圖，至少部分之橫向多晶矽間氧化物層是位於閘極溝槽堆疊之多晶矽層間；以及第十A至十B圖是本發明之製程之實施例的流程圖。
除了改善功率金氧半導體場效電晶體元件之耐受力(robustness)，本發明之實施例也涉及在多晶矽摻雜層間形成介電層之方法，以適用於半導體元件，如遮蔽閘極溝槽式(SGT)金氧半導體場效電晶體元件與其他半導體元件。此介電層可以是多晶間介電層，多晶矽間介電(IPD)層，或是多晶矽間氧化物(IPO)層，IPD與IPO之用語在本文中可互換來表示多晶矽間介電物。
在遮蔽閘極溝槽式金氧半導體場效電晶體元件結構之金氧半導體閘極溝槽內，遮蔽多晶矽層(poly 1)(大致位於溝槽之下半部)與閘極多晶矽層(poly 2)(大致位於溝槽之上半部)間之多晶矽間氧化物層之厚度變化，會導致不受歡迎的源汲極阻抗(Rds)變化與閘汲極電容(Cgd)變化。本發明之實施例可提供最小化閘極溝槽多晶矽間氧化物層之厚度變化之製造方法與結構。
傳統上，在沉積遮蔽多晶矽後，會在遮蔽 多晶矽層上方之金氧半導體閘極溝槽之側壁上，去除作為遮蔽氧化層之氧化矽(SiO2)層，在後續形成閘極氧化層之步驟中，遮蔽多晶矽層會受到部分氧化而在其上形成一多晶矽間氧化物層，此步驟同時在溝槽側壁的裸露部分形成一閘極氧化層。雖然在多晶矽上成長之氧化矽厚度會大於在單晶矽的側壁上成長之氧化矽厚度，在閘極氧化物之製程中在遮蔽多晶矽層上方成長之多晶矽間氧化物層的厚度，可能還不足以符合最大閘極電壓(Vgs-max)額定值之可靠度要求。這就是為何傳統技術，例如分離閘極或是遮蔽閘極型金氧半導體場效電晶體結構，在沉積遮蔽多晶矽與後續向下蝕刻製程之步驟後，需要沉積額外的氧化矽填滿閘極溝槽。隨後，會對於此填入閘極溝槽內之額外的氧化矽施以平坦化與向下蝕刻製程以形成一多晶矽間氧化物層，此多晶矽間氧化物層的厚度大約是閘極氧化層的1.5到5倍。在此傳統製程中，此多晶矽間氧化物層之厚度變化可能非常大，這是因為多晶矽間氧化物層之最終厚度會因為金氧半導體閘極溝槽之深度變化、遮蔽多晶矽之回蝕差異以及所沉積之氧化矽的回蝕差異而產生變化。
不同於傳統技術，本發明之實施例可提供製造方法形成較厚的多晶矽間氧化物於遮蔽多晶矽層之上緣，同時縮減多晶矽間氧化物之厚度變化。由於多晶矽間氧化物之成長或沉積都是始於金氧半導體閘極溝槽內之遮蔽多晶矽層表面，此製程可將厚度變化縮減至5%且可重複實現，同時不受到溝槽深度變化與遮蔽多晶矽 蝕刻變異的影響。
因此，在一實施例中，本發明提供一溝槽式金氧半導體場效電晶體元件，此金氧半導體場效電晶體元件包括複數個金氧半導體閘極溝槽(或是閘極溝槽)與p本體接觸溝槽(或是接觸溝槽)形成之一陣列，形成於一半導體晶圓上。此半導體晶圓可以是一個具有形成於矽基板上方之矽磊晶層的矽晶圓。這些閘極溝槽與這些接觸溝槽可以採交替方式設置於晶圓上表面之一主動區域內，且正交地延伸至晶圓內。這些接觸溝槽的深度與寬度可小於這些閘極溝槽的深度與寬度。這些接觸溝槽是設置於鄰近於閘極溝槽之一p本體區內部。在這些接觸溝槽底部具有一重摻雜p+本體區，此重摻雜p+本體區可透過接觸溝槽之部分接觸材料，或是接觸電極，例如金屬填充物，電性連接金氧半導體場效電晶體元件之源極電極。
在一實施例中，各個閘極溝槽具有由本發明之製程所形成之一閘極溝槽堆疊。此閘極溝槽堆疊可包含一第一多晶矽摻雜層，此第一多晶矽摻雜層是透過由本發明之製程所形成之一多晶矽間介電層或是多晶矽間氧化物層，與一第二多晶矽摻雜層分隔開。
第一圖是以示意圖的方式，顯示遮蔽閘極溝槽式金氧半導體場效電晶體元件結構100之一主動晶胞結構之一實施例，此遮蔽閘極溝槽式金氧半導體場效電晶體元件結構100包括一半導體層101，此半導體層101具有一前表面101A(或上表面101A)與覆蓋於一半導體 基板102(第二圖)之一背面101B。此上表面101A可以是半導體層101之前表面或平台表面(mesa surface)。半導體層101與半導體基板102可以是一大塊晶片(未圖示)或一晶圓中，包含第一圖中之主動晶胞結構實施例，作為範例之一小部分。本文中所述之半導體結構與主動晶胞區可利用各種不同製程，使用相同或不同的微影步驟，形成於同一個晶片上。
在一實施例中，此半導體層101可以是一磊晶(epi)單晶矽層，成長於半導體基板上。此半導體層101可具有一第一導電型，或n型導電型，也就是在其中摻雜n型摻雜物，如砷(As)或磷(P)離子。此半導體基板亦可具有n型導電型；不過，其所摻雜之n型摻雜物的濃度高於半導體層101之n型摻雜物的濃度，因此在圖中標示為n++以顯示其高n型摻雜物濃度。
半導體層101可包含複數個金氧半導體閘極溝槽104與p本體接觸溝槽106所形成之一陣列。這些金氧半導體閘極溝槽104與p本體接觸溝槽106是以交替方式形成於金氧半導體場效電晶體元件100之一主動區域108內，且正交地由上表面101A延伸至背面101B。在以下說明內容中，金氧半導體閘極溝槽將會是指閘極溝槽104，p本體接觸溝槽將會是指接觸溝槽106。為清楚說明，本文之圖式中通常只呈現位於接觸溝槽106兩側之兩個閘極溝槽104，也就是一第一閘極溝槽104A與一第二閘極溝槽104B。遮蔽閘極溝槽式金氧半導體場效電晶體元件可包含複數個以交替方式排列於此元件之主動區域 內之閘極溝槽與接觸溝槽，也就是以“閘極溝槽/接觸溝槽/閘極溝槽/接觸溝槽/…”之順序排列。
回到第一圖，透過對於半導體層101之上表面101A進行圖案化與蝕刻製程，形成於半導體層101之閘極溝槽104與接觸溝槽106的截面為長方形。這些溝槽104與106是互相平行沿著半導體層101之上表面101A延伸。在形成這些溝槽104與106的製程中，這些溝槽104與106可以是自對準於半導體層101內，也可以不是。換言之，分隔此陣列中之各個閘極與接觸溝槽之量測距離可以是相同，也可以不同。在本發明之一實施例中，接觸溝槽106可以在形成閘極溝槽堆疊109於閘極溝槽104內之步驟後再進行製作。
閘極溝槽104可以由多個側壁105A與一底面105B加以定義，接觸溝槽106可以由多個側壁107A與一底面107B加以定義。接觸溝槽106可以是對稱地位於閘極溝槽104間，也就是採用自對準方式。閘極溝槽104可具有一第一深度(標示為D1)與一第一寬度(標示為W1)，接觸溝槽106可具有一第二深度(標示為D2)與一第二寬度(標示為W2)。在一實施例中，D1可大於D2，且W1可大於W2。在另一實施例中，D1/2可大於D2，且W1/2可大於W2。第一深度D1可大致落於1-10微米間，第二深度D2可大致落於0.3-1微米間。第一寬度W1可大致落於0.4-2微米間，第二寬度W2可大致落於0.15-0.3微米間。
回到第一圖，第一接觸區112A(或第一p 本體接觸區(p body))具有第二導電型(或p型導電型)，可利用離子植入方式透過半導體層101之上表面101A植入p型摻雜物(例如硼(B)離子)至半導體層101內，形成於半導體層101內。此第一接觸區112A可具有一長方形截面，且形成於半導體層101位於閘極溝槽104間之部分。第一接觸區112A可具有一由上表面101A向下量測之深度D3。第一接觸區112A之深度D3可以是小於閘極溝槽104之第一深度D1但大於接觸溝槽106之第二深度D2。在一範例中，第一接觸區112之深度D3可落於0.3-1.0微米間。
如前述，閘極溝槽104可包含填滿溝槽空腔之閘極溝槽堆疊109。各個閘極溝槽堆疊109可包含一第一多晶矽摻雜層114A(遮蔽多晶矽)，第一多晶矽摻雜層114A是透過由一多晶矽間介電層110與一第二多晶矽摻雜層114B(閘極多晶矽)分隔開。在一實施例中，第一多晶矽摻雜層114A可填滿閘極溝槽104之下半部，第二多晶矽摻雜層114B可填滿閘極溝槽104之上半部。在一實施例中，多晶矽間介電層110可以是依據本發明之製程所形成之一多晶矽間氧化矽層110。此多晶矽間氧化矽層110，或稱多晶矽間氧化物層110，在後續段落中將會表示為多晶矽間氧化物(IPO)層110。在一實施例中，遮蔽氧化(SiO2)層116A可形成於閘極溝槽104之側壁之下半部與閘極溝槽104之底面上。此遮蔽氧化層116A與多晶矽間氧化物層110可電性隔絕第一多晶矽摻雜層114A。閘極氧化(SiO2)層116B可形成於閘極溝槽104之側 壁之上半部上。此閘極氧化層116B與多晶矽間氧化物層110可電性隔絕第二多晶矽摻雜層114B。
在一實施例中，第一多晶矽摻雜層114A與第二多晶矽摻雜層114B均可摻雜n型摻雜物，因此均包含n型多晶矽材料(n+ poly)。此種將多個多晶矽層設置於絕緣閘極溝槽內之處理方式稱為雙多晶矽(double poly)結構或遮蔽閘極溝槽(shielded gate trench)結構，其包含n+ poly 1(第一n+多晶矽層)與n+ poly 2(第二n+多晶矽層)。遮蔽閘極溝槽式金氧半導體場效電晶體結構可降低金氧半導體場效電晶體元件在快速切換下之汲閘極電容值。
回到第一圖，第二接觸區112B(或第二p本體接觸區(p+ body))，可利用透過離子植入方式經由接觸溝槽106之底面107B植入第二導電型之摻雜物，形成於接觸溝槽106下方。此第二接觸區112B所摻雜之p型摻雜物離子濃度可高於第一接觸區112A內之p型摻雜物離子濃度，因此標示為p+。第二接觸區112B可以接觸填入接觸溝槽106之一接觸導體118，並可包含一橢圓弧形邊緣由底面107B向外擴張且由底面對稱地沿著閘極溝槽與背面101B之方向延伸。此第二接觸區112B可大致設置於二相鄰閘極溝槽104A與104B之對稱中心處。
回到第一圖，鄰接於上表面101A之源極接觸區120可延伸於接觸溝槽106與位於接觸溝槽106兩側之閘極溝槽104間。這些源極接觸區120(source regions)可摻雜高濃度之n型摻雜離子，因此這些區域會 表示為n+源極接觸區或n+源極區。
在一製程實施例中，接觸溝槽106可在形成第一接觸區112A與源極接觸區120後，透過蝕刻具有第一接觸區112A與源極接觸區120之半導體層101形成於閘極溝槽104間。在另一製程實施例中，接觸溝槽106可在形成閘極溝槽堆疊104、第一接觸區112A與源極接觸區120之製程中，在形成閘極溝槽與其中之氧化物(SiO2)插塞之步驟中一併形成。在形成第一接觸區112A與源極接觸區120後，會去除氧化物插塞。在前述二個製程實施例中，第二接觸區112B均可透過接觸溝槽106以離子植入方式形成。
填入接觸溝槽106之接觸導體118可以是一緩衝層(buffer layer)124(緩衝金屬)之一部分。緩衝層124會沿著介電層126延伸並伸入接觸溝槽106。源極電極122(源極金屬)可透過緩衝層124接觸源極接觸區120、第一接觸區112A與第二接觸區122B。在一範例中，介電層126可以是一複合層，此複合層具有一無摻雜氧化矽層與位於此無摻雜氧化矽層上表面之一硼磷矽玻璃(borophosphosilicate glass,BPSG)層。此無摻雜氧化矽層可在硼磷矽玻璃層與半導體層101之上表面101A之間，以及鄰近之氧化層，如表面層115，形成一擴散阻障。此表面層115，或稱表面氧化層115，可位於上表面101A與介電層126之間。在源極電極122上可覆蓋一保護層(passivation layer)128。緩衝層124可以是一Ti/TiN/W層，以防止鋁金屬尖端(aluminum spike)伸入矽材料而破 壞p本體至汲極之淺接面。接觸導體118可包含鎢(W)。源極電極122可以是一Al：Cu：Si層、一Al：Si層或是一Al：Cu層。
形成第一圖之遮蔽閘極溝槽式金氧半導體場效電晶體(SGT MOSFET)元件結構100內之閘極溝槽堆疊與多晶矽間氧化物層110之製程實施例會在後續段落對應於第二A至二D圖、第三A至三B圖、第四A至四N圖、第五A至五D圖與第六A至六D圖進行說明。
第二A至二D圖顯示在形成閘極溝槽堆疊109(第一圖)於閘極溝槽前，利用一第一遮罩(M1遮罩)形成閘極溝槽104之製程。
第二A圖顯示一半導體層101。此半導體層101可以是一形成於一基板層102上之n型磊晶層(磊晶矽層)。基板層102可以是一n++型或n+型矽基板或晶圓。這些圖示並非以比例繪製，在第2A圖之步驟後會省略基板102以利於清楚說明本案發明。此基板層102之厚度可大於500微米。在一實施例中，半導體層101之厚度，以20V-400V的金氧半導體場效電晶體元件為例，會大致落於2至40微米之範圍內。在蝕刻製程前，一硬質遮罩堆疊90會形成於半導體層101之上表面101A。此硬質遮罩堆疊90包含一氧化(SiO2)層、一氮化(Si3N4)層與另一氧化(SiO2)層，通常被稱為ONO層。此硬質遮罩堆疊90之各個氧化(SiO2)層的厚度大致落於0.3-1微米，氮化層的厚度大致落於0.05-0.3微米。又或者，單一個厚度落於0.5-1.5微米之氧化矽層，而不具有氮化層，亦可作為硬 質遮罩。
第二B圖顯示形成利用第一遮罩(M1遮罩)形成閘極溝槽104之製程。此第一遮罩即為閘極溝槽遮罩。第二B圖中之光阻遮罩PR可用以在硬質遮罩90上定義閘極溝槽區，如此，即可透過定義後之硬質遮罩90向下蝕刻半導體層101以形成如第2C圖所示之閘極溝槽104A與104B。此蝕刻製程會形成閘極溝槽104之長方形空腔，此長方形空腔是由側壁105A與底面105B定義出來。在蝕刻製程後，閘極溝槽104之深度會大致達到0.3-0.7微米，寬度會大致達到0.3-1.2微米。閘極溝槽104間之距離會大致落於0.3-1微米。
如第二D圖所示，在移除硬質遮罩堆疊90後，可利用熱成長或沉積方式形成一閘極溝槽氧化層116A，或是一溝槽氧化層116A，於閘極溝槽104之側壁105A與底面105B。此溝槽氧化層116A可以是一二氧化矽層，其厚度可大致介於50-500奈米(nm)。此溝槽氧化層116A可沿著表面起伏連續性地覆蓋閘極溝槽104之側壁105A與底面105B。
第三A圖顯示在形成溝槽氧化層116A於閘極溝槽內與半導體層101之上表面101A後，利用一第二遮罩(M2遮罩)形成第一多晶矽摻雜層114A於閘極溝槽104內之製程。在半導體層101之上表面101A上方包括閘極溝槽104處，可沉積多晶矽材料(n+摻雜多晶矽)，並對其進行回蝕製程，以形成第一多晶矽摻雜層114A於內襯有溝槽氧化層116A之閘極溝槽104內。此步驟可以 只對多晶矽材料進行回蝕製程，也可以先利用化學機械研磨(chemical mechanical polishing,CMP)進行平坦化製程再進行回蝕製程，以便在閘極溝槽104內形成具有目標厚度之第一多晶矽摻雜層114A。在一範例中，第一多晶矽摻雜層114A之厚度可大致落於0.3-1微米。可利用遮罩2對第一多晶矽摻雜層114A進行回蝕以達到目標厚度。在一實施例中，第一多晶矽摻雜層114A之目標厚度最好是落於閘極溝槽104之下半部。不過，在其他實施例中，此目標厚度亦可是落於閘極溝槽之上半部。
又或者，請參照第三B圖所示，在處理過的晶圓上可利用第一多晶矽材料填入某些閘極溝槽104，再利用遮罩2進行遮蔽以形成其他結構。
第四A至四N圖顯示形成本案之閘極溝槽堆疊109之一製程實施例，此閘極溝槽堆疊109包括多晶矽間氧化物層110(多晶矽間氧化物層)。此多晶矽間氧化物層110可以由一介電(SiO2)雙層構成，此介電雙層包括一多晶矽氧化層(或薄膜)以及一氧化矽層(或薄膜)。此多晶矽間氧化物層110是夾在閘極溝槽堆疊109(第一圖)之第一多晶矽摻雜層114A與第二多晶矽摻雜層114B間。在以下某些製程實施例中，為了清楚說明之目的，閘極溝槽堆疊與多晶矽間氧化物層110之製程將會以單一個閘極溝槽104進行描述。
請參照第四A圖，在第三A圖所示形成第一多晶矽摻雜層114A所實施之沉積與回蝕步驟後，位於溝槽側壁105A上且通常延伸於第一多晶矽摻雜層114A 與上表面101A間之部分溝槽氧化層116A，會在一氧化矽蝕刻製程中移除。此氧化物蝕刻製程會使溝槽側壁105A之上部分的矽材料裸露。依據氧化物蝕刻製程之不同，保留下來位於側壁105A上之部分閘極氧化層116A可能會與第一多晶矽摻雜層114A之上表面共面，也可能不會。本實施例會使側壁105A上之閘極氧化層116A縮短，而不與第一多晶矽摻雜層114A之上表面共面。
請參照第四B圖所示，下一個製程步驟是利用一氧化製程形成一多晶矽氧化覆蓋層110A於第一多晶矽摻雜層114A上方，此氧化製程稱為墊氧化(pad oxidation)。多晶矽氧化覆蓋層110A是此多晶矽間氧化物層110(第1圖)之第一層(或薄膜)，在以下段落中將會表示為多晶矽氧化(poly silicon oxide,PSO)層110A。墊氧化製程會將第一多晶矽摻雜層114A之上部分轉換為多晶矽間氧化物層110之多晶矽氧化層110A。伴隨著多晶矽氧化層110A，同一個墊氧化製程中還會在溝槽側壁105A與半導體基板101上表面101A裸露於外的矽材料部分形成一氧化層，此氧化層將會表示為第一氧化層117A(第一二氧化矽層)。多晶矽氧化層110A與第一氧化層117A之厚度會大致落於20-30奈米。在一範例中，多晶矽氧化層110A與第一氧化層117A之厚度為20奈米。
請參照第四C圖，下一個製程步驟是形成一第二氧化層117B(第二二氧化矽層)於多晶矽氧化層110A與第一氧化層117A以及閘極氧化層116A之任何裸露部分上。第二氧化層117B可利用熱氧化製程或是高密 度電漿(high density plasma,HDP)氧化矽沉積製程沉積形成。若是第二氧化層117B是以熱氧化製程成長形成，第二氧化層117B會是一個沿著表面起伏連續性的層狀結構，其厚度大致落於30-100奈米。在本實施例中，第二氧化層117B傾向於以高密度電漿沉積製程沉積形成。高密度電漿沉積製程所沉積之氧化層不會有均勻的厚度，其在上表面101A與多晶矽氧化層110A上方會較厚，但在位於側壁105A之第一氧化層117A上會較薄。高密度電漿氧化沉積(垂直沉積，亦即朝向上表面101A之沉積)在側壁上與在多晶矽氧化層110A上之沉積比會大致落於1：4至1：6。
以下將更全面的顯示，在完成多晶矽間氧化物層110之製程時，多晶矽間氧化物層110之第二層(或薄膜)110B將會由第二氧化層117B覆蓋多晶矽氧化層110A之部分形成。本案傾向於使用高密度電漿氧化矽沉積製程，以便於在垂直表面產生較薄的氧化層，不過，其他沉積製程亦可用於形成此第二氧化層117B。
請參照第四D圖，在形成第二氧化層117B後，沉積一無摻雜多晶矽(undoped poly silicon,UPS)材料於第二氧化層117B上。此無摻雜多晶矽材料會覆蓋上表面101A並填滿表面內襯於第二氧化層117B之溝槽空腔。此無摻雜多晶矽材料之晶粒尺寸小於有摻雜多晶矽。無摻雜多晶矽材料之小晶粒尺寸可在無摻雜多晶矽層111上產生一光滑平整的表面。
請參照第四E至四F圖，接下來的製程步驟 中是平坦化無摻雜多晶矽材料，並使其厚度降低至約100奈米之範圍，以形成無摻雜多晶矽層111於多晶矽氧化層110A上。無摻雜多晶矽層111是一個犧牲層，用以在接下來的製程步驟中，保護覆蓋於多晶矽氧化層110A上之部分第二氧化層117B，避免在蝕刻二氧化矽的過程中受到蝕刻物質侵蝕。在利用多晶矽蝕刻製程步驟形成無摻雜多晶矽層111後，執行氧化物(二氧化矽)蝕刻製程，由溝槽側壁105A移除第一氧化層117A與第二氧化層117B，藉以裸露溝槽側壁105A之矽材料。此氧化物蝕刻製程可去除位於溝槽側壁105A上且延伸至無摻雜多晶矽層111之上表面111A上方之部分第一氧化層117A與第二氧化層117B，如第4F圖所示。在此架構下，位於側壁105A上，第一氧化層117A與第二氧化層117B之剩餘部分的上端會與無摻雜多晶矽層111經平坦化之上表面111A共面。在氧化物蝕刻製程之結尾，第一氧化層117A與第二氧化層117B位於上表面101A之剩餘部分的厚度會大致介於30-50奈米。
請參照第四G圖，在形成無摻雜多晶矽層111且完成接下來的氧化物蝕刻製程後，形成一第三氧化層117C沿著表面起伏覆蓋無摻雜多晶矽層111、溝槽側壁105A之裸露部分、以及位於上表面101A上之第一與第二氧化層117A,117B的剩餘部分。此第三氧化層117C的厚度大致落於20-30奈米，以保護溝槽側壁105A，避免在移除無摻雜多晶矽層111之過程中受到矽蝕刻物質侵蝕。為了裸露無摻雜多晶矽層111以便於進行接下來的多 晶矽蝕刻製程，本步驟使用反應離子蝕刻技術去除覆蓋無摻雜多晶矽層111之部分第三氧化層117C以及位於上表面101A之部分第三氧化層117C與第二氧化層117B。請參照第四G圖，此反應離子蝕刻技術是以朝向第三氧化層117C之水平部分之箭頭表示。在此反應離子蝕刻技術中，位於溝槽側壁上之部分第三氧化層117C並不會受到蝕刻。
請參照第四H至四J圖，接下來的製程步驟會使用一多晶矽蝕刻步驟移除無摻雜多晶矽層111，以裸露覆蓋多晶矽氧化層110A之第二氧化層117B。在此多晶矽蝕刻製程步驟中，位於側壁之第三氧化層117C的剩餘部分以及位於上表面101A之第一氧化層117A會保護其下方之矽表面。在移除無摻雜多晶矽層111後，第三氧化層117C之剩餘部分與第一氧化層117A會分別由溝槽側壁105A與上表面101A移除。由於高密度電漿沉積所形成之第二氧化層117B在上表面101A與多晶矽氧化層110A上方會具有較大的厚度，位於溝槽側壁105A上之部分第二氧化層的厚度較小，因此，在蝕刻氧化層117A與117C後，位於多晶矽氧化層110A上方之剩餘第二氧化層117B還具有足夠的厚度。
請參照第四K圖，接下來的製程步驟會在溝槽側壁105A及上表面101A裸露於外的矽材料部分形成一第四氧化層117D，此第四氧化層117D在後續步驟中會透過一氧化矽蝕刻製程移除。第四氧化層117D可以是一犧牲氧化層。此犧牲氧化層117D具有一預設厚度，大 致介於20-30奈米，可使溝槽側壁105A平順，以利於後續之閘極氧化物成長製程。在移除此犧牲氧化層117D之過程中，位於多晶矽氧化層110A上之第二氧化層117B與第一氧化層117A之剩餘部分會受到進一步的蝕刻與平坦化，如第4L圖所示。此犧牲氧化層蝕刻步驟會將降低第二氧化層117B之厚度，使其削減掉相同於犧牲氧化層117D之預設厚度。請參照第四L圖，前述步驟所產生位於多晶矽氧化層110A上之部分第二氧化層117B，會形成本發明之多晶矽間氧化物層110之第二層110B，而完成閘極溝槽堆疊109(第一圖)之多晶矽間氧化物層110之製作。多晶矽氧化層110A與氧化矽層110B會構成本發明之多晶矽間氧化物層110之第一薄膜110A與第二薄膜110B。
請參照第四M圖，下一個製程步驟會在閘極溝槽側壁105A之裸露表面與上表面101A上形成一閘極氧化層116B。此閘極氧化層116B之厚度介於10-150奈米且平順地由多晶矽間氧化物層110連續延伸於環繞第一多晶矽摻雜層114A之剩餘溝槽氧化層116A，而不具有任何間隔。環繞第一多晶矽摻雜層114A之溝槽氧化層116連同多晶矽間氧化物層110A構成此閘極溝槽堆疊109之遮蔽氧化層116A。閘極氧化層116B可透過熱成長形成，並可包含些許百分比之氯(chlorine)，以防止金氧半導體場效電晶體元件之閾值電壓偏移。
請參照第四N圖，在成長閘極氧化層116B於側壁105A之上部分後，隨即形成第二多晶矽摻雜層 114B於閘極溝槽104之空腔內，此空腔是由位於第一多晶矽摻雜層114A上之多晶矽間氧化物層110以及位於側壁105A上之閘極氧化層116B所定義出來。在此製程中，可將多晶矽材料沉積於上表面101A以填滿閘極溝槽104並覆蓋半導體層101之上表面101A。在下一個步驟中，則可利用化學機械研磨(CMP)製程對於此多晶矽材料進行平坦化或是採取回蝕製程，以形成第二多晶矽摻雜層114B於閘極溝槽104內。形成第二多晶矽摻雜層114B後，本發明具有多晶矽間氧化物層110之閘極溝槽堆疊109的結構也隨之完成。
第五A至五D圖顯示形成本發明之閘極溝槽堆疊109之另一製程實施例，此閘極溝槽堆疊109包括多晶矽間氧化物介電層110(多晶矽間氧化物層)。本實施例第5A圖所顯示之製程步驟係接續先前實施例之第4C圖所顯示之製程步驟。不同於先前實施例之無摻雜多晶矽材料，本實施例在利用高密度電漿製程形成第二氧化層117B後，沉積一光阻(photoresist,PR)於內襯於溝槽空腔之第二氧化層117B上。此光阻會覆蓋上表面101A並填滿由第二氧化層117B所覆蓋之溝槽空腔。
請參照第五B至五C圖，接下來的製程步驟會對於光阻材料進行回蝕，位於多晶矽氧化層110A上方之部分光阻材料之厚度範圍會縮減至大約100奈米以形成一光阻層113。此光阻層113是一個犧牲層，以保護位於多晶矽氧化層110A上方之部分第二氧化層117B，使其免於受到後續製程步驟蝕刻二氧化矽所使用之蝕刻物 質之侵蝕。在形成光阻層113後，執行一氧化物蝕刻製程，由溝槽側壁105A與半導體層101之上表面101A移除第一氧化層117A與第二氧化層117B。此氧化物蝕刻製程移除位於溝槽側壁105A上之部分氧化層117A與117B，使矽表面裸露於外，這些矽表面一直延伸至光阻層113之上表面113A上方。在此架構中，氧化層117A與117B之剩餘部分的上端會與光阻層113經平坦化後之上表面113A共面，如第五C圖所示。
請參照第五D圖，在形成光阻層113且執行後續之氧化物蝕刻製程後，下一個步驟會利用一光阻蝕刻製程移除光阻層113，裸露覆蓋多晶矽氧化層110A之部分第二氧化層117B。值得注意的是，本實施例之第五D圖中所顯示之結構也就是先前實施例之第四J圖中所顯示之結構。在第五D圖之後，本發明之製程可繼續採取相同於先前之第一實施例所述並於第四K至四N圖所示之製程步驟，形成多晶矽間氧化物層110與閘極溝槽堆疊109之其他部分。在此實施例中，本發明具有多晶矽間氧化物層110之閘極溝槽堆疊109的製程是結束於第四N圖。
第六A至六D圖顯示形成本發明之閘極溝槽堆疊109之又一製程實施例，此閘極溝槽堆疊109包括多晶矽間氧化物介電層110(多晶矽間氧化物層)。本實施例會包含一光阻回蝕處置。本實施例之第六A圖所顯示之製程步驟係接續第一實施例之第四C圖所顯示之製程步驟。
如同第一實施例之說明，使用高密度電漿氧化物沉積製程，在上表面101A，或平台表面，以及多晶矽氧化層110A上所沉積之第二氧化層117B，相較於位於溝槽側壁105A或垂直表面上之第一氧化層117A，會具有較大的厚度，例如5到6倍。在一實施例中，使用此獨特的高密度電漿氧化物沉積製程，可以使位於上表面101A上的第二氧化層117B之厚度達到約100奈米，同時使位於垂直表面之第一氧化層117A之厚度維持在約20奈米。
請參照第六A圖，本實施例使用一氧化物蝕刻製程去除覆蓋於側壁105A上部分之氧化層117A與117B，並降低位於上表面101A與多晶矽氧化層110A上方之部分第二氧化層117B的厚度。此氧化物蝕刻製程可以是一濕蝕刻製程，使用緩衝級氫氟酸(buffered hydrofluoric acid)溶液。在降低厚度之後，位於多晶矽氧化層110A上之部分第二氧化層117B就成為本發明之多晶矽間氧化物層110之第二層110B，如此即完成閘極溝槽堆疊109(第一圖)之多晶矽間氧化物層110之製造流程。多晶矽氧化層110A與第二層110B分別形成如前所述之多晶矽間氧化物層110之第一薄膜110A與第二薄膜110B。
請參照第六B圖，接下來的步驟會形成一光阻層119於多晶矽間氧化物層110上方，藉以由上表面101A去除第一與第二氧化層117A,117B之剩餘部分，同時不損傷多晶矽間氧化物層110或溝槽側壁105A。光阻 層119之上表面可與上表面101A共面，或是略為低於此上表面101A，以裸露位於上表面101A上之第一與第二氧化層117A,117B之剩餘部分。
請參照第六C圖，在形成光阻層119之後，可施加一氧化矽蝕刻製程由上表面101A移除第一與第二氧化層117A,117B之剩餘部分。
請參照第六D圖，接下來，利用一光阻蝕刻步驟移除光阻層119以裸露多晶矽間氧化物層110。值得注意的是，在此實施例中，第六D圖所顯示之結構也就是先前實施例之第四L圖中所顯示之結構。在第六D圖之後，本發明之製程可延續相同於第四M至四N圖所示並於先前之第一實施例所述之製程步驟，形成閘極溝槽堆疊109。在此實施例中，本發明具有多晶矽間氧化物層110之閘極溝槽堆疊109的製程結束於第四N圖。
第七A至七F圖顯示在閘極溝槽堆疊109形成後，形成如第一圖所示之遮蔽閘極溝槽式金氧半導體場效電晶體元件結構100之製程步驟，此遮蔽閘極溝槽式金氧半導體場效電晶體元件結構100包括第一接觸區112A(p本體接觸區)、源極區120(n+源極接觸區)、接觸溝槽106、介電層126、第二接觸區112B(p+本體接觸區)、緩衝金屬層124、源極金屬層122(源極電極)與保護層128。
請參照第七A圖，在p本體驅入階段中，在上表面101A上與位於閘極溝槽104內之第二多晶矽摻雜層114B(閘極多晶矽)上會形成表面氧化層115，或 稱表面層115。在形成閘極溝槽堆疊109於閘極溝槽104內之步驟後，會向下蝕刻位於上表面101A上之閘極氧化材料之剩餘部分，而使表面氧化層115之厚度大致落在20-30奈米，在後續源極植入過程中，此表面氧化層115之功能類似於一屏蔽氧化(screen oxide)層。
接下來，透過上表面101A在半導體層101內植入p型摻雜物，如硼(B)，以形成具有p型導電型之第一p本體或第一接觸區112A。此硼離子植入製程之植入劑量可介於5e12-5e13 cm-2以形成第一接觸區112A。此第一接觸區112A大體上具有一長方形截面，並形成於半導體層101位於閘極溝槽104間之部分。如同先前對應於第1圖之段落所述，第一接觸區112A之深度之一範例會大致介於0.3-1.0微米。
請參照第七B圖，下一個製程步驟使用一第四遮罩(遮罩4)以植入高劑量n+型源極摻雜物，如磷(P)離子或砷(As)離子，以形成源極區120延伸於閘極溝槽104間。源極遮罩可以是一個允許源極植入以形成源極區120但阻擋對於上表面101A之其他位置進行離子植入的光罩。源極植入之植入劑量可介於3E15-6E15 cm-2以形成n+源極區120。
請參照第七C圖，在形成接觸溝槽前，在表面氧化層115上形成一介電層126，例如一複合層，此複合層具有一硼磷矽玻璃層與一無摻雜氧化矽層。如前所述，此無摻雜氧化層可以是一擴散緩衝層。介電層126包括無摻雜氧化層與硼磷矽玻璃層，其厚度範圍係介於 0.3-1微米。介電層126亦可稱為層間介電物(inter layer dielectric,ILD)。
請參照第七D圖，下一個製程步驟使用一第五遮罩(遮罩5)，或稱接觸窗遮罩(contact mask)，以形成接觸溝槽106於主動晶胞區，並形成第二接觸區112B於接觸溝槽106下方。接觸窗遮罩可用於蝕刻介電層126與半導體基板101以形成接觸溝槽106。
請參照第七E圖，下一個製程步驟是透過植入高劑量之硼或二氟化硼離子以形成第二接觸區112B於接觸溝槽106下方。因為使用高劑量之p型摻雜物形成第二接觸區112B，第二接觸區會標示為p+ body。這些p型摻雜離子會透過接觸溝槽106之底面107B植入以形成第二接觸區112B。
接下來的製程步驟會在介電層126上方、接觸溝槽106上，以及其他接觸窗上，沉積一包括Ti/TiN/W之緩衝金屬層124，其厚度範圍大致介於0.1-0.2微米。接下來，沉積一源極金屬層於緩衝金屬層124上方，此源極金屬層為Al：Cu、Al：Si或Al：Cu：Si，其厚度範圍介於2-8微米，並利用金屬層遮罩(遮罩6)蝕刻源極金屬層以形成源極與閘極電極。如第7F圖所示，接觸溝槽106可包含一接觸材料118，此接觸材料包含鎢(W)金屬。
在接下來的步驟中，形成保護層128於源極與閘極金屬122上，並利用一第八遮罩(遮罩8)或保護層遮罩(遮罩7)進行蝕刻。保護層128可包括一電漿 增強化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)製程所沉積之SiO2/Si3N4層，其厚度大致介於0.8-1微米。透過使用保護層遮罩(遮罩7)，可以在源極與閘極接觸墊區域移除此電漿增強化學氣相沉積SiO2/Si3N4層。在某些情況下，除了保護層外，可再沉積一聚醯亞胺層(透過旋佈方式(spinning on))。此聚醯亞胺層之厚度大致介於3-10微米。緩衝金屬層124、源極金屬122與保護層128可參照第一圖。
第八圖是以剖面示意圖，顯示在第二介電層426B(硼磷矽玻璃層與無摻雜氧化矽層)中之接觸窗405側壁形成氧化物間隔層430以形成接觸溝槽406之一實施例，接觸窗405之寬度大於接觸溝槽406，接觸溝槽406之尺寸可窄於或小於晶圓廠之微影能力。對於非自對準接觸式金氧半導體場效電晶體元件之耐受力而言，於磊晶層中形成深且窄之p本體接觸溝槽406是重要的。此接觸溝槽406可用於本案所描述之各個實施例。
本發明之優點在於，由光阻定義出之大尺寸接觸窗，例如0.25微米寬之接觸窗，透過沉積介電層、執行反應離子蝕刻技術以及形成介電間隔層，例如形成約0.075微米寬之間隔層於大尺寸接觸窗內，即可縮減接觸窗寬度，例如縮減為0.1微米寬之接觸窗。相較於光阻定義出之接觸窗，此接觸窗之寬度會縮減二個間隔層之寬度。此方法可作為一接觸窗微縮技術以形成深且窄之p本體接觸溝槽。
在此窄且深之接觸溝槽之一製程實施例 中，在形成n+源極區之後，如先前實施例所述，形成一氧化矽層415於磊晶矽層401之上表面401A上。第一與第二介電層426A,426B會分別形成於氧化矽層415上。接觸窗405或接觸開孔會形成於位於閘極溝槽404間之區域上方之第二介電層426B內，以便在後續步驟中形成接觸溝槽406。透過在接觸窗405內沉積氧化矽，並透過反應離子蝕刻技術蝕刻氧化矽，即可沿著接觸窗405之側壁405A且在第一介電層426A上形成氧化物間隔層430，此氧化物間隔層430會具有寬度漸增之傾斜表面。在後續蝕刻製程步驟中，即可利用具有氧化物間隔層430之接觸窗405形成深且窄之接觸溝槽406。
本發明形成窄接觸溝槽之一範例製程包括以下步驟：(1)在形成n+源極區(未圖示)之後，沉積一氧化層415；(2)利用化學機械研磨對於氧化層415進行平坦化或對於氧化層415進行回蝕，以填於第二多晶矽摻雜層414B上方(位於磊晶層401之上表面401A上之氧化層415的厚度範圍是介於100至200奈米)；(3)在氧化層415上沉積一第一介電層426A，第一介電層426A可以是氮氧化矽(SiON)或氮化矽(第一介電層426A之厚度為100奈米)；(4)在第一介電層426A上沉積一第二介電層426B或金屬間介電(intermetal dielectric)層且使其再流動(reflow)，此第二介電層426B可以是由硼磷矽玻璃與無摻雜氧化矽構成之複合層，或是一四乙氧基矽烷(TEOS)層；(5)平坦化第二介電層426B，施以光阻材料，並利用一光阻接觸窗遮罩(未圖示)以形成接觸窗405 於第二介電層426B內，此接觸窗405之開口寬度Wo約為0.25微米；(6)形成接觸窗405於第二介電層426B內(對第二介電層426B以90度方向進行蝕刻，並以第一介電層426A為蝕刻終止)；(7)剝除光阻遮罩；(8)在第二介電層426B上形成一氧化矽層(未圖示)以填滿接觸窗405(氧化矽層之厚度約為75奈米)。
(9)利用反應離子蝕刻技術，形成氧化物間隔層430於接觸窗405內，且鄰接於第二介電層426B之側壁405A(此蝕刻製程會進行低於到磊晶層401的上表面401A，且留下0.75微米寬的氧化物間隔層)；(10)使用一矽蝕刻(接觸窗矽蝕刻)製程形成一接觸溝槽406，此接觸溝槽406之接觸溝槽深度Dc大致介於0.3-0.5微米，以及其底部之接觸溝槽寬度Wc約為0.1微米(位於接觸溝槽406底部之接觸溝槽寬度Wc可透過氧化間隔層之寬度以及光阻接觸窗遮罩之尺寸進行調整)(11)形成Ti/TiN緩衝金屬與鎢金屬插塞。前述在第8圖之實施例所顯示之各種不同深度、寬度與厚度值僅為範例數值。
本發明半導體元件製造方法之另一實施例說明如下，請一併參照第九A-九D圖，圖中僅顯示複數個閘極溝槽之半數作為例示以利說明。各個圖式顯示涉及製造一可靠的遮蔽閘極溝槽式金氧半導體場效電晶體元件之一製程步驟，此遮蔽閘極溝槽式金氧半導體場效電晶體元件具有橫向多晶矽間氧化物(lateral inter poly oxide,LIPO)層，此橫向多晶矽間氧化物層至少部分是位於閘極溝槽堆疊之多晶矽層之間。在此實施例 中，此橫向多晶矽間氧化物層是位於第一多晶矽摻雜層214A與第二多晶矽摻雜層214B間，第一多晶矽摻雜層214A會延伸至連接源極電極之表面。在此不同的閘極溝槽堆疊結構中，位於閘極溝槽內之第一與第二多晶矽摻雜層都會延伸至磊晶層表面，並由本發明之橫向多晶矽間氧化物層分隔開以完成一具有完整功能與可靠度之遮蔽閘極溝槽式金氧半導體場效電晶體元件。若不具有此橫向多晶矽間氧化物層，遮蔽閘極溝槽式金氧半導體場效電晶體元件可能會因為第一與第二多晶矽摻雜層間之短路而失效。此外，若不具有厚的橫向多晶矽間氧化物層，遮蔽閘極溝槽式金氧半導體場效電晶體元件可能無法通過高溫閘偏(high temperature gate to bias,HTGB)可靠度測試。
第九A圖顯示一開始結構，此開始結構係填滿閘極溝槽204且形成於一磊晶層201，並具有一上表面201A。閘極溝槽204係覆蓋一遮蔽層216A或一內襯層，具有n+摻雜之多晶矽可沉積其上，並經回蝕與平坦化後填滿此內襯有遮蔽層之閘極溝槽。不同於先前之實施例，本實施例會進一步對於填入閘極溝槽204之多晶矽材料的中間處以部分蝕刻之方式移除，以形成第一多晶矽摻雜層214A，第一多晶矽摻雜層214A會沿著表面起伏覆蓋閘極溝槽204。在此架構中，第一多晶矽摻雜層214A會延伸至磊晶層201之上表面201A。
閘極氧化層216B會覆蓋側壁205A以及第一多晶矽摻雜層214A之上方。閘極氧化層216B可利用熱 氧化製程形成。在第一多晶矽摻雜層214A之上表面205B可覆蓋一多晶矽間氧化物層210，或是一橫向多晶矽間氧化物層210。此多晶矽間氧化物層210可利用熱氧化製程或是高密度電漿氧化物沉積製程形成。第二多晶矽摻雜層214B則可透過沉積具有n+摻雜之多晶矽材料至內襯於第一多晶矽摻雜層214A空腔內之閘極氧化層216B與多晶矽間氧化物層210上形成。多晶矽間氧化物層之厚度大致為閘極氧化層厚度之1.5至2.5倍。
如第九B至九C圖所示，在後續步驟中，第二多晶矽摻雜層214B之厚度會先透過回蝕降低至一預設厚度，隨後再利用一光阻遮罩PR(poly2遮罩)進行圖案化，並施以濕式或乾式多晶矽蝕刻製程以形成間隔206。此間隔206可垂直地沿著閘極氧化層216B延伸，將第二多晶矽摻雜層214B由閘極氧化層216B與第一多晶矽摻雜層214A之垂直部分分隔開來。此間隔206之寬度約為1微米。
如第九D圖所示，在形成間隔206之後，沉積一介電層207於磊晶層201上。此介電層207會填滿間隔206並且在第一與第二多晶矽摻雜層214A與214B之垂直部分間形成一橫向多晶矽間介電層。在一實施例中，填滿間隔206所使用之介電層207可以是硼磷矽玻璃或是四乙氧基矽烷材料。
第十A至十B圖係以流程圖顯示本發明之一範例製程流程實施例300。第十B圖接續第十A圖。請參照第十A圖，並搭配這些圖式，在一實施例中，在步 驟302中，此流程開始於一晶圓，此晶圓包含成長於一n+矽基板之一n型矽磊晶層(n型磊晶層)。
在步驟304中，形成閘極溝槽(在某些實施例中為可選擇的)於n型磊晶層內。在步驟306中，形成一遮蔽氧化層(SiO2)於閘極溝槽之溝槽側壁與底面。此遮蔽氧化層傾向於成長在矽材料之側壁與底面上。在步驟308中，形成一第一n+多晶矽層(第一多晶矽摻雜層)於溝槽空腔之一下半部內，此溝槽空腔完全由步驟306所形成之遮蔽氧化層所覆蓋。在步驟312中，形成一多晶矽間介電層(多晶矽間氧化物層)於第一n+多晶矽層上方。此多晶矽間氧化物層可包括一多晶矽氧化層與一高密度電漿沉積氧化矽層。在一實施例中，此多晶矽間氧化物層之厚度大致為步驟316所形成之閘極氧化層之厚度的1.5至2倍。
接續步驟312，在步驟314A中，沉積無摻雜多晶矽於多晶矽間氧化物層上。在步驟314B中，向下蝕刻此無摻雜多晶矽以形成無摻雜多晶矽層。在步驟314C中，移除位於閘極溝槽側壁上之遮蔽氧化層裸露於外的部分。在步驟314D中，形成一厚度為20-30奈米之氧化矽層於無摻雜多晶矽層與溝槽側壁之裸露部分上。在步驟314E中，利用反應離子蝕刻技術，移除位於無摻雜多晶矽層上方之部分氧化矽層。在步驟314F中，移除位於多晶矽間氧化物層上之無摻雜多晶矽層以裸露多晶矽間氧化物層。在步驟314G中，移除殘留在溝槽側壁之氧化矽層的剩餘部分。
在另一個製程流程實施例中，在步驟312之後，在步驟315A中，沉積光阻於多晶矽間氧化物層上。在步驟315B中，向下蝕刻光阻以形成光阻層(PR)。在步驟315C中，移除位於閘極溝槽側壁上之遮蔽氧化層裸露於外的部分。在步驟315D中，移除位於多晶矽間氧化物層上方之光阻層以裸露多晶矽間氧化物層。
在另一個製程流程實施例中，在步驟308之後，在步驟310A中，在第一n+多晶矽層上成長一多晶矽氧化層。在步驟310B中，利用高密度電漿氧化物沉積製程沉積一氧化矽層。在步驟310C中，由側壁蝕刻去除氧化矽層以形成多晶矽間氧化物層。在多晶矽間氧化物層上並形成一光阻(PR)層。在步驟310D中，蝕刻去除位於n型磊晶層表面(平台)上方之剩餘部分氧化層，位於溝槽內的結構則是由光阻層所保護，隨後再去除位於多晶矽間氧化物層上方之光阻層以裸露多晶矽間氧化物層。
在接續步驟314A至314G之製程流程或式步驟315A至315D之製程流程後，在步驟316中，在閘極溝槽側壁以及上表面(平台)上成長一犧牲氧化層，此犧牲氧化層會在後續步驟中移除。在步驟317中，在溝槽空腔上部分裸露於外之矽材料側壁上成長閘極氧化層，此閘極氧化層之厚度大致介於10-150奈米。包含步驟310A至310D之製程流程也會繼續進行步驟317以形成閘極氧化層。
請參照第十B圖，並請一併參照其他圖 式，在一實施例中，在第十A圖之步驟317成長閘極溝槽堆疊之閘極氧化層之後，在步驟318中，形成一第二n+多晶矽層於溝槽空腔之上部分內且位於多晶矽間氧化物層上。此步驟即完成閘極溝槽堆疊結構。接下來，在步驟319中，在晶圓之特定區域，即第一n+多晶矽層延伸至n型磊晶層上表面之第一n+多晶矽層與第二n+多晶矽層之介面處，由上表面向下蝕刻第二n+多晶矽層至多晶矽間氧化物層。蝕刻第二n+多晶矽層後所形成之間隔會進一步以介電層填滿，此介電層包括氧化矽、無摻雜氧化矽與硼磷矽玻璃(BPSG)、無摻雜氧化矽與磷矽玻璃(PSG)、以及無摻雜氧化矽與四乙氧基矽烷(TEOS)構成之其中之一。此介電層會形成於第一n+多晶矽與第二n+多晶矽之介面處。在步驟320與321中，分別透過植入p型摻雜物與n型摻雜物於矽材料層之上表面與閘極溝槽間，即可形成p本體區與n+源極區。
在步驟321之後，在一實施例中，利用製程步驟322A至322C形成自對準p+本體區。在步驟322A中，形成一介電層於n型磊晶層之上表面，此介電層例如一硼磷矽玻璃層、或是一無摻雜氧化矽層與一硼磷矽玻璃層。接下來，在步驟322B中，施以氧化矽蝕刻製程移除填入先前形成之接觸溝槽內之氧化矽，而在接下來的步驟322C中，以離子植入方式透過接觸溝槽植入p型摻雜以形成p+本體區。本實施例之步驟322A至322C所使用之接觸溝槽可以在先前形成閘極溝槽時一併形成並填入氧化矽插塞進行保護。
在另一實施例中，在步驟321之後，可透過製程步驟324A至324C形成非自對準條狀或長方形p+本體接觸區，以及深且窄之p+本體接觸溝槽。此製程流程需要先以步驟304形成閘極溝槽，但不形成接觸溝槽。
在步驟324A中，形成一介電層於n型磊晶層上方，舉例來說，此介電層可以是一氧化矽層、一無摻雜氧化矽層與一氮化矽層、一無摻雜氧化矽層與一硼磷矽玻璃層、或是一無摻雜氧化矽層與一四乙氧基矽烷層中之至少一種。在步驟324B中，形成深且窄之p+本體接觸溝槽。相較於由微影最小特徵尺寸(minimum feature size)所定義出之溝槽，透過在接觸窗內側形成氧化物間隔層以縮減接觸窗遮罩，如硼磷矽玻璃層或四乙氧基矽烷層，之接觸窗寬度，可以使這些接觸溝槽變得更窄且更深。在形成間隔層後，相較於由光阻所定義之接觸窗寬度，最終之p本體接觸溝槽寬度可向內縮減兩倍間隔層寬度。在步驟324C中，植入硼或二氟化硼離子以形成p+本體區。
在另一實施例中，在步驟321之後，透過執行以下製程步驟以形成非自對準p+本體接觸區。此特殊製程步驟需要先以步驟304形成閘極溝槽，但不形成接觸溝槽。因此，在步驟326A中，在n型磊晶層之上表面上形成一介電層，例如一無摻雜氧化矽層與一硼磷矽玻璃層，或是一硼磷矽玻璃層。在步驟326B中，先利用氧化矽蝕刻，再進行矽材料蝕刻，而在閘極溝槽間形成接觸溝槽。在步驟326C中，以離子植入方式透過接觸溝槽 植入p型摻雜物以形成p+本體區。
在選擇執行如步驟322A至322C、步驟324A至324C以及步驟326A至326C所示之其中一種製程步驟後，在步驟328中，在介電層上沉積一金屬層，此金屬層包括Ti/TiN/W與Al：Si：Cu、或A：lCu或Al：Si。在步驟330中，蝕刻此金屬層。在步驟332中，沉積一保護層並對其蝕刻。在步驟334中，研磨晶圓背面並對其蝕刻。接下來，在步驟336中，在晶圓背面沉積背面金屬層。
上述僅為本發明較佳之實施例而已，並不對本發明進行任何限制。任何所屬技術領域的技術人員，在不脫離本發明的技術手段的範圍內，對本發明揭露的技術手段和技術內容做任何形式的等同替換或修改等變動，均屬未脫離本發明的技術手段的內容，仍屬於本發明的保護範圍之內。
100:遮蔽閘極溝槽式金氧半導體場效電晶體元件結構
101:半導體層
101A:上表面
101B:背面
104A:第一閘極溝槽
104B:第二閘極溝槽
105B:底面
105A:側壁
106:接觸溝槽
107B:底面
107A:側壁
109:閘極溝槽堆疊
110:多晶矽間氧化物層
112A:第一接觸區
112B:第二接觸區
114A:第一多晶矽摻雜層
114B:第二多晶矽摻雜層
115:表面氧化層
116A:溝槽氧化層
116B:閘極氧化層
118:接觸導體
120‧‧‧源極區
122‧‧‧源極電極
124‧‧‧緩衝層
126‧‧‧介電層
128‧‧‧保護層
D3‧‧‧深度
D1‧‧‧第一深度
W1‧‧‧第一寬度
D2‧‧‧第二深度
W2‧‧‧第二寬度

Claims (36)

  1. 一種遮蔽閘極溝槽式金氧半導體場效電晶體元件的製造方法，包括：
    提供一矽材料層覆蓋一半導體基板，該矽材料層具有n型導電型；
    在該矽材料層之一前表面上，形成複數個閘極溝槽於該前表面之一主動區內，該些閘極溝槽係正交地由該前表面延伸至該半導體基板；
    在各個閘極溝槽內形成一閘極溝槽堆疊，包括：
    形成一遮蔽層內襯於各個閘極溝槽之側壁與底面，其中，該遮蔽層係氧化矽；
    形成一第一多晶矽摻雜層於該遮蔽層內襯於該底面之一部分與該閘極溝槽之該些側壁的下部分上；
    移除該遮蔽層之上部分以裸露該些側壁之上部分；
    形成一多晶矽間氧化物(IPO)層之一第一薄膜於該第一多晶矽摻雜層上，該多晶矽間氧化物層之該第一薄膜是一多晶矽氧化(PSO)薄膜；
    形成該多晶矽間氧化物層之一第二薄膜於該多晶矽間氧化物層之該第一薄膜上，該多晶矽間氧化物層之該第二薄膜是一氧化矽薄膜；
    形成一無摻雜多晶矽(UPS)層於該多晶矽間氧化物層之該第二薄膜上；
    形成一保護層沿著表面連續地覆蓋於該些側 壁之該些上部分與該無摻雜多晶矽層上，該保護層係一氧化矽層；利用反應離子蝕刻技術只移除該保護層覆蓋該無摻雜多晶矽層之部分；利用一矽蝕刻製程蝕刻該無摻雜多晶矽層；利用一氧化矽蝕刻製程蝕刻留在該些側壁上之該保護層；在該些側壁之該些上部分上成長一閘極氧化層；以及形成一第二多晶矽摻雜層於該閘極氧化層與該多晶矽間氧化物層上；形成一p本體區與多個n+源極區，該些n+源極區係延伸至該些閘極溝槽間；以及形成一介電層於該前表面上。
  2. 如申請專利範圍第1項之方法，更包括：利用一接觸窗遮罩形成多個本體接觸溝槽；利用低能量離子植入技術將硼或二氟化硼離子透過該些本體接觸溝槽植入以形成多個p+本體區；以及形成一上方金屬層作為源極電極與閘極電極。
  3. 如申請專利範圍第2項之方法，更包括對該介電層進行圖案化與蝕刻製程，以形成多個接觸窗，以便將蝕刻物質施加於該介電層下方之該半導體層以形成該些p本體接觸溝槽。
  4. 如申請專利範圍第2項之方法，更包括透過 形成多個間隔層結構縮減該接觸窗之寬度，以蝕刻出深且窄之該些p本體接觸溝槽。
  5. 如申請專利範圍第1項之方法，其中，形成該第一多晶矽摻雜層之步驟包括沉積n型多晶矽於該氧化矽遮蔽層完全填滿該閘極溝槽，以及以化學機械研磨(CMP)平坦化或回蝕(etch back)技術形成具有預設厚度之該第一多晶矽摻雜層。
  6. 如申請專利範圍第1項之方法，其中，形成該多晶矽間氧化物層之該第二薄膜之步驟包括沉積一高密度電漿(HDP)氧化矽薄膜連續性地覆蓋該些側壁之該些上部分上之第一氧化矽層與多晶矽氧化層。
  7. 如申請專利範圍第6項之方法，其中，形成該無摻雜多晶矽層於該多晶矽間氧化物層之該第二薄膜上之步驟包括：
    沉積無摻雜多晶矽於該高密度電漿氧化矽薄膜，並施以回蝕製程以形成該無摻雜多晶矽層於該多晶矽氧化層之該部分上；以及
    隨後，利用一氧化矽蝕刻製程，由該些側壁之該些上部分移除部分該第一氧化矽層與該高密度電漿氧化矽薄膜，以形成該保護層。
  8. 如申請專利範圍第1項之方法，在成長該閘極氧化層之步驟前，更包括：
    成長一犧牲層於該些側壁，該犧牲層包括氧化矽；以及
    由該閘極溝槽之該些側壁蝕刻該犧牲層使該些側壁表 面平順，並削減大致上相同厚度之該多晶矽間氧化物層之該第二薄膜。
  9. 一種遮蔽閘極溝槽式金氧半導體場效電晶體元件的製造方法，包括：
    提供一矽材料層覆蓋一半導體基板，該矽材料層具有n型導電型；
    在該矽材料層之一前表面上，形成複數個閘極溝槽於該前表面之一主動區內，該些閘極溝槽係正交地由該前表面延伸至該半導體基板；
    在各個閘極溝槽內形成一閘極溝槽堆疊，包括：
    形成一遮蔽層內襯於各個閘極溝槽之側壁與底面，其中，該遮蔽層係氧化矽；
    形成一第一多晶矽摻雜層於該遮蔽層內襯於該底面之一部分與該閘極溝槽之該些側壁的下部分上；
    移除該遮蔽層之上部分以裸露該些側壁之上部分；
    形成一多晶矽間氧化物(IPO)層於該第一多晶矽摻雜層上，該多晶矽間氧化物層包括一多晶矽氧化薄膜；
    沉積無摻雜多晶矽於該多晶矽間氧化物層上；
    向下蝕刻該無摻雜多晶矽以形成一無摻雜多晶矽(UPS)層於該多晶矽間氧化物層上；
    利用一氧化矽蝕刻製程，由該些側壁移除形成該多晶矽間氧化物層之過程中形成之任何氧 化矽；形成一保護層沿著表面連續地覆蓋於該些側壁之該些上部分與該無摻雜多晶矽層上，該保護層係一氧化矽層；利用反應離子蝕刻技術只移除該保護層覆蓋該無摻雜多晶矽層之部分；利用一氧化矽蝕刻製程蝕刻留在該些側壁上之該保護層；在該些側壁之該些上部分上成長一閘極氧化層；以及形成一第二多晶矽摻雜層於該閘極氧化層與該多晶矽間氧化物層上；形成多個p本體區與多個n+源極區，延伸於該些閘極溝槽間；以及形成一介電層於該前表面上。
  10. 一種遮蔽閘極溝槽式金氧半導體場效電晶體元件的製造方法，包括：提供一矽材料層覆蓋一半導體基板，該矽材料層具有n型導電型；在該矽材料層之一前表面上，形成複數個閘極溝槽於該前表面之一主動區內，該些閘極溝槽係正交地由該前表面延伸至該半導體基板；在各個閘極溝槽內形成一閘極溝槽堆疊，包括：形成一遮蔽層內襯於各個閘極溝槽之側壁與 底面，其中，該遮蔽層係氧化矽；
    形成一第一多晶矽摻雜層於該遮蔽層內襯於該底面之一部分與該閘極溝槽之該些側壁的下部分上；
    移除該遮蔽層之上部分以裸露該些側壁之上部分；
    利用一氧化製程，形成一多晶矽間氧化物(IPO)層之一第一薄膜於該第一多晶矽摻雜層上緣，該多晶矽間氧化物層之該第一薄膜是一多晶矽氧化薄膜，該氧化製程並形成一氧化矽層於該些側壁之該些上部分上；
    透過沉積一氧化矽薄膜於該第一薄膜與該氧化矽層上，利用一光阻層對該氧化矽薄膜施以圖案化製程只裸露位於該氧化矽層上之部分該氧化矽薄膜，以及蝕刻位於該些側壁之該些上部分上之部分該氧化矽薄膜與該氧化矽層，以形成該多晶矽間氧化物層之一第二薄膜於該多晶矽間氧化物層之該第一薄膜上，該多晶矽間氧化物層之該第二薄膜是一氧化矽薄膜，並去除該光阻層以裸露該多晶矽間氧化物層；
    在該些側壁之該些上部分上成長一閘極氧化層；以及
    形成一第二多晶矽摻雜層於該閘極氧化層與該多晶矽間氧化物層上，並填滿該閘極溝槽；
    形成多個p本體區與多個n+源極區，延伸於該些閘極溝槽間；以及
    形成一介電層於該前表面上。
  11. 如申請專利範圍第10項之方法，更包括利用一接觸窗遮罩形成多個本體接觸溝槽。
  12. 如申請專利範圍第11項之方法，更包括利用低能量離子植入技術將硼或二氟化硼離子透過該些本體接觸溝槽植入以形成多個p+本體區。
  13. 如申請專利範圍第12項之方法，更包括形成一上方金屬層作為源極電極與閘極電極。
  14. 如申請專利範圍第11項之方法，更包括對該介電層進行圖案化與蝕刻製程，以形成多個接觸窗，以將蝕刻物質施加於該介電層下方之該半導體層以形成該些本體接觸溝槽。
  15. 如申請專利範圍第11項之方法，更包括透過形成多個間隔層結構縮減該接觸窗之寬度，以蝕刻出深且窄之該些本體接觸溝槽。
  16. 如申請專利範圍第10項之方法，其中，形成該第一多晶矽摻雜層之步驟包括沉積n型多晶矽於該氧化矽遮蔽層完全填滿該閘極溝槽，以及以化學機械研磨(CMP)平坦化或回蝕(etch back)技術形成具有預設厚度之該第一多晶矽摻雜層。
  17. 如申請專利範圍第10項之方法，其中，該氧化矽薄膜係一高密度電漿氧化矽薄膜。
  18. 如申請專利範圍第10項之方法，在成長該 閘極氧化層之步驟前，更包括：
    成長一犧牲層於該些側壁，該犧牲層包括氧化矽；以及
    由該閘極溝槽之該些側壁蝕刻該犧牲層使該些側壁表面平順，並削減大致上相同厚度之該多晶矽間氧化物層之該第二薄膜。
  19. 如申請專利範圍第10項之方法，其中，形成該第二多晶矽摻雜層之步驟包括沉積n型多晶矽於該多晶矽間氧化物層與該閘極氧化層上以完全填滿該閘極溝槽，以及以化學機械研磨平坦化或回蝕技術形成具有預設厚度之該第二多晶矽摻雜層。
  20. 一種遮蔽閘極溝槽式金氧半導體場效電晶體元件的製造方法，包括：
    提供一矽材料層覆蓋一半導體基板，該矽材料層具有n型導電型；
    在該矽材料層之一前表面上，形成複數個閘極溝槽於該前表面之一主動區內，該些閘極溝槽係正交地由該前表面延伸至該半導體基板；
    在各個閘極溝槽內形成一閘極溝槽堆疊，包括；
    形成一遮蔽層內襯於各個閘極溝槽之側壁與底面，其中，該遮蔽層係氧化矽；
    形成一第一多晶矽摻雜層於該遮蔽層內襯於該底面之一部分與該閘極溝槽之該些側壁的下部分上；
    移除該遮蔽層之上部分以裸露該些側壁之上 部分；
    形成一多晶矽間氧化物(IPO)層於該第一多晶矽摻雜層上緣，該多晶矽間氧化物層包括一多晶矽氧化薄膜，其中，形成該多晶矽間氧化物層之步驟並在該些側壁之上部分形成氧化矽；
    沉積光阻於該多晶矽間氧化物層上；
    向下蝕刻該光阻以形成一光阻層於該多晶矽間氧化物層上；
    利用一氧化矽蝕刻製程，由該些側壁上移除形成該多晶矽間氧化物層之過程中形成之任何氧化矽；
    移除該光阻層以裸露該多晶矽間氧化物層；
    在該些側壁之該些上部分上成長一閘極氧化層；以及
    形成一第二多晶矽摻雜層於該閘極氧化層與該多晶矽間氧化物層上，並填滿該閘極溝槽；
    形成多個p本體區與多個n+源極區，延伸於該些閘極溝槽間；以及
    形成一介電層於該前表面上。
  21. 如申請專利範圍第20項之方法，更包括利用一接觸窗遮罩形成多個本體接觸溝槽。
  22. 如申請專利範圍第21項之方法，更包括利用低能量離子植入技術將硼或二氟化硼離子透過該些本體接觸溝槽植入以形成多個p+本體區。
  23. 如申請專利範圍第22項之方法，更包括形 成一上方金屬層作為源極電極與閘極電極。
  24. 如申請專利範圍第22項之方法，更包括對該介電層進行圖案化與蝕刻製程，以形成多個接觸窗，以將蝕刻物質施加於該介電層下方之該半導體層以形成該些本體接觸溝槽。
  25. 如申請專利範圍第21項之方法，更包括透過形成多個間隔層結構縮減該接觸窗之寬度，以蝕刻出深且窄之該些本體接觸溝槽。
  26. 如申請專利範圍第20項之方法，其中，形成該第一多晶矽摻雜層之步驟包括沉積n型多晶矽於該氧化矽遮蔽層完全填滿該閘極溝槽，以及以化學機械研磨平坦化或回蝕技術形成具有預設厚度之該第一多晶矽摻雜層。
  27. 如申請專利範圍第20項之方法，在成長該閘極氧化層之步驟前，更包括：
    成長一犧牲層於該些側壁，該犧牲層包括氧化矽；以及
    由該閘極溝槽之該些側壁蝕刻該犧牲層使該些側壁表面平順，並削減大致上相同厚度之該多晶矽間氧化物層之該第二薄膜。
  28. 如申請專利範圍第20項之方法，其中，形成該第二多晶矽摻雜層之步驟包括沉積n型多晶矽於該多晶矽間氧化物層與該閘極氧化層上以完全填滿該閘極溝槽，以及以化學機械研磨平坦化或回蝕技術形成具有預設厚度之該第二多晶矽摻雜層。
  29. 一種遮蔽閘極溝槽式金氧半導體場效電晶體元件的製造方法，包括：
    提供一矽材料層覆蓋一半導體基板，該矽材料層具有n型導電型；
    在該矽材料層之一前表面上，形成由複數個閘極溝槽與p本體接觸溝槽構成之一陣列於該前表面之一主動區內，該些閘極溝槽與該些p本體接觸溝槽係正交地由該前表面延伸至該半導體基板；
    在各個閘極溝槽內形成一閘極溝槽堆疊，包括：
    形成一遮蔽層內襯於各個閘極溝槽之側壁與底面，其中，該遮蔽層係氧化矽；
    形成一第一多晶矽摻雜層於該遮蔽層內襯於該底面之一部分與該閘極溝槽之該些側壁的下部分上；
    移除該遮蔽層之上部分以裸露該些側壁之上部分；
    形成一多晶矽間氧化物(IPO)層於該第一多晶矽摻雜層上緣，該多晶矽間氧化物層包括一多晶矽氧化薄膜，其中，形成該多晶矽間氧化物層之步驟並在該些側壁之上部分形成氧化矽；
    沉積光阻於該多晶矽間氧化物層上；
    向下蝕刻該光阻以形成一光阻層於該多晶矽間氧化物層上；
    利用一氧化矽蝕刻製程，由該些側壁上移除形成該多晶矽間氧化物層之過程中形成之任何 氧化矽；
    移除該光阻層以裸露該多晶矽間氧化物層；
    在該些側壁之該些上部分上成長一閘極氧化層；以及
    形成一第二多晶矽摻雜層於該閘極氧化層與該多晶矽間氧化物層上，並填滿該閘極溝槽；
    形成多個p本體區與多個n+源極區，延伸於該些閘極溝槽間；
    形成一介電層於該前表面上；
    透過一接觸窗遮罩形成多個本體接觸溝槽；
    利用低能量離子植入技術將硼或二氟化硼離子透過該些本體接觸溝槽植入以形成多個p+本體區；以及
    形成一上方金屬層作為源極電極與閘極電極。
  30. 一種遮蔽閘極溝槽式金氧半導體場效電晶體元件的製造方法，包括：
    提供一矽材料層覆蓋一半導體基板，該矽材料層具有一第一導電型；
    在該矽材料層之一前表面上，形成複數個閘極溝槽構成之一陣列於該前表面之一主動區內，該些閘極溝槽係正交地由該前表面延伸至該半導體基板；以及
    在各個閘極溝槽內形成一閘極溝槽堆疊，包括：
    形成一遮蔽層內襯於各個閘極溝槽之側壁與底面，其中，該遮蔽層係氧化矽；
    形成一第一多晶矽摻雜層於該遮蔽層內襯於該底面之一部分與該閘極溝槽之該些側壁的 下部分上；
    移除該遮蔽層之上部分以裸露該些側壁之上部分；
    利用一熱氧化成長製程形成一多晶矽間氧化物(IPO)層於該第一多晶矽摻雜層上緣，該多晶矽間氧化物層包括一多晶矽氧化薄膜，其中，形成該多晶矽間氧化物層之步驟並在該些側壁之上部分形成氧化矽層；
    沉積一高密度電漿(HDP)氧化層於該氧化層與該多晶矽間氧化物層上以增加該多晶矽間氧化物層之厚度，其中，形成於該些側壁上之該高密度電漿氧化層與形成於該多晶矽間氧化物層上之該高密度電漿氧化層之厚度比為1/5；
    以濕蝕刻製程由該些溝槽側壁移除該高密度電漿氧化層與該氧化矽，同時保留位於該多晶矽間氧化物層上之該高密度電漿氧化層以及位於該前表面上之部分該高密度電漿氧化層與該氧化矽層；
    在該多晶矽間氧化物層上進行填充(filling cavity)製程以形成一光阻層；
    回蝕緊接於該前表面下方之該光阻層，以裸露位於該前表面上之部分該高密度電漿氧化層與該氧化矽層；
    由該前表面移除該部分之該高密度電漿氧化 層與該氧化矽層，接著移除該光阻層以裸露該多晶矽間氧化物層；
    在該些側壁之該些上部分上成長一閘極氧化層；以及
    形成一第二多晶矽摻雜層於該閘極氧化層與該多晶矽間氧化物層上，並填滿該閘極溝槽，並填滿該閘極溝槽。
  31. 如申請專利範圍第30項之方法，其中，該第一導電型係n型，第二導電型係p型。
  32. 如申請專利範圍第30項之方法，更包括，在該矽材料層之該前表面上，形成多個p本體接觸溝槽於該些閘極溝槽間，該些p本體接觸溝槽係正交地由該前表面延伸至該半導體基板。
  33. 如申請專利範圍第30項之方法，更包括，在該矽材料層之該前表面上，利用一單獨的接觸窗遮罩，形成多個p本體接觸溝槽於該些閘極溝槽間，該些p本體接觸溝槽係正交地由該前表面延伸至該半導體基板。
  34. 如申請專利範圍第30項之方法，更包括利用n+半導體作為基板以形成一溝槽式功率金氧半導體場效電晶體(MOSFET)。
  35. 如申請專利範圍第30項之方法，更包括利用p+半導體作為基板以形成一溝槽式絕緣閘極雙極型電晶體(IGBT)。
  36. 一種遮蔽閘極溝槽式金氧半導體場效電晶 體元件的製造方法，包括：提供一矽材料層覆蓋一半導體基板，該矽材料層具有n型導電型；在該矽材料層之一前表面上，形成複數個閘極溝槽於該前表面之一主動區內，該些閘極溝槽係正交地由該前表面延伸至該半導體基板；以及在各個閘極溝槽內形成一閘極溝槽堆疊，包括：形成一遮蔽層內襯於各個閘極溝槽之側壁與底面，其中，該遮蔽層係氧化矽；形成一第一多晶矽摻雜層於該遮蔽層內襯於該底面處與該閘極溝槽之該些側壁上；在該第一多晶矽摻雜層內形成一空腔(cavity)，該空腔具有多個側壁與一底面，該第一多晶矽摻雜層之至少一邊緣部分延伸至該前表面；形成一多晶矽間氧化物(IPO)層於該第一多晶矽摻雜層之該底面上，該多晶矽間氧化物層包括氧化矽；在該第一多晶矽摻雜層之該些側壁上形成一閘極氧化層；形成一第二多晶矽摻雜層於內襯於該第一多晶矽摻雜層之該底面之該多晶矽間氧化物層與內襯於該第一多晶矽摻雜層之該些側壁之該閘極氧化層上；降低該第二多晶矽摻雜層之厚度；對該第二多晶矽摻雜層施以圖案化與蝕刻製 程，以形成一間隔(gap)於該第二多晶矽摻雜層之一邊緣與該第一多晶矽摻雜層間；以及利用一介電材料填入該間隔並覆蓋該第二多晶矽摻雜層之上緣。
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