JP2014150226A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】高耐圧化と低オン抵抗化を高いレベル両立することができる半導体装置および該半導体装置の製造方法を提供する。
【解決手段】アノード領域１２は半導体基体１０の表面３０ａに沿って設けられている。ガードリング１４は半導体基体１０の表面３０ａに沿ってアノード領域１２を囲むように設けられている。ガードリング１４の深さ方向における終端位置は、アノード領域１２の深さ方向における終端位置よりも深い位置に達している。凹部２４は、半導体基体１０の裏面３０ｂにおいてアノード領域１２の直下に設けられている。カソード領域２６は、半導体基体１０の裏面３０ｂにおいて凹部２４によって形成される段差に沿って設けられている。
【選択図】図１

Description

本発明は半導体装置および半導体装置の製造方法に関する。

半導体チップの厚さ方向に沿った電流経路を持つ所謂縦型のディスクリート半導体装置における性能向上を図るための技術として、以下のようなものがある。

例えば、特許文献１には、半導体基体の中層領域に形成されたｎ型のドリフト領域と、半導体基体の裏面側に形成された凹部の底面に露出し且つ上記ドリフト領域に接合すると共に比較的高い不純物密度を有するｎ型のカソード領域と、カソード領域の露出部分に形成されたカソード電極層と、半導体基体の一方の表面側に露出し且つドリフト領域に接合するｐ型のアノード領域と、アノード領域の露出部分に形成されたアノード電極層と、を含む半導体素子が記載されている。かかる構成によれば、半導体素子の主動作領域の厚さを薄くできるため、低損失化が達成できるとされている。また、上記凹部は、半導体基体を肉厚の状態で残すようにして形成されるので、半導体素子の機械的強度を確保することができるとされている。

一方、特許文献２には、コレクタ側の主面に研削によって凹面部を形成し、コレクタ電極膜を上記凹面部に沿って形成することによってコレクタ電極膜をＮ＋型バッファ層およびＮ−型ベース層の双方と接続した半導体装置が記載されている。かかる構成によれば、半導体装置はＩＧＢＴの構成とＭＯＳＦＥＴの構成との双方を併せ持つことができるので、ＭＯＳＦＥＴの構成とした部分において正孔の注入を抑えることができ、オフ時におけるスイッチング特性を改善できるとされている。

特開２００２−１７０９６３号公報 特開２００３−２４９６５４号公報

ダイオード、トランジスタ、サイリスタ等を含むディスクリート半導体装置においては、主電流経路上に設けられるスイッチング素子や整流素子として広く使用されていることから、高耐圧且つ低損失（低オン抵抗）のものが望まれる場合が多い。低損失（低オン抵抗）を実現するための手法として電流経路となるドリフト層の厚さを低減することが考えられる。しかしながら、ドリフト層の厚さを小さくすると耐圧の低下を招来することとなる。すなわち、ディスクリート半導体装置において、高耐圧化と低損失化はトレードオフの関係にあり、双方において要求レベルを満足させることは容易ではない。

本発明は、かかる点に鑑みてなされたものであり、高耐圧化と低損失化を高いレベルで両立することができる半導体装置および該半導体装置の製造方法を提供することを目的とする。

上記の目的を達成するために、本発明に係る半導体装置は、一方の主面に凹部が形成された半導体基体と、前記半導体基体の内部において前記一方の主面とは反対側の他方の主面に沿って前記凹部の形成領域に対応する領域に形成された第１の導電型を有する第１の半導体層と、前記半導体基体の内部において前記他方の主面に沿って前記第１の半導体層の外側に形成され且つ前記半導体基体の厚さ方向における終端位置が前記第１の半導体層よりも深い位置に達している前記第１の導電型を有する第２の半導体層と、前記半導体基体の前記一方の主面において前記凹部によって形成される段差に沿って形成された第２の導電型を有する第３の半導体層と、を含む。

また、本発明に係る他の態様の半導体装置は、半導体基体と、前記半導体基体の内部において前記半導体基体の一方の主面に沿って形成された第１の導電型を有する第１の半導体層と、前記半導体基体の内部において前記一方の主面に沿って前記第１の半導体層の外側に形成され且つ前記半導体基体の厚さ方向における終端位置が前記第１の半導体層よりも深い位置に達している前記第１の導電型を有する第２の半導体層と、前記半導体基体の前記一方の主面とは反対側の他方の主面において前記第１および第２の半導体層と対向するように形成された第２の導電型を有する第３の半導体層と、を含み、前記半導体基体は、前記他方の主面において、前記第１の半導体層と前記第３の半導体層との間の耐圧と、前記第２の半導体層と前記第３の半導体層との間の耐圧とを独立に異ならしめる耐圧調整機構を有する。

また、本発明に係る他の態様の半導体装置は、一方の主面に凹部が形成された半導体基体と、前記半導体基体の前記一方の主面とは反対側の他方の主面の前記凹部の形成領域に対応する領域において前記半導体基体と接し、前記半導体基体との接触界面においてショットキー障壁を形成する金属層と、前記半導体基体の内部において前記他方の主面に沿って前記金属層と前記半導体基体との接触部の外側に形成された第１の導電型を有する第１の半導体層と、前記半導体基体の前記一方の主面において前記凹部によって形成される段差に沿って形成された第２の導電型を有する第２の半導体層と、を含む。

また、上記の目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基体の内部において前記半導体基体の一方の主面に沿って第１の導電型を有する第１の半導体層を形成する工程と、前記半導体基体の内部において前記一方の主面に沿い且つ前記第１の半導体層の外側に、前記半導体基体の厚さ方向における終端位置が前記第１の半導体層よりも深い位置に達するように前記第１の導電型を有する第２の半導体層を形成する工程と、前記半導体基体の前記一方の主面とは反対側の他方の主面の前記第１の半導体層の形成領域に対応する領域に前記一方の主面に向けて凹んだ凹部を形成する工程と、前記半導体基体の前記他方の主面において前記凹部によって形成される段差に沿って第２の導電型を有する第３の半導体層を形成する工程と、を含む。

また、本発明に係る他の態様の半導体装置の製造方法は、半導体基体の一方の主面における所望の位置に凹部を形成する工程を含む半導体装置の製造方法であって、前記半導体基体の前記一方の主面とは反対側の他方の主面の前記凹部の形成領域に対応する領域に前記他方の主面から突出した前記凹部の深さと略同一の高さを有する凸状構造体を形成する工程と、前記半導体基体に押圧を加えつつ前記一方の主面を研削する工程と、を含む。

本発明によれば、高耐圧化と低オン抵抗化を高いレベル両立することができる半導体装置および該半導体装置の製造方法を提供することが可能となる。

図１（ａ）は、本発明の実施形態に係る半導体装置の上面図、図１（ｂ）は図１（ａ）における１ｂ−１ｂ線に沿った断面図である。 図２（ａ）および図２（ｂ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 図３（ａ）および図３（ｂ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 図４（ａ）〜図４（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の他の実施形態に係る半導体装置の断面図である。 比較例に係る半導体装置の断面図である。

以下、本発明の実施形態について図面を参照しつつ説明する。なお、各図面において同一または対応する構成要素または部分には同一の参照符号を付与している。
[第１の実施形態]
図１（ａ）は、本発明の第１の実施形態に係る半導体装置１の上面図、図１（ｂ）は、図１（ａ）における１ｂ−１ｂ線に沿った断面図である。なお、図１（ａ）においては、図１（ｂ）に示されている絶縁膜１６およびアノード電極１８を省略して記載している。

半導体装置１は、その厚さ方向（深さ方向）に電流が流れる縦型のｐｎ接合型ダイオードを構成するものである。半導体装置１は、ドリフト領域として機能する半導体基体１０を有する。半導体基体１０は、例えば、比較的低濃度の不純物をその内部に導入することにより形成されたｎ型の導電型を有するシリコンにより構成されている。

半導体基体１０の内部には、表面３０ａに沿ってｐ型の導電型を有するアノード領域１２が形成されている。アノード領域１２は、例えば、矩形形状を有する半導体装置１の中央部に設けられている。なお、アノード領域１２は、本発明における第１の半導体層を構成する。

また、半導体基体１０の内部には、表面３０ａに沿ってアノード領域１２の外周を囲むように形成されたｐ型の導電型を有するガードリング１４が設けられている。半導体基体１０の厚さ方向におけるガードリング１４の終端位置は、アノード領域１２の終端位置よりも深い位置に達している。すなわち、ガードリング１４は、アノード領域１２よりも半導体基体１０の深い位置まで延伸している。ガードリング１４は、アノード領域１２の外周部分における電界集中を緩和し、これによって半導体装置１の逆方向の耐圧を向上させるとともにリーク電流を抑制する。なお、ガードリング１４は、本発明における第２の半導体層を構成する。

半導体基体１０の表面３０ａには、アノード領域１２に対応する部分に開口部１６ａを有する例えばＳｉＯ_２からなる絶縁膜１６が設けられている。アノード電極１８は、例えばアルミニウム（Ａｌ）等の金属からなり、絶縁膜１６の開口部１６ａにおいて露出しているアノード領域１２にオーミック性接触を形成して接している。

半導体装置１の裏面３０ｂには、アノード領域１２に対応する領域が、表面３０ａに向けて凹んでいる凹部２４が形成されている。すなわち、凹部２４は、アノード領域１２の直下に形成されており、半導体基体１０は、アノード領域１２に対応する部分の厚さが他の部分における厚さよりも薄くなっている。一方、ガードリング１４は、凹部２４の外側に配置されている。凹部２４の底面は、平坦となっておりアノード領域１２に対して平行な平面を形成していることが好ましい。凹部２４の深さｄ_２は、半導体基体１０の厚さ方向におけるアノード領域１２の終端位置とガードリング１４の終端位置との間の距離ｄ_１と略同一（ｄ_１≒ｄ_２）とされている。ここで略同一とは、例えば、誤差が２０％程度の範囲をいうものとする。また、凹部２４によって形成される段差のコーナ部３１および３２は、丸みを帯びていることが好ましい。このように凹部２４によって形成される段差のコーナ部３１および３２を曲面とすることで、電界集中を緩和することが可能となる。

カソード領域２６は、比較的高濃度のｎ型の導電型を有し、且つ半導体基体１０の表面３０ａに形成されたアノード領域１２およびガードリング１４と対向するように、凹部２４によって形成される段差に沿って半導体基体１０の裏面３０ｂの全面に亘って延在している。カソード領域２６の各部位における拡散深さは、半導体基体１０の裏面３０ｂの全面に亘って均一とされている。なお、カソード領域２６は、本発明における第３の半導体層を構成する。

アノード領域１２とガードリング１４とは、半導体基体１０内部において互いに異なる深さ位置で終端しているものの、カソード領域２６がｄ_１≒ｄ_２となる深さに形成された凹部２４に沿って形成されているので、アノード領域１２とカソード領域２６との間の距離Ｌ１と、ガードリング１４とカソード領域２６との間の距離Ｌ２は略同一となっている。

カソード電極２８は、例えばアルミニウム（Ａｌ）等の金属からなり、カソード領域２６の全体を覆うように形成されており、カソード領域２６との間でオーミック性接触を形成している。

上記の構成を有する半導体装置１において、アノード電極１８がカソード電極２８に対して高電位となるように電圧を印加することにより（順バイアス）、アノード領域１２からドリフト領域として機能する半導体基体１０を経由してカソード領域２６に向けて電流が流れる。アノード領域１２の直下には凹部２４が形成され、これによってアノード領域１２の直下における半導体基体１０（ドリフト領域）の厚さは薄くなっているので、電流経路上の抵抗値を小さくすることができる。これにより、半導体装置１において低損失化を達成することができる。一方、ガードリング１４は、凹部２４の外側に配置されており、ガードリング１４の直下において半導体基体１０の厚さが確保されている。これにより、アノード領域１２とカソード領域２６との間に形成される電流経路上の低抵抗化に伴って半導体装置１の逆方向の耐圧が低下してしまうことを防止することができる。

ここで、図６は、比較例に係る半導体装置１００の断面図である。図６において、本実施形態に係る半導体装置１と同一の構成要素または部分には同一の参照符号を付与している。比較例に係る半導体装置１００は、半導体基体１０の裏面３０ｂに凹部を有しない点において本発明の実施形態に係る半導体装置１と異なる。すなわち、半導体装置１００の裏面３０ｂは平坦となっている。比較例に係る半導体装置１００において、電流経路上の抵抗値を小さくするために半導体基体１０全体の厚さを薄くした場合には、ガードリング１４の直下における半導体基体１０の厚さも薄くなる。半導体装置１００の耐圧は、逆バイアスを印加時にガードリング１４から伸びる空乏層がカソード領域２６に達する電圧に制限されるので、ガードリング１４直下における半導体基体１０の厚さが薄い場合には、高耐圧を維持することが困難となる。一方、比較例に係る半導体装置１００において、高耐圧を維持するために半導体基体１０全体の厚さを厚くした場合には、電流経路上の抵抗値が大きくなり、低損失化を達成することが困難となる。このように、半導体基体１０の裏面３０ｂが平坦となっている比較例に係る半導体装置１００の構造では、低損失化と高耐圧化の両立が困難である。

一方、本発明の実施形態に係る半導体装置１では、半導体基体１０の裏面３０ｂのアノード領域１２に対応する部分に凹部２４を形成することによりアノード領域１２とカソード領域２６との間の距離Ｌ１を小さくして電流経路の低抵抗化を図ると共に、ガードリング１４を凹部２４の外側に配置することによりガードリング１４とカソード領域２６との間の距離Ｌ２を確保して耐圧の低下を防止している。このように、本発明の実施形態に係る半導体装置１によれば、半導体基体１０の裏面３０ｂのアノード領域１２に対応する領域に所望の深さを有する凹部２４が設けられ、これによってアノード領域１２とカソード領域２６との間の距離Ｌ１と、ガードリング１４とカソード領域２６との間の距離Ｌ２とを独立に制御することが可能となる。すなわち、半導体基体は、裏面３０ｂにおいて、アノード領域１２とカソード領域２６との間の距離Ｌ１と、ガードリング１４とカソード領域２６との間の距離Ｌ２とを独立に調整するための凹凸構造を有する。これにより、半導体装置１において、低損失化（低抵抗化）と高耐圧化を高いレベルで両立することが可能となる。換言すれば、半導体基体１０の裏面３０ｂに形成された凹凸構造は、アノード領域１２とカソード領域２６との間の耐圧と、ガードリング１４とカソード領域２６との間の耐圧とを独立に異ならしめる耐圧調整機構を構成している。

また、本実施形態では、半導体基体１０に形成された凹部２４の深さｄ_２は、半導体基体１０の厚さ方向におけるアノード領域１２の終端位置とガードリング１４の終端位置との間の距離ｄ_１と略同一とされ、これによって、アノード領域１２とカソード領域２６との間の距離Ｌ１と、ガードリング１４とカソード領域２６との間の距離Ｌ２とが略同一とされている。このように、半導体基体１０の裏面３０ｂの凹部２４によって形成される凹凸構造のプロファイルをアノード領域１２およびガードリング１４の拡散深さのプロファイルに対応させることにより、ガードリング１４の各部位からカソード領域２６までの距離を均一とすることができ、逆バイアス印加時における電界集中を防止することが可能となる。さらに、半導体装置１の全面に亘って電流密度分布の均一化を図ることが可能となる。

以下に、本発明の実施形態に係る半導体装置１の製造方法について図２〜図４を参照しつつ説明する。図２〜図４は、本発明の実施形態に係る半導体装置１の製造方法を示す断面図である。

はじめに、半導体基体１０を構成するｎ型の半導体層を有する半導体ウエハを用意する。半導体ウエハは、公知のＣＺ法またはＦＺ法などによって得られたものを使用することができる。なお、図２〜図４には、半導体ウエハに形成される複数の半導体装置のうちの１つのみが示されている。

次に、公知のフォトリソグラフィー技術によってパターニングされた例えばＳｉＯ_２からなるマスク（図示せず）を用いて熱拡散法によってホウ素（Ｂ）等のIII族の不純物元素をアノード領域１２に対応する半導体基体１０の表面３０ａに導入することにより、半導体基体１０の表面３０ａにｐ型の導電型を有するアノード領域１２を形成する。その後、同様の工程によってアノード領域１２の外周を囲む環状のｐ型の導電型を有するガードリング１４を形成する（図２（ａ）参照）。ガードリング１４は、半導体基体１０の厚さ方向における終端位置（拡散深さ）が、アノード領域１２よりも深い位置に達するように、温度、処理時間等のパラメータが設定される。なお、公知のイオン注入法によってアノード領域１２およびガードリング１４を形成してもよい。

次に、例えば公知の熱酸化法などによって半導体基体１０の表面３０ａにＳｉＯ_２等からなる絶縁膜１６を形成する。その後、公知のフォトリソグラフィー技術およびエッチング処理によって絶縁膜１６に開口部１６ａを形成することによりアノード領域１２を部分的に露出させる（図２（ａ）参照）。

次に、公知の蒸着法またはスパッタ法などによって半導体基体１０の表面３０ａを覆うようにＡｌ等の導電体を成膜することによりアノード電極１８を形成する（図２（ａ）参照）。アノード電極１８は、絶縁膜１６の開口部１６ａにおいて露出しているアノード領域１２との間でオーミック性接触を形成して電気的に接続される。なお、アノード電極１８に所望のパターニングを施すこととしてもよい。また、アノード電極１８とアノード領域１２との接触抵抗を低減させるべく導電体の成膜後にシンタリング処理を実施してもよい。

次に、スピンコート法などによってアノード電極１８上に凸状構造体２０（図２（ｂ）参照）を構成するフォトレジストを成膜する。フォトレジストは、半導体装置の製造において一般的に使用される感光性樹脂を有機溶剤中に溶解させたレジスト材を用いることができる。本実施形態では、成膜するフォトレジストの厚さ（すなわち凸状構造体２０の高さ）ｔは、半導体基体１０の厚さ方向におけるアノード領域１２の終端位置とガードリング１４の終端位置との間の距離ｄ_１と略同一とされている。その後、公知のフォトリソグラフィー技術によってフォトレジストのアノード領域１２に対応する部分を残し、それ以外の部分を除去する。これにより、アノード電極１８上のアノード領域１２に対応する部分に他の部分に対して突出した凸状構造体２０が形成される。本実施形態において、凸状構造体２０の高さｔは、半導体基体１０の厚さ方向におけるアノード領域１２の終端位置とガードリング１４の終端位置との間の距離ｄ_１と略同一とされている。すなわち、凸状構造体２０の高さｔは、後の工程おいて半導体基体１０の裏面３０ｂに形成される凹部２４の深さｄ_２と略同一とされている。なお、本実施形態では、凸状構造体２０の構成材料としてフォトレジストを用いることとしたが、これに限定されるものではなく、膜厚制御およびパターニングが可能であり、後の工程において選択的に除去することが可能な他の材料を使用することができる。凸状構造体２０の他の候補材料としてはＳｉＯ_２、ＰＳＧ（Phospho-Silicate Glass）、熱硬化性樹脂などが挙げられる。なお、これらの候補材料を用いて所望の位置に凸状構造体２０を形成する場合には、フォトリソグラフィー技術を用いるとともに、必要に応じてエッチング処理を行うことでパターン形成を行う。

次に、図３（ａ）に示すように、半導体基体１０の表面３０ａ側に保護テープ２２を貼り付ける。保護テープ２２は市販のウエハ用保護テープを使用することが可能である。保護テープ２２は、後述するバックグラインド工程を実施する際に半導体基体１０の表面３０ａを保護する役割を担う。

次に、保護テープ２２が貼り付けられた半導体基体１０の表面３０ａ側が支持台（図示せず）と接するように半導体ウエハをバックグラインド装置にセットする。その後、バックグラインディングホイール（図示せず）を半導体基体１０の裏面３０ｂに押圧を加えつつ当接させることによって半導体基体１０を裏面３０ｂ側から研削し、半導体基体１０の厚さを所望の厚さに調整する（図３（ｂ）参照）。半導体基体１０の表面３０ａ側には凸状構造体２０が形成されているので、研削時に半導体基体１０の一方の主面を固定し、当該一方の主面とは反対側の他方の主面より押圧を加えることによって半導体基体１０は、凸状構造体２０に沿って撓みを生じ、凸状構造体２０の形成領域に対応する部分に相対的に高い押圧が加わる。これにより、凸状構造体２０の形成領域に対応する部分（アノード領域１２に対応する部分）における研削速度が、他の部分における研削速度よりも大きくなり、凸状構造体２０の形成領域に対応する部分（アノード領域１２に対応する部分）に凹部２４が形成される。かかるバックグラインド工程において半導体基体１０に生じる撓みの大きさは、凸状構造体２０の高さｔに応じて変化する。すなわち、凸状構造体２０の形成領域に対応する部分とそれ以外の部分における押圧差は、凸状構造体２０の高さｔによって制御される。従って、凹部２４の深さｄ_２は、凸状構造体２０の高さｔによって制御され、凹部２４の深さｄ_２は凸状構造体２０の高さｔと概ね一致する。本実施形態では、凸状構造体２０の高さｔを、半導体基体１０の厚さ方向におけるアノード領域１２の終端位置とガードリング１４の終端位置との間の距離ｄ_１と略同一としているので、凹部２４の深さｄ_２を上記距離ｄ_１と略同一とすることができる。

次に、図４（ａ）に示すように、半導体基体１０の表面３０ａ側に貼り付けられた保護テープ２２を剥離した後、図４（ｂ）に示すように、アノード電極１８上に形成された凸状構造体２０を除去する。凸状構造体２０がフォトレジストによって構成されている場合には、例えば酸素プラズマを用いた公知のアッシング処理等によって凸状構造体２０を選択的に除去することが可能である。

次に、図４（ｃ）に示すように、公知の熱拡散法によってリン（Ｐ）またはヒ素（Ａｓ）等のＶ族の不純物元素を半導体基体１０の裏面３０ｂに導入することにより、半導体基体１０の裏面３０ｂに半導体基体１０の不純物濃度よりも高い濃度のｎ型の導電型を有するカソード領域２６を形成する。なお、公知のイオン注入法によってカソード領域２６を形成してもよい。カソード領域２６は、半導体基体１０の裏面３０ｂの凹部２４によって形成される段差に沿って裏面３０ｂの全面に亘って形成される。すなわち、カソード領域２６の各部位における拡散深さは、半導体基体１０の裏面３０ｂの全面に亘って均一となる。本実施形態では、凹部２４の深さｄ_２は半導体基体１０の厚さ方向におけるアノード領域１２の終端位置とガードリング１４の終端位置との間の距離ｄ_１と略一致しているので、アノード領域１２とカソード領域２６との間の距離Ｌ１と、ガードリング１４とカソード領域２６との間の距離Ｌ２は、略等しくなる。このように、半導体基体１０の裏面３０ｂの凹部２４によって形成された段差に沿ってカソード領域２６を形成することにより、アノード領域１２とカソード領域２６との間の距離Ｌ１を小さくすることができ、電流経路上の抵抗値を小さくすることができる。一方、ガードリング１４は、凹部２４の外側に配置されており、ガードリング１４の直下において半導体基体１０の厚さが確保されている。これにより、アノード領域１２とカソード領域２６との間に形成される電流経路の低抵抗化に伴って半導体装置１の逆方向耐圧が低下してしまうことが防止される。

次に、図４（ｃ）に示すように、公知の蒸着法またはスパッタ法などによってカソード領域２６全体を覆うようにＡｌ等の導電体を成膜することによりカソード電極２８を形成する。なお、カソード電極２８に所望のパターニングを施すこととしてもよい。また、カソード電極２８とカソード領域２６との接触抵抗を低減させるべく導電体の成膜後にシンタリング処理を実施してもよい。その後、半導体装置１をウエハから切り出すダイシング工程を経て半導体装置１が完成する。

このように、本発明の実施形態に係る半導体装置の製造方法によれば、半導体基体１０の表面３０ａ側に凸状構造体を形成して裏面３０ｂを研削することにより、裏面３０ｂの凸状構造体２０の形成領域に対応する部分に凸状構造体の高さ（厚さ）ｔに応じた深さの凹部２４を形成することができる。凸状構造体２０は、例えばフォトレジスト等によって構成することができるので、凸状構造体２０を任意の位置、大きさ、厚さで形成することが可能である。従って、半導体基体１０の裏面３０ｂの所望の位置に所望の大きさおよび所望の深さの凹部２４を形成することが可能となる。

本実施形態のように、凸状構造体２０を半導体基体１０の表面３０ａ上のアノード領域１２に対応する部分に形成した後、半導体基体１０の裏面３０ｂを研削することにより、裏面３０ｂのアノード領域１２に対応する部分に凹部２４を形成することができる。このように、本実施形態に係る製造方法によれば、半導体基体１０の裏面３０ｂのアノード領域１２に対応する部分に凹部２４を形成することを容易に実現することが可能となる。また、凸状構造体２０は、凹部２４の形成後に除去することが可能であり、その後の製造工程に何ら影響を与えるものではない。

また、本実施形態に係る製造方法によれば、凹部２４の深さｄ_２を凸状構造体２０の高さ（厚さ）ｔによって制御することが可能である。従って、アノード領域１２とカソード領域２６との間の距離Ｌ１と、ガードリング１４とカソード領域２６との間の距離Ｌ２とを独立に制御することが可能である。本実施形態では距離Ｌ１と距離Ｌ２とを略同一としている。このように、半導体基体１０の裏面３０ｂに形成された凹凸構造のプロファイルをアノード領域１２およびガードリング１４の拡散深さのプロファイルに対応させることにより、ガードリング１４の各部位からカソード領域２６までの距離を均一とすることができ、逆バイアス印加時における電界集中を防止することが可能となる。さらに、半導体装置１の全面に亘って電流密度分布の均一化を図ることが可能となる。
[第２の実施形態]
上記した第１の実施形態では、本発明をｐｎ接合型のダイオードに適用した場合について例示したが、本発明をショットキーダイオードに適用することも可能である。図５は、ショットキーダイオードを構成する本発明の第２の実施形態に係る半導体装置２の断面図である。図５において、上記した第１の実施形態に係る半導体装置１と同一の構成要素または部分には同一の参照符号を付与している。

半導体装置２は、アノード電極１８とｎ型の導電型を有する半導体基体１０との接触界面にショットキー障壁を形成することによって整流作用を得るダイオードであり、上記第１の実施形態に係るｐｎ接合型のダイオードにおけるアノード領域１２を構成する拡散層を有しない。また、アノード電極１８と半導体基体１０との接触界面にショットキー障壁を形成するために、アノード電極１８は半導体基体１０の電子親和力よりも大きい仕事関数を有する金属によって構成される。アノード電極１８を構成する好適な金属としては例えばモリブデンなどが挙げられる。

アノード電極１８と半導体基体１０との接触部の周辺部には、ｐ型の導電型を有する環状に形成されたガードリング１４が設けられている。これにより、アノード電極１８と半導体基体１０との接触界面の周辺部における電界集中を緩和して逆バイアス時におけるリーク電流を抑制している。

半導体基体１０の裏面３０ｂには、半導体基体１０とアノード電極１８との接合部（以下ショットキー接合部という）に対応する領域に、表面３０ａに向けて凹んでいる凹部２４が形成されている。すなわち、凹部２４は、ショットキー接合部の直下に形成されており、半導体基体１０は、ショットキー接合部直下における厚さが他の領域における厚さよりも薄くなっている。一方、ガードリング１４は、凹部２４の外側に配置され、ガードリング１４の直下においては半導体基体１０の厚さが確保されている。

カソード領域２６は、比較的高濃度のｎ型の導電型を有し、半導体基体１０の裏面３０ｂに形成された凹部２４によって形成される段差に沿って半導体基体１０の裏面３０ｂの全面に亘って延在している。

カソード電極２８は、例えばアルミニウム（Ａｌ）等の金属からなり、カソード領域２６の全体を覆うように形成されて、カソード領域２６との間でオーミック性接触を形成している。

このように、本発明の第２の実施形態に係る半導体装置２では、ショットキー接合部の直下に凹部２４を形成することによりショットキー接合部とカソード領域２６との間の距離を小さくして電流経路の低抵抗化を図ると共に、ガードリング１４を凹部２４の外側に配置することによりガードリング１４とカソード領域２６との間の距離を確保して耐圧の低下を防止している。このように、本実施形態に係る半導体装置２によれば、上記した第１の実施形態に係る半導体装置１と同様、電流経路の低抵抗化（低損失化）と高耐圧化を高いレベルで両立することが可能となる。

なお、上記の各実施形態では、本発明をダイオードに適用した場合について例示したが、主電流が流れる活性領域と、活性領域の外周を囲むガードリングまたはＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｅｄ Ｒｉｎｇ）として機能する拡散層と、を含むＶＤＭＯＳ（Vertical Diffused MOS）やＩＧＢＴ（Insulated Gate Bipolar Transistor）等の他の縦型のディスクリート半導体装置に適用することも可能である。

１ 半導体装置
１０ 半導体基体
１２ アノード領域
１４ ガードリング
１６ 絶縁膜
１８ アノード電極
２６ カソード領域
２８ カソード電極

Claims (21)

1. 一方の主面に凹部が形成された半導体基体と、
   前記半導体基体の内部において前記一方の主面とは反対側の他方の主面に沿って前記凹部の形成領域に対応する領域に形成された第１の導電型を有する第１の半導体層と、
   前記半導体基体の内部において前記他方の主面に沿って前記第１の半導体層の外側に形成され且つ前記半導体基体の厚さ方向における終端位置が前記第１の半導体層よりも深い位置に達している前記第１の導電型を有する第２の半導体層と、
   前記半導体基体の前記一方の主面において前記凹部によって形成される段差に沿って形成された第２の導電型を有する第３の半導体層と、
   を含む半導体装置。
2. 前記第１の半導体層と前記第３の半導体層との距離と前記第２の半導体層と前記第３の半導体層との距離とは略同一である請求項１に記載の半導体装置。
3. 前記凹部の深さは、前記半導体基体の厚さ方向における前記第１の半導体層の終端位置と前記半導体基体の厚さ方向における前記第２の半導体層の終端位置との間の距離と略同一である請求項１または２に記載の半導体装置。
4. 前記第２の半導体層は、前記第１の半導体層の外周を囲むように形成されている請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記凹部は、前記半導体基体の前記一方の主面の研削によって形成される請求項１乃至４のいずれか１項に記載の半導体装置。
6. 前記凹部は、前記半導体基体の前記他方の主面に前記他方の主面から突出した凸状構造体を形成した後に前記研削を行うことによって形成される請求項５に記載の半導体装置。
7. 前記凸状構造体の厚さは、前記半導体基体の厚さ方向における前記第１の半導体層の終端位置と前記第２の半導体層の終端位置との間の距離と略同一である請求項６に記載の半導体装置。
8. 前記凸状構造体は、前記第１の半導体層の形成領域に対応する領域に形成される請求項６または７に記載の半導体装置。
9. 前記凸状構造体は、前記凹部の形成後に除去される請求項６乃至８のいずれか１項に記載の半導体装置。
10. 前記凸状構造体はレジスト材を含む請求項６乃至９のいずれか１項に記載の半導体装置。
11. 半導体基体と、
    前記半導体基体の内部において前記半導体基体の一方の主面に沿って形成された第１の導電型を有する第１の半導体層と、
    前記半導体基体の内部において前記一方の主面に沿って前記第１の半導体層の外側に形成され且つ前記半導体基体の厚さ方向における終端位置が前記第１の半導体層よりも深い位置に達している前記第１の導電型を有する第２の半導体層と、
    前記半導体基体の前記一方の主面とは反対側の他方の主面において前記第１および第２の半導体層と対向するように形成された第２の導電型を有する第３の半導体層と、を含み、
    前記半導体基体は、前記他方の主面において、前記第１の半導体層と前記第３の半導体層との間の耐圧と、前記第２の半導体層と前記第３の半導体層との間の耐圧とを独立に異ならしめる耐圧調整機構を有する半導体装置。
12. 前記耐圧調整機構は、前記第１の半導体層と前記第３の半導体層との間の距離と、前記第２の半導体層と前記第３の半導体層との間の距離を調整するための凹凸構造である請求項１１に記載の半導体装置。
13. 一方の主面に凹部が形成された半導体基体と、
    前記半導体基体の前記一方の主面とは反対側の他方の主面の前記凹部の形成領域に対応する領域において前記半導体基体と接し、前記半導体基体との接触界面においてショットキー障壁を形成する金属層と、
    前記半導体基体の内部において前記他方の主面に沿って前記金属層と前記半導体基体との接触部の外側に形成された第１の導電型を有する第１の半導体層と、
    前記半導体基体の前記一方の主面において前記凹部によって形成される段差に沿って形成された第２の導電型を有する第２の半導体層と、
    を含む半導体装置。
14. 半導体基体の内部において前記半導体基体の一方の主面に沿って第１の導電型を有する第１の半導体層を形成する工程と、
    前記半導体基体の内部において前記一方の主面に沿い且つ前記第１の半導体層の外側に、前記半導体基体の厚さ方向における終端位置が前記第１の半導体層よりも深い位置に達するように前記第１の導電型を有する第２の半導体層を形成する工程と、
    前記半導体基体の前記一方の主面とは反対側の他方の主面の前記第１の半導体層の形成領域に対応する領域に前記一方の主面に向けて凹んだ凹部を形成する工程と、
    前記半導体基体の前記他方の主面において前記凹部によって形成される段差に沿って第２の導電型を有する第３の半導体層を形成する工程と、
    を含む半導体装置の製造方法。
15. 前記凹部は、前記半導体基体の前記他方の主面の研削によって形成される請求項１４に記載の製造方法。
16. 前記凹部は、前記半導体基体の前記一方の主面に前記一方の主面から突出した凸状構造体を形成した後に前記研削を行うことによって形成される請求項１５に記載の製造方法。
17. 前記凸状構造体の厚さは、前記半導体基体の厚さ方向における前記第１の半導体層の終端位置と前記第２の半導体層の終端位置との間の距離と略同一である請求項１６に記載の製造方法。
18. 前記凸状構造体は、前記第１の半導体層の形成領域に対応する領域に形成される請求項１６または１７に記載の製造方法
19. 前記凸状構造体は、前記凹部の形成後に除去される請求項１６乃至１８のいずれか１項に記載の製造方法。
20. 前記凸状構造体はレジスト材を含む請求項１６乃至１９のいずれか１項に記載の製造方法。
21. 半導体基体の一方の主面における所望の位置に凹部を形成する工程を含む半導体装置の製造方法であって、
    前記半導体基体の前記一方の主面とは反対側の他方の主面の前記凹部の形成領域に対応する領域に前記他方の主面から突出した前記凹部の深さと略同一の高さを有する凸状構造体を形成する工程と、
    前記半導体基体に押圧を加えつつ前記一方の主面を研削する工程と、
    を含む製造方法。