JP2005175174A - 絶縁ゲート型バイポーラトランジスタの製造方法 - Google Patents
絶縁ゲート型バイポーラトランジスタの製造方法 Download PDFInfo
- Publication number
- JP2005175174A JP2005175174A JP2003412588A JP2003412588A JP2005175174A JP 2005175174 A JP2005175174 A JP 2005175174A JP 2003412588 A JP2003412588 A JP 2003412588A JP 2003412588 A JP2003412588 A JP 2003412588A JP 2005175174 A JP2005175174 A JP 2005175174A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- forming
- conductivity type
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Abstract
【課題】 コレクタ電極に接続するコレクタ層の厚さを所定の厚さに精度良く制御することが可能な絶縁ゲート型バイポーラトランジスタの製造方法を提供する。
【解決手段】 p+シリコン基板1を用意し、その上に酸化膜20のパターンを形成する。さらに、p+コレクタ層2、n+バッファ層3、およびn−高抵抗層4を形成する。続いて、n−高抵抗層4の表面にMOSトランジスタ構造を作製する。チップ裏面のp+シリコン基板1をグラインドおよびミラーポリッシングによって薄くする。このとき、埋め込まれた酸化膜20のパターンが露出するまでミラーポリッシングを行う。このミラーポリッシングの終了は光学的に検出される。最後に、p+コレクタ層2に接続するコレクタ電極42を形成する。
【選択図】 図1
Description
この発明は、絶縁ゲート型バイポーラトランジスタ(IGBT:Insulated Gatebipolar Transistor)に係り、特にコレクタ電極に接続するコレクタ層の厚さを所定の厚さに制御する絶縁ゲート型バイポーラトランジスタの製造方法に関する。
IGBTは電圧駆動型の半導体素子であり、電流駆動型の半導体素子であるバイポーラトランジスタやGTO(ゲートターンオフサイリスタ)と比較して、駆動損失が小さく、駆動回路を簡素化することができるという特徴を有している。また、MOSFET(絶縁ゲート電界効果トランジスタ)よりもオン電圧が小さいことから、電源装置やインバータなどのスイッチング素子として幅広く使用されている。
IGBTには、p+コレクタ層の上にn+バッファ層を有するパンチスルー型と、n+バッファ層を有しないノンパンチスルー型とがある。図4は従来のパンチスルー型IGBTの断面構造図である。図において、2はp型の高不純物濃度のp+コレクタ層である。このp+コレクタ層2の上には、n型の高不純物濃度のn+バッファ層3が形成され、さらにその上にn型の低不純物濃度のn−高抵抗層4が形成されている。
n−高抵抗層4の表面にはMOSFETと同様の構造が形成されている。5はn−高抵抗層4表面に選択的に形成されるp型ベース領域である。p型ベース領域5の表面付近にはn型の高不純物濃度のn+ソース領域6が形成されている。そして、n−高抵抗層4、p型ベース領域5、およびn+ソース領域6にまたがるようにゲート絶縁膜21が形成され、その上にゲート電極40が形成されている。
そして、p型ベース領域5およびn+ソース領域6に接続するようにエミッタ電極41が形成され、ゲート電極40とエミッタ電極41とはPSG(Phosphosilicate glass)膜30によって絶縁されている。エミッタ電極41の上には、表面保護用のポリイミド膜50が堆積されている。p+コレクタ層2の裏面には、コレクタ電極42が形成されている。
次に、上述した構造のIGBTの動作を説明する。まず、ターンオン動作について説明する。エミッタ電極41を接地し、コレクタ電極42に正の電圧を加えた状態でゲート電極40に所定値以上の正の電圧を加えると、ゲート電極40の下にあるp型ベース領域5の表面にチャネルが形成され、n+ソース領域6中の電子がこのチャネルを通ってn−高抵抗層4に流れ込む。コレクタ電極42には正の電圧が加えられているので、p+コレクタ層2とn+バッファ層3との間のpn接合が順バイアスされ、p+コレクタ層2からホールが供給される。ホールの注入により、n−高抵抗層4が伝導度変調され、低抵抗状態となるので、IGBTは低オン電圧特性となる。
続いて、ターンオフ動作について説明する。ゲート電極40に加えられた正の電圧を所定値以下の電圧まで下げると、p型ベース領域5表面に形成されていたチャネルが消滅する。このとき、p+コレクタ層2から注入されn−高抵抗層4に蓄積されたホールが電子と再結合し、消滅するまで電流が流れることによりターンオフ損失が発生する。ターンオフに要する時間を短くすると共に、ターンオフ損失を低減するために、n−高抵抗層4のキャリアのライフタイムを短くすることが従来から行われている。
これは例えば、白金あるいは金等の重金属をドープする方法や、電子線あるいはヘリウムなどの放射線を照射する方法などにより行われる。また、特許文献1には、キャリアのライフタイムを制御するためのポリシリコン層をnバッファ層とpコレクタ層との間に設けたIGBTの製造方法が記載されている。
これらの方法によりターンオフ損失の低減が可能となるが、オン電圧が上昇してしまうという問題が生じてしまう。IGBTを高性能化するためには、このターンオフ損失とオン電圧との関係のトレードオフを改善しなければならない。非特許文献1に記載されているIGBTはこのトレードオフの改善を図ったものである。これは耐圧600Vクラスのパンチスルー型IGBTで、チップの厚さは60μmである。
このIGBTにおいては、p+コレクタ層を薄くすることにより、p+コレクタ層からのキャリアの注入量を抑えており、n−高抵抗層のキャリアのライフタイムを短くすることなく、高速動作を得ることができる。また、n−高抵抗層のキャリアのライフタイムが長く、キャリアがn−高抵抗層に十分に蓄積されるため、オン電圧は小さくなる。
特開平9−82955号公報
T.Matsudai et al,"Proceeding of ISPSD‘01",p.440−444
キャリアの注入量はn+バッファ層の不純物キャリア量とp+コレクタ層の不純物キャリア量との比率で決まるため、各層の不純物濃度および厚さを制御することが重要となる。また、n−高抵抗層の厚さが厚くなればなるほど、オン電圧が高くなってしまうため、n−高抵抗層の厚さを耐圧が確保できる程度にとどめておく必要がある。したがって、チップ全体の厚さは薄くなる。
このような構造のIGBTを得るために、始めから薄い半導体基板を用いた場合、製造プロセスの途中で半導体基板が割れたり、基板に反りが生じたりするなどの問題が発生し、薄いp+コレクタ層を有するIGBTを製造することが困難となる。このため、従来のIGBTの製造方法においては、各製造工程を行うことが容易な厚さのp+シリコン基板を用いて、その上にほとんどのデバイス構造を作りこみ、最終工程前に裏面のp+シリコン基板を研削し、薄いp+コレクタ層を得ることが行われている。つまり、この研削の工程によってp+コレクタ層の厚さの制御が行われる。
しかし、裏面のp+コレクタ層の研削を行うにあたって、研削の終了を検出するのが困難であり、p+コレクタ層の厚さを1μm以下とすることが非常に困難であった。また、研削終了後のp+コレクタ層の厚さにはチップによって大きな誤差が生じ、その結果、IGBTの特性にもチップごとに大きな誤差が生じてしまうという問題点があった。
本発明は、上述した問題点に鑑みてなされたものであって、コレクタ電極に接続するコレクタ層の厚さを所定の厚さに精度良く制御することが可能な絶縁ゲート型バイポーラトランジスタの製造方法を提供することを目的とする。
本発明は上記の課題を解決するためになされたもので、請求項1に記載の発明は、第1導電型の半導体基板の第1の主面上にストッパ層のパターンを形成する工程と、前記第1の主面上に第1導電型の第1層を形成する工程と、前記第1層上に第2導電型の第2層を形成する工程と、前記第2層上に第2導電型の第3層を形成する工程と、前記第3層の表面領域に第1導電型の第1領域および第2導電型の第2領域を形成すると共に、前記第3層、前記第1領域、および前記第2領域上にゲート電極を、前記第1領域および前記第2領域上にエミッタ電極を形成する工程と、前記半導体基板の第2の主面を前記ストッパ層が表面に露出するまで薄くする工程とを具備することを特徴とする絶縁ゲート型バイポーラトランジスタの製造方法である。
請求項2に記載の発明は、支持用の半導体基板の第1の主面上にストッパ層のパターンを形成する工程と、前記第1の主面上および前記ストッパ層上に第1導電型の第1層を形成する工程と、前記第1層上に第1導電型の第2層を形成する工程と、前記第2層の表面領域に第1導電型の第1領域および第2導電型の第2領域を形成すると共に、前記第2層、前記第1領域、および前記第2領域上にゲート電極を、前記第1領域および前記第2領域上にエミッタ電極を形成する工程と、前記半導体基板の第2の主面を前記ストッパ層が表面に露出するまで薄くする工程と、前記第1層に不純物を注入し、該第1層の表面領域に第2導電型の第3領域を形成する工程と、前記第3領域および前記ストッパ層上にコレクタ電極を形成する工程とを具備することを特徴とする絶縁ゲート型バイポーラトランジスタの製造方法である。
請求項3に記載の発明は、請求項1または請求項2に記載の絶縁ゲート型バイポーラトランジスタの製造方法において、前記ストッパ層は半導体材料の酸化膜または窒化膜で構成されることを特徴とする。
請求項4に記載の発明は、請求項1〜請求項3のいずれかの項に記載の絶縁ゲート型バイポーラトランジスタの製造方法において、前記ストッパ層はチップの境界となるスクライブライン領域に形成されることを特徴とする。
この発明によれば、コレクタ電極に接続するコレクタ層の研削の終了を検出するためのストッパ層を設けたので、コレクタ層の厚さを所定の厚さに精度良く制御することができるという効果が得られる。
以下、図面を参照し、この発明を実施するための最良の形態について説明する。図1は、この発明の第1の実施形態によるIGBTの製造方法を示す概略工程図である。まず、各製造工程を容易に行うことができる程度の厚さを有するp型の高不純物濃度のp+シリコン基板1を用意する。(図1(a))
続いて、p+シリコン基板1の表面を酸化して酸化膜20を形成し、この酸化膜20を所定の寸法にパターニングする。(図1(b))なお、酸化膜20の厚さは所望のコレクタ層の厚さと同程度であることが望ましい。また、酸化膜20のパターンはデバイスの動作領域以外に形成することが望ましい。例えば、各チップの境界となるスクライブライン領域などに酸化膜20のパターンを形成すればよい。酸化膜20のパターンをスクライブライン領域に形成することによって、酸化膜20がデバイス特性に影響を与えることを防止することができる。
続いて、所望の厚さおよび不純物濃度のp+コレクタ層を形成するため、p+シリコンをエピタキシャル成長によって堆積し、p+コレクタ層2を形成する。このエピタキシャル成長時の諸条件(温度、成長時間など)を制御することによって、p+コレクタ層2の厚さを決定することができ、p+コレクタ層2の厚さを1μm以下とすることができる。このp+コレクタ層2の上に、所望の厚さおよび不純物濃度のn+バッファ層を形成するため、n+シリコンをエピタキシャル成長によって堆積し、n+バッファ層3を形成する。
さらに、所望の厚さおよび不純物濃度のn−高抵抗層を形成するため、n−シリコンをエピタキシャル成長によって堆積し、n−高抵抗層4を形成する。(図1(c))続いて、図示しないが、p型不純物となるホウ素イオンを、このn−高抵抗層4の表面に選択的にイオン注入し、イオン注入時に生じる結晶欠陥部の結晶性をアニールによって回復することにより、高耐圧を得るための素子分離領域となるp型ガードリング領域を形成する。
続いて、n−高抵抗層4の表面を酸化することによってゲート酸化膜21を形成し、この上にゲート電極の材料となるポリシリコンを堆積する。なお、ゲート電極の抵抗を下げるために、ポリシリコンにはリンなどの不純物が注入される。ポリシリコン膜のパターニングによってゲート電極40を形成し、続けてゲート酸化膜21をパターニングする。パターニングされたポリシリコンをマスクとしてn−高抵抗層4にホウ素イオンをイオン注入によって注入し、アニール拡散を行い、p型ベース領域5を形成する。
続いて、ポリシリコンのパターンで囲まれるp型ベース領域5表面の中央部にレジストのパターンを形成し、このレジストをマスクにしてp型ベース領域5の表面にヒ素イオンをイオン注入によって注入し、n+ソース領域6を形成する。層間絶縁膜となるPSG膜30をCVD(Chemical Vapor Diposition)によって、ゲート電極40を覆うように堆積し、このPSG膜30を選択的にエッチングし、コンタクトホールを形成する。続いて、このコンタクトホールを埋めるように、Al−Si(シリコン含有アルミニウム)をスパッタによって堆積し、パターニングを行って、エミッタ電極41を形成する。さらに、エミッタ電極41の上にポリイミド膜50をスピンコートによって堆積し、パターニングを行う。(図1(d))
続いて、チップ裏面のp+シリコン基板1をグラインドおよびミラーポリッシングによって薄くする。(図1(e))このとき、埋め込まれた酸化膜20のパターンが露出するまでミラーポリッシングを行う。酸化膜20は、表面が露出するまでは平坦なシリコンに覆われているため、パターンが見えにくいが、酸化膜20表面のシリコンが除去され、表面が露出するとシリコンの段差が出現するため、パターンを光学的に認知することができる。
なお、光学的なパターンの認知を容易にするため、酸化膜20のパターン寸法は、Siエピタキシャル層を堆積するときに酸化膜20近傍にSiが堆積されない間隙ができることを防止するために、P+コレクタ層2の厚さの2倍以下とし、かつ、できるだけ大きくすることが望ましい。または、数μm〜数十μmのラインアンドスペース(ストライプ)としてもよい。また、シリコン表面は疎水性であり、酸化膜20表面は親水性であるため、ミラーポリッシング工程において、親水性のパターンが表面に現れたことを確認することにより、ミラーポリッシングの終了を検出してもよい。さらに、グラインドおよびミラーポリッシングに代えて、CMP(Chemical Mechanical Polishing)によって薄くすることも可能である。この場合にも、研削およびエッチング工程において、親水性のパターンが表面に現れたことを確認することにより、研削およびエッチングの終了を検出すればよい。
最後に、露出した酸化膜20およびp+コレクタ層2の表面に金属を蒸着またはスパッタにより堆積し、パターニングを行って、コレクタ電極42を形成する。(図1(f))
次に、この発明の第2の実施形態を説明する。図2は第2の実施形態による絶縁ゲートバイポーラトランジスタの製造方法を示す概略工程図である。まず、n型の高不純物濃度のn+シリコン基板7を用意する。(図2(a))n+シリコン基板7はデバイス構造を支持し、各工程を容易にするための支持用基板であり、n型の低不純物濃度のn−シリコン基板や、真性半導体のシリコン基板、p型のシリコン基板などであってもよい。
このn+シリコン基板7の表面を酸化して酸化膜20を形成し、この酸化膜20を所定の寸法にパターニングする。(図2(b))続いて、n+シリコンをエピタキシャル成長によって堆積し、n+バッファ層3を形成する。このとき、酸化膜20はn+バッファ層3によって完全に覆われている。さらに、n+バッファ層3の上に、n−シリコンをエピタキシャル成長によって堆積し、n−高抵抗層4を形成する。(図2(c))さらに、図示しないが、イオン注入およびアニールによってp型ガードリング領域を形成する。
続いて、第1の実施形態と同様にして、ゲート酸化膜21およびゲート電極40を形成する。さらに、イオン注入およびアニールによってp型ベース領域5およびn+ソース領域6を形成する。層間絶縁膜となるPSG膜30をCVDによって堆積し、このPSG膜30を選択的にエッチングし、コンタクトホールを形成する。このコンタクトホールを埋めるように、Al−Siをスパッタによって堆積し、パターニングを行って、エミッタ電極41を形成する。さらに、エミッタ電極41の上にポリイミド膜50をスピンコートによって堆積し、パターニングを行う。(図2(d))
続いて、n+シリコン基板7を裏面からグラインドおよびミラーポリッシングによって薄くする。このとき、埋め込まれた酸化膜20のパターンが露出するまでミラーポリッシングを行う。研削およびエッチング終了の検出は第1の実施形態と同様に、光学的に行うことができる。研削およびエッチングの終了後、BF2+イオンを用いたイオン注入によりホウ素イオンをn+バッファ層4の表面に注入し、アニール拡散を行い、p+コレクタ層2を形成する。(図2(e))このイオン注入時の諸条件(イオンの入射エネルギーなど)によってp+コレクタ層2の厚さを制御することができ、p+コレクタ層2の厚さを1μm以下とすることができる。
最後に、露出した酸化膜20およびp+コレクタ層2の表面に金属を蒸着またはスパッタにより堆積し、パターニングを行って、コレクタ電極42を形成する。(図2(f))
なお、上述した説明では、半導体基板としてシリコン基板を用いているが、ゲルマニウムなどの半導体基板を用いてもよい。また、酸化膜20の代わりに窒化膜を用いてもよい。また、上述したp型とn型とを全て反転させた製造工程により、pチャネル型のIGBTも上述した実施形態と同様に製造することができる。
以上の説明においては、プレーナ型IGBTを例として説明したが、上述した方法はトレンチ型IGBTにも適用できる。図3にトレンチ型IGBTの断面構造図を示す。図において、p+コレクタ層2の上にn+バッファ層3が形成され、その上にn−高抵抗層4が形成されている。p+コレクタ層2の中には研削およびエッチング時のストッパとなる酸化膜20が埋め込まれている。
n−高抵抗層4上にはp層8が形成され、p層8の表面にはp+ベース領域9およびn+ソース領域6が形成されている。また、p層8を貫通してn−高抵抗層4に達するようにゲート絶縁膜21およびゲート電極40が形成されている。p+ベース領域9およびn+ソース領域6に接続するようにエミッタ電極41が形成され、エミッタ電極41の上には、層間絶縁膜となるPSG膜30が形成されている。
プレーナ型IGBTとトレンチ型IGBTはn−高抵抗層表面のデバイス構造が異なるが、p+コレクタ層に係る製造工程は同一なので、上述した第1および第2の実施形態による絶縁ゲート型バイポーラトランジスタの製造方法の一部を変更することにより、トレンチ型IGBTを製作することができる。
1・・・p+シリコン基板、2・・・p+コレクタ層、3・・・n+バッファ層、4・・・n−高抵抗層、5・・・p型ベース領域、6・・・n+ソース領域、7・・・n+シリコン基板、8・・・p層、9・・・p+ベース領域、20・・・酸化膜、21・・・ゲート絶縁膜、30・・・PSG膜、40・・・ゲート電極、41・・・エミッタ電極、42・・・コレクタ電極。
Claims (4)
- 第1導電型の半導体基板の第1の主面上にストッパ層のパターンを形成する工程と、
前記第1の主面上に第1導電型の第1層を形成する工程と、
前記第1層上に第2導電型の第2層を形成する工程と、
前記第2層上に第2導電型の第3層を形成する工程と、
前記第3層の表面領域に第1導電型の第1領域および第2導電型の第2領域を形成すると共に、前記第3層、前記第1領域、および前記第2領域上にゲート電極を、前記第1領域および前記第2領域上にエミッタ電極を形成する工程と、
前記半導体基板の第2の主面を前記ストッパ層が表面に露出するまで薄くする工程と、
露出した前記ストッパ層および前記第1層の上にコレクタ電極を形成する工程と、
を具備することを特徴とする絶縁ゲート型バイポーラトランジスタの製造方法。 - 支持用の半導体基板の第1の主面上にストッパ層のパターンを形成する工程と、
前記第1の主面上および前記ストッパ層上に第1導電型の第1層を形成する工程と、
前記第1層上に第1導電型の第2層を形成する工程と、
前記第2層の表面領域に第1導電型の第1領域および第2導電型の第2領域を形成すると共に、前記第2層、前記第1領域、および前記第2領域上にゲート電極を、前記第1領域および前記第2領域上にエミッタ電極を形成する工程と、
前記半導体基板の第2の主面を前記ストッパ層が表面に露出するまで薄くする工程と、
前記第1層に不純物を注入し、該第1層の表面領域に第2導電型の第3領域を形成する工程と、
前記第3領域および前記ストッパ層上にコレクタ電極を形成する工程と、
を具備することを特徴とする絶縁ゲート型バイポーラトランジスタの製造方法。 - 前記ストッパ層は半導体材料の酸化膜または窒化膜で構成されることを特徴とする請求項1または請求項2に記載の絶縁ゲート型バイポーラトランジスタの製造方法。
- 前記第1導電型の半導体基板の第1の主面上にストッパ層のパターンを形成する工程において、前記ストッパ層はチップの境界となるスクライブライン領域に形成されることを特徴とする請求項1〜請求項3のいずれかの項に記載の絶縁ゲート型バイポーラトランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003412588A JP2005175174A (ja) | 2003-12-10 | 2003-12-10 | 絶縁ゲート型バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003412588A JP2005175174A (ja) | 2003-12-10 | 2003-12-10 | 絶縁ゲート型バイポーラトランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005175174A true JP2005175174A (ja) | 2005-06-30 |
Family
ID=34732955
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003412588A Withdrawn JP2005175174A (ja) | 2003-12-10 | 2003-12-10 | 絶縁ゲート型バイポーラトランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005175174A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007243080A (ja) * | 2006-03-13 | 2007-09-20 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
JP2009059817A (ja) * | 2007-08-30 | 2009-03-19 | Shin Etsu Handotai Co Ltd | 半導体基板の製造方法 |
JP2010529646A (ja) * | 2007-05-31 | 2010-08-26 | クリー インコーポレイテッド | n型炭化ケイ素基板を少なくとも部分的に除去することによって炭化ケイ素パワーデバイスを作製する方法、およびそのように作製された炭化ケイ素パワーデバイス |
US8507352B2 (en) | 2008-12-10 | 2013-08-13 | Denso Corporation | Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode |
CN103782389A (zh) * | 2011-09-28 | 2014-05-07 | 住友电气工业株式会社 | 制造碳化硅半导体器件的方法 |
WO2014125586A1 (ja) * | 2013-02-13 | 2014-08-21 | 富士電機株式会社 | 半導体装置 |
EP2822038A1 (en) * | 2013-01-30 | 2015-01-07 | Huawei Technologies Co., Ltd. | Insulated gate bipolar transistor |
KR101876579B1 (ko) * | 2012-09-13 | 2018-07-10 | 매그나칩 반도체 유한회사 | 전력용 반도체 소자 및 그 소자의 제조 방법 |
-
2003
- 2003-12-10 JP JP2003412588A patent/JP2005175174A/ja not_active Withdrawn
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007243080A (ja) * | 2006-03-13 | 2007-09-20 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
JP2010529646A (ja) * | 2007-05-31 | 2010-08-26 | クリー インコーポレイテッド | n型炭化ケイ素基板を少なくとも部分的に除去することによって炭化ケイ素パワーデバイスを作製する方法、およびそのように作製された炭化ケイ素パワーデバイス |
US8866150B2 (en) | 2007-05-31 | 2014-10-21 | Cree, Inc. | Silicon carbide power devices including P-type epitaxial layers and direct ohmic contacts |
JP2009059817A (ja) * | 2007-08-30 | 2009-03-19 | Shin Etsu Handotai Co Ltd | 半導体基板の製造方法 |
US8507352B2 (en) | 2008-12-10 | 2013-08-13 | Denso Corporation | Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode |
US8609502B1 (en) | 2008-12-10 | 2013-12-17 | Denso Corporation | Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode |
EP2763176A4 (en) * | 2011-09-28 | 2015-06-10 | Sumitomo Electric Industries | METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE OF SILICON CARBIDE |
CN103782389A (zh) * | 2011-09-28 | 2014-05-07 | 住友电气工业株式会社 | 制造碳化硅半导体器件的方法 |
US10504994B2 (en) | 2012-09-13 | 2019-12-10 | Magnachip Semiconductor, Ltd. | Power semiconductor device and fabrication method thereof |
KR101876579B1 (ko) * | 2012-09-13 | 2018-07-10 | 매그나칩 반도체 유한회사 | 전력용 반도체 소자 및 그 소자의 제조 방법 |
EP2822038A1 (en) * | 2013-01-30 | 2015-01-07 | Huawei Technologies Co., Ltd. | Insulated gate bipolar transistor |
EP2822038A4 (en) * | 2013-01-30 | 2015-04-01 | Huawei Tech Co Ltd | BIPOLAR TRANSISTOR WITH INSULATED GATE |
CN104584221A (zh) * | 2013-02-13 | 2015-04-29 | 富士电机株式会社 | 半导体装置 |
JP5900698B2 (ja) * | 2013-02-13 | 2016-04-06 | 富士電機株式会社 | 半導体装置 |
JPWO2014125586A1 (ja) * | 2013-02-13 | 2017-02-02 | 富士電機株式会社 | 半導体装置 |
US9595608B2 (en) | 2013-02-13 | 2017-03-14 | Fuji Electric Co., Ltd. | Semiconductor device |
WO2014125586A1 (ja) * | 2013-02-13 | 2014-08-21 | 富士電機株式会社 | 半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6524666B2 (ja) | 半導体装置 | |
JP5605073B2 (ja) | 半導体装置 | |
KR100994185B1 (ko) | 반도체 장치 | |
JP4746927B2 (ja) | 半導体装置の製造方法 | |
US9484445B2 (en) | Semiconductor device and semiconductor device manufacturing method | |
US7569431B2 (en) | Semiconductor device and manufacturing method thereof | |
KR0134794B1 (ko) | 전도도 변조형 반도체 장치 및 그 제조방법 | |
WO2016204098A1 (ja) | 半導体装置 | |
US7759711B2 (en) | Semiconductor device with substrate having increased resistance due to lattice defect and method for fabricating the same | |
US20200105874A1 (en) | Back side dopant activation in field stop igbt | |
JP2018078216A (ja) | 半導体装置およびその製造方法 | |
US11239352B2 (en) | Self-aligned and robust IGBT devices | |
JP4840551B2 (ja) | Mosトランジスタ | |
KR100503905B1 (ko) | 반도체장치 및 그 제조방법 | |
US10692995B2 (en) | Insulated-gate bipolar transistor structure and method for manufacturing the same | |
JP4857520B2 (ja) | バイポーラ半導体装置及びその製造方法 | |
JP6654189B2 (ja) | 薄い半導体ウェハを備える半導体デバイスの製造方法 | |
JP2002261281A (ja) | 絶縁ゲートバイポーラトランジスタの製造方法 | |
JP2005175174A (ja) | 絶縁ゲート型バイポーラトランジスタの製造方法 | |
US20020081784A1 (en) | Semiconductor device | |
JP2004247593A (ja) | 半導体装置及びその製造方法 | |
CN113745312A (zh) | 半导体装置 | |
JP2002359373A (ja) | 半導体装置及びその製造方法 | |
JP2003218354A (ja) | 半導体装置およびその製造方法 | |
JP2008053610A (ja) | 絶縁ゲート型バイポーラトランジスタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070306 |