JP2008053610A - 絶縁ゲート型バイポーラトランジスタ - Google Patents

Abstract

【課題】半導体基板表面側のアルミニウム系金属電極による熱処理温度制限で、裏面側のコレクタ層形成の活性化が不充分のため、オン電圧の低減が困難であったＩＧＢＴの相対的に低い順方向電圧を提供すること。
【解決手段】ｎ型ドリフト層１となる半導体基板の一方の主面側は、ｐ型ベース領域２と、該ベース領域内表面に設けられるｎ型エミッタ領域３と、該エミッタ領域表面と前記ベース領域表面の双方に接触するアルミニウム電極８と、前記エミッタ領域表面と前記ドリフト層表面とに挟まれる前記ベース領域表面にゲート絶縁膜５を介して形成されるゲート電極６を備え、また、前記エミッタ領域３と前記ドリフト領域１とを繋ぐように配置されてなるＭＯＳゲート構造１３を備え、他方の主面側は、前記コレクタ電極１２が前記ｐ型コレクタ層１０を部分的に覆う絶縁膜１１を除く表面で接触するＩＧＢＴとする。
【選択図】 図１

Description

本発明は、電力変換装置などに用いられる絶縁ゲート型バイポーラトランジスタの順方向電圧の改良に関する。

近年、６００Ｖ〜１７００Ｖ耐圧のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などのＭＯＳ制御型の電力用半導体デバイスでは、動作時のエネルギー損失の低減、ウエハコストの削減のため、高価な、エピタキシャルシリコン成長層が積層された半導体ウエハよりも、安価なＦＺ（Ｆｌｏｔｉｎｇ Ｚｏｎｅ）半導体基板を用い、仕上がり厚さを１８０μｍ以下の所定の厚さに研磨およびエッチング加工することにより、コストの削減とオン電圧を小さくできるデバイスを作り込む技術が発展してきている。

このようなＭＯＳ制御型の電力用半導体デバイスとしてＩＧＢＴを採り上げ、-------図４に示す従来のＩＧＢＴの要部断面図を参照して説明する。前述の６００Ｖ〜１７００Ｖの耐圧クラスでは、まず、ＦＺ−ｎ型シリコン半導体基板からなるドリフト層２０の表面側に、ｐ型ベース領域２１と、このｐ型ベース領域２１内の表面に設けられるｎ^＋型エミッタ領域２２とｐ^＋型コンタクト領域２３と、前記ｎ^＋型エミッタ領域２２表面と前記ドリフト層２０表面とに挟まれる前記ｐ型ベース領域２１表面に接するゲート絶縁膜２４を介して形成されるゲート電極２５と、前記ｎ^＋型エミッタ領域２２とｐ^＋型コンタクト領域２３の表面には共通に接し、前記ゲート電極２５上では層間絶縁膜２６を介して覆うアルミニウム系金属のエミッタ電極２７とを有する前記ＭＯＳゲート構造２８が作り込まれる。次に、この半導体基板（ウエハ）の裏面側を機械的または化学的なエッチングにより、設計耐圧に必要なウエハ厚さにまで減厚する加工を施し、さらに、この加工面にコレクタ層２９を形成するため、ボロンのイオン注入、続いて３５０℃から４５０℃程度の比較的低温での活性化熱処理を施し、コレクタ電極３０を形成することにより、ＮＰＴ（Ｎｏｎ Ｐｕｎｃｈ−Ｔｈｒｏｕｇｈ）型ＩＧＢＴが製造される。また、前記ボロンのイオン注入に加えてさらにリンのイオン注入を施してＦＳ層（Ｆｉｅｌｄ Ｓｔｏｐ）３１を備えることにより、さらなる薄ウエハ化を可能にして特性を向上させるＦＳ−ＩＧＢＴなどがコスト低減のメリットも得られるので、主流になりつつある。

一方、関連する公知文献について、裏面側のｐ^＋型コレクタ層を含む層構成と順方向電圧との関係を見直して特性を改善する例については、表面にＭＯＳ構造が形成され、裏面には所定の間隙をおいて分散配置されるｐ^＋型コレクタ領域群と、前記各ｐ^＋型コレクタ領域の間隙を覆う絶縁膜と、前記ｐ^＋コレクタ領域表面に接触しつつ裏面全体を覆うコレクタ電極をこの順に備え、前記ｐ^＋コレクタ領域の厚み（深さ）が電子の拡散長より薄い半導体装置とすることにより、ターンオフ時間の短縮とオン電圧の低減とを得る発明について公開されている（特許文献１）。

ｐ^＋型コレクタ領域を全面ではなく、部分的に設け、コレクタ層−ドリフト層間が短絡するように、ｐ^＋型コレクタ領域表面（裏面側）とドリフト層露出表面（裏面側）とに共通に接するコレクタ電極を被着して、ターンオフ時間の短縮とオン電圧の低減が得られる発明についても知られている（特許文献２、３）。
特開２００５−３３３０５５号公報 特許第３１８２２６２号公報 米国特許第４６９４３１３号明細書

しかしながら、前述のＮＰＴ−ＩＧＢＴやＦＳ−ＩＧＢＴでは、コレクタ層２９の形成のためのボロンのイオン注入と、その後の活性化処理が以下の理由で比較的低温で行われるので、その分、順方向電圧（以下、ＶＣＥ（ｓａｔ）と表記）が高くなる傾向があった。すなわち、半導体基板の裏面にボロンのイオン注入を行う段階で、既に表面側にはアルミニウムを基材としたエミッタ電極２７が形成されているので、前述した低温の活性化処理温度より高温で熱処理を施すとＡｌエミッタ電極とＳｉウエハの局所的な反応が起こり、特性を劣化させてしまうからである。このようにコレクタ層２９を形成するためのボロンのイオン注入において、活性化処理温度を低くせざるを得ないプロセスにより製造されたＩＧＢＴでは、ボロンの活性化が充分でないこともあって、オン電圧を充分に低くすることに制限があったのである。

本発明は、以上説明した点に鑑みてなされたものであり、本発明の目的は、従来、半導体基板の表面側に形成されているアルミニウム系金属電極に起因する熱処理温度制限のため、裏面側のコレクタ層形成のためにイオン注入されるボロンの活性化が充分にできないことにより、オン電圧の低減が困難であったＮＰＴ型またはＦＳ型ＩＧＢＴにおいても、相対的に低い順方向電圧（ＶＣＥ（ｓａｔ））が得られる絶縁ゲート型バイポーラトランジスタの提供である。

特許請求の範囲の請求項１記載の発明によれば、一導電型ドリフト層となる一導電型半導体基板の一方の主面は、他導電型ベース領域と、該他導電型ベース領域内表面に設けられる一導電型エミッタ領域と、該一導電型エミッタ領域表面と前記他導電型ベース領域表面の双方にオーミック接触するアルミニウム系金属からなるエミッタ電極と、前記一導電型エミッタ領域表面と前記一導電型ドリフト層表面とに挟まれる前記他導電型ベース領域表面に接するゲート絶縁膜を介して形成されるゲート電極を備え、該ゲート電極に印加される閾値電圧以上の電圧により前記ゲート絶縁膜に接する前記他導電型ベース領域表面に形成される反転層が前記一導電型エミッタ領域と前記一導電型ドリフト領域とを繋ぐように配置されてなるＭＯＳゲート構造を備え、他方の主面側は、他導電型コレクタ層と、該他導電型コレクタ層にオーミック接触するコレクタ電極を備える絶縁ゲート型バイポーラトランジスタにおいて、前記コレクタ電極が、前記他導電型コレクタ層を部分的に覆う絶縁膜を除く前記他導電型コレクタ層の表面でオーミック接触する絶縁ゲート型バイポーラトランジスタとすることにより、前記本発明の目的は達成される。

特許請求の範囲の請求項２記載の発明によれば、前記一導電型半導体基板がＦＺ型シリコン半導体基板である特許請求の範囲の請求項１記載の絶縁ゲート型バイポーラトランジスタとすることが好ましい。
特許請求の範囲の請求項３記載の発明によれば、前記他導電型コレクタ層を部分的に覆う絶縁膜が、化学気相成長法により形成された絶縁膜である特許請求の範囲の請求項１記載の絶縁ゲート型バイポーラトランジスタとすることが望ましい。

要するに、本発明は、コレクタ電極の、ｐ型コレクタ層への接触を全面ではなく部分的な接触とすると、オフ時にコレクタ電極側へのキャリア（ホール）排出が緩和されるようになるので、その分、コレクタ層近傍のドリフト層中のキャリア（ホール）密度が増加し、その結果、オン電圧を低減させるのである。

本発明によれば、従来、半導体基板の表面側に形成されているアルミニウム系金属電極に起因する熱処理温度制限のため、裏面側のコレクタ層形成のためにイオン注入されるボロンの活性化が充分にできないことにより、オン電圧の低減が困難であったＮＰＴ型またはＦＳ型ＩＧＢＴにおいても、相対的に低い順方向電圧（ＶＣＥ（ｓａｔ））が得られる絶縁ゲート型バイポーラトランジスタを提供することができる。また、ターンオフ時の跳ね上がり電圧を低減する効果も期待できる。

以下、本発明にかかる絶縁ゲート型バイポーラトランジスタについて、図面を用いて詳細に説明する。また、本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１は本発明にかかる絶縁ゲート型バイポーラトランジスタの要部断面図である。図２は、半導体基板裏面のコレクタ層の全面積に対するコレクタ電極のコレクタ層への接触面積の比率とオン電圧ＶＣＥ（ｓａｔ）との関係を示す図である。図３は前記接触面積比率をパラメータとして、オン時の、ＩＧＢＴの半導体基板中のホール密度分布図である。

図１に本発明の絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと略記する）にかかる実施例の要部断面図を示す。図１では、半導体基板の表面側（図面の上方側）のＭＯＳゲート構造はプレーナー型として書いているが、本発明の特徴部分は裏面のコレクタ側にあるので、このＭＯＳゲート構造としてはトレンチゲート型であってもよい。どちらのＭＯＳゲート構造でも発明の効果としては変らない。

比抵抗が６０Ωｃｍで厚さ５２５μｍのｎ型ＦＺウエハ１の表面層に、ｐ型ベース領域２を形成し、ｐ型ベース領域２の表面層に、ｎ^＋型エミッタ領域３とｐ^＋型コンタクト領域４を形成し、ｎ型ＦＺウエハ１（ｎ型半導体基板１であり、ドリフト層１でもある）表面とｎ型エミッタ領域３表面に挟まれるｐ型ベース領域２表面に接するゲート絶縁膜５を介して導電性ポリシリコン層からなるゲート電極６を形成する。このゲート電極６表面に層間絶縁膜７を高温ＣＶＤ酸化膜とＢＰＳＧ（Ｂｏｒｏ Ｐｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜などにより形成し、その上にＡｌ−Ｓｉからなるエミッタ電極８を前記ｎ^＋型エミッタ領域３とｐ^＋型コンタクト領域４の各表面に接触するように形成する。このゲート電極６直下のゲート絶縁膜５に接するｐ型ベース領域２の表面層がｎ型チャネル部（反転層）（図示せず）となる。

前記ｎ型ウエハ１の未拡散領域（ｎ型ドリフト層）、ｐ型ベース領域２、このｐ型ベース領域２の表面層にゲート電圧の印加時に形成されるｎ型チャネル部（反転層）、ｎ^＋型エミッタ領域３、ｐ^＋型コンタクト領域４、ゲート絶縁膜５、ゲート電極６、層間絶縁膜７およびエミッタ電極８などをまとめてＭＯＳゲート構造１３と言うことがある。
次に、半導体基板１の裏面側を機械的化学的研磨や化学ポリッシングにより、厚さ１８０μｍにする。このｎ型ＦＺウエハ１の裏面の研磨面を清浄化後にｎ型不純物（例えば、リン）のイオン注入を行う。４００℃程度の低温熱処理により、注入したｎ型不純物を活性化し、ｎ型バッファ層９を形成する。ｎ型バッファ層９の表面層にボロンなどのｐ型不純物イオンを注入し、低温活性化熱処理して、ｐ^＋型コレクタ層１０を形成する。

ｐ^＋型コレクタ層１０の表面にシリコン酸化膜１１を厚さ０．０３μｍに堆積形成する。５０μｍピッチの格子状パターンの四分の一の桝目のシリコン酸化膜１１をフォトエッチングにより均一に対称的になるように除去してなる酸化膜パターンを形成する。この結果、ｐ^＋型コレクタ層１０表面の２５％が露出する。つまり、コレクタ電極のコレクタ層への接触面積比率は２５％となる。同様にして、格子状パターンの二分の一の桝目のシリコン酸化膜を均一に対称的に除去する酸化膜パターンとすれば、接触面積比率は５０％となる。さらに、格子状パターンピッチを５０μｍだけでなく数μｍから数百μｍへと異なるピッチに変えることもできる。いずれの場合も正確なパターン合わせが不要なので、作業効率の観点からは容易なプロセスと言える。次に、残ったシリコン酸化膜１１上とｐ^＋型コレクタ層１０の露出部分とに接触するコレクタ金属電極１２を被覆形成する。このウエハ１を切断してチップ化してＩＧＢＴチップが完成する。

図１に示す実施例では裏面コレクタ電極とｐ型コレクタ層の間に部分的にｐ型コレクタ層を覆う絶縁膜を形成している構造を特徴とする。裏面コレクタ電極のｐ型コレクタ層への種々の接触面積の割合（以降、接触面積比率）とＶＣＥ（ｓａｔ）との相関をデバイスシミュレータにより計算した結果を図２に示す。この図２によれば、接触面積比率が低下するほどＶＣＥ（ｓａｔ）も低減することが分かる。図３に接触面積比率１００％と２５％の場合におけるオン状態でのＩＧＢＴ半導体基板のホール（正孔）密度分布（主面に垂直な方向）を示す。この図３によれば、接触面積比率２５％は１００％に比べ、ドリフト層のコレクタ側のホール密度が高くなっていることが分かる。ドリフト層のコレクタ側でホール密度が高いことにより伝導度変調が強くなり、その結果、ＶＣＥ（ｓａｔ）が低くなっていると考えられる。このようなホール密度分布とすることにより、ターンオフ時の電圧跳ね上がりも抑制されることが期待できる。

ただし、接触面積比率が小さすぎると局所的に電流が集中し、熱劣化、熱破壊等の惧れも考えられるので、極端に小さくはできない。一方、接触面積比率が大きいとＶＣＥ（ｓａｔ）の低減効果が小さいため、接触面積比率としては有効なコレクタ層全面積に対して、概ね１０％〜８０％が妥当である。
コレクタ層とコレクタ電極間に形成される絶縁膜のパターンとしては、前述の格子状パターンの他にもドット状パターンやストライプ状パターンとすることも考えられる。またこの場合もパターンの繰り返しピッチとしては、数μｍ〜数百μｍにすればよく、精密なマスクあわせが不要になり、デバイス作製上、好ましい。

また、特許文献１〜３では、基板裏面に絶縁層のマスクによってｐ^＋型コレクタ領域を部分的に設けている。このため、絶縁層に欠損がでると、ｐ^＋型コレクタ領域からのホール注入が抑制され、最悪の場合、ＩＧＢＴとして機能しなくなる惧れがある。これに対して、本発明は、絶縁膜１１に欠損が生じても接触面積比率が多少変化するだけで、特性の変動が少ない。このため、製造が容易であると共に、ＩＧＢＴとしての機能をそこなうことがないというメリットがある。

本発明のＩＧＢＴにかかる実施例の要部断面図である。 半導体基板裏面のコレクタ層有効な全面積に対するコレクタ電極のコレクタ層への接触面積の比率とオン電圧ＶＣＥ（ｓａｔ）との関係図である。 接触面積比率をパラメータとして、オン時の、ＩＧＢＴの半導体基板中のホール密度分布図である。 従来のＩＧＢＴの要部断面図である。

符号の説明

１、… シリコン基板、ドリフト層
２、… ｐ型ベース領域
３、… ｎ^＋型エミッタ領域
４、… ｐ^＋コンタクト領域、
５、… ゲート絶縁膜
６、… ゲート電極
７、… 層間絶縁膜
８、… エミッタ電極
９、… ｎ型バッファ層、ＦＳ層
１０、… ｐ^＋コレクタ層
１１、… 絶縁膜、シリコン酸化膜
１２、… コレクタ金属電極
１３、… ＭＯＳゲート構造。

Claims (3)

1. 一導電型ドリフト層となる一導電型半導体基板の一方の主面は、他導電型ベース領域と、該他導電型ベース領域内表面に設けられる一導電型エミッタ領域と、該一導電型エミッタ領域表面と前記他導電型ベース領域表面の双方にオーミック接触するアルミニウム系金属からなるエミッタ電極と、前記一導電型エミッタ領域表面と前記一導電型ドリフト層表面とに挟まれる前記他導電型ベース領域表面に接するゲート絶縁膜を介して形成されるゲート電極を備え、該ゲート電極に印加される閾値電圧以上の電圧により前記ゲート絶縁膜に接する前記他導電型ベース領域表面に形成される反転層が前記一導電型エミッタ領域と前記一導電型ドリフト領域とを繋ぐように配置されてなるＭＯＳゲート構造を備え、他方の主面側は、他導電型コレクタ層と、該他導電型コレクタ層にオーミック接触するコレクタ電極を備える絶縁ゲート型バイポーラトランジスタにおいて、前記コレクタ電極が、前記他導電型コレクタ層を部分的に覆う絶縁膜を除く前記他導電型コレクタ層の表面でオーミック接触することを特徴とする絶縁ゲート型バイポーラトランジスタ。
2. 前記一導電型半導体基板がＦＺ型シリコン半導体基板であることを特徴とする請求項１記載の絶縁ゲート型バイポーラトランジスタ。
3. 前記他導電型コレクタ層を部分的に覆う絶縁膜が、化学気相成長法により形成された絶縁膜であることを特徴とする請求項１記載の絶縁ゲート型バイポーラトランジスタ。

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