JP2011176027A - 半導体素子および半導体素子の製造方法 - Google Patents
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Abstract
【解決手段】n-型のドリフト領域1の表面層に、p型のベース領域2が設けられている。半導体基板のおもて面には、ベース領域2を貫通し、ドリフト領域1まで達するトレンチ3が設けられている。トレンチ3の内部には、ゲート絶縁膜4を介してゲート電極5が設けられている。ベース領域2の表面層には、第1凹部6が選択的に設けられている。つまり、ベース領域2の表面は、第1凹部6と、第1凹部6が設けられていない凸部とで構成された凹凸形状を成している。第1凹部6は、トレンチ3に接する。また、第1凹部6の底面は、ゲート電極5の上端よりも基板表面から深く設けられている。ソース電極8は、ベース領域2の凸部に接し、第1凹部6の内部に埋め込まれている。
【選択図】図1
Description
図1は、実施の形態1にかかる半導体素子を示す断面図である。図1に示す半導体素子では、n-型(第1導電型)のドリフト領域1となる半導体基板の表面に、p型(第2導電型)のベース領域2が設けられている。ベース領域2は、ドリフト領域1よりも高い不純物濃度を有する。半導体基板の表面には、ベース領域2を貫通し、ドリフト領域1まで達するトレンチ3が設けられている。トレンチ3の内部には、ゲート絶縁膜4を介してゲート電極5が設けられている。ゲート電極5の表面は、層間絶縁膜7によって覆われている。ドリフト領域1は、第1半導体領域に相当する。ベース領域2は、第2半導体領域に相当する。ゲート絶縁膜4は、絶縁膜に相当する。ゲート電極5は、第1電極に相当する。
図6および図7は、実施の形態2にかかる半導体素子の製造方法を示す断面図である。実施の形態1にかかる半導体素子の製造方法において、層間絶縁膜7をマスクとしてエッチングを行い、第1凹部6を形成してもよい。
図8および図9は、実施の形態3にかかる半導体素子の製造方法を示す断面図である。実施の形態1にかかる半導体素子の製造方法において、例えばフォトレジストなどの膜をマスクとしてエッチングを行い、第1凹部6を形成してもよい。
図10は、実施の形態4にかかる半導体素子を示す断面図である。図10に示す半導体素子では、n-型のドリフト領域21となる半導体基板の表面層に、p型のベース領域22が選択的に設けられている。ベース領域22は、ドリフト領域21よりも高い不純物濃度を有する。ドリフト領域21は、第1半導体領域に相当する。ベース領域22は、第2半導体領域に相当する。
図16は、実施の形態にかかる半導体素子の断面を模式的に示した概念図である。ここでは、実施の形態1にかかる半導体素子の製造方法に従い、トレンチゲート構造の半導体素子を作製した。まず、ベース領域42を貫通し、ドリフト領域(不図示)に達するトレンチ43を形成した。トレンチ43の深さおよび幅を、それぞれ5μmおよび1.2μmとした。トレンチ43間の幅を、2.8μmとした。トレンチ43の内部には、ゲート絶縁膜44を介してゲート電極45を形成した。ついで、ベース領域42の表面層に、不純物領域(不図示)を形成した。
2 ベース領域
3 トレンチ
4 ゲート絶縁膜
5 ゲート電極
6 凹部
7 層間絶縁膜
8 ソース電極
9 ドレイン電極
11 チャネル領域
d 第1距離(ゲート電極の上端から第1凹部の底面までの深さ)
Claims (11)
- 第1導電型の第1半導体領域と、
前記第1半導体領域の表面に設けられ、当該第1半導体領域よりも高い不純物濃度を有する第2導電型の第2半導体領域と、
前記第2半導体領域を貫通し、前記第1半導体領域まで達するトレンチと、
前記トレンチの内部に、絶縁膜を介して設けられた第1電極と、
前記第2半導体領域の表面層に、前記トレンチに接するように、前記第1電極の上端よりも深く設けられた第1凹部と、
前記第1凹部に埋め込まれた第2電極と、
を備えることを特徴とする半導体素子。 - 前記第1凹部は、前記第1電極の上端から0.05μm以上1μm以下の深さで設けられていることを特徴とする請求項1に記載の半導体素子。
- 第1導電型の第1半導体領域と、
前記第1半導体領域の表面層に選択的に設けられ、当該第1半導体領域よりも高い不純物濃度を有する第2導電型の第2半導体領域と、
前記第2半導体領域の表面の一部を覆うように、絶縁膜を介して設けられた第1電極と、
前記第2半導体領域の表面層に、前記第1電極の下の領域の一部を占めるように設けられた第2凹部と、
前記第2凹部に埋め込まれた第2電極と、
を備えることを特徴とする半導体素子。 - 前記第2凹部は、前記第1電極の当該第2凹部側の端部から0.05μm以上1μm以下の幅で、当該第1電極の下の領域を占めていることを特徴とする請求項3に記載の半導体素子。
- 前記第1半導体領域の裏面に設けられた第3電極と、
前記第1半導体領域と前記第3電極の間に設けられ、当該第1半導体領域よりも高い不純物濃度を有する第2導電型の第3半導体領域と、
をさらに備えることを特徴とする請求項1〜4のいずれか一つに記載の半導体素子。 - 第1導電型の第1半導体領域の表面に、当該第1半導体領域よりも高い不純物濃度を有する第2導電型の第2半導体領域を形成する工程と、
前記第2半導体領域を貫通し、前記第1半導体領域まで達するトレンチを形成する工程と、
絶縁膜を介して、前記トレンチの内部に第1電極を埋め込む工程と、
前記第2半導体領域の表面層に選択的に不純物を導入し、前記第1電極の上端よりも深く、当該第2半導体領域よりも高い不純物濃度を有する不純物領域を形成する工程と、
エッチングによって前記不純物領域を除去し、第1凹部を形成する工程と、
前記第1凹部の内部に第2電極を埋め込む工程と、
を含むことを特徴とする半導体素子の製造方法。 - 前記第1凹部が前記トレンチに接するように、前記不純物領域を形成することを特徴とする請求項6に記載の半導体素子の製造方法。
- 前記不純物領域は、前記第1電極の上端から0.05μm以上1μm以下の深さで形成されることを特徴とする請求項6または7に記載の半導体素子の製造方法。
- 第1導電型の第1半導体領域の表面に、当該第1半導体領域よりも高い不純物濃度を有する第2導電型の第2半導体領域を選択的に形成する工程と、
前記第2半導体領域の表面層に選択的に不純物を導入し、当該第2半導体領域よりも高い不純物濃度を有する不純物領域を形成する工程と、
前記第2半導体領域および前記不純物領域の一部を覆うように、絶縁膜を介して第1電極を形成する工程と、
エッチングによって前記不純物領域を除去し、前記第1電極の下の領域の一部を占めるように第2凹部を形成する工程と、
前記第2凹部の内部に第2電極を埋め込む工程と、
を含むことを特徴とする半導体素子の製造方法。 - 前記第1電極は、前記不純物領域の当該第1電極側の端部を、0.05μm以上1μm以下の幅で覆うように形成されることを特徴とする請求項9に記載の半導体素子の製造方法。
- 前記第1半導体領域の裏面に、当該第1半導体領域よりも高い不純物濃度を有する第2導電型の第3半導体領域を形成する工程と、
前記第3半導体領域の表面に、第3電極を形成する工程と、
をさらに含むことを特徴とする請求項6〜10のいずれか一つに記載の半導体素子の製造方法。
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