DE112014003712T5 - Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung - Google Patents

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Abstract

Eine Vielzahl von Gräben 5 ist in einer sich in einer zu einer vorderseitigen Substratoberfläche parallelen Richtung erstreckenden Streifenform bis zu einer vorbestimmten Tiefe in einer Tiefenrichtung ab der vorderseitigen Substratoberfläche vorgesehen. Eine Gate-Elektrode 7 ist, mit einem dazwischenliegenden Gate-Isolierfilm 6, innerhalb jedes Grabens 5 vorgesehen. In durch die Gräben 5 getrennten Mesa-Gebieten sind p-Basisgebiete 3 auf einem Emitterpotential über die gesamte Oberflächenschicht auf der Seite der vorderseitigen Substratoberfläche hinweg vorgesehen. Innerhalb der p-Basisgebiete 3 sind n+-Emittergebiete 4 verstreut in einem vorbestimmten Abstand in der Längsrichtung der Gräben 5 vorgesehen. Eine p-Kollektorschicht 1 und eine n+-Pufferschicht 10 sind in dieser Reihenfolge auf der Oberflächenschicht der rückseitigen Substratoberfläche vorgesehen. Die Dicke t3 der n+-Pufferschicht 10 ist im Wesentlichen gleich der Dicke t2 einer n–-Driftschicht 2 oder größer als die Dicke t2 der n–-Driftschicht 2. Infolgedessen können, bei gleichzeitigem Aufrechterhalten einer Durchlassspannung, die Schaltverluste verringert werden.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Verfahren zum Herstellen einer Halbleitervorrichtung.
  • STAND DER TECHNIK
  • Im Prozess des Entwickelns von Stromrichtern mit gesenktem Stromverbrauch wird von Leistungsvorrichtungen, welche in den Stromrichtern eine Schlüsselrolle spielen, erwartet, dass sie einen gesenkten Stromverbrauch aufweisen. Bei den Leistungsvorrichtungen wurde die Verwendung von IGBTs (Isolierschicht-Bipolartransistor) eines Spannungsansteuerungstyps, welche durch einen Leitfähigkeitsmodulationseffekt eine niedrige Durchlassspannung realisieren und mit einer an das isolierte Gate angelegten Spannung leicht stromgesteuert werden können, bereits eingeführt.
  • Durch eine große Anzahl von eingeführten Änderungen wurde die Leistungsfähigkeit von IGBTs verbessert. Die Leistungsfähigkeit von IGBTs, wie hierin bezeichnet, ist die Fähigkeit, eine Spannung zu halten und, wenn sie ausgeschaltet werden, einen Strom gänzlich zu unterbrechen, und außerdem die Fähigkeit, als ein Schalter zu arbeiten, welcher, wenn er eingeschaltet wird, einen Strom bei einem Spannungsabfall, der so klein wie möglich ist (das heißt, bei einem Durchlasswiderstand, der so niedrig wie möglich ist), fließen lässt. Eigenschaften von IGBTs werden im Folgenden beschrieben.
  • Zuerst wird der Kompromiss hinsichtlich der IGBT-Leistungsfähigkeit erläutert. Es gibt eine widerstreitende Beziehung (das heißt, einen Kompromiss) zwischen der maximalen Spannung, welche ein IGBT halten kann, das heißt, dem Wert einer Durchbruchspannung, und einem Spannungsabfall (einer Durchlassspannung) bei eingeschaltetem Transistor, und die Durchlassspannung steigt im IGBT mit einer hohen Durchbruchspannung. Kritische Werte eines solchen Kompromisses werden schließlich durch physikalische Eigenschaften von Silicium bestimmt. Konstruktionsverbesserungen wie die Verhinderung des Auftretens einer lokalen Konzentration des elektrischen Felds während des Haltens der Spannung sind erforderlich, um den Kompromiss zu maximieren.
  • Der Kompromiss zwischen der Durchlassspannung und den Schaltverlusten (insbesondere Ausschaltverlusten) ist ein weiterer wichtiger, die Leistungsfähigkeit von IGBTs verkörpernder Indikator. Da der IGBT eine Schaltvorrichtung ist, werden EIN-AUS- und AUS-EIN-Vorgänge durchgeführt. Große Verluste treten im Augenblick eines solchen Schaltvorgangs auf. In den IGBTs mit einer niedrigen Durchlassspannung wird das Ausschalten typischerweise verzögert und sind deshalb die Ausschaltverluste groß. Die IGBT-Leistungsfähigkeit kann durch Verbessern der oben erwähnten Kompromisse gesteigert werden. Die Einschaltverluste hängen außerdem stark von den Eigenschaften einer Rückflussdiode, welche in Verbindung mit dem IGBT verwendet wird, ab.
  • Das Optimieren der internen Überschussladungsträger-Verteilung bei im Durchlasszustand befindlichem IGBT ist ein wirkungsvolles Verfahren zum Optimieren des Kompromisses zwischen der Durchlassspannung und den Ausschaltverlusten (im Folgenden als eine Durchlassspannung-Ausschaltverluste-Beziehung bezeichnet). Die Menge der Überschussladungsträger kann erhöht werden, um den Widerstandswert einer Driftschicht zu verringern, um die Durchlassspannung zu verringern. Jedoch müssen zur Zeit des Ausschaltens alle Überschussladungsträger nach außerhalb der Vorrichtung hinausgetrieben oder durch Elektron-Loch-Rekombination vernichtet werden. Aus diesem Grund nehmen die Ausschaltverluste zu, wenn die Menge der Überschussladungsträger erhöht wird. Deshalb können die Ausschaltverluste bei der gleichen Durchlassspannung minimiert werden, um diesen Kompromiss zu optimieren.
  • Um den optimalen Kompromiss zu realisieren, kann das Verhältnis der Ladungsträgerdichten auf der Emitterseite und der Kollektorseite durch Verringern der Ladungsträgerdichte auf der Kollektorseite und außerdem Erhöhen der Ladungsträgerdichte auf der Emitterseite auf etwa 1:5 eingestellt werden. Ferner kann die durchschnittliche Ladungsträgerdichte in der Driftschicht erhöht werden, indem eine Ladungsträgerlebensdauer in der Driftschicht so hoch wie möglich gehalten wird.
  • Wenn der IGBT ausgeschaltet wird, dehnt sich die Sperrschicht vom pn-Übergang auf der Emitterseite in die Driftschicht aus und dringt sie zur Kollektorschicht auf der Rückseite hin vor. Dabei werden, von den Überschussladungsträgern in der Driftschicht, die Löcher durch ein elektrisches Feld vom Sperrschichtende abgezogen. Somit erhält man einen Elektronenüberschuss-Zustand, und die Überschusselektronen werden durch ein neutrales Gebiet in die p-Kollektorschicht injiziert. Ferner werden, da der pn-Übergang der Kollektorseite unter etwas Vorwärts-Vorspannung steht, in Reaktion auf die injizierten Elektronen Löcher entgegengesetzt injiziert. Diese entgegengesetzt injizierten Löcher mischen sich mit den oben erwähnten, durch das elektrische Feld abgezogenen Löchern und treten in die Sperrschicht ein.
  • Bei makroskopischer Betrachtung auf der Grundlage der Klemmenspannung der Vorrichtung ist der Beitrag des vor dem Ende des Ansteigens der Spannung-Emitter-Spannung, das heißt, während des Ansteigens der Spannung, fließenden Stroms zu durch ein Produkt von Spannung und Strom (= Spannung × Strom) dargestellten Verlusten kleiner als derjenige des nach dem Ende des Ansteigens der Spannung fließenden elektrischen Stroms. Aus dem obigen folgt, dass die Ausschaltverluste bei der Ladungsträgerverteilung, welche durch den im Folgenden beschriebenen IE-(Injection Enhancement)Effekt zur Emitterseite verschoben wurde, unter den Bedingungen eines großen Verhältnisses durch eine niedrige Spannung abgezogener Ladungsträger und der gleichen Durchlassspannung geringer sind als bei der zur Kollektorseite verschobenen Ladungsträgerverteilung.
  • Die Gesamtmenge von Fremdatomen in der Kollektorschicht kann verringert werden, um die Ladungsträgerdichte auf der Kollektorseite zu senken. Dies ist an sich nicht besonders schwierig. Bei einem IGBT mit einer niedrigen Nenn-Durchbruchspannung wie 600 V jedoch muss im Herstellungsprozess ein Wafer mit einer Dicke von etwa 100 μm oder weniger gehandhabt werden, um die Gesamtmenge von Fremdatomen in der Kollektorschicht zu verringern, was aus Sicht der Produktionstechnik schwierig ist. Unterdessen wird der Mechanismus zum Erhöhen der Ladungsträgerdichte auf der Emitterseite als IE-Effekt bezeichnet.
  • Eine HiGT-(High Conductivity IGBT)Struktur, in welche ein n-Gebiet hoher Dichte so eingefügt wurde, dass es ein p-Basisgebiet einer planaren Gate-Struktur umgibt, wurde als eine Emitterstruktur (Zelle) mit einem starken IE-Effekt vorgeschlagen (siehe zum Beispiel unten Patentliteratur 1 und 2). Ferner eine CSTBT-(Carrier Stored Trench-Gate Bipolar Transistor)Struktur und eine IEGT-(Injection Enhanced Gate Transistor)Struktur, bei welchen n-Gebiete mit einer höheren Dichte als derjenigen einer n–-Driftschicht in durch Gräben getrennte Mesa-Gebiete (im Folgenden als die Mesa-Gebiete zwischen den Gräben bezeichnet) in der Oberflächenschicht auf der Seite der vorderseitigen Substratoberfläche in einer Trench-Gate-Struktur eingefügt sind (siehe zum Beispiel Patentliteratur 3 und 4 unten). Der IE-Effekt ist typischerweise in einer Trench-Gate-Vorrichtung stärker als in einer Planar-Gate-Vorrichtung.
  • Der IE-Effekt ist zum Beispiel in Patentliteratur 4 beschrieben, und es ist wohlbekannt, dass dieser Effekt es ermöglicht, eine optimale, wegen der IEGT-Struktur zur Emitterseite verschobene Ladungsträgerverteilung zu realisieren, wodurch eine Grenzkennlinie nahe einer Dioden-Durchlassspannung realisiert wird. Die IEGT-Struktur, wie hierin bezeichnet, ist eine Struktur, bei welcher Teiloberflächen der n+-Emittergebiete und p-Basisgebiete mit einem Isolierfilm bedeckt sind, wodurch die Kontaktfläche (der den elektrischen Kontakt bildende Teil) der n+-Emittergebiete und p-Basisgebiete zur Emitterelektrode verkleinert wird. Somit ist ein p-Basisgebiet (im Folgenden als schwimmendes p-Gebiet bezeichnet), welches nicht mit der Emitterelektrode verbunden ist und ein schwimmendes Potential hat, im Mesa-Gebiet zwischen den Gräben vorgesehen.
  • Die Arbeitsweise eines IEGT ist im Grunde die gleiche wie diejenige des Trench-Gate-IGBT, aber die Durchlassspannung des IEGT kann gegenüber derjenigen des gewöhnlichen Trench-Gate-IGBT verringert sein. Im IEGT sind nahe dem p-Basisgebiet innerhalb der n–-Driftschicht vorhandene Löcher in einem Teil, in welchem die Emitterelektrode nicht mit dem n+-Emittergebiet und dem p-Basisgebiet in Kontakt steht, schwer zur Emitterelektrode hin auszuwerfen. Deshalb sammeln sich in diesem Teil Löcher an. Infolgedessen nimmt die Menge in die n–-Driftschicht injizierter Elektronen relativ zu und kann die Ladungsträgerdichteverteilung in der n–-Driftschicht derjenigen einer Diode nahekommen.
  • In einer Leistungsvorrichtung sind jedoch zusätzlich zu einer niedrigen Durchlassspannung auch Hochgeschwindigkeits-Schaltkenngrößen erforderlich und ist auch die Verbesserung von Hochgeschwindigkeits-Schaltkenngrößen ein bedeutendes Problem. Es wurde auch eine Vorrichtung vorgeschlagen, in welcher die Breite des Mesa-Gebiets zwischen den Gräben (die Breite in der Anordnungsrichtung der Gräben; im Folgenden einfach als „Breite” bezeichnet) verringert ist, das p-Basisgebiet innerhalb des Mesa-Gebiets in eine Vielzahl von Gebieten geteilt ist, um das Besetzungsverhältnis des Basisgebiets im Zellenabstand zu verringern, und wird ein bestimmtes begrenztes Gebiet innerhalb des Mesa-Gebiets als eine Emitterstruktur verwendet, um bei gleichzeitiger Aufrechterhaltung des IE-Effekts die Schaltverluste zu verringern (siehe zum Beispiel Patentliteratur 5).
  • In Patentliteratur 5 erhält man, obwohl im Mesa-Gebiet zwischen den Gräben kein schwimmendes p-Gebiet vorgesehen ist, durch Optimieren des Zellenabstands eine ausreichende Durchbruchspannung. Da das schwimmende p-Gebiet nicht vorgesehen ist, wird ferner das Problem, dass sich die Steuerbarkeit der Stromänderungsrate (di/dt) des Kollektorstroms durch die Erhöhung des Potentials des schwimmenden p-Gebiets zur Einschaltzeit verschlechtert, beseitigt. Im Folgenden wird die Struktur des in Patentliteratur 5 beschriebenen herkömmlichen Trench-Gate-IGBT anhand von 24 erläutert. 24 ist eine perspektivische Ansicht, welche die Struktur des herkömmlichen Trench-Gate-IGBT veranschaulicht. 24 entspricht 1 in Patentliteratur 5.
  • Wie in 24 gezeigt, sind p-Basisgebiete 103 selektiv in der Oberflächenschicht auf der vorderseitigen Oberfläche (Oberfläche auf einer Seite einer n–-Driftschicht 102) eines aus einer p+-Kollektorschicht 101 und der n–-Driftschicht 102 bestehenden Halbleitersubstrats vorgesehen. Ferner sind n+-Emittergebiete 104 selektiv innerhalb der p-Basisgebiete 103 vorgesehen. Gräben 105, welche durch die n+-Emittergebiete 104 und die p-Basisgebiete 103 bis zur n–-Driftschicht 102 reichen, sind in der Tiefenrichtung (senkrechten Richtung) von der vorderseitigen Substratoberfläche her vorgesehen. In den Mesa-Gebieten zwischen den Gräben 105 sind die p-Basisgebiete 103 in der zur Anordnungsrichtung der Gräben 105 senkrechten Richtung (im Folgenden als Längsrichtung bezeichnet) verstreut angeordnet und treten die p-Basisgebiete 103 und die n–-Driftschicht 102 abwechselnd auf.
  • Eine Gate-Elektrode 107 ist, mit einem dazwischenliegenden Gate-Isolierfilm 106, innerhalb jedes Grabens 105 vorgesehen. Ein Zwischenschicht-Isolierfilm (in der Figur nicht gezeigt) ist auf die Oberfläche der Gate-Elektroden 107 und der n–-Driftschicht 102 der Mesa-Gebiete aufgebracht. Eine Vielzahl von Kontaktlöchern, welche eine Vielzahl von p-Basisgebieten 103 freilegen und in einem vorbestimmten Abstand in der Längsrichtung der Gräben 105 angeordnet sind, ist im Zwischenschicht-Isolierfilm vorgesehen. Eine Emitterelektrode (in der Figur nicht gezeigt) ist durch die Kontaktlöcher des Zwischenschicht-Isolierfilms mit den n+-Emittergebieten 104 und den p-Basisgebieten 103 verbunden. Mit dem Bezugszeichen 108 bezeichnete schraffierte Teile sind Kontakte der n+-Emittergebiete 104 und der p-Basisgebiete 103 zur Emitterelektrode. Eine Kollektorelektrode 109 ist auf einer rückseitigen Substratoberfläche (Oberfläche auf der Seite der p+-Kollektorschicht 101) vorgesehen.
  • In einer planaren Gate-Struktur geht die Durchlassspannung zurück, wenn das Besetzungsverhältnis des Basisgebiets im Zellenabstand verringert wird, wie in Patentliteratur 5 angegeben. Dies ist anscheinend auf einen starken Effekt zurückzuführen, bei welchem, zusätzlich zur Erhöhung des Verhältnisses eines pin-(p-intrinsic-n-)Dioden-Gebiets, die Stromdichte in der Querrichtung (zur Tiefenrichtung senkrechten Richtung) nahe der vorderseitigen Oberfläche ansteigt und der Spannungsabfall zunimmt, wodurch die Vorwärts-Vorspannung des n+/n–-Übergangs erhöht wird. Der Grund für das Ansteigen der Vorwärts-Vorspannung des n+/n–-Übergangs ist, dass, da die n+-Schicht einen niedrigen Widerstand hat, deren elektrisches Potentialnahe dem Emitterpotential liegt, aber, da die n–-Schicht einen hohen Widerstand hat, deren elektrisches Potential durch einen großen Strom angehoben wird.
  • Ebenso kann in einer Trench-Gate-Struktur der IE-Effekt durch Verringern des Verhältnisses von pnp-BJT-Gebieten verstärkt werden. Zum Beispiel kann ein p-Basisgebiet in einem schwimmenden Zustand in einigen der Mesa-Gebiete vorgesehen werden, um das Verhältnis von pnp-BJT-Gebieten zu verringern. Der IE-Effekt wird auch verstärkt, wenn die Gräben tiefer gemacht werden und die Grabenböden vom pn-Übergang zwischen dem p-Basisgebiet und der n–-Driftschicht zurückgenommen werden. Eine weitere Möglichkeit zum Verstärken des IE-Effekts ist, die Breite des Mesa-Gebiets zu verringern. Alle diese Ergebnisse lassen sich auf die Erhöhung der Dichte des in den Mesa-Gebieten fließenden Löcherstroms und die durch einen Spannungsabfall erzeugte Verstärkung der Vorwärts-Vorspannung des n+/n–-Übergangs zurückführen.
  • Das pin-Dioden-Gebiet, wie hierin bezeichnet, ist ein Gebiet zwischen den Basisgebieten, in welchem die n–-Driftschicht und die p-Kollektorschicht in dieser Reihenfolge in der Tiefenrichtung von der vorderseitigen Oberfläche her angeordnet sind. Eine aus einer in dem eingeschlossenen Gebiet zwischen den p-Basisgebieten in der n–-Driftschicht im Durchlasszustand hervorgerufenen n+-Elektronenansammlungsschicht (Kathode), der n–-Driftschicht und einer p-Kollektorschicht (Anode) auf der Rückseite bestehende pin-Diode wird im pin-Dioden-Gebiet gebildet. Der n+/n–-Übergang, wie hierin bezeichnet, ist ein Übergang zwischen der n+-Elektronenansammlungsschicht und der n–-Driftschicht, welche die pin-Diode bilden. Das pnp-BJT-Gebiet, wie hierin bezeichnet, ist ein Gebiet, in welchem das p-Basisgebiet, die n–-Driftschicht und die p-Kollektorschicht in dieser Reihenfolge in der Tiefenrichtung von der vorderseitigen Oberfläche her angeordnet sind.
  • Die Elektronendichte auf der Emitterseite nimmt gemäß der an den n+/n–-Übergang angelegten Vorwärts-Vorspannung exponentiell zu. Wie oben erwähnt, kann ein durch einen großen Strom verursachter Spannungsabfall als ein Mittel zum Erhöhen des Vorwärts-Vorspannungsbetrags verwendet werden. Wie in Patentliteratur 1 bis 3 angegeben, kann der Vorwärts-Vorspannungsbetrag auch durch Erhöhen der n+-Dichte erhöht werden. Jedoch wird die Vorwärts-Durchbruchspannung stark verringert, da die in Patentliteratur 1 und 2 beschriebene HiGT-Struktur eine planare Gate-Struktur ist, in welcher die Dichte von Fremdatomen in der n+-Pufferschicht auf der Seite der vorderseitigen Oberfläche zu hoch wird.
  • Unterdessen ist bei der in Patentliteratur 3 beschriebenen CSTBT-Struktur die n+-Pufferschicht (das im Mesa-Gebiet vorgesehene n-Gebiet hoher Dichte) auf der Seite der vorderseitigen Oberfläche zwischen Gate-Isolierfilmen von Graben-Seitenwänden eingeschlossen und durch den Gate-Isolierfilm hindurch mit einem Polysilicium-Potential verbunden. Infolgedessen wird, wenn die Vorwärtsspannung gehalten wird, das heißt, in einem Sperrmodus, die n+-Pufferschicht auf der Seite der vorderseitigen Oberfläche nicht nur durch den pn-Übergang zwischen der Pufferschicht und dem p-Basisgebiet, sondern auch von der Grenzfläche mit den Gate-Isolierfilmen der Graben-Seitenwände auf beiden Seiten her erschöpft und deshalb bei einer niedrigen Vorwärts-Vorspannung gänzlich erschöpft. Deshalb wird, obwohl die n+-Pufferschicht auf der Seite der vorderseitigen Oberfläche eine hohe Störstellendichte aufweist, das elektrische Feld innerhalb derselben entspannt. Selbst wenn die Vorwärts-Vorspannung weiter erhöht wird, wird das elektrische Feld im Mesa-Gebiet zwischen den Gräben entspannt. Infolgedessen ist es unwahrscheinlich, dass ein lokales Spitzenfeld auftritt.
  • Somit ist das bezeichnende Merkmal der CSTBT-Struktur, dass es auch dann, wenn der IE-Effekt verstärkt wird, unwahrscheinlich ist, dass die Vorwärts-Durchbruchspannung zurückgeht. Dies liegt daran, dass die n+-Pufferschicht auf der Seite der vorderseitigen Oberfläche ein Diffusionspotential mit der n–-Driftschicht bildet und als eine Potentialbarriere für Löcher fungiert, wodurch die Dichte von Löchern in der n Driftschicht erhöht wird. Ein weiterer Grund ist, dass, da eine Vorwärts-Vorspannung zwischen der n+-Pufferschicht und der n–-Driftschicht auf der Seite der vorderseitigen Oberfläche anliegt, Elektronen aus der n+-Pufferschicht injiziert werden. Somit nimmt der Elektroneninjektions-Wirkungsgrad im n+/n–-Übergang, wenn die n+-Schicht eine hohe Störstellendichte aufweist, zu, und deshalb wird das Verhältnis des in die n–-Schicht injizierten Elektronenstroms zum in die n+-Schicht eintretenden Löcherstrom erhöht.
  • Ferner wurde eine Vorrichtung, in welcher ein p-Basisgebiet durch eine Vielzahl von Gräben in Teile, in welchen n+-Source-Gebiete vorgesehen wurden, und Teile, in welchen n+-Source-Gebiete nicht vorgesehen wurden, geteilt ist und eine Emitterelektrode kurzgeschlossen ist, um ein Emitterpotential in den Teilen des p-Basisgebiets, in welchen n+-Source-Gebiete nicht vorgesehen wurden, zu erhalten, als eine Vorrichtung, in welcher das schwimmende p-Gebiet nicht in den Mesa-Gebieten zwischen den Gräben vorgesehen ist, vorgeschlagen (siehe zum Beispiel Patentliteratur 6 (7)).
  • Ferner wurde auch die folgende Vorrichtung, in welcher das Besetzungsverhältnis der Basisgebiete in den Zellenabständen verringert ist, vorgeschlagen. Ein Gebiet zwischen den benachbarten Trench-Gates (innerhalb der Gräben vorgesehene Gate-Elektroden) enthält ein wirksames Gebiet, welches einer als eine Elektroneninjektionsquelle für eine Driftschicht fungierenden Emitterschicht entspricht, und ein unwirksames Gebiet, in welchem keine Ladungsinjektionsquelle produziert wird.
  • Das wirksame Gebiet ist in einem vorbestimmten Abstand in der Längsrichtung des Trench-Gate geteilt (siehe zum Beispiel Patentliteratur 7).
  • In einer weiteren vorgeschlagenen Vorrichtung sind eine n-Emitterschicht und eine p-Kollektorschicht mit einer hohen Störstellendichte abwechselnd entlang der Längsrichtung (Kanalbreitenrichtung) der Gräben in Kontakt mit den Seitenwänden der Gräben innerhalb der in den Mesa-Gebieten zwischen den Gräben vorgesehenen p-Basisschicht gebildet (siehe zum Beispiel Patentliteratur 8). In noch einer weiteren vorgeschlagenen Vorrichtung sind n+-Emitterschichten entlang der Längsrichtung von Gräben in Kontakt mit den Seitenwänden der Gräben im Mesa-Gebiet zwischen den benachbarten Gräben vorgesehen (siehe zum Beispiel Patentliteratur 9 (1)).
  • Ein IGBT (FS-IGBT), in welchem eine FS-(Feldstopp-)Schicht (Pufferschicht) mit einer höheren Störstellendichte als derjenigen in der Driftschicht auf der Kollektorseite innerhalb der Driftschicht vorgesehen ist, ist als ein IGBT mit einer anderen Struktur mit verbessertem Kompromiss zwischen der Durchlassspannung und den Schaltverlusten wohlbekannt (siehe zum Beispiel Patentliteratur 10 bis 12). Patentliteratur 10 und 11 offenbaren eine FS-IGBT-Struktur, bei welcher eine Feldstoppschicht an einer mit der Kollektorschicht in Kontakt stehenden Position innerhalb der Driftschicht angeordnet ist. Patentliteratur 12 offenbart eine FS-IGBT-Struktur, bei welcher eine Feldstoppschicht an einer Position abseits der Kollektorschicht angeordnet ist.
  • Im FS-IGBT kann die Injektion von Ladungsträgern von der Kollektorseite in die Driftschicht gesteuert werden, da die Feldstoppschicht vorgesehen ist. Deshalb kann die Durchbruchspannung aufrechterhalten werden, auch wenn die Dicke der Driftschicht (Waferdicke) verringert (dünner gemacht) wird. Ferner kann die Ausdehnung der sich von der Emitterseite zur Kollektorseite erstreckenden Sperrschicht zur Zeit des Ausschaltens unterdrückt werden und kann die Anzahl auf der Kollektorseite verbleibender Ladungsträger erhöht werden. Deshalb können Schwingungen der Spannungs-Strom-Wellenform zur Zeit des Ausschaltens unterdrückt werden. Die Struktur des herkömmlichen FS-IGBT wird im Folgenden erläutert.
  • 25 ist eine Schnittansicht der Struktur des herkömmlichen FS-IGBT. 26 ist ein Schaubild, welches die Störstellendichteverteilung in der Tiefenrichtung des in 25 gezeigten FS-IGBT veranschaulicht. 26 zeigt die Störstellendichteverteilung in dem Fall, in welchem die Dicke (Gesamtdicke einer p+-Kollektorschicht 101, einer Feldstoppschicht 110 und einer n–-Driftschicht 102) D eines Halbleitersubstrats(Silicium-(Si-)Chips) 60 μm beträgt. Der in 25 gezeigte herkömmliche FS-IGBT unterscheidet sich darin vom in 24 gezeigten herkömmlichen Trench-Gate-IGBT, dass die mit Phosphor (P) dotierte n+-Feldstoppschicht (im Folgenden als phosphordotierte FS-Schicht bezeichnet) 110 an einer Position, welche, von der rückseitigen Substratoberfläche aus gemessen, tiefer als die p+-Kollektorschicht 101 liegt, auf der Seite des p+-Kollektors 101 innerhalb der n–-Driftschicht 102 vorgesehen ist.
  • 27 ist eine Schnittansicht, welche eine weitere Struktur des herkömmlichen FS-IGBT veranschaulicht. 28 ist ein Schaubild, welches die Störstellendichteverteilung in der Tiefenrichtung des in 27 gezeigten FS-IGBT veranschaulicht. 28 zeigt die Störstellendichteverteilung in dem Fall, in welchem die Dicke (Gesamtdicke der p+-Kollektorschicht 101, einer Feldstoppschicht 120 und einer n–-Driftschicht 102, das heißt, Siliciumdicke) D eines Halbleitersubstrats 60 μm beträgt. Der in 27 gezeigte FS-IGBT unterscheidet sich darin von dem in 25 gezeigten FS-IGBT, dass die mit Selen (Se) dotierte n+-Feldstoppschicht 120 (im Folgenden als selendotierte FS-Schicht bezeichnet) anstelle der phosphordotierten FS-Schicht 110 vorgesehen ist. Die Dicke der selendotierten FS-Schicht 120 ist größer als die Dicke der phosphordotierten FS-Schicht 110 des in 25 gezeigten FS-IGBT.
  • Im Folgenden wird ein Verfahren zum Herstellen des herkömmlichen FS-IGBT bezüglich des Falls, in welchem der in 27 gezeigte FS-IGBT gefertigt (hergestellt) wird, erläutert. Die 29 bis 32 sind Schnittansichten, welche Zustände im Prozess zur Herstellung des herkömmlichen FS-IGBT veranschaulichen. Zuerst wird, wie in 29 gezeigt, eine Trench-Gate-MOS-Gate- (aus einem Metall, einem Oxidfilm und einem Halbleiter bestehendes isoliertes Gate) Struktur mittels eines typischen Verfahrens auf der Seite der vorderseitigen Oberfläche eines n–-Halbleiterwafers, welcher als die n–-Driftschicht 102 fungiert gebildet. Dann wird ein Zwischenschicht-Isolierfilm 111 auf der vorderseitigen Oberfläche des Halbleiterwafers gebildet, und dann werden Kollektorlöcher gebildet, um das n+-Emittergebiet 104 und ein p+-Kontaktgebiet 113 freizulegen.
  • Dann wird der Halbleiterwafer, wie in 30 gezeigt, zur Verwendung als Halbleitervorrichtung von der Seite der rückseitigen Oberfläche her bis zu einer Produktdicke entsprechenden Position poliert. Dann werden, wie in 31 gezeigt, Selen und Bor von der rückseitigen Oberfläche des Halbleiterwafers her ionenimplantiert und wird danach eine Wärmebehandlung (Glühen) durchgeführt, um die selendotierte FS-Schicht 120 und die p+-Kollektorschicht 101 auf der Oberflächenschicht der polierten rückseitigen Oberfläche des Halbleiterwafers zu bilden. Dann wird, wie in 32 gezeigt, die Emitterschicht 112 auf der vorderseitigen Oberfläche des Halbleiterwafers gebildet und wird danach eine Kollektorelektrode 109 auf der rückseitigen Oberfläche des Halbleiterwafers gebildet, wodurch die Fertigung der in 27 gezeigten Halbleitervorrichtung abgeschlossen wird.
  • In dem oben erwähnten, in 25 gezeigten FS-IGBT wird die phosphordotierte FS-Schicht 110 in einer geringen Tiefe von etwa 2 μm oder weniger ab der rückseitigen Substratoberfläche (rückseitigen Chipoberfläche) gebildet. Das sich daraus ergebende Problem ist, dass durch die ungünstige Wirkung von im Herstellungsprozess auf der rückseitigen Waferoberfläche vorkommenden Partikeln oder Kratzern Fehler verursacht werden. Unterdessen wird in dem in 27 gezeigten FS-IGBT durch Ionenimplantation von Selen, welches bezüglich Silicium einen höheren Diffusionskoeffizienten als Phosphor hat, die selendotierte FS-Schicht 120 gebildet. Die Tiefe der selendotierten FS-Schicht 120 ist größer als diejenige der phosphordotierten FS-Schicht 110 und beträgt etwa 20 μm von der rückseitigen Substratoberfläche aus. Deshalb kann das Auftreten von durch auf der rückseitigen Waferoberfläche vorkommende Partikel oder Kratzer verursachten Fehlern unterdrückt werden.
  • Patentliteratur 10 und 11 offenbaren ein Verfahren zum Bilden einer Feldstoppschicht durch Implantieren von Protonen (H+) von der rückseitigen Waferoberfläche aus als ein weiteres Verfahren zum Bilden einer Feldstoppschicht in einer Tiefe von der rückseitigen Waferoberfläche her, welche größer als die Tiefe der phosphordotierten FS-Schicht ist. Ein weiteres Verfahren zum Bilden einer Feldstoppschicht wurde außerdem vorgeschlagen, in welchem Feldstoppschichten in einer Vielzahl von Stufen, welche sich in der Tiefe ab der rückseitigen Chipoberfläche unterscheiden, durch mehrfache Implantation (mehrstufige Implantation) von Protonen mit verschiedenen Dosen gebildet werden (siehe zum Beispiel Patentliteratur 13 und 14).
  • Eine phosphordotierte Feldstoppschicht (phosphordotierte FS-Schicht) und eine protonendotierte Feldstoppschicht (im Folgenden als protonendotierte FS-Schicht bezeichnet) enthaltende zweischichtige Feldstoppstruktur wurde außerdem als eine weitere Feldstoppstruktur vorgeschlagen (siehe zum Beispiel Patentliteratur 15 und 16). In Patentliteratur 15 ist es infolge des Vorsehens der phosphordotierten FS-Schicht möglich, die Störstellendichte der protonendotierten FS-Schicht durch Vergleich mit derjenigen in der nur die protonendotierte FS-Schicht enthaltenden Feldstoppstruktur zu verringern. Deshalb kann die Produktivität erhöht werden, kann dank der Entspannung des elektrischen Felds eine Durchbruchspannung sichergestellt werden und kann eine Stoßspannung unterdrückt werden.
    Patentliteratur 1: Japanische Patentanmeldungs-Veröffentlichung Nr. 2003-347549
    Patentliteratur 2: Japanische Übersetzung der PCT-Anmeldung Nr. 2002-532885
    Patentliteratur 3: Japanische Patentanmeldungs-Veröffentlichung Nr. H08-316479
    Patentliteratur 4: Japanische Patentanmeldungs-Veröffentlichung Nr. H05-243561
    Patentliteratur 5: Japanische Patentanmeldungs-Veröffentlichung Nr. 2006-210547
    Patentliteratur 6: Japanische Patentanmeldungs-Veröffentlichung Nr. 2001-308327
    Patentliteratur 7: Japanische Patentanmeldungs-Veröffentlichung Nr. 2013-084922
    Patentliteratur 8: Japanische Patentanmeldungs-Verbffentlichung Nr. H11-345969
    Patentliteratur 9: Japanische Patentanmeldungs-Veröffentlichung Nr. 2001-217419
    Patentliteratur 10: Japanisches Patent Nr. 3684962
    Patentliteratur 11: Japanische Patentanmeldungs-Veröffentlichung Nr. 2001-160559
    Patentliteratur 12: Japanische Patentanmeldungs-Veröffentlichung Nr. 2007-134714
    Patentliteratur 13: US-Patent Nr. 7514750
    Patentliteratur 14: Japanisches Patent Nr. 4128777
    Patentliteratur 15: Japanische Patentanmeldungs-Veröffentlichung Nr. 2013-138172
    Patentliteratur 16: Japanische Patentanmeldungs-Veröffentlichung Nr. 2012-256628
  • OFFENBARUNG DER ERFINDUNG
  • Jedoch ist ein Teil (ein Teil, in welchem die p-Basisgebiete 103 nicht vorgesehen sind) der n–-Driftschicht 102, welcher wie in der in Patentliteratur 5 beschriebenen Konfiguration zwischen den p-Basisgebieten 103 eingeschlossen ist, von der Emitterelektrode elektrisch isoliert und wird er ein schwimmendes Gebiet (im Folgenden als „schwimmendes n–-Gebiet” bezeichnet). In einem solchen schwimmenden n–-Gebiet sammeln sich im Durchlasszustand leicht Ladungsträger (Löcher) an, und ein Teil des (auf der Seitenwand des Grabens 105 vorgesehenen) Gate-Isolierfilms 106, welcher mit dem schwimmenden n Gebiet in Kontakt steht, wird eine Gate-Kollektor-Kapazität CGC. Das sich daraus ergebende Problem ist, dass die Gate-Kollektor-Kapazität CGC ansteigt und die Schaltverluste zunehmen, obwohl die Durchlassspannung durch Teilen des p-Basisgebiets 103 in eine Vielzahl von Gebieten und Verwenden eines im Mesa-Gebiet einer Einheitszelle vorhandenen begrenzten Gebiets als eine Emitterstruktur aufrechterhalten wird.
  • Eine Aufgabe der vorliegenden Erfindung ist, eine Halbleitervorrichtung bereitzustellen, welche es ermöglicht, das Durchlasspotential aufrechtzuerhalten und die Schaltverluste zu verringern und ein Verfahren zum Herstellen einer Halbleitervorrichtung bereitzustellen, so dass die oben beschriebenen, dem herkömmlichen Verfahren innewohnenden Probleme gelöst werden.
  • Um die oben beschriebenen Probleme zu lösen und die Aufgabe der vorliegenden Erfindung zu erfüllen, hat die Halbleitervorrichtung gemäß der vorliegenden Erfindung die folgenden Merkmale. Eine Vielzahl von Gräben ist in einer sich in einer zur einen Oberfläche einer ersten Halbleiterschicht von einem ersten Leitfähigkeitstyp parallelen Richtung erstreckenden Streifenform bis zu einer vorbestimmten Tiefe in einer Tiefenrichtung ab der einen Oberfläche der ersten Halbleiterschicht vorgesehen. Erste Halbleitergebiete von einem zweiten Leitfähigkeitstyp sind über eine gesamte Oberflächenschicht auf der einen Oberfläche der ersten Halbleiterschicht hinweg bis zu einer Tiefe, welche kleiner als diejenige der Gräben ist, in durch die Gräben in der Oberflächenschicht auf der einen Oberfläche der ersten Halbleiterschicht getrennten Mesa-Gebieten vorgesehen. Zweite Halbleitergebiete vom ersten Leitfähigkeitstyp sind selektiv innerhalb der ersten Halbleitergebiete vorgesehen. Eine erste Elektrode ist, mit einem dazwischenliegenden Gate-Isolierfilm, innerhalb jedes Grabens vorgesehen. Eine zweite Halbleiterschicht vom ersten Leitfähigkeitstyp ist in einer Oberflächenschicht auf der anderen Oberfläche der ersten Halbleiterschicht vorgesehen und hat eine höhere Störstellendichte als diejenige der ersten Halbleiterschicht. Eine dritte Halbleiterschicht vom zweiten Leitfähigkeitstyp ist in Kontakt mit der zweiten Halbleiterschicht an einer weniger tiefen Position als der zweiten Halbleiterschicht in der Oberflächenschicht auf der anderen Oberfläche der ersten Halbleiterschicht vorgesehen. Eine zweite Elektrode ist in Kontakt mit den ersten Halbleitergebieten und den zweiten Halbleitergebieten vorgesehen. Eine dritte Elektrode ist in Kontakt mit der dritten Halbleiterschicht vorgesehen. Ferner ist eine Dicke der zweiten Halbleiterschicht größer als eine Dicke eines Teils der ersten Halbleiterschicht, der jeweils von den ersten Halbleitergebieten und der zweiten Halbleiterschicht umgeben ist.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung ist auch dadurch gekennzeichnet, dass in der oben beschriebenen Erfindung die zweiten Halbleitergebiete in einem vorbestimmten Abstand in einer ersten Richtung, in welcher sich die Gräben in einer Streifenform erstrecken, vorgesehen sind; und Teile der ersten Halbleitergebiete, welche zwischen den in der ersten Richtung benachbarten zweiten Halbleitergebieten eingeschlossen sind, mit einer Isolierschicht überzogen sind, welche die eine Oberfläche der ersten Halbleiterschicht bedeckt.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung ist auch dadurch gekennzeichnet, dass in der oben beschriebenen Erfindung außerdem dritte Halbleitergebiete vom zweiten Leitfähigkeitstyp enthalten sind, welche selektiv innerhalb der ersten Halbleitergebiete vorgesehen sind und eine höhere Störstellendichte als diejenige der ersten Halbleitergebiete haben; und die zweite Elektrode über die dritten Halbleitergebiete mit den ersten Halbleitergebieten elektrisch verbunden ist.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung ist auch dadurch gekennzeichnet, dass in der oben beschriebenen Erfindung die zweiten Halbleitergebiete, welche mit den Gräben in Kontakt stehen, und Teile, in welchen die zweiten Halbleitergebiete nicht zwischen den Gräben vorgesehen sind, in den benachbarten, die Gräben umgebenden Mesa-Gebieten in einer zweiten Richtung, welche eine zu der einen Oberfläche der ersten Halbleiterschicht parallele und zur ersten Richtung senkrechte Richtung ist, abwechselnd auftreten.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung ist auch dadurch gekennzeichnet, dass in der oben beschriebenen Erfindung eine Gesamtsumme einer Dicke des ersten Halbleitergebiets, einer Dicke eines Teils der ersten Halbleiterschicht, welcher vom ersten Halbleitergebiet und von der zweiten Halbleiterschicht umgeben ist, einer Dicke der zweiten Halbleiterschicht und einer Dicke der dritten Halbleiterschicht 35 μm (einschließlich) bis 60 μm (einschließlich) beträgt.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung ist auch dadurch gekennzeichnet, dass in der oben beschriebenen Erfindung eine Dicke der zweiten Halbleiterschicht 15 μm (einschließlich) bis 30 μm (einschließlich) beträgt.
  • Um die oben beschriebenen Probleme zu lösen und die Aufgabe der vorliegenden Erfindung zu erfüllen, hat das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung die folgenden Merkmale. Zuerst wird ein erster Schritt zum Bilden einer Vielzahl von Gräben in einer sich in einer zur einen Oberfläche einer ersten Halbleiterschicht von einem ersten Leitfähigkeitstyp parallelen Richtung erstreckenden Streifenform bis zu einer vorbestimmten Tiefe in einer Tiefenrichtung ab der einen Oberfläche der ersten Halbleiterschicht durchgeführt. Dann wird ein zweiter Schritt zum Bilden einer ersten Elektrode, mit einem dazwischenliegenden Gate-Isolierfilm, innerhalb jedes Grabens durchgeführt. Dann wird ein dritter Schritt zum Bilden erster Halbleitergebiete von einem zweiten Leitfähigkeitstyp über eine gesamte Oberflächenschicht auf der einen Oberfläche der ersten Halbleiterschicht hinweg bis zu einer Tiefe, welche kleiner als diejenige der Gräben ist, in durch die Gräben in der Oberflächenschicht auf der einen Oberfläche der ersten Halbleiterschicht getrennten Mesa-Gebieten durchgeführt. Dann wird ein vierter Schritt zum selektiven Bilden zweiter Halbleitergebiete vom ersten Leitfähigkeitstyp innerhalb der ersten Halbleitergebiete durchgeführt. Dann wird ein fünfter Schritt zum Bilden einer zweiten Halbleiterschicht vom ersten Leitfähigkeitstyp, welche eine höhere Störstellendichte als diejenige der ersten Halbleiterschicht hat, auf einer Oberflächenschicht auf der anderen Oberfläche der ersten Halbleiterschicht durchgeführt. Dann wird ein sechster Schritt zum Bilden einer dritten Halbleiterschicht von einem zweiten Leitfähigkeitstyp, welche mit der zweiten Halbleiterschicht in Kontakt steht, an einer weniger tiefen Position als der zweiten Halbleiterschicht in der Oberflächenschicht auf der anderen Oberfläche der ersten Halbleiterschicht, durchgeführt. Im fünften Schritt wird eine Dicke der zweiten Halbleiterschicht größer gemacht als eine Dicke eines Teils der ersten Halbleiterschicht, der jeweils von den ersten Halbleitergebieten und der zweiten Halbleiterschicht umgeben ist.
  • Um die oben beschriebenen Probleme zu lösen und die Aufgabe der vorliegenden Erfindung zu erfüllen, hat die Halbleitervorrichtung gemäß der vorliegenden Erfindung die folgenden Merkmale. Eine Vielzahl von Gräben ist in einer sich in einer zur einen Oberfläche einer ersten Halbleiterschicht von einem ersten Leitfähigkeitstyp parallelen Richtung erstreckenden Streifenform bis zu einer vorbestimmten Tiefe in einer Tiefenrichtung ab der einen Oberfläche der ersten Halbleiterschicht vorgesehen. Erste Halbleitergebiete von einem zweiten Leitfähigkeitstyp sind über eine gesamte Oberflächenschicht auf der einen Oberfläche der ersten Halbleiterschicht hinweg bis zu einer Tiefe, welche kleiner als diejenige der Gräben ist, in durch die Gräben in der Oberflächenschicht auf der einen Oberfläche der ersten Halbleiterschicht getrennten Mesa-Gebieten vorgesehen. Zweite Halbleitergebiete vom ersten Leitfähigkeitstyp sind selektiv innerhalb der ersten Halbleitergebiete vorgesehen. Eine erste Elektrode ist, mit einem dazwischenliegenden Gate-Isolierfilm, innerhalb jedes Grabens vorgesehen. Eine zweite Halbleiterschicht vom ersten Leitfähigkeitstyp ist auf einer Oberflächenschicht auf der anderen Oberfläche der ersten Halbleiterschicht vorgesehen und hat eine höhere Störstellendichte als diejenige der ersten Halbleiterschicht. Eine dritte Halbleiterschicht vom zweiten Leitfähigkeitstyp ist in Kontakt mit der zweiten Halbleiterschicht an einer weniger tiefen Position als der zweiten Halbleiterschicht in der Oberflächenschicht auf der anderen Oberfläche der ersten Halbleiterschicht vorgesehen. Eine zweite Elektrode ist in Kontakt mit den ersten Halbleitergebieten und den zweiten Halbleitergebieten vorgesehen. Eine dritte Elektrode ist in Kontakt mit der dritten Halbleiterschicht vorgesehen. Die zweite Halbleiterschicht weist eine erste Halbleiterschicht vom ersten Leitfähigkeitstyp und eine zweite Halbleiterschicht vom ersten Leitfähigkeitstyp auf. Die erste Halbleiterschicht vom ersten Leitfähigkeitstyp ist an einer Position abseits der dritten Halbleiterschicht angeordnet. Die erste Halbleiterschicht vom ersten Leitfähigkeitstyp hat eine niedrigere Störstellendichte als diejenige der dritten Halbleiterschicht. Die zweite Halbleiterschicht vom ersten Leitfähigkeitstyp ist zwischen der dritten Halbleiterschicht und der ersten Halbleiterschicht vom ersten Leitfähigkeitstyp angeordnet. Die zweite Halbleiterschicht vom ersten Leitfähigkeitstyp hat eine Störstellendichte, welche niedriger als diejenige der dritten Halbleiterschicht und höher als diejenige der ersten Halbleiterschicht vom ersten Leitfähigkeitstyp ist.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung ist auch dadurch gekennzeichnet, dass in der oben beschriebenen Erfindung die erste Halbleiterschicht vom ersten Leitfähigkeitstyp mit Protonen dotiert ist.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung ist auch dadurch gekennzeichnet, dass in der oben beschriebenen Erfindung die erste Halbleiterschicht vom ersten Leitfähigkeitstyp so angeordnet ist, dass sie ein Gebiet in einer Tiefe von mindestens 2,0 μm (einschließlich) bis 8,0 μm (einschließlich) ab einer Grenzfläche zwischen der dritten Halbleiterschicht und der dritten Elektrode enthält.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung ist auch dadurch gekennzeichnet, dass in der oben beschriebenen Erfindung die zweite Halbleiterschicht vom ersten Leitfähigkeitstyp mit Phosphor dotiert ist.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung ist auch dadurch gekennzeichnet, dass in der oben beschriebenen Erfindung die zweite Halbleiterschicht vom ersten Leitfähigkeitstyp innerhalb eines Tiefenbereichs von 0,5 μm (einschließlich) bis 3,0 μm (einschließlich) ab einer Grenzfläche zwischen der dritten Halbleiterschicht und der dritten Elektrode angeordnet ist.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung ist auch dadurch gekennzeichnet, dass in der oben beschriebenen Erfindung eine Gesamtsumme einer Dicke des ersten Halbleitergebiets, einer Dicke eines Teils der ersten Halbleiterschicht, welcher vom ersten Halbleitergebiet und von der zweiten Halbleiterschicht umgeben ist, einer Dicke der zweiten Halbleiterschicht und einer Dicke der dritten Halbleiterschicht gleich 60 μm oder kleiner ist.
  • Um die oben beschriebenen Probleme zu lösen und die Aufgabe der vorliegenden Erfindung zu erfüllen, hat das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung die folgenden Merkmale. Zuerst wird ein erster Schritt zum Bilden einer Vielzahl von Gräben in einer sich in einer zur einen Oberfläche einer ersten Halbleiterschicht von einem ersten Leitfähigkeitstyp parallelen Richtung erstreckenden Streifenform bis zu einer vorbestimmten Tiefe in einer Tiefenrichtung ab der einen Oberfläche der ersten Halbleiterschicht durchgeführt. Dann wird ein zweiter Schritt zum Bilden einer ersten Elektrode, mit einem dazwischenliegenden Gate-Isolierfilm, innerhalb jedes Grabens durchgeführt. Dann wird ein dritter Schritt zum Bilden erster Halbleitergebiete von einem zweiten Leitfähigkeitstyp über eine gesamte Oberflächenschicht auf der einen Oberfläche der ersten Halbleiterschicht hinweg bis zu einer Tiefe, welche kleiner als diejenige der Gräben ist, in durch die Gräben in der Oberflächenschicht auf der einen Oberfläche der ersten Halbleiterschicht getrennten Mesa-Gebieten durchgeführt. Dann wird ein vierter Schritt zum selektiven Bilden zweiter Halbleitergebiete vom ersten Leitfähigkeitstyp innerhalb der ersten Halbleitergebiete durchgeführt. Dann wird ein fünfter Schritt zum Bilden einer zweiten Halbleiterschicht vom ersten Leitfähigkeitstyp, welche eine höhere Störstellendichte als diejenige der ersten Halbleiterschicht hat, auf einer Oberflächenschicht auf der anderen Oberfläche der ersten Halbleiterschicht durchgeführt. Dann wird ein sechster Schritt zum Bilden einer dritten Halbleiterschicht vom zweiten Leitfähigkeitstyp, welche mit der zweiten Halbleiterschicht in Kontakt steht, an einer weniger tiefen Position als der zweiten Halbleiterschicht in der Oberflächenschicht auf der anderen Oberfläche der ersten Halbleiterschicht durchgeführt. Im fünften Schritt wird zuerst ein erster Bildungsschritt zum Bilden einer ersten Halbleiterschicht vom ersten Leitfähigkeitstyp an einer Position abseits der dritten Halbleiterschicht durchgeführt, wobei die erste Halbleiterschicht eine niedrigere Störstellendichte als diejenige der dritten Halbleiterschicht hat. Dann wird ein zweiter Bildungsschritt zum Bilden einer zweiten Halbleiterschicht vom ersten Leitfähigkeitstyp zwischen der dritten Halbleiterschicht und der ersten Halbleiterschicht vom ersten Leitfähigkeitstyp durchgeführt, wobei die zweite Halbleiterschicht vom ersten Leitfähigkeitstyp eine Störstellendichte hat, welche niedriger als diejenige der dritten Halbleiterschicht und höher als diejenige der ersten Halbleiterschicht vom ersten Leitfähigkeitstyp ist.
  • Das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung ist auch dadurch gekennzeichnet, dass in der oben beschriebenen Erfindung die erste Halbleiterschicht vom ersten Leitfähigkeitstyp im ersten Bildungsschritt durch Protonenbestrahlung von der anderen Oberfläche der ersten Halbleiterschicht her gebildet wird.
  • Das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung ist auch dadurch gekennzeichnet, dass in der oben beschriebenen Erfindung eine Dosis der Protonenbestrahlung 1,0 × 1013/cm2 (einschließlich) bis 1,0 × 1015/cm2 (einschließlich) beträgt.
  • Das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung ist auch dadurch gekennzeichnet, dass in der oben beschriebenen Erfindung eine Beschleunigungsspannung der Protonenbestrahlung 400 keV (einschließlich) bis 1,5 MeV (einschließlich) beträgt.
  • Das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung ist auch dadurch gekennzeichnet, dass in der oben beschriebenen Erfindung im ersten Bildungsschritt Glühen bei einer Temperatur von 330°C (einschließlich) bis 450°C (einschließlich) nach der Protonenbestrahlung durchgeführt wird.
  • Das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung ist auch dadurch gekennzeichnet, dass in der oben beschriebenen Erfindung im zweiten Bildungsschritt die zweite Halbleiterschicht vom ersten Leitfähigkeitstyp durch Ionenimplantation von Phosphor von der anderen Oberfläche der ersten Halbleiterschicht her gebildet wird.
  • Das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung ist auch dadurch gekennzeichnet, dass in der oben beschriebenen Erfindung eine Dosis von Phosphor bei der Ionenimplantation 5,0 × 1011/cm2 (einschließlich) bis 1,0 × 1013/cm2 (einschließlich) beträgt.
  • Das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung ist auch dadurch gekennzeichnet, dass in der oben beschriebenen Erfindung eine Beschleunigungsspannung der Ionenimplantation 100 keV (einschließlich) bis 900 keV (einschließlich) beträgt.
  • Das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung ist auch dadurch gekennzeichnet, dass in der oben beschriebenen Erfindung im zweiten Bildungsschritt Laserglühen oder Glühen bei einer Temperatur von 330°C (einschließlich) bis 450°C (einschließlich) nach der Ionenimplantation durchgeführt wird.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung ist auch dadurch gekennzeichnet, dass in der oben beschriebenen Erfindung außerdem, in den ersten Halbleitergebieten, dritte Halbleitergebiete vom zweiten Leitfähigkeitstyp enthalten sind, welche linear in einer ersten Richtung, in welcher sich die Gräben in einer Streifenform erstrecken, vorgesehen sind und welche eine höhere Störstellendichte als diejenige der ersten Halbleitergebiete haben.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung ist auch dadurch gekennzeichnet, dass in der oben beschriebenen Erfindung die dritten Halbleitergebiete linear durch die zweiten Halbleitergebiete hindurch auf der Seite der ersten Halbleiterschicht vorgesehen sind.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung ist auch dadurch gekennzeichnet, dass in der oben beschriebenen Erfindung die zweiten Halbleitergebiete zwischen den benachbarten Gräben in einem vorbestimmten Abstand in der ersten Richtung und so, dass sie den dritten Halbleitergebieten in der Tiefenrichtung gegenüberliegen, vorgesehen sind.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung ist auch dadurch gekennzeichnet, dass in der oben beschriebenen Erfindung eine Tiefe der dritten Halbleitergebiete gleich 0,5 μm oder größer ist.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung ist auch dadurch gekennzeichnet, dass in der oben beschriebenen Erfindung eine Tiefe der dritten Halbleitergebiete gleich einer Tiefe der zweiten Halbleitergebiete oder größer als die Tiefe der zweiten Halbleitergebiete ist; und eine Differenz zwischen der Tiefe der dritten Halbleitergebiete und der Tiefe der zweiten Halbleitergebiete 0,0 μm (einschließlich) bis 0,3 μm (einschließlich) beträgt.
  • Gemäß der oben beschriebenen Erfindung ist es durch Bilden einer Struktur, bei welcher die ersten Halbleitergebiete, welche auf dem gleichen Potential wie die zweite Elektrode liegen, über die gesamte Oberflächenschicht auf der Seite der vorderseitigen Substratoberfläche hinweg in den Mesa-Gebieten zwischen den Gräben angeordnet sind, die Kanaldichte auf der Seite der vorderseitigen Substratoberfläche erhöht ist und die Injektionsmenge einer großen Anzahl von Ladungsträgern in die erste Halbleiterschicht erhöht ist, möglich, die Durchlassspannung zu verringern. Ferner ist gemäß der oben beschriebenen Erfindung die Kontaktfläche des Gate-Isolierfilms und der ersten Halbleiterschicht durch Anordnen der ersten Halbleitergebiete auf dem Emitterpotential über die gesamte Oberflächenschicht auf der Seite der vorderseitigen Substratobertläche hinweg in den Mesa-Gebieten zwischen den Gräben verkleinert. Deshalb können die Schaltverluste verringert werden.
  • Ferner ist es gemäß der oben beschriebenen Erfindung infolge des Vorsehens der ersten Halbleiterschicht vom ersten Leitfähigkeitstyp als die zweite Halbleiterschicht möglich, das Auftreten von durch im Herstellungsprozess auf der rückseitigen Waferoberfläche vorkommende Partikel oder Kratzer verursachten Fehlern auf die gleiche Weise wie bei der herkömmlichen Konfiguration zu unterdrücken, und ist es außerdem möglich, die Anzahl auf der Seite der dritten Halbleiterschicht verbleibender Ladungsträger zu erhöhen und Schwingungen der Spannungs-Strom-Wellenform zur Zeit des Ausschaltens zu unterdrücken. Deshalb kann die Dicke des Wafers verringert werden, wodurch es möglich wird, die Durchlassspannung zu senken und die Schaltverluste zu verringern.
  • Ferner ist es gemäß der oben beschriebenen Erfindung infolge des Vorsehens der zweiten Halbleiterschicht vom ersten Leitfähigkeitstyp als die zweite Halbleiterschicht an einer Position, welche bezüglich der rückseitigen Substratobertläche weniger tief als die erste Halbleiterschicht vom ersten Leitfähigkeitstyp ist, möglich, den Rückgang der Durchbruchspannung, welcher auftritt, weil die sich von der Seite des zweiten Halbleitergebiets erstreckende Sperrschicht zur Zeit des Ausschaltens durch die dritte Halbleiterschicht greift, zu verhindern und außerdem die Injektion von Ladungsträgern von der Seite der dritten Halbleiterschicht in die Driftschicht zu unterdrücken. Infolgedessen kann die Dicke des Wafers weiter verringert werden, und deshalb können die Durchlassspannung und die Schaltverluste weiter verringert werden.
  • Die durch die Halbleitervorrichtung und das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung demonstrierten Wirkungen sind, dass die Durchlassspannung aufrechterhalten werden kann und die Schaltverluste verringert werden können.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine perspektivische Ansicht, welche die Struktur der Halbleitervorrichtung gemäß Ausführungsform 1 veranschaulicht.
  • 2 ist ein Schaubild, welches die Störstellendichteverteilung in der Tiefenrichtung einer Halbleitervorrichtung mit einer Nennspannung von 600 V veranschaulicht.
  • 3 ist ein Schaubild, welches die Störstellendichteverteilung in der Tiefenrichtung einer Halbleitervorrichtung mit einer Nennspannung von 350 V veranschaulicht.
  • 4 ist eine perspektivische Ansicht, welche die Struktur der Halbleitervorrichtung gemäß Ausführungsform 2 veranschaulicht.
  • 5 ist eine perspektivische Ansicht, welche die Struktur der Halbleitervorrichtung gemäß Ausführungsform 3 veranschaulicht.
  • 6 ist eine perspektivische Ansicht, welche die Struktur der Halbleitervorrichtung gemäß Ausführungsform 4 veranschaulicht.
  • 7 ist ein Schaubild, welches die Ausgangskennlinie der Halbleitervorrichtung gemäß Ausführungsform 1 veranschaulicht.
  • 8 ist ein Schaubild, welches die Beziehung zwischen der Durchlassspannung und der Dicke des Halbleitersubstrats in der Halbleitervorrichtung gemäß Ausführungsform 2 veranschaulicht.
  • 9 ist eine Schnittansicht, welche die Struktur der Halbleitervorrichtung gemäß Ausführungsform 5 veranschaulicht.
  • 10 ist ein Schaubild, welches die Störstellendichteverteilung in der Tiefenrichtung der in 9 gezeigten Halbleitervorrichtung veranschaulicht.
  • 11 ist eine Schnittansicht, welche Zustände im Prozess zur Herstellung der Halbleitervorrichtung gemäß Ausführungsform 5 veranschaulicht.
  • 12 ist eine Schnittansicht, welche Zustände im Prozess zur Herstellung der Halbleitervorrichtung gemäß Ausführungsform 5 veranschaulicht.
  • 13 ist eine Schnittansicht, welche Zustände im Prozess zur Herstellung der Halbleitervorrichtung gemäß Ausführungsform 5 veranschaulicht.
  • 14 ist eine Schnittansicht, welche Zustände im Prozess zur Herstellung der Halbleitervorrichtung gemäß Ausführungsform 5 veranschaulicht.
  • 15 ist eine Schnittansicht, welche die Struktur der Halbleitervorrichtung gemäß Ausführungsform 6 veranschaulicht.
  • 16 ist ein Schaubild, welches die Störstellendichteverteilung in der Tiefenrichtung der in 15 gezeigten Halbleitervorrichtung veranschaulicht.
  • 17 ist eine Schnittansicht, welche die Struktur der Halbleitervorrichtung gemäß Ausführungsform 7 veranschaulicht.
  • 18 ist ein Schaubild, welches die Störstellendichteverteilung in der Tiefenrichtung der in 17 gezeigten Halbleitervorrichtung veranschaulicht.
  • 19 ist eine Schnittansicht, welche die Struktur der Halbleitervorrichtung gemäß Ausführungsform 8 veranschaulicht.
  • 20 ist ein Schaubild, welches die Störstellendichteverteilung in der Tiefenrichtung der in 19 gezeigten Halbleitervorrichtung veranschaulicht.
  • 21 ist eine Schnittansicht, welche die Struktur der Halbleitervorrichtung gemäß Ausführungsform 9 veranschaulicht.
  • 22 ist ein Schaubild, welches die Störstellendichteverteilung in der Tiefenrichtung der in 21 gezeigten Halbleitervorrichtung veranschaulicht.
  • 23 ist ein Schaubild, welches den Kompromiss zwischen der Durchlassspannung und den Schaltverlusten in der Halbleitervorrichtung gemäß Ausführungsform 3 veranschaulicht.
  • 24 ist eine perspektivische Ansicht, welche die Struktur des herkömmlichen Trench-Gate-IGBT veranschaulicht.
  • 25 ist eine Schnittansicht, welche die Struktur des herkömmlichen FS-IGBT veranschaulicht.
  • 26 ist ein Schaubild, welches die Störstellendichteverteilung in der Tiefenrichtung des in 25 gezeigten FS-IGBT veranschaulicht.
  • 27 ist eine Schnittansicht, welche eine weitere Struktur des herkömmlichen FS-IGBT veranschaulicht.
  • 28 ist ein Schaubild, welches die Störstellendichteverteilung in der Tiefenrichtung des in 27 gezeigten FS-IGBT veranschaulicht.
  • 29 ist eine Schnittansicht, welche Zustände im Prozess zur Herstellung des herkömmlichen FS-IGBT veranschaulicht.
  • 30 ist eine Schnittansicht, welche Zustände im Prozess zur Herstellung des herkömmlichen FS-IGBT veranschaulicht.
  • 31 ist eine Schnittansicht, welche Zustände im Prozess zur Herstellung des herkömmlichen FS-IGBT veranschaulicht.
  • 32 ist eine Schnittansicht, welche Zustände im Prozess zur Herstellung des herkömmlichen FS-IGBT veranschaulicht.
  • 33 ist eine perspektivische Ansicht, welche die Struktur der Halbleitervorrichtung gemäß Ausführungsform 10 veranschaulicht.
  • 34 ist eine perspektivische Ansicht, welche die Struktur der Halbleitervorrichtung eines Vergleichsbeispiels veranschaulicht.
  • 35 ist ein Schaubild, welches die Beziehung zwischen einer Tiefendifferenz zwischen dem p+-Gebiet und dem n+-Gebiet und einem Latch-up-Strom in der Halbleitervorrichtung gemäß Ausführungsform 4 veranschaulicht.
  • 36 ist ein Schaubild, welches die Beziehung zwischen einer Tiefendifferenz zwischen dem p+-Gebiet und dem n+-Gebiet und einer Schwellenspannung in der Halbleitervorrichtung gemäß Ausführungsform 5 veranschaulicht.
  • 37 ist ein Schaubild, welches die Beziehung zwischen einem Grabenabstand und einer Schwellenspannung Vth in der Halbleitervorrichtung gemäß Ausführungsform 6 veranschaulicht.
  • BESTE AUSFÜHRUNGSWEISE DER ERFINDUNG
  • Im Folgenden werden die bevorzugten Ausführungsformen der Halbleitervorrichtung und das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung anhand der beigefügten Zeichnungen ausführlicher erläutert. In der Beschreibung und den beigefügten Zeichnungen sind die mit Zeichen n und p versehenen Schichten und Gebiete so zu verstehen, dass sie eine große Anzahl von Elektronen beziehungsweise Löchern als Ladungsträger enthalten. Wenn n und p mit einem Zeichen (+) oder (–) versehen sind, bedeutet dies, dass die Störstellendichte höher oder niedriger ist als diejenige in der Schicht oder dem Gebiet, welche bzw. welches nicht mit dem Zeichen versehen ist. In der nachfolgenden Erläuterung der Ausführungsformen und beigefügten Zeichnungen sind gleiche Komponenten mit gleichen Bezugszeichen versehen und wird auf eine überflüssige Erläuterung derselben verzichtet.
  • (Ausführungsform 1)
  • Im Folgenden wird die Struktur der Halbleitervorrichtung gemäß Ausführungsform 1 erläutert. 1 ist eine perspektivische Ansicht, welche die Struktur der Halbleitervorrichtung gemäß Ausführungsform 1 veranschaulicht. 1 zeigt die Struktur des aktiven Gebiets der Halbleitervorrichtung gemäß Ausführungsform 1, und außerdem kann ein den Rand des aktiven Gebiets umgebendes spannungsfestes Konstruktionselement (in der Figur nicht gezeigt) vorgesehen sein. Das aktive Gebiet ist ein Gebiet, in welchem im Durchlasszustand ein elektrischer Strom fließt. Das spannungsfeste Konstruktionselement ist ein Gebiet, welches das elektrische Feld auf der Seite der vorderseitigen Substratoberfläche der n–-Driftschicht (ersten Halbleiterschicht) 2 entspannt und die Durchbruchspannung hält. Zum Beispiel hat es eine spannungsfeste Struktur, bei welcher ein Schutzring, eine Feldplatte und eine RESURF-Struktur miteinander kombiniert sind.
  • Wie in 1 gezeigt, sind in der Halbleitervorrichtung gemäß Ausführungsform 1 erste p-Basisgebiete (erste Halbleitergebiete) 3 in der Oberflächenschicht auf der vorderseitigen Oberfläche eines als eine n–-Driftschicht 2 fungierenden n–-Halbleitersubstrats (Halbleiterchips) vorgesehen. Ferner sind n+-Emittergebiete (zweite Halbleitergebiete) 4 selektiv in der Oberflächenschicht auf der Seite der vorderseitigen Substratoberfläche innerhalb der p-Basisgebiete 3 vorgesehen. Gräben 5, welche durch die n+-Emittergebiete 4 und die p-Basisgebiete 3 bis zur n Driftschicht 2 reichen, sind in der Tiefenrichtung von der vorderseitigen Substratoberfläche her vorgesehen. Die Vielzahl von Gräben 5 hat eine streifenförmige, planare Anordnung in der zur vorderseitigen Substratoberfläche parallelen Richtung (in 1 der Tiefenrichtung des Papiers; im Folgenden als die Längsrichtung (erste Richtung: Längsrichtung) der Gräben 5 verwendet). Ein Gate-Isolierfilm 6 ist entlang einer Innenwand jedes Grabens 5 innerhalb des Grabens 5 vorgesehen, und eine Gate-Elektrode (erste Elektrode) 7 ist auf der Innenseite jedes Gate-Isolierfilms 6 vorgesehen.
  • Die p-Basisgebiete 3 sind so, dass sie über die gesamte vorderseitige Substratoberfläche hinweg freigelegt sind, in den durch die Gräben 5 in der Oberflächenschicht auf der Seite der vorderseitigen Substratoberfläche getrennten Mesa-Gebieten (Mesa-Gebieten zwischen den Gräben 5) vorgesehen. Somit haben die p-Basisgebiete 3 eine lineare, planare Anordnung, welche sich in der Längsrichtung der Gräben 5 in den Mesa-Gebieten zwischen den Gräben 5 erstreckt. Ferner sind, in den Mesa-Gebieten zwischen den Gräben 5, die innerhalb der p-Basisgebiete 3 vorgesehenen n+-Emittergebiete 4 verstreut in einem vorbestimmten Abstand x1 voneinander in der Längsrichtung der Gräben 5 angeordnet. Somit sind in den Mesa-Gebieten zwischen den Gräben 5 ein Teil, in welchem das n+-Emittergebiet 4, welches mit dem Graben 5 in Kontakt steht, vorgesehen ist und welcher eine Emitterstruktur (Zelle) bildet, und ein Teil, in welchem kein n+-Emittergebiet 4 zwischen den Gräben 5 vorgesehen ist, wiederholt und abwechselnd in der Längsrichtung der Gräben 5 angeordnet. Im selben Mesa-Gebiet liegen die n+-Emittergebiete 4, welche mit den jeweiligen auf den Seitenwänden der benachbarten Gräben 5 vorgesehenen Gate-Isolierfilmen 6 in Kontakt stehen, einander in einem vorbestimmten Abstand x2 voneinander in der Anordnungsrichtung der Gräben 5, das heißt, der zur Längsrichtung der Gräben 5 senkrechten Richtung (in 1, der Querrichtung des Papiers; im Folgenden als die Querrichtung (zweite Richtung: Querrichtung der Gräben 5) verwendet) gegenüber.
  • Die in den die Gräben 5 umgebenden, benachbarten Mesa-Gebieten vorgesehenen n+-Emittergebiete 4 sind so angeordnet, dass sie nicht in der Querrichtung der Gräben 5 einander gegenüberliegen. Somit treten in den die Gräben 5 umgebenden, benachbarten Mesa-Gebieten ein Teil des p-Basisgebiets 3, in welchem das n+-Emittergebiet 4 vorgesehen ist, und ein Teil, in welchem das n+-Emittergebiet 4 nicht vorgesehen ist, in der Querrichtung der Gräben 5 abwechselnd auf. Die Breite des Mesa-Gebiets zwischen den Gräben 5 in der Querrichtung der Gräben 5 (im Folgenden einfach als „Breite” bezeichnet) ist bevorzugt so klein wie es die Konstruktion gestattet. Dies liegt daran, dass, zusätzlich zu den im Folgenden beschriebenen Wirkungen der vorliegenden Erfindung, das Besetzungsverhältnis der n+-Emittergebiete 4 im Mesa-Gebiet zunimmt, eine Kanaldichte erhöht werden kann und die Durchlassspannung verringert werden kann. Die Oberfläche der Gate-Elektroden 7, der n+-Emittergebiete 4 und der p-Basisgebiete 3 ist mit einem Zwischenschicht-Isolierfilm bedeckt (Isolierschicht: in der Figur nicht gezeigt).
  • Kontaktlöcher sind im Zwischenschicht-Isolierfilm selektiv in einem vorbestimmten Abstand in der Längsrichtung der Gräben 5 vorgesehen. Eine Emitterelektrode (zweite Elektrode: in der Figur nicht gezeigt) ist durch die Kontaktlöcher des Zwischenschicht-Isolierfilm hindurch mit den n+-Emittergebieten 4 und den p-Basisgebieten 3 verbunden. Somit sind die Kontakte (elektrische Kontakte bildenden Teile) 8 der n+-Emittergebiete 4 und der p-Basisgebiete 3 zur Emitterelektrode selektiv in der Längsrichtung der Gräben 5 vorgesehen. Teile der p-Basisgebiete 3, welche zwischen den in der Längsrichtung der Gräben 5 benachbarten n+-Emittergebieten 4 eingeschlossen sind, sind mit dem Zwischenschicht-Isolierfilm bedeckt. Auf der oberseitigen Oberfläche in der perspektivischen Ansicht in 1 sind die schraffierten Teile Kontakte 8 der n+-Emittergebiete 4 und der p-Basisgebiete 3 zur Emitterelektrode und sind die Teile, welche nicht schraffiert sind, mit dem Zwischenschicht-Isolierfilm bedeckt. Die gesamte Oberflächenschicht der Mesa-Gebiete auf der Seite der vorderseitigen Substratoberfläche befindet sich infolge des durchgehenden Anordnens der p-Basisgebiete 3 in der Längsrichtung der Gräben 5 innerhalb der Mesa-Gebiete auf einem Emitterpotential.
  • Eine p+-Kollektorschicht (dritte Halbleiterschicht) 1 ist auf der Oberflächenschicht der rückseitigen Oberfläche des n–-Halbleitersubstrats vorgesehen. Eine ohmsche Verbindung zur p+-Kollektorschicht 1 bildende Kollektorelektrode (dritte Elektrode) 9 ist auf der rückseitigen Substratoberfläche vorgesehen. Eine n+-Pufferschicht (zweite Halbleiterschicht) 10 ist auf der Oberflächenschicht der rückseitigen Oberfläche des n–-Halbleitersubstrats an einer von der rückseitigen Substratoberfläche her tieferen Position als der p+-Kollektorschicht 1 vorgesehen. Somit ist die n+-Pufferschicht 10 zwischen der p+-Kollektorschicht 1 und der n–-Driftschicht 2 in Kontakt mit der p+-Kollektorschicht 1 und der n–-Driftschicht 2 angeordnet. Man erhält eine Störstellendichteverteilung, bei welcher die Störstellendichte in der n+-Pufferschicht 10 auf der Seite der n–-Driftschicht 2 niedriger als auf der Seite der p+-Kollektorschicht 1 ist und von der Seite der n–-Driftschicht 2 zur Seite der p+-Kollektorschicht 1 hin zunimmt.
  • Die Dicke t3 der n+-Pufferschicht 10 ist im Wesentlichen die gleiche wie die Dicke (Dicke eines Teils der n–-Driftschicht 2, welcher vom p-Basisgebiet 3 und von der n+-Pufferschicht 10 umgeben ist) t2 der n–-Driftschicht 2 oder größer als die Dicke t2 der n–-Driftschicht 2. Spezieller ist die Nennspannung zum Beispiel gleich 600 V oder kleiner und ist die Gesamtsumme der Dicke 11 des p-Basisgebiets 3, der Dicke t2 der n–-Driftschicht 2, der Dicke t3 der n+-Pufferschicht 10 und der Dicke t4 der p+-Kollektorschicht 1 (das heißt, die Dicke des Halbleitersubstrats (Siliciumdicke) D) gleich 60 μm oder kleiner. Die Dicke t3 der n+-Pufferschicht 10 ist zum Beispiel, auf der Grundlage der Nennspannung, innerhalb eines Bereichs von etwa 15 μm (einschließlich) bis 30 μm (einschließlich) eingestellt. Infolge des Vorsehens der die oben beschriebenen Bedingungen erfüllenden n+-Pufferschicht 10 erhält man eine Konfiguration, bei welcher eine Sperrschicht, welche sich vom pn-Übergang zwischen dem p-Basisgebiet 3 und der n Driftschicht 2 erstreckt, zur Zeit des normalen Schaltens durch die n+-Pufferschicht 10 greift.
  • Im Folgenden werden die Abmessungen und Störstellendichten in jedem Teil der Halbleitervorrichtung gemäß Ausführungsform 1 erläutert. Zum Beispiel wenn die Nennspannung 600 V ist, beträgt die Durchbruchspannung etwa 700 V und haben die Abmessungen und Störstellendichten in jedem Teil die folgenden Werte. 2 zeigt die Störstellendichteverteilung in der Dickenrichtung der Halbleitervorrichtung mit der Nennspannung von 600 V. 2 zeigt die Störstellendichteverteilung in einem das n+-Emittergebiet 4, das p-Basisgebiet 3, die n–-Driftschicht 2, die n+-Pufferschicht 10 und die p+-Kollektorschicht 1 in der Tiefenrichtung von der Grenzfläche (Tiefe = 0 μm) der Emitterelektrode und des n+-Emittergebiets 4 der in 1 gezeigten Halbleitervorrichtung her enthaltenden Gebiet (ähnliche Verteilungen sind auch in den 3, 10, 16, 18, 20 und 22 gezeigt). Die Dicke D des Halbleitersubstrats beträgt 60 μm. Die Dicke t1 des p-Basisgebiets 3 beträgt 2,8 μm. Die Störstellendichte in der p+-Kollektorschicht 1 beträgt 3,0 × 1017/cm3 (einschließlich) bis 3,6 × 1018/cm3 (einschließlich), und die Dicke t4 derselben beträgt 1,0 μm. Die Tiefe von der Grenzfläche zwischen der Emitterelektrode und dem n+-Emittergebiet 4 bis zur Grenzfläche zwischen der n–-Driftschicht 2 und der n+-Pufferschicht 10 beträgt 30 μm. Somit beträgt die Dicke t2 der n–-Driftschicht 2 27,2 μm und beträgt die Dicke t3 der n+-Pufferschicht 10 29 μm. Der spezifische Widerstand der n–-Driftschicht 2 beträgt 23 Ωcm (einschließlich) bis 26 Ωcm (einschließlich). Die Spitzendichte (Störstellendichte auf der Kollektorseite) der n+-Pufferschicht 10 beträgt 1,1 × 1015/cm3. In diesem Fall beträgt die Element-Durchbruchspannung etwa 700 V. Nimmt man an, dass während des normalen Schaltens eine Spannung von 300 V (die Hälfte der Nennspannung) anliegt, dehnt sich die Sperrschicht bis zu einer Tiefe von etwa 36 μm ab der Grenzfläche zwischen der Emitterelektrode und dem n+-Emittergebiet 4 aus. Somit beträgt die Eindringtiefe der Sperrschicht ab der Grenzfläche zwischen der n–-Driftschicht 2 und der n+-Pufferschicht 10 in die n+-Pufferschicht 10 etwa 6 μm. Ein IGBT mit einer Nennspannung von 600 V wird zum Beispiel zur Wechselrichtersteuerung einer Klimaanlage verwendet.
  • Ferner wird zum Beispiel bei einer Nennspannung von 350 V die Durchbruchspannung bei etwa 370 V angesetzt und werden die folgenden Abmessungen von Teilen und die folgenden Störstellendichten gewählt. 3 ist ein Schaubild, welches die Störstellendichteverteilung in der Tiefenrichtung einer Halbleitervorrichtung mit einer Nennspannung von 350 V veranschaulicht. Die Dicke D eines Halbleitersubstrats beträgt 37 μm. Die Dicke 11 des p-Basisgebiets 3 beträgt 2,8 μm. Die Störstellendichte in der p+-Kollektorschicht 1 beträgt 4,2 × 1017/cm3 (einschließlich) bis 6,0 × 1018/cm3 (einschließlich), und die Dicke t4 dieser Schicht beträgt 1,0 μm. Die Tiefe von der Grenzfläche zwischen der Emitterschicht und dem n+-Emittergebiet 4 bis zur Grenzfläche zwischen der n–-Driftschicht 2 und der n+-Pufferschicht 10 beträgt 19 μm. Somit beträgt die Dicke t2 der n–-Driftschicht 2 16,2 μm und beträgt die Dicke t3 der n+-Pufferschicht 10 17 μm. Der spezifische Widerstand der n–-Driftschicht 2 beträgt 17 Ωcm. Die Spitzendichte in der n+-Pufferschicht 10 beträgt 1,4 × 1015/cm3. In diesem Fall beträgt die Element-Durchbruchspannung zum Beispiel etwa 370 V, und wenn man annimmt, dass während des normalen Schaltens eine Spannung von 150 V (die Hälfte der Nennspannung) anliegt, dehnt sich die Sperrschicht bis zu einer Tiefe von etwa 28 μm ab der Grenzfläche zwischen der Emitterschicht und dem n+-Emittergebiet 4 aus. Somit beträgt die Eindringtiefe der Sperrschicht ab der Grenzfläche zwischen der n–-Driftschicht 2 und der n+-Pufferschicht 10 in die n+-Pufferschicht 10 etwa 9 μm. IGBTs mit einer Nennspannung von etwa 300 V (einschließlich) bis 400 V (einschließlich) kommen zum Beispiel in Motorteilen (Startergeneratoren) von Hybridelektrofahrzeugen zum Einsatz.
  • Somit wird in der vorliegenden Erfindung die Dicke t3 der n+-Pufferschicht 10 im Wesentlichen gleich der Dicke t2 der n–-Driftschicht 2 oder größer als die Dicke t2 der n–-Driftschicht 2 gemacht, wird die Nennspannung gleich 600 V oder kleiner gemacht (die Dicke D des Halbleitersubstrats ist 60 μm oder kleiner) und werden die p-Basisgebiete 3 auf dem Emitterpotential über die gesamte Oberflächenschicht auf der Seite der vorderseitigen Substratoberfläche hinweg in den Mesa-Teilen zwischen den Gräben 5 angeordnet. Infolgedessen ist der durch Abziehen der Löcher aus dem p-Basisgebiet 3 zur Emitterelektrode verursachte Anstieg der Durchlassspannung gering. Unterdessen nimmt bei der herkömmlichen Struktur, bei welcher der IE-Effekt durch Anordnen einer Vielzahl von p-Basisgebieten 103 in einem vorbestimmten Abstand in der Längsrichtung der Gräben 105 innerhalb der Mesa-Gebiete zwischen den Gräben 105 aufrechterhalten wird (zum Beispiel bei der dem in Patentliteratur 5 offenbarten Verfahren entsprechenden herkömmlichen Struktur (24)), wenn die Dicke D des Halbleitersubstrats nur 60 μm oder kleiner ist, der Widerstand der n–-Driftschicht 102 ab. Deshalb ist es unwahrscheinlich, dass sich Löcher in dem Teil (schwimmenden n–-Gebiet) der n–-Driftschicht 102, welcher von den p-Basisgebieten 103 umgeben ist, ansammeln, und geht der IE-Effekt zurück. Deshalb ist es, wenn die Nennspannung gleich 600 V oder kleiner ist, besser, anstelle der Struktur, bei welcher der IE-Effekt auf die herkömmliche Weise aufrechterhalten wird, die Struktur zu verwenden, bei welcher die Kanaldichte erhöht ist und die Menge in die n–-Driftschicht 2 injizierter Elektronen durch Anordnen der p-Basisgebiete 3 auf dem Emitterpotential über die gesamte Oberflächenschicht auf der Seite der vorderseitigen Substratoberfläche hinweg in den Mesa-Gebieten zwischen den Gräben 5 erhöht ist wie in der vorliegenden Erfindung.
  • Bei der Konfiguration, bei welcher die p-Basisgebiete 3 auf dem Emitterpotential über die gesamte Oberflächenschicht auf der Seite der vorderseitigen Substratoberfläche hinweg in den Mesa-Gebieten zwischen den Gräben 5 angeordnet sind wie in der vorliegenden Erfindung, werden, zum Beispiel wenn die Nennspannung 1200 V oder höher ist, Löcher aus den p-Basisgebieten 3 in die Emitterelektrode abgezogen. Infolgedessen wird der IE-Effekt geschwächt und wird die Durchlassspannung erhöht. Deshalb ist die Nennspannung bevorzugt etwa 600 V oder kleiner, um eine niedrige Durchlassspannung zu realisieren. Da die gesamte Oberflächenschicht auf der Seite der vorderseitigen Substratoberfläche der Mesa-Gebiete zwischen den Gräben 5 als die p-Basisgebiete 3 auf dem Emitterpotential konfiguriert ist, wird ferner ein größerer Teil jedes auf der Seitenwand des Grabens 5 vorgesehenen Gate-Isolierfilms 6 die Gate-Emitter-Kapazität CGE. Da die Kontaktoberfläche des Gate-Isolierfilms 6 und der n–-Driftschicht 2 abnimmt, geht die Gate-Kollektor-Kapazität CGC gegenüber derjenigen bei der herkömmlichen Struktur (24) zurück, bei welcher das p-Basisgebiet innerhalb des Mesa-Gebiets in eine Vielzahl von Gebieten geteilt ist und ein innerhalb des Mesa-Gebiets einer Einheitszelle vorhandenes begrenztes Gebiet als eine Emitterstruktur verwendet wird, wodurch es möglich wird, die Schaltverluste zu verringern. Ferner ist, da die gesamte Oberflächenschicht auf der Seite der vorderseitigen Substratoberfläche in jedem Mesa-Gebiet zwischen den Gräben 5 zum p-Basisgebiet 3 auf dem Emitterpotential gemacht wird, während der Ionenimplantation zum Bilden des p-Basisgebiets 3 keine Maske erforderlich. Deshalb kann die Anzahl im Herstellungsprozess zu verwendender Masken verringert werden.
  • Im Folgenden wird ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 1 erläutert. Zuerst wird zum Beispiel ein als n–-Driftschicht 2 fungierender n–-Halbleiterwafer als Ausgangswafer bereitgestellt. Dann wird eine Vielzahl von Gräben 5 einer vorbestimmten Tiefe von der vorderseitigen Oberfläche der Halbleiterwafer her gebildet. Die Tiefe der Gräben 5 ist so beschaffen, dass die Gräben nicht bis zur n+-Pufferschicht 10, welche im nachfolgend beschriebenen Prozess auf der Seite der rückseitigen Substratoberfläche gebildet werden soll, reichen. Dann wird ein Gate-Isolierfilm 6 entlang der Seitenwand des Grabens 5 innerhalb jedes Grabens 5 gebildet. Dann wird eine Gate-Elektrode 7 auf der inneren Seite des Gate-Isolierfilms 6 innerhalb jedes Grabens 5 gebildet. Dann werden, durch Ionenimplantation von p-Fremdatomen zum Beispiel von der Seite der vorderseitigen Substratoberfläche her, p-Basisgebiete 3 bis zu einer geringeren Tiefe als derjenigen der Gräben 5 über die gesamte Oberflächenschicht auf der Seite der vorderseitigen Substratoberfläche hinweg in den Mesa-Gebieten zwischen den Gräben 5 gebildet.
  • Dann werden, unter Verwendung einer Maske mit den Bildungsgebieten der n+-Emittergebiete 4 entsprechenden offenen Teilen, n+-Emittergebiete 4 durch Ionenimplantation von n-Fremdatomen von der Seite der vorderseitigen Substratoberfläche her selektiv innerhalb der p-Basisgebiete 3 gebildet. Die übrige Elementstruktur der vorderseitigen Oberfläche wie ein Zwischenschicht-Isolierfilm und eine Emitterelektrode wird mittels eines typischen Verfahrens auf der vorderseitigen Oberfläche des Halbleiterwafers gebildet. In diesem Fall werden Kontaktlöcher selektiv in einem vorbestimmten Abstand in der Längsrichtung der Gräben 5 im Zwischenschicht-Isolierfilm gebildet. Dann wird die n+-Pufferschicht 10 einer vorbestimmten Dicke durch eine Ionenimplantation von Selen (Se) zum Beispiel bei etwa 1 × 1014/cm2 von der rückseitigen Oberfläche des Halbleiterwafers her und eine anschließende Wärmebehandlung (Glühen) von etwa 2 h Dauer bei einer Temperatur von etwa 900°C in der Oberflächenschicht auf der rückseitigen Oberfläche des Halbleiterwafers gebildet. Infolgedessen wird die zwischen der n+-Pufferschicht 10 und der p-Basisschicht 3 verbleibende n–-Schicht die n–-Driftschicht 2.
  • Die n+-Pufferschicht 10 kann auch durch vielmaliges Implantieren (mehrstufige Implantation) von Protonen (H+) mit verschiedenen Dosen statt durch Ionenimplantation von Selen gebildet werden. Infolge des Bildens der n+-Pufferschicht 10 durch Ionenimplantation von Selen oder mehrstufige Implantation von Protonen erhält man die Störstellendichteverteilung, bei welcher die Störstellendichte in der n+-Pufferschicht 10 von der Seite der n–-Driftschicht 2 zur Seite der p+-Kollektorschicht 1 hin zunimmt. Ferner ist, zum Beispiel wenn die n+-Pufferschicht 10 durch Ionenimplantation von Phosphor (P) gebildet wird, ein tiefes Diffusionsgebiet schwierig zu erzielen, da der Diffusionskoeffizient bezüglich Silicium klein ist, lässt sich aber durch Bilden der n+-Pufferschicht 10 durch Ionenimplantation von Selen, welches einen hohen Diffusionskoeffizienten hat, ein tiefes Diffusionsgebiet erzielen.
  • Dann wird die p+-Kollektorschicht 1 mit einer kleineren Dicke als derjenigen der n+-Pufferschicht 10 in der Oberflächenschicht (das heißt, Oberflächenschicht der n+-Pufferschicht 10) auf der rückseitigen Oberfläche des Halbleiterwafers durch Ionenimplantation von p-Fremdatomen mit einer Dosis von zum Beispiel 1,0 × 1013/cm2 (einschließlich) bis 4,0 × 1013/cm2 (einschließlich) von der rückseitigen Waferoberfläche her gebildet. Eine kleinere Dosis der p+-Kollektorschicht 1 als 1,0 × 1013/cm2 ist unerwünscht, weil eine ohmsche Verbindung zur Kollektorelektrode 9 nicht gebildet werden kann. Dann wird die Herstellung der in 1 gezeigten Halbleitervorrichtung durch Bilden der Kollektorelektrode 9 auf der rückseitigen Oberfläche des Halbleiterwafers mittels eines typischen Verfahrens abgeschlossen. Im oben beschriebenen Verfahren zum Herstellen einer Halbleitervorrichtung kann der Halbleiterwafer, wenn die Dicke des Ausgangswafers größer als diejenige des Produkts ist, von der Seite der rückseitigen Oberfläche her bis zu einer der Dicke des in der Halbleitervorrichtung zu verwendenden Produkts entsprechenden Position poliert werden, zum Beispiel bevor die n+-Pufferschicht 10 gebildet wird.
  • Wie oben erläutert, erhält man gemäß Ausführungsform 1 eine Struktur, bei welcher die p-Basisgebiete auf dem Emitterpotential über die gesamte Oberflächenschicht auf der Seite der vorderseitigen Substratoberfläche hinweg in den Mesa-Gebieten zwischen den Gräben angeordnet sind, die Kanaldichte auf der Emitterseite erhöht ist und die Menge in die n–-Driftschicht injizierter Elektronen erhöht ist. Da die Dicke der n+-Pufferschicht im Wesentlichen gleich der Dicke der n–-Driftschicht oder größer als die Dicke der n–-Driftschicht gemacht wird, kann ferner die Durchlassspannung verringert werden, wenn die Nennspannung 600 V oder niedriger ist. Ferner wird gemäß Ausführungsform 1, da die p-Basisgebiete auf dem Emitterpotential über die gesamte Oberflächenschicht auf der Seite der vorderseitigen Substratoberfläche hinweg in den Mesa-Gebieten zwischen den Gräben angeordnet sind, die Kontaktoberfläche des Gate-Isolierfilms und der n–-Driftschicht verkleinert. Deshalb wird die Gate-Kollektor-Kapazität gesenkt und können die Schaltverluste verringert werden. Ferner ist gemäß Ausführungsform 1, da die p-Basisgebiete auf dem Emitterpotential über die gesamte Oberflächenschicht auf der Seite der vorderseitigen Substratoberfläche hinweg in den Mesa-Gebieten zwischen den Gräben angeordnet sind, während der Ionenimplantation zum Bilden der p-Basisgebiete keine Maske erforderlich. Infolgedessen kann die Anzahl im Produktionsprozess zu verwendender Masken verringert werden. Darüber hinaus steigt gemäß Ausführungsform 1 wegen einer niedrigen Durchbruchspannung (die Nennspannung ist gleich 600 V oder kleiner) die Durchlassspannung nicht entsprechend dem Wert der Durchbruchspannung an. Deshalb kann die Durchbruchspannung aufrechterhalten werden und kann eine niedrige Durchlassspannung realisiert werden.
  • (Ausführungsform 2)
  • Im Folgenden wird die Struktur der Halbleitervorrichtung gemäß Ausführungsform 2 erläutert. 4 ist eine perspektivische Ansicht, welche die Struktur der Halbleitervorrichtung gemäß Ausführungsform 2 veranschaulicht. Die Halbleitervorrichtung gemäß Ausführungsform 2 unterscheidet sich darin von der Halbleitervorrichtung gemäß Ausführungsform 1, dass ein p+-Kontaktgebiet (drittes Halbleitergebiet) 13 in einer sich in der Längsrichtung der Gräben 5 erstreckenden Streifenform innerhalb jedes p-Basisgebiets 3 vorgesehen ist und ein Kontakt 18 zur Emitterelektrode in einer sich in der Längsrichtung der Gräben 5 erstreckenden Streifenform vorgesehen ist. Auf der oberseitigen Oberfläche in der perspektivischen Ansicht in 4 sind die schraffierten Teile Kontakte 18 der n+-Emittergebiete 4, der p+-Kontaktgebiete 13 und der p-Basisgebiete 3 zur Emitterelektrode und sind Teile, welche nicht schraffiert sind, die Teile, welche mit einem Zwischenschicht-Isolierfilm bedeckt sind (das gleiche gilt bezüglich 5). Ein Teil zwischen zwei gestrichelten Linien, welcher sich in der Längsrichtung der Gräben 5 innerhalb jedes Mesa-Gebiets erstreckt, ist das p+-Kontaktgebiet 13 (das gleich gilt bezüglich 5).
  • Spezieller ist, wie in 4 gezeigt, innerhalb des p-Basisgebiets 3 das p+-Kontaktgebiet 13 zwischen den in der Querrichtung der Gräben 5 benachbarten n+-Emittergebieten 4 innerhalb desselben Mesa-Gebiets vorgesehen. Das p+-Kontaktgebiet 13 ist in einer sich in der Längsrichtung der Gräben 5 erstreckenden Streifenform in der Oberflächenschicht auf der Seite der vorderseitigen Substratoberfläche vorgesehen. Somit ist das p+-Kontaktgebiet 13 in dem Teil des p-Basisgebiets 3 vorgesehen, welcher die Emitterstruktur (Zelle) bildet, und ist es auch in dem Teil des p-Basisgebiets 3 vorgesehen, in welchem die n+-Emittergebiete 4 nicht vorgesehen sind (dem in der Emitterstruktur eingeschlossenen Teil).
  • Das p+-Kontaktgebiet 13 kann auch mit dem Gate-Isolierfilm 6 auf der Seitenwand des Grabens 5 in dem Teil des p-Basisgebiets 3, in welchem die n+-Emittergebiete 4 nicht vorgesehen sind, in Kontakt stehen. In diesem Fall wird das p+-Kontaktgebiet 13 durch einen solchen Produktionsprozess oder unter solchen Konstruktionsbedingungen gebildet, welcher es ermöglicht bzw. welche es ermöglichen, einen Anstieg der Schwellenspannung Vth zu vermeiden und die Störstellendichte in den n+-Emittergebieten 4 aufrechtzuerhalten. Kontaktlöcher in einer sich in der Längsrichtung der Gräben 5 erstreckenden Streifenform sind im Zwischenschicht-Isolierfilm vorgesehen. Eine Emitterelektrode (in der Figur nicht gezeigt) ist durch die Kontaktlöcher des Zwischenschicht-Isolierfilms hindurch mit den n+-Emittergebieten 4, den p+-Kontaktgebieten 13 und den p-Basisgebieten 3 verbunden.
  • Ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 2 kann zum Beispiel durch Hinzufügen eines Schritts zum Bilden der p+-Kontaktgebiete 13 nach dem Bilden der p-Basisgebiete 3 zum Verfahren zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 1 und Bilden der Kontaktlöcher im Zwischenschicht-Isolierfilm in einer sich in der Längsrichtung der Gräben 5 erstreckenden Streifenform realisiert werden. Bei der Bildung der p+-Kontaktgebiete 13 können zum Beispiel die p+-Kontaktgebiete 13 unter Verwendung einer Maske mit den Bildungsgebieten der p+-Kontaktgebiete 13 entsprechenden offenen Teilen und Durchführung einer Ionenimplantation von p-Fremdatomen von der Seite der vorderseitigen Substratoberfläche her gebildet werden. Weitere Merkmale des Verfahrens zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 2 sind die gleichen wie diejenigen des Verfahrens zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 1.
  • Wie oben erläutert, kann gemäß Ausführungsform 2 die gleiche Wirkung wie diejenige der Ausführungsform 1 erzielt werden. Ferner ist es gemäß Ausführungsform 2 durch Vorsehen der p+-Kontaktgebiete möglich, die Wirkungsweise eines aus der p+-Kollektorschicht, der n+-Pufferschicht, der n–-Driftschicht, den p-Basisgebieten und den n+-Emittergebieten bestehenden parasitären pnpn-Thyristors zu steuern und das Auftreten eines Latch-up zu verhindern.
  • (Ausführungsform 3)
  • Im Folgenden wird die Struktur der Halbleitervorrichtung gemäß Ausführungsform 3 erläutert. 5 ist eine perspektivische Ansicht, welche die Struktur der Halbleitervorrichtung gemäß Ausführungsform 3 veranschaulicht. Die Halbleitervorrichtung gemäß Ausführungsform 3 unterscheidet sich darin von der Halbleitervorrichtung gemäß Ausführungsform 2, dass n+-Emittergebiete 14 in einer sich in der Längsrichtung der Gräben 5 erstreckenden Streifenform vorgesehen sind. Somit ist die Emitterstruktur (Zelle) durchgehend in der Längsrichtung der Gräben 5 gebildet. Eine Emitterelektrode (in der Figur nicht gezeigt) ist durch Kontaktlöcher in einem Zwischenschicht-Isolierfilm mit den n+-Emittergebieten 14 und p+-Kontaktgebieten 13 verbunden und über die Kontaktgebiete 13 mit den p-Basisgebieten 3 elektrisch verbunden.
  • Ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 3 kann durch das Verfahren zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 2, in welchem das Öffnungsmuster der zur Ionenimplantation zum Bilden der n+-Emittergebiete 14 verwendeten Maske in einer sich in der Längsrichtung der Gräben 5 erstreckenden Streifenform gebildet ist, realisiert werden. Weitere Merkmale des Verfahrens zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 3 sind die gleichen wie diejenigen des Verfahrens zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 2.
  • Wie oben erläutert, kann gemäß Ausführungsform 3 die gleiche Wirkung wie diejenige der Ausführungsformen 1 und 2 erzielt werden. Ferner ist es gemäß Ausführungsform 3 durch Vorsehen der n+-Emittergebiete in einer sich in der Längsrichtung der Gräben erstreckenden Streifenform möglich, das Besetzungsverhältnis der n+-Emittergebiete in den Mesa-Gebieten zu erhöhen und außerdem die Kanaldichte zu erhöhen. Infolgedessen kann die Durchlassspannung weiter verringert werden.
  • (Ausführungsform 4)
  • Im Folgenden wird die Struktur der Halbleitervorrichtung gemäß Ausführungsform 4 erläutert. 6 ist eine perspektivische Ansicht, welche die Struktur der Halbleitervorrichtung gemäß Ausführungsform 4 veranschaulicht. Die Halbleitervorrichtung gemäß Ausführungsform 4 unterscheidet sich darin von der Halbleitervorrichtung gemäß Ausführungsform 1, dass p+-Kontaktgebiete 23 in einem vorbestimmten Abstand in der Längsrichtung der Gräben vorgesehen sind und eine Emitterelektrode (in der Figur nicht gezeigt) und die p-Basisgebiete 3 über die p+-Kontaktgebiete 23 elektrisch miteinander verbunden sind. Auf der oberseitigen Oberfläche in der perspektivischen Ansicht in 6 sind die schraffierten Teile Kontakte 28 der n+-Emittergebiete 4, der p+-Kontaktgebiete 23 und der p-Basisgebiete 3 zur Emitterelektrode und sind die Teile, welche nicht schraffiert sind, mit dem Zwischenschicht-Isolierfilm bedeckt. Die von gestrichelten Linien umgebenen Teile sind die p+-Kontaktgebiete 23.
  • Spezieller sind, wie in 6 gezeigt, innerhalb jedes p-Basisgebiets 3 die p+-Kontaktgebiete 23 selektiv im vorbestimmten Abstand in der Längsrichtung der Gräben 5 in der Oberflächenschicht auf der Seite der vorderseitigen Substratoberfläche vorgesehen. Die p+-Kontaktgebiete 23 sind zwischen den in der Querrichtung der Gräben 5 benachbarten n+-Emittergebieten 4 im selben Mesa-Gebiet vorgesehen. Kontaktlöcher sind selektiv in einem vorbestimmten Abstand in der Längsrichtung der Gräben 5 im Zwischenschicht-Isolierfilm vorgesehen. Die Emitterelektrode ist durch die Kontaktlöcher des Zwischenschicht-Isolierfilms mit den n+-Emittergebieten 4 und den p+-Kontaktgebieten 23 verbunden und über die p+-Kontaktgebiete 23 mit den p-Basisgebieten 3 elektrisch verbunden.
  • Ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 4 kann zum Beispiel durch Hinzufügen eines Schritts zum Bilden der p+-Kontaktgebiete 23 nach dem Bilden der p-Basisgebiete 3 zu dem Verfahren zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 1 realisiert werden. Bei der Bildung der p+-Kontaktgebiete 23 können zum Beispiel die p+-Kontaktgebiete 23 unter Verwendung einer Maske mit den Bildungsgebieten der p+-Kontaktgebiete 23 entsprechenden offenen Teilen und Durchführung einer Ionenimplantation von p-Fremdatomen von der Seite der vorderseitigen Substratoberfläche her gebildet werden. Weitere Merkmale des Verfahrens zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 4 sind die gleichen wie diejenigen des Verfahrens zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 1.
  • Wie oben erläutert, kann gemäß Ausführungsform 4 die gleiche Wirkung wie diejenige der Ausführungsform 1 erzielt werden.
  • (Beispiel 1)
  • Im Folgenden wird die Ausgangskennlinie der Halbleitervorrichtung gemäß der vorliegenden Erfindung erläutert. 7 ist ein Schaubild, welches die Ausgangskennlinie (Kollektor-Emitter-Spannung VCE – Kollektorstrom IC – Kennlinie) der Halbleitervorrichtung gemäß Ausführungsform 1 veranschaulicht. Die Ausgangskennlinie der Halbleitervorrichtung gemäß der oben beschriebenen Ausführungsform 1 (im Folgenden als „Beispiel 1” bezeichnet) ist in 7 gezeigt. Zum Vergleich zeigt 7 auch die Ausgangskennlinie der herkömmlichen Halbleitervorrichtung (siehe 24; im Folgenden als herkömmliches Beispiel 1 bezeichnet), in welcher die p-Basisgebiete 103 selektiv in einem vorbestimmten Abstand in der Längsrichtung der Gräben 105 vorgesehen sind, wodurch ein innerhalb eines Mesa-Gebiets vorhandenes begrenztes Gebiet als eine Emitterstruktur bereitgestellt wird und der IE-Effekt verstärkt wird. Die Merkmale des herkömmlichen Beispiels 1 sind, abgesehen von den p-Basisgebieten 103, die gleichen wie in Beispiel 1. Die in 7 gezeigten Ergebnisse bestätigen, dass in Beispiel 1 die Kollektor-Emitter Sättigungsspannung niedriger ist und der Schaltvorgang schneller ist als im herkömmlichen Beispiel 1.
  • (Beispiel 2)
  • Die Beziehung zwischen der Durchlassspannung Von und der Dicke D des Halbleitersubstrats wird im Folgenden beschrieben. 8 ist ein Schaubild, welches die Beziehung zwischen der Durchlassspannung und der Dicke des Halbleitersubstrats in der Halbleitervorrichtung gemäß Beispiel 2 veranschaulicht. Somit zeigt 8 die Ergebnisse, welche man erhielt, als die Durchlassspannung der Halbleitervorrichtung gemäß Ausführungsform 1 (im Folgenden als „Beispiel 2” bezeichnet) bezüglich der Dicke D des Halbleitersubstrats (Siliciumsubstrats) von 30 μm bis 80 μm geprüft wurde. Zum Vergleich zeigt 8 auch die Durchlassspannung, welche man bei der Dicke des Halbleitersubstrats erhält, welche die gleiche wie in Beispiel 2 für die herkömmliche Halbleitervorrichtung ist (siehe 24; im Folgenden als „herkömmliches Beispiel 2” bezeichnet), in welcher die p-Basisgebiete 103 selektiv in einem vorbestimmten Abstand in der Längsrichtung der Gräben 105 vorgesehen sind, wodurch ein innerhalb eines Mesa-Gebiets vorhandenes begrenztes Gebiet als eine Emitterstruktur bereitgestellt wird und der IE-Effekt verstärkt wird. Die Merkmale des herkömmlichen Beispiels 2 sind, abgesehen von den p-Basisgebieten 103, die gleichen wie in Beispiel 2.
  • Die in 8 gezeigten Ergebnisse bestätigten, dass in Beispiel 2 die Durchlassspannung Von bezüglich derjenigen im herkömmlichen Beispiel 2 gesenkt werden konnte, als die Dicke D des Halbleitersubstrats gleich 60 μm oder kleiner war (das heißt, eine Nennspannung von 600 V oder weniger). Dies liegt daran, dass bei der Struktur, bei welcher der IE-Effekt auf die herkömmliche Weise verstärkt wird, die Dicke der n–-Driftschicht 102 zu klein ist, wenn die Dicke D des Halbleitersubstrats gleich 60 μm oder kleiner ist, und es deshalb unwahrscheinlich ist, dass sich die Ladungsträger auf der Emitterseite ansammeln, und der IE-Effekt schwierig zu erzielen ist. Deshalb wurde bestätigt, dass, wenn ein IGBT mit einer Nennspannung von zum Beispiel 300 V bis 600 V mit der Dicke D des Halbleitersubstrats von 60 μm oder weniger konfiguriert ist, eher bevorzugt wird, die Kanaldichte auf der Emitterseite zu erhöhen und die Menge in die n–-Driftschicht 2 injizierter Elektronen zu erhöhen wie in der vorliegenden Erfindung, als die Struktur zu verwenden, bei welcher der IE-Effekt auf die herkömmliche Weise verstärkt wird.
  • (Ausführungsform 5)
  • Im Folgenden wird die Struktur der Halbleitervorrichtung gemäß Ausführungsform 5 erläutert. 9 ist eine Schnittansicht, welche die Struktur der Halbleitervorrichtung gemäß Ausführungsform 5 veranschaulicht. 10 ist ein Schaubild, welches die Störstellendichteverteilung in der Tiefenrichtung der in 9 gezeigten Halbleitervorrichtung veranschaulicht. Die Halbleitervorrichtung gemäß Ausführungsform 5 unterscheidet sich darin von der Halbleitervorrichtung gemäß Ausführungsform 1, dass sie eine Pufferschicht enthält, welche eine aus einer Pufferschicht (im Folgenden als „protonendotierte Pufferschicht” (erste Halbleiterschicht vom ersten Leitfähigkeitstyp) bezeichnet) 31, welche mit Protonen dotiert wurde, und einer Pufferschicht (im Folgenden als „phosphordotierte Pufferschicht” (zweite Halbleiterschicht vom ersten Leitfähigkeitstyp) bezeichnet) 32, welche mit Phosphor dotiert wurde, bestehende zweischichtige Struktur aufweist. Somit ist die Gesamtsumme der Dicke 11 des p-Basisgebiets 3, der Dicke t2 der n–-Driftschicht 2, der Dicke t31 der protonendotierten Pufferschicht 31, der Dicke t32 der phosphordotierten Pufferschicht 32 und der Dicke t4 der p+-Kollektorschicht 1 die Dicke (Siliciumdicke) D des Halbleitersubstrats. In Ausführungsform 5 ist die Gesamtsumme der Dicke t31 der protonendotierten Pufferschicht 31 und der Dicke t32 der phosphordotierten Pufferschicht 32 im Wesentlichen gleich der Dicke t2 der n–-Driftschicht 2 oder größer als die Dicke t2 der n–-Driftschicht 2.
  • In den 9 und 10 ist der Leitfähigkeitstyp der protonendotierten Pufferschicht 31 als n+ (H+) dargestellt und ist der Leitfähigkeitstyp der phosphordotierten Pufferschicht 32 als n+ (P) dargestellt (genauso in den 14 bis 22). Spezieller ist, wie in den 9 und 10 gezeigt, die protonendotierte Pufferschicht 31 an einer Position vorgesehen, welche von der rückseitigen Substratoberfläche her tiefer als die phosphordotierte Pufferschicht 32 ist und mit der phosphordotierten Pufferschicht 32 und der n–-Driftschicht 2 in Kontakt steht. Somit ist die protonendotierte Pufferschicht 31 zwischen der phosphordotierten Pufferschicht 32 und der n–-Driftschicht 2 angeordnet. Spezieller ist die protonendotierte Pufferschicht 31 bevorzugt so angeordnet, dass sie ein Gebiet in einer Tiefe von mindestens etwa 2,0 μm (einschließlich) bis 8,0 μm (einschließlich) enthält. Dies liegt daran, dass dies eine optimale Tiefe zum Zurücklassen von Ladungsträgern auf der Kollektorseite zur Zeit des Ausschaltens und Unterdrücken von Schwingungen bei gleichzeitigem Aufrechterhalten der Durchbruchspannung ist. Ferner besteht die protonendotierte Pufferschicht 31 aus Pufferschichten einer Vielzahl von Stufen, welche in verschiedenen Tiefen von der rückseitigen Substratoberfläche her gebildet sind. Die die protonendotierte Pufferschicht 31 bildenden Pufferschichten sind zum Beispiel so angeordnet, dass die in der Tiefenrichtung benachbarten Schichten miteinander in Kontakt stehen. 10 veranschaulicht den Fall, in welchem die protonendotierte Pufferschicht 31 aus Pufferschichten (im Folgenden als „erste bis dritte protonendotierte Pufferschicht bezeichnet) 31a bis 31c dreier Stufen besteht.
  • Die Störstellendichte in jeder der ersten bis dritten protonendotierten Pufferschicht 31a bis 31c nimmt von der Position der Störstellendichte-Spitze zur Seite des n+-Emittergebiets 4 und zur Seite der p+-Kollektorschicht 1 hin ab. Die Spitzendichte (Störstellendichte in der Störstellendichte-Spitze) der ersten bis dritten protonendotierten Pufferschicht 31a bis 31c nimmt mit zunehmender Tiefe ab der rückseitigen Substratoberfläche ab. Spezieller ist die Spitzendichte der an der von der rückseitigen Substratoberfläche her tiefsten Position angeordneten ersten protonendotierten Pufferschicht 31a niedriger als die Spitzendichten der zweiten und dritten protonendotierten Pufferschicht 31b und 31c. Die Spitzendichte der zweiten protonendotierten Pufferschicht 31b, welche die von der rückseitigen Substratoberfläche her zweittiefste ist, ist niedriger als die Spitzendichte der an der von der rückseitigen Substratoberfläche her am wenigsten tiefen Position angeordneten dritten protonendotierten Pufferschicht 31c. Die Dicke t31 der protonendotierten Pufferschicht 31 (das heißt, die Gesamtsumme der Dicken der ersten bis dritten protonendotierten Pufferschicht 31a bis 31c) ist größer als die Dicke t32 der phosphordotierten Pufferschicht 32.
  • Die phosphordotierte Pufferschicht 32 ist zwischen der p+-Kollektorschicht 1 und der protonendotierten Pufferschicht 31 angeordnet und steht mit der p+-Kollektorschicht 1 und der protonendotierten Pufferschicht 31 in Kontakt. Somit ist die phosphordotierte Pufferschicht 32 an einer Position vorgesehen, welche von der rückseitigen Substratoberfläche her tiefer als die p+-Kollektorschicht 1 und von der rückseitigen Substratoberfläche her weniger tief als die protonendotierte Pufferschicht 31 ist. Spezieller ist die phosphordotierte Pufferschicht 32 bevorzugt innerhalb eines Tiefenbereichs von etwa 0,5 μm (einschließlich) bis 3,0 μm (einschließlich) ab der rückseitigen Substratoberfläche angeordnet. Die Störstellendichte der phosphordotierten Pufferschicht 32 nimmt von der Position der Störstellendichte-Spitze zur Seite des n+-Emittergebiets 4 und zur Seite der p+-Kollektorschicht 1 hin ab. Ferner ist die Spitzendichte der phosphordotierten Pufferschicht 32 niedriger als die Störstellendichte der p+-Kollektorschicht 1 und höher als die Störstellendichte der dritten protonendotierten Pufferschicht 31c, welche mit der phosphordotierten Pufferschicht 32 in Kontakt steht. Ferner können p+-Kontaktgebiete 13 (23) auf die gleiche Weise wie in den Ausführungsformen 2 bis 4 innerhalb der p-Basisgebiete 3 vorgesehen sein.
  • Im Folgenden wird ein Beispiel von Abmessungen und Störstellendichten in verschiedenen Teilen der Halbleitervorrichtung gemäß Ausführungsform 5 beschrieben. Zum Beispiel wenn die Nennspannung 600 V ist, beträgt die Durchbruchspannung etwa 700 V und nehmen die Abmessungen und Störstellendichten in verschiedenen Teilen die folgenden Werte an. Die Dicke D des Halbleitersubstrats und die Dicke t1 des p-Basisgebiets 3 sind die gleichen wie in Ausführungsform 1. Die Dicke t2 der n–-Driftschicht 2 beträgt 28,2 μm, und der spezifische Widerstand derselben ist der gleiche wie in Ausführungsform 1. Die Spitzendichte der ersten protonendotierten Pufferschicht 31a beträgt 7,0 × 1014/cm3, und die Dicke t311 derselben beträgt 9,0 μm. Die Spitzendichte der zweiten protonendotierten Pufferschicht 31b beträgt 2,0 × 1015/cm3, und die Dicke t312 derselben beträgt 9,0 μm. Die Spitzendichte der dritten protonendotierten Pufferschicht 31c beträgt 8,5 × 1015/cm3, und die Dicke t313 derselben beträgt 9,5 μm. Die Spitzendichte der phosphordotierten Pufferschicht 32 beträgt 4,0 × 1016/cm3, und die Dicke t32 derselben beträgt 1,0 μm. Die Störstellendichte der p+-Kollektorschicht 1 beträgt 4,0 × 1017/cm3, und die Dicke t4 derselben beträgt 0,5 μm. Somit beträgt die Gesamtsumme der Dicke t31 der protonendotierten Pufferschicht 31 und der Dicke t32 der phosphordotierten Pufferschicht 32 28,5 μm.
  • Im Folgenden wird ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 5 beschrieben. Die 11 bis 14 sind Schnittansichten, welche Zustände im Prozess zur Herstellung der Halbleitervorrichtung gemäß Ausführungsform 5 veranschaulichen. Zuerst wird, wie in 11 gezeigt, zum Beispiel ein als die n–-Driftschicht 2 fungierender n–-Halbleiterwafer als der Ausgangswafer bereitgestellt. Dann wird eine aus den p-Basisgebieten 3, den n+-Emittergebieten 4, den Gräben 5, den Gate-Isolierfilmen 6 und den Gate-Elektroden 7 bestehende Trench-Gate-MOS-Gate-Struktur auf die gleiche Weise wie in Ausführungsform 1 auf der Seite der vorderseitigen Oberfläche des Halbleiterwafers gebildet. Dann wird der Zwischenschicht-Isolierfilm 11 auf der Seite der vorderseitigen Oberfläche des Halbleiterwafers gebildet, dann werden in der Tiefenrichtung durch den Zwischenschicht-Isolierfilm 11 hindurchgehende Kontaktlöcher auf die gleiche Weise wie in Ausführungsform 1 gebildet und werden die n+-Emittergebiete 4 und p-Basisgebiete 3 freigelegt. In diesem Fall, in welchem die p+-Kontaktgebiete 13 (23) als eine MOS-Gate-Struktur gebildet werden, können die p+-Kontaktgebiete 13 (23) oder Kontaktlöcher auf die gleiche Weise wie in den Ausführungsformen 2 bis 4 gebildet werden. Der Fall, in welchem die Kontaktgebiete 13 gebildet werden, wird im Folgenden beispielhalber erläutert.
  • Dann wird, wie in 12 gezeigt, eine Emitterelektrode 12, welche durch die Kontaktlöcher im Zwischenschicht-Isolierfilm 11 mit den n+-Emittergebieten 4 und den p+-Kontaktgebieten 13 in Kontakt steht, auf der vorderseitige Oberflächen des Halbleiterwafers gebildet. Dann wird der Halbleiterwafer, wie in 13 gezeigt, von der Seite der rückseitigen Oberfläche her bis zu einer der Dicke des als die Halbleitervorrichtung zu verwendenden Produkts entsprechenden Position poliert. Die Dicke des Produkts, wie hierin bezeichnet, ist die oben beschriebene Dicke D des Halbleitersubstrats. Dann, wie in 14 gezeigt, wird von der rückseitigen Oberfläche des Halbleiterwafers her eine mehrstufige Implantation von Protonen durchgeführt und wird danach eine Wärmebehandlung (Glühen) bei einer Temperatur von zum Beispiel 330°C (einschließlich) bis 450°C (einschließlich) durchgeführt, wodurch die protonendotierte Pufferschicht 31 nach dem Polieren des Halbleitersubstrats an einer vorbestimmten Position auf der Seite der rückseitigen Oberfläche gebildet wird. Die mehrstufige Implantation von Protonen zum Bilden der protonendotierten Pufferschicht 31 wird zum Beispiel unter den folgenden Bedingungen durchgeführt: Beschleunigungsspannung innerhalb eines Bereichs von 400 keV (einschließlich) bis 1,5 MeV (einschließlich) und Dosis innerhalb eines Bereichs von 1,0 × 1013/cm2 (einschließlich) bis 1,0 × 1015/cm2. Bevorzugt wird die Protonenimplantation in einer Vielzahl von Stufen durchgeführt, welche sich in der Beschleunigungsspannung und der Dosis voneinander unterscheiden.
  • Spezieller werden zum Beispiel, wenn eine Halbleitervorrichtung mit der oben erwähnten Nennspannung von 600 V gefertigt (hergestellt) wird, zum Bilden der drei Stufen von Pufferschichten (der ersten bis dritten protonendotierten Pufferschicht 31a bis 31c), welche als die protonendotierte Pufferschicht 31 fungieren, die folgenden Bedingungen bezüglich der mehrstufigen Protonenimplantation und der Wärmebehandlung verwendet. Die Protonenimplantationsbedingungen zum Bilden der ersten protonendotierten Pufferschicht 31a können zum Beispiel eine Beschleunigungsspannung von 1,4 MeV und eine Dosis von 2,0 × 1013/cm2 sein. Die Protonenimplantationsbedingungen zum Bilden der zweiten protonendotierten Pufferschicht 31b können zum Beispiel eine Beschleunigungsspannung von 1,0 MeV und eine Dosis von 5,0 × 1013/cm2 sein. Die Protonenimplantationsbedingungen zum Bilden der dritten protonendotierten Pufferschicht 31c können zum Beispiel eine Beschleunigungsspannung von 750 keV und eine Dosis von 2,0 × 1014/cm2 sein. Die protonendotierte Pufferschicht 31 der vorbestimmten Dicke t31 wird unter solchen Bedingungen in einer oben beispielhalber angegebenen Tiefe durch Bilden der ersten bis dritten protonendotierten Pufferschicht 31a bis 31c gebildet. Die Reihenfolge des Bildens der ersten bis dritten protonendotierten Pufferschicht 31a bis 31c kann verschiedenartig verändert werden. Die Wärmebehandlung wird etwa 2 h lang bei einer Temperatur von etwa 350°C durchgeführt.
  • Dann wird eine Ionenimplantation von Phosphor von der rückseitigen Oberfläche des Halbleiterwafers her durchgeführt und wird die phosphordotierte Pufferschicht 32 gebildet. Bevorzugt wird die Ionenimplantation von Phosphor zum Bilden der phosphordotierten Pufferschicht 32 zum Beispiel unter den Bedingungen einer Beschleunigungsspannung von 100 keV (einschließlich) bis 900 keV (einschließlich) und einer Dosis von 5,0 × 1011/cm2 (einschließlich) bis 1,0 × 1013/cm2 (einschließlich) durchgeführt. Spezieller kann, wenn eine Halbleitervorrichtung mit der oben erwähnten Nennspannung von 600 V gefertigt wird, die Ionenimplantation von Phosphor zum Bilden der phosphordotierten Pufferschicht 32 unter den Bedingungen einer Beschleunigungsspannung von 700 keV und einer Dosis von 1,0 × 1012/cm2 durchgeführt werden. Infolgedessen wird die phosphordotierte Pufferschicht 32 mit der vorbestimmten Dicke t32 an einer weniger tiefen Position als derjenigen der protonendotierten Pufferschicht 31 bezüglich der rückseitigen Substratoberfläche gebildet. Dann wird eine Ionenimplantation von p-Fremdatomen, zum Beispiel Bor, von der rückseitigen Oberfläche des Halbleiterwafers her durchgeführt, um die p+-Kollektorschicht 1 zu bilden. Die Ionenimplantation von beispielsweise Bor zum Bilden der p+-Kollektorschicht 1 kann unter den Bedingungen einer Beschleunigungsspannung von 45 keV und einer Dosis von 1,0 × 1013/cm2 durchgeführt werden. Die phosphordotierte Pufferschicht 32 und die p+-Kollektorschicht 1 werden dann durch Laserglühen oder Glühen bei einer Temperatur von etwa 330°C (einschließlich) bis 450°C (einschließlich) aktiviert. Die Fertigung der in 9 gezeigten Halbleitervorrichtung wird dann durch Bilden der Kollektorelektrode 9 auf der rückseitigen Oberfläche des Halbleiterwafers abgeschlossen.
  • Wie oben beschrieben, ist es gemäß Ausführungsform 5 durch Vorsehen der aus einer Vielzahl von Pufferschichten bestehenden durchgehenden protonendotierten Pufferschicht an einer von der rückseitigen Substratoberfläche her tiefen Position möglich, den Rückgang der Durchbruchspannung, welcher auftritt, weil die sich von der Emitterseite her ausdehnende Sperrschicht zur Zeit des Ausschaltens durch die p+-Kollektorschicht greift (Feldstoppfunktion), zu unterdrücken und die gleiche Wirkung wie in Ausführungsform 1 zu erzielen. Ferner ist es gemäß Ausführungsform 5 durch Vorsehen der protonendotierten Pufferschicht möglich, das Auftreten von Fehlern wie Partikeln und Kratzern auf der rückseitigen Waferoberfläche im Herstellungsprozess auf die gleiche Weise wie bei der herkömmlichen Konfiguration zu unterdrücken und außerdem die Anzahl von im Kollektor verbleibenden Ladungsträgern zu erhöhen und Schwingungen der Spannungs-Strom-Wellenform zur Zeit des Ausschaltens zu unterdrücken. Infolgedessen kann die Dicke der Driftschicht (Waferdicke) verringert werden (kann der Wafer dünner gemacht werden), und deshalb kann die Durchlassspannung verringert werden und können auch die Schaltverluste verringert werden.
  • Ferner ist es gemäß Ausführungsform 5 durch Vorsehen der phosphordotierten Pufferschicht an einer von der rückseitigen Substratoberfläche her weniger tiefen Position als derjenigen der protonendotierten Pufferschicht möglich, den Rückgang der Durchbruchspannung, zu dem es kommt, weil die sich von der Emitterseite her ausdehnende Sperrschicht zur Zeit des Ausschaltens durch die p+-Kollektorschicht greift, zu verhindern und die Injektion von Ladungsträgern von der Kollektorseite her in die Driftschicht zu unterdrücken. Infolgedessen kann die Dicke des Wafers verringert werden, und deshalb können die Durchlassspannung und die Schaltverluste weiter verringert werden. Bei einer niedrigen Durchbruchspannung, welche gleich der oder niedriger als die Nennspannung von 600 V ist, ist es, obwohl die Dicke der protonendotierten Pufferschicht größer als diejenige des Halbleitersubstrats ist, durch Vorsehen der phosphordotierten Pufferschicht möglich, einen besseren Kompromiss zwischen der Durchlassspannung und den Schaltverlusten zu erzielen. Somit ist es durch Bereitstellen der Pufferschicht von einer aus der protonendotierten Pufferschicht und der phosphordotierten Pufferschicht bestehenden zweischichtigen Struktur möglich, den Kompromiss zwischen der Durchlassspannung und den Schaltverlusten weiter zu verbessern.
  • Ferner ist es gemäß Ausführungsform 5 durch Verringern der Dicke des Wafers nach Bilden der Elementstruktur der vorderseitigen Oberfläche (MOS-Gate-Struktur oder dergleichen) auf der Seite der vorderseitigen Oberfläche des Wafers möglich, die Elementstruktur der vorderseitigen Oberfläche auf der vorderseitigen Oberfläche des Wafers in einem Zustand hoher mechanischer Festigkeit des Wafers zu bilden. Infolgedessen kann die Elementstruktur der vorderseitigen Oberfläche miniaturisiert werden und kann die Durchlassspannung weiter verringert werden.
  • (Ausführungsform 6)
  • Im Folgenden wird die Struktur der Halbleitervorrichtung gemäß Ausführungsform 6 erläutert. 15 ist eine Schnittansicht, welche die Struktur der Halbleitervorrichtung gemäß Ausführungsform 6 veranschaulicht. 16 ist ein Schaubild, welches die Störstellendichteverteilung in der Tiefenrichtung der in 15 gezeigten Halbleitervorrichtung veranschaulicht. Die Halbleitervorrichtung gemäß Ausführungsform 6 unterscheidet sich darin von der Halbleitervorrichtung gemäß Ausführungsform 5, dass die protonendotierte Pufferschicht 31 und die phosphordotierte Pufferschicht 32 voneinander getrennt angeordnet sind und die protonendotierte Pufferschicht 31 an einer von der rückseitigen Substratoberfläche her tieferen Position vorgesehen ist. Spezieller ist eine n–-Schicht 33 zwischen der protonendotierten Pufferschicht 31 und der phosphordotierten Pufferschicht 32 vorgesehen. Somit ist die Gesamtsumme der Dicke t1 des p-Basisgebiets 3, der Dicke t2 der n–-Driftschicht 2, der Dicke t31 der protonendotierten Pufferschicht 31, der Dicke t5 der n–-Schicht 33, der Dicke t32 der phosphordotierten Pufferschicht 32 und der Dicke t4 der p+-Kollektorschicht 1 die Dicke D des Halbleitersubstrats. Die Störstellendichte in der n Schicht 33 ist zum Beispiel die gleiche wie die Störstellendichte in der n–-Driftschicht 2.
  • Im Folgenden wird ein Beispiel von Abmessungen und Störstellendichten verschiedener Teile der Halbleitervorrichtung gemäß Ausführungsform 6 erläutert. Zum Beispiel wenn die Nennspannung 600V ist, wird die Durchbruchspannung auf etwa 700 V gebracht und nehmen die Abmessungen und Störstellendichten verschiedener Teile die folgenden Werte an. Die Dicke D des Halbleitersubstrats und der spezifische Widerstand der n–-Driftschicht 2 sind die gleichen wie in Ausführungsform 5. Die Dicke t1 des p-Basisgebiets 3 ist die gleiche wie in Ausführungsform 5. Die Dicke t2 der n–-Driftschicht 2 beträgt 24,7 μm. Die Spitzendichte der ersten protonendotierten Pufferschicht 31a beträgt 6,5 × 1014/cm3, und die Dicke t311 derselben beträgt 9,0 μm. Die Spitzendichte der zweiten protonendotierten Pufferschicht 31b beträgt 1,5 × 1015/cm3, und die Dicke t312 derselben beträgt 9,0 μm. Die Spitzendichte der dritten protonendotierten Pufferschicht 31c beträgt 8,0 × 1015/cm3, und die Dicke t313 derselben beträgt 12,0 μm. Somit beträgt die Dicke t31 der protonendotierten Pufferschicht 31 30,0 μm. Die Dicke t5 der n Schicht 33 beträgt 1,0 μm. Die Spitzendichte und die Dicke t32 der phosphordotierten Pufferschicht 32 sind die gleichen wie in Ausführungsform 5. Die Störstellendichte und die Dicke 14 der p+-Kollektorschicht 1 sind die gleichen wie in Ausführungsform 5.
  • Ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 6 kann zum Beispiel durch das Verfahren zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 5, in welchem eine mehrstufige Protonenimplantation zum Bilden der protonendotierten Pufferschicht 31 so durchgeführt wird, dass das n–-Gebiet mit der Substratdichte, welches als die n–-Schicht 33 fungiert, zwischen der protonendotierten Pufferschicht 31 und der phosphordotierten Pufferschicht 32 verbleibt, realisiert werden. Spezieller kann zum Beispiel, wenn eine Halbleitervorrichtung mit der oben erwähnten Nennspannung von 600 V gefertigt wird, die mehrstufige Implantation von Protonen zum Bilden der ersten bis dritten protonendotierten Pufferschicht 31a bis 31c auf die folgende Weise durchgeführt werden. Die Protonenimplantation zum Bilden der ersten protonendotierte Pufferschicht 31a kann zum Beispiel unter den Bedingungen einer Beschleunigungsspannung von 1,5 MeV und einer Dosis von 2,0 × 1013/cm2 durchgeführt werden. Die Protonenimplantation zum Bilden der zweiten protonendotierten Pufferschicht 31b kann zum Beispiel unter den Bedingungen einer Beschleunigungsspannung von 1,2 MeV und einer Dosis von 5,0 × 1013/cm2 durchgeführt werden. Die Protonenimplantation zum Bilden der dritten protonendotierten Pufferschicht 31c kann zum Beispiel unter den Bedingungen einer Beschleunigungsspannung von 800 keV und einer Dosis von 2,0 × 1014/cm2 durchgeführt werden.
  • Die Wirkung, welche mit Ausführungsform 6 wie oben beschrieben erzielt werden kann, ist die gleiche wie diejenige der Ausführungsform 5. Ferner ist es gemäß Ausführungsform 6 durch Vorsehen der n–-Schicht zwischen der protonendotierten Pufferschicht und der phosphordotierten Pufferschicht möglich, die protonendotierte Pufferschicht an einer von der vorderseitigen Substratoberfläche her tieferen Position anzuordnen. Infolgedessen wird die Wirkung des Unterdrückens der Schwingungen der Spannungs-Strom-Wellenform zur Zeit des Ausschaltens weiter erhöht. Ferner kann, da die Wirkung des Unterdrückens der Schwingungen der Spannungs-Strom-Wellenform zur Zeit des Ausschaltens weiter erhöht wird, die Dicke des Halbleitersubstrats weiter verringert werden und kann der Kompromiss zwischen der Durchlassspannung und den Schaltverlusten weiter verbessert werden.
  • (Ausführungsform 7)
  • Im Folgenden wird die Struktur der Halbleitervorrichtung gemäß Ausführungsform 7 erläutert. 17 ist eine Schnittansicht, welche die Struktur der Halbleitervorrichtung gemäß Ausführungsform 7 veranschaulicht. 18 ist ein Schaubild, welches die Störstellendichteverteilung in der Tiefenrichtung der in 17 gezeigten Halbleitervorrichtung veranschaulicht. Die Halbleitervorrichtung gemäß Ausführungsform 7 unterscheidet sich darin von der Halbleitervorrichtung gemäß Ausführungsform 5, dass die phosphordotierte Pufferschicht nicht vorgesehen ist. Somit ist die protonendotierte Pufferschicht 31 so angeordnet, dass sie mit der p+-Kollektorschicht 1 in Kontakt steht, und ist die Gesamtsumme der Dicke t1 des p-Basisgebiets 3, der Dicke t2 der n–-Driftschicht 2, der Dicke t31 der protonendotierten Pufferschicht 31 und der Dicke t4 der p+-Kollektorschicht 1 die Dicke D des Halbleitersubstrats. Ferner ist in Ausführungsform 7 die Dicke t31 der protonendotierten Pufferschicht 31 im Wesentlichen gleich der Dicke t2 der n–-Driftschicht 2 oder größer als die Dicke t2 der n–-Driftschicht 2. In diesem Fall kann man eine Konfiguration, bei welcher die sich von der Emitterseite her ausdehnende Sperrschicht zur Zeit des Ausschaltens nicht durch die p+-Kollektorschicht 1 greift, zum Beispiel durch Einstellen einer hohen Dosis der protonendotierten Pufferschicht 31 erhalten. Deshalb wird der durch den Durchgriff verursachte Rückgang der Durchbruchspannung beseitigt, kann der Herstellungsprozess vereinfacht werden, da die protonendotierte Pufferschicht 31 nicht als die Pufferschicht gebildet wird, und werden die Kosten gesenkt.
  • Im Folgenden wird ein Beispiel von Abmessungen und Störstellendichten verschiedener Teile der Halbleitervorrichtung gemäß Ausführungsform 7 erläutert. Zum Beispiel wenn die Nennspannung 600V ist, wird die Durchbruchspannung auf etwa 700 V gebracht und nehmen die Abmessungen und Störstellendichten verschiedener Teile die folgenden Werte an. Die Dicke D des Halbleitersubstrats und die Dicke t1 des p-Basisgebiets 3 sind die gleichen wie in Ausführungsform 5. Die Dicke t2 der n–-Driftschicht 2 beträgt 28,2 μm, und der spezifische Widerstand derselben ist der gleiche wie in Ausführungsform 5. Die Spitzendichte der ersten protonendotierten Pufferschicht 31a und die Dicke t311 derselben sind die gleichen wie in Ausführungsform 5. Die Spitzendichte der zweiten protonendotierten Pufferschicht 31b und die Dicke t312 derselben sind die gleichen wie in Ausführungsform 5. Die Spitzendichte der dritten protonendotierten Pufferschicht 31c ist die gleiche wie in Ausführungsform 5, und die Dicke t313 derselben beträgt 10,5 μm. Somit beträgt die Dicke t31 der protonendotierten Pufferschicht 31 28,5 μm. Die Störstellendichte der p+-Kollektorschicht 1 und die Dicke 14 derselben sind die gleichen wie in Ausführungsform 5.
  • Ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 7 kann zum Beispiel durch das Verfahren zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 5, in welchem der Schritt zum Ionenimplantieren von Phosphor zum Bilden der phosphordotierten Pufferschicht entfällt, realisiert werden. Wenn eine Halbleitervorrichtung mit der oben erwähnten Nennspannung von 600 V gefertigt wird, kann in diesem Fall die mehrstufige Implantation von Protonen zum Bilden der ersten bis dritten protonendotierten Pufferschicht 31a bis 31c zum Beispiel die gleiche wie in Ausführungsform 5 sein.
  • Die Wirkung, welche mit Ausführungsform 7 wie oben beschrieben erzielt werden kann, ist die gleiche wie diejenige der Ausführungsform 5.
  • (Ausführungsform 8)
  • Im Folgenden wird die Struktur der Halbleitervorrichtung gemäß Ausführungsform 8 erläutert. 19 ist eine Schnittansicht, welche die Struktur der Halbleitervorrichtung gemäß Ausführungsform 8 veranschaulicht. 20 ist ein Schaubild, welches die Störstellendichteverteilung in der Tiefenrichtung der in 19 gezeigten Halbleitervorrichtung veranschaulicht. Die Halbleitervorrichtung gemäß Ausführungsform 8 unterscheidet sich darin von der Halbleitervorrichtung gemäß Ausführungsform 7, dass die protonendotierte Pufferschicht 31 und die p+-Kollektorschicht 1 getrennt voneinander angeordnet sind und die protonendotierte Pufferschicht 31 an einer von der rückseitigen Substratoberfläche her tieferen Position vorgesehen ist. Spezieller ist die n–-Schicht 33 zwischen der protonendotierten Pufferschicht 31 und der p+-Kollektorschicht 1 vorgesehen. Somit ist die Gesamtsumme der Dicke 11 des p-Basisgebiets 3, der Dicke t2 der n–-Driftschicht 2, der Dicke t31 der protonendotierten Pufferschicht 31, der Dicke t5 der n–-Schicht 33 und der Dicke 14 der p+-Kollektorschicht 1 die Dicke D des Halbleitersubstrats. Die Störstellendichte in der n–-Schicht 33 ist zum Beispiel die gleiche wie die Störstellendichte in der n–-Driftschicht 2.
  • Im Folgenden wird ein Beispiel von Abmessungen und Störstellendichten verschiedener Teile der Halbleitervorrichtung gemäß Ausführungsform 8 erläutert. Zum Beispiel wenn die Nennspannung 600 V ist, wird die Durchbruchspannung auf etwa 700 V gebracht und nehmen die Abmessungen und Störstellendichten verschiedener Teile die folgenden Werte an. Die Dicke D des Halbleitersubstrats und der spezifische Widerstand der n–-Driftschicht 2 sind die gleichen wie in Ausführungsform 7. Die Dicke t1 des p-Basisgebiets 3 ist die gleiche wie in Ausführungsform 7. Die Dicke t2 der n–-Driftschicht 2 beträgt 24,7 μm. Die Spitzendichte der ersten protonendotierten Pufferschicht 31a beträgt 6,5 × 1014/cm3, und die Dicke t311 derselben beträgt 9,0 μm. Die Spitzendichte der zweiten protonendotierten Pufferschicht 31b beträgt 1,5 × 1015/cm3, und die Dicke t312 derselben beträgt 9,0 μm. Die Spitzendichte der dritten protonendotierten Pufferschicht 31c beträgt 8,0 × 1015/cm3, und die Dicke t313 derselben beträgt 12,0 μm. Somit beträgt die Dicke t31 der protonendotierten Pufferschicht 31 30,0 μm. Die Dicke t5 der n–-Schicht 33 beträgt 2,0 μm. Die Störstellendichte und die Dicke 14 der p+-Kollektorschicht 1 sind die gleichen wie in Ausführungsform 7.
  • Ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 8 kann zum Beispiel durch das Verfahren zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 7, in welchem eine mehrstufige Protonenimplantation zum Bilden der protonendotierten Pufferschicht 31 so durchgeführt wird, dass das n–-Gebiet mit einer Substratdichte, welches als die n–-Schicht 33 fungiert, zwischen der protonendotierten Pufferschicht 31 und der p+-Kollektorschicht 1 verbleibt, realisiert werden. Spezieller kann, zum Beispiel wenn eine Halbleitervorrichtung mit der oben erwähnten Nennspannung von 600 V gefertigt wird, die mehrstufige Implantation von Protonen zum Bilden der ersten bis dritten protonendotierten Pufferschicht 31a bis 31c auf die folgende Weise durchgeführt werden. Die Protonenimplantation zum Bilden der ersten protonendotierten Pufferschicht 31a kann zum Beispiel unter den Bedingungen einer Beschleunigungsspannung von 1,5 MeV und einer Dosis von 2,0 × 1013/cm2 durchgeführt werden. Die Protonenimplantation zum Bilden der zweiten protonendotierten Pufferschicht 31b kann zum Beispiel unter den Bedingungen einer Beschleunigungsspannung von 1,2 MeV und einer Dosis von 5,0 × 1013/cm2 durchgeführt werden. Die Protonenimplantation zum Bilden der dritten protonendotierten Pufferschicht 31c kann zum Beispiel unter den Bedingungen einer Beschleunigungsspannung von 800 keV und einer Dosis von 2,0 × 1014/cm2 durchgeführt werden.
  • Die Wirkung, welche mit Ausführungsform 8 wie oben beschrieben erzielt werden kann, ist die gleiche wie diejenige der Ausführungsform 7. Ferner ist es gemäß Ausführungsform 8 durch Vorsehen der n–-Schicht zwischen der protonendotierten Pufferschicht und der p-Kollektorschicht möglich, die protonendotierte Pufferschicht an einer von der vorderseitigen Substratoberfläche her tieferen Position anzuordnen. Infolgedessen wird die Wirkung des Unterdrückens der Schwingungen der Spannungs-Strom-Wellenform zur Zeit des Ausschaltens weiter erhöht. Ferner kann, da die Wirkung des Unterdrückens der Schwingungen der Spannungs-Strom-Wellenform zur Zeit des Ausschaltens weiter erhöht wird, die Dicke des Halbleitersubstrats weiter verringert werden und kann der Kompromiss zwischen der Durchlassspannung und den Schaltverlusten weiter verbessert werden.
  • (Ausführungsform 9)
  • Im Folgenden wird die Struktur der Halbleitervorrichtung gemäß Ausführungsform 9 erläutert. 21 ist eine Schnittansicht, welche die Struktur der Halbleitervorrichtung gemäß Ausführungsform 9 veranschaulicht. 22 ist ein Schaubild, welches die Störstellendichteverteilung in der Tiefenrichtung der in 21 gezeigten Halbleitervorrichtung veranschaulicht. Die Halbleitervorrichtung gemäß Ausführungsform 9 unterscheidet sich darin von der Halbleitervorrichtung gemäß Ausführungsform 1, dass die phosphordotierte Pufferschicht 32 zwischen der n+-Pufferschicht (zum Beispiel einer mit Selen dotierten Pufferschicht; im Folgenden als „selendotierte Pufferschicht” bezeichnet) 10 und der p+-Kollektorschicht 1 vorgesehen ist. Die phosphordotierte Pufferschicht 32 steht mit der selendotierten Pufferschicht 10 und der p+-Kollektorschicht 1 in Kontakt. Somit ist die Gesamtsumme der Dicke t1 des p-Basisgebiets 3, der Dicke t2 der n–-Driftschicht 2, der Dicke t3 der selendotierten Pufferschicht 10, der Dicke t32 der phosphordotierten Pufferschicht 32 und der Dicke t4 der p+-Kollektorschicht 1 die Dicke D des Halbleitersubstrats. In den 21 und 22 ist der Leitfähigkeitstyp der selendotierten Pufferschicht 10 n+ (Se).
  • Im Folgenden wird ein Beispiel von Abmessungen und Störstellendichten verschiedener Teile der Halbleitervorrichtung gemäß Ausführungsform 9 erläutert. Zum Beispiel wenn die Nennspannung 600 V ist, wird die Durchbruchspannung auf etwa 700 V gebracht und nehmen die Abmessungen und Störstellendichten verschiedener Teile die folgenden Werte an. Die Dicke D des Halbleitersubstrats und die Dicke t1 des p-Basisgebiets 3 sind die gleichen wie in Ausführungsform 1. Die Dicke t2 und der spezifische Widerstand der n–-Driftschicht 2 sind die gleichen wie in Ausführungsform 1. Die Spitzendichte (Störstellendichte auf der Kollektorseite) der selendotierten Pufferschicht 10 ist die gleiche wie in Ausführungsform 1, und die Dicke t3 derselben beträgt 28,5 μm. Die Spitzendichte der phosphordotierten Pufferschicht 32 beträgt 4,0 × 1016/cm3, und die Dicke t32 derselben beträgt 1,0 μm. Die Spitzendichte der p+-Kollektorschicht 1 beträgt 4,0 × 1017/cm3, und die Dicke t4 derselben beträgt 0,5 μm.
  • Ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 9 kann zum Beispiel durch das Verfahren zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 1, welches zusätzlich einen Phosphorionenimplantations-Schritt zum Bilden der phosphordotierten Pufferschicht enthält, realisiert werden. Der Phosphorionenimplantations-Schritt zum Bilden der phosphordotierten Pufferschicht ist zum Beispiel der gleiche wie in Ausführungsform 5.
  • Die Wirkung, welche mit Ausführungsform 9 wie oben beschrieben erzielt werden kann, ist die gleiche wie diejenige der Ausführungsform 1. Ferner ist es gemäß Ausführungsform 9 durch Vorsehen der selendotierten Pufferschicht möglich, das Auftreten von durch im Herstellungsprozess auf der rückseitigen Waferoberfläche vorkommende Partikel und Kratzer verursachten Fehlern auf die gleiche Weise wie bei der herkömmlichen Konfiguration zu unterdrücken und außerdem die Schwingungen der Spannungs-Strom-Wellenform zur Zeit des Ausschaltens zu unterdrücken. Infolgedessen kann die Dicke der Driftschicht verringert werden und können deshalb Durchlassspannung und Schaltverluste verringert werden. Ferner kann gemäß Ausführungsform 9, obwohl die Dicke der selendotierten Pufferschicht größer als diejenige des Halbleitersubstrats ist, der spezifische Widerstand der n–-Driftschicht erhöht werden und das Verhältnis der Störstellendichte in der selendotierten Pufferschicht zur Störstellendichte in der n–-Driftschicht verringert werden und der Rückgang der Spannungsfestigkeit verhindert werden.
  • (Beispiel 3)
  • Im Folgenden wird der Kompromiss zwischen der Durchlassspannung und den Schaltverlusten (Ausschaltverlusten) der Halbleitervorrichtung gemäß der vorliegenden Erfindung erläutert. 23 ist ein Schaubild, welches den Kompromiss zwischen der Durchlassspannung und den Schaltverlusten der Halbleitervorrichtung gemäß Beispiel 3 veranschaulicht. Der Kompromiss zwischen der Durchlassspannung und den Schaltverlusten der Halbleitervorrichtung gemäß der oben beschriebenen Ausführungsform 5 (im Folgenden als „Beispiel 3” bezeichnet) ist in 23 mit einem
    Figure DE112014003712T5_0002
    -Zeichen dargestellt. Zum Vergleich zeigt 23 auch, mit einem
    Figure DE112014003712T5_0003
    -Zeichen, den Kompromiss zwischen der Durchlassspannung und den Schaltverlusten der herkömmlichen Halbleitervorrichtung, in welcher die selendotierte Pufferschicht 120 so vorgesehen ist, dass sie mit der p+-Kollektorschicht 101 in Kontakt steht (siehe 27; im Folgenden als „herkömmliches Beispiel 3” bezeichnet).
  • Wie in 23 gezeigt, wurde bestätigt, dass in Beispiel 3 sowohl die Durchlassspannung als auch die Schaltverluste gegenüber derjenigen im herkömmlichen Beispiel 3 verringert werden. Somit können in der vorliegenden Erfindung Schwingungen der Spannungs-Strom-Wellenform zur Zeit des Ausschaltens gegenüber denjenigen bei der herkömmlichen Konfiguration stark verringert werden, wodurch es möglich wird, die Siliciumdicke zu verringern. Deshalb ist klar, dass der Kompromiss zwischen der Durchlassspannung und den Schaltverlusten gegenüber demjenigen bei der herkömmlichen Konfiguration weiter verbessert werden kann. Außerdem wurde bestätigt, dass die gleiche Wirkung wie diejenige in Beispiel 3 auch mit den Halbleitervorrichtungen gemäß den Ausführungsformen 6 bis 9 erzielt werden kann (diese Wirkung ist in der Figur nicht gezeigt).
  • (Ausführungsform 10)
  • Im Folgenden wird die Struktur der Halbleitervorrichtung gemäß Ausführungsform 10 erläutert. 33 ist eine perspektivische Ansicht, welche die Struktur der Halbleitervorrichtung gemäß Ausführungsform 10 veranschaulicht. Zwischen der Halbleitervorrichtung gemäß Ausführungsform 10 und der Halbleitervorrichtung gemäß Ausführungsform 2 gibt es die beiden folgenden Unterschiede. Der erste Unterschied ist, dass ein n+-Emittergebiet 44 durchgehend in der Querrichtung der Gräben 5 über die gesamte Entfernung zwischen den benachbarten Gräben 5 hinweg vorgesehen ist. Der zweite Unterschied ist, dass ein p+-Kontaktgebiet 43 so vorgesehen ist, dass es sich direkt unter (Kollektorseite) jedem n+-Emittergebiet 44 im Wesentlichen linear in der Längsrichtung der Gräben 5 erstreckt. Auf der oberseitigen Oberfläche der perspektivischen Ansicht in 33 ist jeder schraffierte Teil ein Kontakt 18 des n+-Emittergebiets 44, des p+-Kontaktgebiets 43 und des p-Basisgebiets 3 zu einer Emitterelektrode (in der Figur nicht gezeigt) und sind die unschraffierten Gebiete die mit einem Zwischenschicht-Isolierfilm bedeckten Gebiete. Der von einer gestrichelten Linie umgebene Teil ist das p+-Kontaktgebiet 43.
  • Spezieller ist, wie in 33 gezeigt, das n+-Emittergebiet 44 in einem Teil, in welchem das n+-Emittergebiet 44 so vorgesehen ist, dass es eine Emitterstruktur (Zelle) im Mesa-Gebiet zwischen den Gräben 5 bildet, durchgehend in der Querrichtung der Gräben 5 über die gesamte Entfernung zwischen den Gräben 5 in der Oberflächenschicht auf der Seite der vorderseitigen Substratoberfläche des p-Basisgebiets 3 hinweg vorgesehen. Somit ist in der vorderseitigen Substratoberfläche nur das n+-Emittergebiet 44 freigelegt. An einer tieferen Position als dem n+-Emittergebiet 44 in der Oberflächenschicht auf der Seite der vorderseitigen Substratoberfläche des p-Basisgebiets 3 ist das p+-Kontaktgebiet 43 so vorgesehen, dass es mit der Oberfläche auf der Unterseite (Kollektorseite) des n+-Emittergebiets 44 in Kontakt steht. Das p+-Kontaktgebiet 43 ist vom Gate-Isolierfilm 6, welcher auf der Seitenwand der Gräben 5 zum Beispiel nahe dem mittleren Teil des Mesa-Gebiets vorgesehen ist, getrennt vorgesehen. Die Dicke des n+-Emittergebiets 44 in einem Teil (nahe dem mittleren Teil), welcher mit dem p+-Kontaktgebiet 43 in Kontakt steht, kann zum Beispiel kleiner als die Dicke des n+-Emittergebiets 44 auf der Grabenseite sein.
  • Unterdessen ist in dem Teil, in welchem das n+-Emittergebiet 44 nicht zwischen den Gräben 5 im Mesa-Gebiet zwischen den Gräben 5 vorgesehen ist, nur das p+-Kontaktgebiet 43 in der Oberflächenschicht auf der Seite der vorderseitigen Substratobertläche des p-Basisgebiets 3 vorgesehen. Somit sind in dem Teil, in welchem das n+-Emittergebiet 44 nicht zwischen den Gräben 5 vorgesehen ist, das p-Basisgebiet 3 und das p+-Kontaktgebiet 43 (oder nur das p+-Kontaktgebiet 43) an der vorderseitigen Substratoberfläche freigelegt. Ferner ist in dem Teil, in welchem das n+-Emittergebiet 44 nicht zwischen den Gräben 5 vorgesehen ist, das p+-Kontaktgebiet 43 so vorgesehen, dass es mit dem direkt unter dem n+-Emittergebiet 44 angeordneten p+-Kontaktgebiet 43 verbunden ist. Somit sind die n+-Emittergebiete 44 und die p+-Kontaktgebiete 43 in dem sich linear in der Längsrichtung der Gräben 5 erstreckenden Kontakt 18 abwechselnd und wiederholt in der Längsrichtung der Gräben 5 mit der Emitterelektrode (in der Figur nicht gezeigt) verbunden.
  • Bevorzugt ist der Grabenabstand (Anordnungsabstand in der Querrichtung der Gräben 5) zum Beispiel gleich 2,2 μm oder größer. Dies liegt daran, dass Schwankungen der Schwellenspannung Vth verhindert werden können. Die Tiefe d2 des tiefsten Teils des n+-Emittergebiets 44 (das heißt, des Teils des n+-Emittergebiets 44 auf der Seite des Grabens 5, welcher nicht mit dem p+-Kontaktgebiet 43 in Kontakt steht) ab der vorderseitigen Substratoberfläche ist gleich der Tiefe d1 des p+-Kontaktgebiets 43 ab der vorderseitigen Substratoberfläche oder kleiner als die Tiefe d1 des p+-Kontaktgebiets 43 ab der vorderseitigen Substratobertläche. Spezieller ist die Tiefe d1 des p+-Kontaktgebiets 43 ab der vorderseitigen Substratobertläche bevorzugt zum Beispiel gleich etwa 0,5 μm oder größer. Bevorzugt ist die Differenz zwischen der Tiefe d2 des tiefsten Teils des n+-Emittergebiets 44 ab der vorderseitigen Substratobertläche und der Tiefe d1 des p+-Kontaktgebiets 43 ab der vorderseitigen Substratobertläche etwa 0,0 μm (einschließlich) bis 0,3 μm (einschließlich). Dies liegt daran, dass verhindert werden kann, dass der Latch-up zu einem Durchbruch führt, und Schwankungen der Schwellenspannung Vth verhindert werden können.
  • Ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 10 kann zum Beispiel durch das Verfahren zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 2, in welchem die p+-Kontaktgebiete 43 gebildet werden und dann n+-Emittergebiete 44 so gebildet werden, dass sie in einem vorbestimmten Abstand in der Längsrichtung der Gräben 5 in der Oberflächenschicht der p+-Kontaktgebiete 43 angeordnet sind, realisiert werden. Spezieller werden die p+-Kontaktgebiete 43 in einer sich in der Längsrichtung der Gräben 5 erstreckenden Streifenform auf die gleiche Weise wie in Ausführungsform 2 gebildet. Alternativ können die p+-Kontaktgebiete 43 unter Verwendung des Zwischenschicht-Isolierfilms als Maske und einer Ionenimplantation von p-Fremdatomen durch die im Zwischenschicht-Isolierfilm geöffneten Kontaktlöcher gebildet werden, um den Kontakt 18 zur Emitterelektrode zu bilden. Dann werden die n+-Emittergebiete 44 mittels einer Maske gebildet, welche so geöffnet ist, dass die p+-Kontaktgebiete 43 in einem vorbestimmten Abstand in der Längsrichtung der Gräben 5 freigelegt werden. Weitere Merkmale des Verfahrens zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 10 sind die gleichen wie diejenigen des Verfahrens zum Herstellen der Halbleitervorrichtung gemäß Ausführungsform 2.
  • Die Wirkung, welche mit Ausführungsform 10 wie oben beschrieben erzielt werden kann, ist die gleiche wie diejenige der 1 und 2. Gemäß Ausführungsform 10 ist es durch Vorsehen des Kontaktgebiets so, so, dass es direkt unter dem n+-Emittergebiet hindurchgeht, möglich, das Verhältnis des Volumens des p+-Kontaktgebiets zu dem Volumen des Teils, in welchem das n+-Emittergebiet so vorgesehen ist, dass es eine Emitterstruktur bildet, zu verringern. Deshalb kann, obwohl der Grabenabstand verringert wurde, um die Beziehung zwischen der Durchlassspannung und den Ausschaltverlusten zu verbessern, die Bildung des p+-Kontaktgebiets durch Eindringen in den Teil (Teil, in welchem der Kanal gebildet ist) des p-Basisgebiets entlang des Grabens (im Folgenden als „Eindringen des p+-Kontaktgebiets in den Kanal” bezeichnet) unterdrückt werden. Ferner kann das Ansteigen der Schwellenspannung unterdrückt werden, da die Zunahme der Störstellendichte in dem Teil, in welchem der Kanal gebildet werden soll, verhindert werden kann. Deshalb kann das Auftreten eines Latch-up auf die gleiche Weise wie in Ausführungsform 2 verhindert werden und kann das Ansteigen der Schwellenspannung unterdrückt werden.
  • (Beispiel 4)
  • Im Folgenden wird die Beziehung zwischen der Differenz zwischen der Tiefe des p+-Kontaktgebiets 43 ab der vorderseitigen Substratoberfläche (im Folgenden als „p+-Gebiets-Tiefe” bezeichnet) und der Tiefe des tiefsten Teils des n+-Emittergebiets 44 ab der vorderseitigen Substratoberfläche (im Folgenden als „n+-Gebiets-Tiefe” bezeichnet) (= (p+-Gebiets-Tiefe) – (n+-Gebiets-Tiefe)) und einem Latch-up-Strom erläutert. Der Latch-up-Strom, wie hierin bezeichnet, ist ein Stromwert, bei welchem der Latch-up auftritt. 35 ist ein Schaubild, welches die Beziehung zwischen der Differenz zwischen der p+-Gebiets-Tiefe und der n+-Gebiets-Tiefe und dem Latch-up-Strom der Halbleitervorrichtung gemäß Beispiel 4 veranschaulicht. 34 ist eine perspektivische Ansicht, welche die Struktur einer Halbleitervorrichtung eines Vergleichsbeispiels veranschaulicht. Bezüglich der Halbleitervorrichtung gemäß der oben beschriebenen Ausführungsform 10 wurde der Latch-up-Strom bezüglich des Falls, in welchem die Differenz zwischen der p+-Gebiets-Tiefe und der n+-Gebiets-Tiefe innerhalb eines Bereichs von –0,5 μm bis 0,5 μm verschiedenartig geändert wurde, verifiziert (im Folgenden als Beispiel 4 bezeichnet). Die Ergebnisse sind in 35 dargestellt.
  • Zum Vergleich zeigt 35 auch den Latch-up-Strom bezüglich des Falls, in welchem die Differenz zwischen der p+-Gebiets-Tiefe und der n+-Gebiets-Tiefe unter den gleichen Bedingungen wie in Beispiel 4 verschiedenartig geändert wurde, gegenüber dem herkömmlichen Beispiel 4 und dem Vergleichsbeispiel (34). Das herkömmliche Beispiel 4 hat die Konfiguration des herkömmlichen Beispiels 1 (siehe 24), bei welcher das p+-Kontaktgebiet so vorgesehen ist, dass es sich linear in der Längsrichtung der Gräben 105 zwischen den n+-Emittergebieten 104, welche in der Querrichtung der Gräben 105 im selben Mesa-Gebiet benachbart sind, erstreckt. Bei der Struktur des Vergleichsbeispiels steigt die Schwellenspannung Vth auch dann nicht an, wenn der Grabenabstand verringert wird. Spezieller unterscheidet sich das Vergleichsbeispiel darin von Beispiel 4, dass ein p+-Kontaktgebiet 53 direkt unter einem n+-Emittergebiet 54 nicht vorgesehen ist. Im Vergleichsbeispiel ist das sich linear in der Längsrichtung der Gräben 5 erstreckende Kontaktgebiet 53 durch die in einem vorbestimmten Abstand in der Längsrichtung der Gräben 5 angeordneten n+-Emittergebiete 54 in eine Vielzahl von Gebieten geteilt. Somit sind die p+-Kontaktgebiete 53 zwischen den in der Längsrichtung der Gräben 5 benachbarten n+-Emittergebieten 54 vorgesehen. Das Bezugszeichen 48 steht für Kontaktlöcher.
  • Die in 35 gezeigten Ergebnisse bestätigten, dass im herkömmlichen Beispiel 4, wenn die Differenz zwischen der p+-Gebiets-Tiefe und der n+-Gebiets-Tiefe gleich 0,4 μm oder kleiner gemacht wurde, der Latch-up-Strom mit der Verschiebung der Differenz zwischen der p+-Gebiets-Tiefe und der n+-Gebiets-Tiefe in Minusrichtung vom zehnfachen Wert des Nennstroms aus zurückging. Der Erfinder bestätigte, dass dies daran liegt, dass die Breite des n+-Emittergebiets 104 in der Längsrichtung (Tiefenrichtung) der Gräben 105 viermal so groß wie die Breite des n+-Emittergebiets in Beispiel 4 oder größer ist. Im Vergleichsbeispiel wurde bestätigt, dass, wenn die Differenz zwischen der p+-Gebiets-Tiefe und der n+-Gebiets-Tiefe gleich 0,2 μm oder kleiner gemacht wurde, der Latch-up-Strom mit der Verschiebung der Differenz zwischen der p+-Gebiets-Tiefe und der n+-Gebiets-Tiefe in Minusrichtung vom zehnfachen Wert des Nennstroms aus zurückging. Dies liegt daran, dass, da das p+-Kontaktgebiet 53 nicht direkt unter dem n+-Emittergebiet 54 vorgesehen ist, die Durchgangsstrecke der Löcher innerhalb des p-Basisgebiets 3 hohen Widerstands, welches die von der Kollektorseite injizierten Löcher durchlaufen, wenn sie in das p+-Kontaktgebiet 53 fließen, länger als diejenige in Beispiel 4 ist und die Durchlasswiderstandskomponente groß ist.
  • Unterdessen wurde in Beispiel 4 bestätigt, dass der Latch-up-Strom zehnmal so groß wie der Nennstrom (= 10 A) oder größer (das heißt, 100 A oder größer) gemacht werden kann, indem die Differenz zwischen der p+-Gebiets-Tiefe und der n+-Gebiets-Tiefe gleich etwa 0,0 μm (einschließlich) bis 0,5 μm (einschließlich) gemacht wird. Ferner wurde in Beispiel 4 bestätigt, dass, wenn die Differenz zwischen der p+-Gebiets-Tiefe und der n+-Gebiets-Tiefe kleiner als etwa 0,4 μm ist, der Latch-up-Strom bei der gleichen Differenz zwischen der p+-Gebiets-Tiefe und der n+-Gebiets-Tiefe über denjenigen im herkömmlichen Beispiel 4 und im Vergleichsbeispiel hinaus erhöht werden kann. Somit wurde in Beispiel 4 bestätigt, dass die Beständigkeit gegen Latch-up über diejenige im herkömmlichen Beispiel 4 und im Vergleichsbeispiel hinaus erhöht werden kann. Ferner ist es wohlbekannt, dass, wenn die n+-Gebiets-Tiefe über die p+-Gebiets-Tiefe erhöht wird (p+-Gebiets-Tiefe < n+-Gebiets-Tiefe), ein aus dem n+-Emittergebiet, dem p-Basisgebiet und der n–-Driftschicht bestehender npn-Transistor leitend ist und ein Latch-up erleichtert wird. Deshalb ist es durch Einstellen der Differenz zwischen der p+-Gebiets-Tiefe und dem n+-Gebiet auf 0,0 μm oder höher möglich, den durch den Latch-up verursachten Rückgang der Durchbruchfestigkeit zu unterdrücken.
  • (Beispiel 5)
  • Die Beziehung zwischen der Differenz zwischen der p+-Gebiets-Tiefe und der n+-Gebiets-Tiefe und der Schwellenspannung Vth wird im Folgenden erläutert. 36 ist ein Schaubild, welches die Beziehung zwischen der Differenz zwischen der p+-Gebiets-Tiefe und der n+-Gebiets-Tiefe und der Schwellenspannung der Halbleitervorrichtung gemäß Beispiel 5 veranschaulicht. Bezüglich der Halbleitervorrichtung gemäß Ausführungsform 10 wurde die Schwellenspannung Vth bezüglich des Falls, in welchem die Differenz zwischen der p+-Gebiets-Tiefe und der n+-Gebiets-Tiefe innerhalb eines Bereichs von –0,5 μm (einschließlich) bis 0,5 μm (einschließlich) verschiedenartig geändert wurde, verifiziert (im Folgenden als Beispiel 5 bezeichnet). Die Ergebnisse sind in 36 dargestellt. Zum Vergleich zeigt 36 auch die Schwellenspannung Vth bezüglich des Falls, in welchem die Differenz zwischen der p+-Gebiets-Tiefe und der n+-Gebiets-Tiefe unter den gleichen Bedingungen wie in Beispiel 4 verschiedenartig geändert wurde, gegenüber dem herkömmlichen Beispiel 5 und dem Vergleichsbeispiel. Die Merkmale des herkömmlichen Beispiels 5 sind die gleichen wie diejenigen des herkömmlichen Beispiels 4.
  • Die in 36 gezeigten Ergebnisse bestätigten, dass in Beispiel 5, als die Differenz zwischen der p+-Gebiets-Tiefe und der n+-Gebiets-Tiefe gleich 0,3 μm oder kleiner gemacht wurde, die Schwellenspannung Vth nicht schwankte. Dies liegt daran, dass es, indem die Differenz zwischen der p+-Gebiets-Tiefe und der n+-Gebiets-Tiefe gleich 0,3 μm oder kleiner gemacht wird, möglich ist, das Eindringen des p+-Kontaktgebiets 43 in den Kanal auch dann zu unterdrücken, wenn der Grabenabstand verringert wird. Deshalb kann die Zunahme der Störstellendichte im Kanal unterdrückt werden und können auch Schwankungen der Schwellenspannung Vth unterdrückt werden. Im herkömmlichen Beispiel 5 ist die Differenz zwischen der p+-Gebiets-Tiefe und der n+-Gebiets-Tiefe die gleiche wie in Beispiel 5. Deshalb ist die Beziehung zwischen der Differenz zwischen der p+-Gebiets-Tiefe und der n+-Gebiets-Tiefe und der Schwellenspannung Vth die gleiche wie in Beispiel 5.
  • Im Vergleichsbeispiel ist klar, dass die Schwellenspannung Vth ungeachtet der Änderungen der Differenz zwischen der p+-Gebiets-Tiefe und der n±-Gebiets-Tiefe nicht schwankt. Dies liegt daran, dass im Vergleichsbeispiel das p+-Kontaktgebiet 53 nicht direkt unter dem n+-Emittergebiet 54, das heißt, nahe dem Kanal, vorgesehen ist und deshalb das p+-Kontaktgebiet 53 praktisch nicht in den Kanal eindringt und die Schwellenspannung Vth trotz dem verengten Grabenabstand nicht ansteigt. Deshalb besagen die in den 35 und 36 gezeigten Ergebnisse, dass es auch dann, wenn das p+-Kontaktgebiet 43 direkt unter dem n+-Emittergebiet 44 angeordnet ist wie in den Beispielen 4 und 5, durch Einstellen der Differenz zwischen der p+-Gebiets-Tiefe und der n+-Gebiets-Tiefe auf die oben genannten Bedingungen möglich ist, eine höhere Latch-up-Festigkeit als diejenige im Vergleichsbeispiel zu erzielen und außerdem eine Schwellenspannungs-(Vth-)Kennlinie, welche die gleiche wie im Vergleichsbeispiel ist, zu erzielen.
  • (Beispiel 6)
  • Die Beziehung zwischen dem Grabenabstand und der Schwellenspannung Vth wird im Folgenden erläutert. 37 ist ein Schaubild, welches die Beziehung zwischen dem Grabenabstand und der Schwellenspannung Vth der Halbleitervorrichtung gemäß Beispiel 6 veranschaulicht. Bezüglich der Halbleitervorrichtung gemäß Ausführungsform 10 wurde die Schwellenspannung Vth bezüglich des Falls, in welchem der Grabenabstand innerhalb eines Bereichs von 1,8 μm (einschließlich) bis 5,0 μm (einschließlich) verschiedenartig geändert wurde, verifiziert (im Folgenden als Beispiel 6 bezeichnet). Die Ergebnisse sind in 37 dargestellt. Zum Vergleich zeigt 37 auch die Schwellenspannung Vth, welche erzielt wurde, als der Grabenabstand unter den gleichen Bedingungen wie in Beispiel 4 verschiedenartig geändert wurde, gegenüber dem herkömmlichen Beispiel 6. In Beispiel 6 und im herkömmlichen Beispiel 6 war die Differenz zwischen der p+-Gebiets-Tiefe und der n+-Gebiets-Tiefe 0,3 μm. Die Merkmale des herkömmlichen Beispiels 6 sind, abgesehen von der Differenz zwischen der p+-Gebiets-Tiefe und der n+-Gebiets-Tiefe, die gleichen wie im herkömmlichen Beispiel 4.
  • Die in 37 gezeigten Ergebnisse bestätigten, dass in Beispiel 6, als der Grabenabstand kleiner als 2,2 μm gemacht wurde, die Schwellenspannung Vth anstieg, und als der Grabenabstand 2,2 μm oder größer war, die Schwellenspannung Vth nicht schwankte. Somit ist klar, dass auch im Fall einer Struktur, bei welcher die Differenz zwischen der p+-Gebiets-Tiefe und der n+-Gebiets-Tiefe gleich 0,3 μm oder kleiner gemacht wird, um das Eindringen des p+-Kontaktgebiets 43 in den Kanal zu unterdrücken (Beispiel 5, siehe 36), das Eindringen des p+-Kontaktgebiets 43 in den Kanal auftritt und die Störstellendichte im Kanal zunimmt, wenn der Grabenabstand kleiner als 2,2 μm ist. Deshalb ist der Grabenabstand bevorzugt gleich 2,2 μm oder größer.
  • Unterdessen wurde im herkömmlichen Beispiel 6 bestätigt, dass die Schwellenspannung Vth schwankt, wenn der Grabenabstand gleich 3,4 μm oder kleiner ist. Somit muss der Grabenabstand, um ein Schwanken der Schwellenspannung Vth zu verhindern, größer als 3,4 μm sein und kann der Grabenabstand nicht enger als in Beispiel 6 gemacht werden. Dies liegt daran, dass der Grund, aus welchem die Schwellenspannung Vth im herkömmlichen Beispiel 6 ansteigt, ein anderer ist als derjenige, aus welchem die Schwellenspannung Vth in Beispiel 6 ansteigt. Im herkömmlichen Beispiel 6 ist das p+-Kontaktgebiet im zentralen Teil des Mesa-Gebiets in dem Teil vorgesehen, in welchem das n+-Emittergebiet 104 so vorgesehen ist, dass es eine Emitterstruktur bildet. Deshalb ist die Dicke des p+-Kontaktgebiets im herkömmlichen Beispiel 6 größer als oder gleich 0,3 μm (größer als die oder gleich der Differenz zwischen der p+-Gebiets-Tiefe und der n+-Gebiets-Tiefe) und ist sie größer als die Dicke des p+-Kontaktgebiets 43 in Beispiel 6.
  • Im Gegensatz dazu ist in Beispiel 6, da das p+-Kontaktgebiet 43 direkt unter dem n+-Emittergebiet 44 vorgesehen ist, die Dicke des p+-Kontaktgebiet 43 gleich 0,3 μm (gleich der Differenz zwischen der p+-Gebiets-Tiefe und der n+-Gebiets-Tiefe). Deshalb ist im herkömmlichen Beispiel 6 das Volumenverhältnis des p+-Kontaktgebiets zum die Emitterstruktur bildenden Teil größer als das gleiche Volumenverhältnis in Beispiel 6 und tritt das Eindringen des p+-Kontaktgebiets in den Kanal leichter auf als in Beispiel 6. Demgemäß ist klar, dass der Grabenabstand durch Vorsehen des p+-Kontaktgebiets 43 direkt unter dem n+-Emittergebiet 44 wie in der vorliegenden Erfindung weiter verengt werden kann.
  • Die vorliegende Erfindung ist nicht auf die oben beschriebenen Ausführungsformen beschränkt und kann verschiedenartig geändert werden, ohne vom Grundgedanken der vorliegenden Erfindung abzuweichen. Zum Beispiel wird in den Ausführungsformen 5 bis 9 ein Beispiel erläutert, in welchem eine protonendotierte Pufferschicht vorgesehen ist, welche Störstellendichte-Spitzen einer Vielzahl von durch mehrstufige Implantation von Protonen erhaltenen Stufen aufweist. Jedoch ist es auch möglich, eine aus einer einzigen, durch einstufige Protonenimplantation erhaltenen Pufferschicht bestehende protonendotierte Pufferschicht, welche eine einzige Störstellendichte-Spitze aufweist, vorzusehen. Ferner ist in den Ausführungsformen der erste Leitfähigkeitstyp der n-Typ und ist der zweite Leitfähigkeitstyp der p-Typ, aber die vorliegende Erfindung ist ebenso begründet, wenn der erste Leitfähigkeitstyp der p-Typ ist und der zweite Leitfähigkeitstyp der n-Typ ist.
  • INDUSTRIELLE ANWENDUNGSMÖGLICHKEITEN
  • Wie oben beschrieben, eignen sich die Halbleitervorrichtung und das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung für Halbleitervorrichtungen mit einer Nennspannung von 600 V oder weniger, welche in Fahrzeugen zum Einsatz kommen.
  • Bezugszeichenliste
    • 1
    p+-Kollektorschicht
    2
    n–-Driftschicht
    3
    p-Basisgebiet
    4, 14
    n+-Emittergebiet
    5
    Graben
    6
    Gate-Isolierfilm
    7
    Gate-Elektrode
    8, 18, 28
    Kontakt
    9
    Kollektorelektrode
    10
    n+-Pufferschicht
    13, 23
    p+-Kontaktgebiet
    CGC
    Gate-Kollektor-Kapazität
    CGE
    Gate-Emitter-Kapazität

Claims (27)

  1. Halbleitervorrichtung, enthaltend: eine erste Halbleiterschicht von einem ersten Leitfähigkeitstyp; eine Vielzahl von Gräben, welche in einer sich in einer zur einen Oberfläche der ersten Halbleiterschicht parallelen Richtung erstreckenden Streifenform bis zu einer vorbestimmten Tiefe in einer Tiefenrichtung ab der einen Oberfläche der ersten Halbleiterschicht vorgesehen sind; erste Halbleitergebiete von einem zweiten Leitfähigkeitstyp, welche über eine gesamte Oberflächenschicht auf der einen Oberfläche der ersten Halbleiterschicht hinweg bis zu einer Tiefe, welche kleiner als diejenige der Gräben ist, in durch die Gräben in der Oberflächenschicht auf der einen Oberfläche der ersten Halbleiterschicht getrennten Mesa-Gebieten vorgesehen sind; zweite Halbleitergebiete vom ersten Leitfähigkeitstyp, welche selektiv innerhalb der ersten Halbleitergebiete vorgesehen sind; eine erste Elektrode, welche, mit einem dazwischenliegenden Gate-Isolierfilm, innerhalb jedes Grabens vorgesehen ist; eine zweite Halbleiterschicht vom ersten Leitfähigkeitstyp, welche auf einer Oberflächenschicht auf der anderen Oberfläche der ersten Halbleiterschicht vorgesehen ist und eine höhere Störstellendichte als diejenige der ersten Halbleiterschicht hat; eine dritte Halbleiterschicht vom zweiten Leitfähigkeitstyp, welche in Kontakt mit der zweiten Halbleiterschicht an einer weniger tiefen Position als der zweiten Halbleiterschicht in der Oberflächenschicht auf der anderen Oberfläche der ersten Halbleiterschicht vorgesehen ist; eine zweite Elektrode, welche mit den ersten Halbleitergebieten und den zweiten Halbleitergebieten in Kontakt steht; und eine dritte Elektrode, welche mit der dritten Halbleiterschicht in Kontakt steht, wobei eine Dicke der zweiten Halbleiterschicht größer ist als eine Dicke eines Teils der ersten Halbleiterschicht, welcher jeweils von den ersten Halbleitergebieten und der zweiten Halbleiterschicht umgeben ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die zweiten Halbleitergebiete in einem vorbestimmten Abstand in einer ersten Richtung, in welcher sich die Gräben in einer Streifenform erstrecken, vorgesehen sind; und Teile der ersten Halbleitergebiete, welche zwischen den in der ersten Richtung benachbarten zweiten Halbleitergebieten eingeschlossen sind, sind mit einer Isolierschicht überzogen, welche die eine Oberfläche der ersten Halbleiterschicht bedeckt.
  3. Halbleitervorrichtung nach Anspruch 1, außerdem enthaltend dritte Halbleitergebiete vom zweiten Leitfähigkeitstyp, welche selektiv innerhalb der ersten Halbleitergebiete vorgesehen sind und eine höhere Störstellendichte als diejenige der ersten Halbleitergebiete haben, wobei die zweite Elektrode über die dritten Halbleitergebiete mit den ersten Halbleitergebieten elektrisch verbunden ist.
  4. Halbleitervorrichtung nach Anspruch 2, wobei die zweiten Halbleitergebiete, welche mit den Gräben in Kontakt stehen, und Teile, in welchen die zweiten Halbleitergebiete nicht zwischen den Gräben vorgesehen sind, in den benachbarten, die Gräben umgebenden Mesa-Gebieten in einer zweiten Richtung, welche eine zu der einen Oberfläche der ersten Halbleiterschicht parallele und zur ersten Richtung senkrechte Richtung ist, abwechselnd auftreten.
  5. Halbleitervorrichtung nach Anspruch 1, wobei eine Gesamtsumme einer Dicke des ersten Halbleitergebiets, einer Dicke eines Teils der ersten Halbleiterschicht, welcher vom ersten Halbleitergebiet und von der zweiten Halbleiterschicht umgeben ist, einer Dicke der zweiten Halbleiterschicht und einer Dicke der dritten Halbleiterschicht 35 μm (einschließlich) bis 60 μm (einschließlich) beträgt.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei eine Dicke der zweiten Halbleiterschicht 15 μm (einschließlich) bis 30 μm (einschließlich) beträgt.
  7. Verfahren zum Herstellen einer Halbleitervorrichtung, enthaltend: einen ersten Schritt zum Bilden einer Vielzahl von Gräben in einer sich in einer zur einen Oberfläche einer ersten Halbleiterschicht von einem ersten Leitfähigkeitstyp parallelen Richtung erstreckenden Streifenform bis zu einer vorbestimmten Tiefe in einer Tiefenrichtung ab der einen Oberfläche der ersten Halbleiterschicht; einen zweiten Schritt zum Bilden einer ersten Elektrode, mit einem dazwischenliegenden Gate-Isolierfilm, innerhalb jedes Grabens; einen dritten Schritt zum Bilden erster Halbleitergebiete von einem zweiten Leitfähigkeitstyp über eine gesamte Oberflächenschicht auf der einen Oberfläche der ersten Halbleiterschicht hinweg bis zu einer Tiefe, welche kleiner als diejenige der Gräben ist, in durch die Gräben in der Oberflächenschicht auf der einen Oberfläche der ersten Halbleiterschicht getrennten Mesa-Gebieten; eine vierten Schritt zum selektiven Bilden zweiter Halbleitergebiete vom ersten Leitfähigkeitstyp innerhalb der ersten Halbleitergebiete; einen fünften Schritt zum Bilden einer zweiten Halbleiterschicht vom ersten Leitfähigkeitstyp, welche eine höhere Störstellendichte als diejenige der ersten Halbleiterschicht hat, auf einer Oberflächenschicht auf der anderen Oberfläche der ersten Halbleiterschicht; und einen sechsten Schritt zum Bilden einer dritten Halbleiterschicht vom zweiten Leitfähigkeitstyp, welche mit der zweiten Halbleiterschicht in Kontakt steht, an einer weniger tiefen Position als der zweiten Halbleiterschicht in der Oberflächenschicht auf der anderen Oberfläche der ersten Halbleiterschicht, wobei im fünften Schritt eine Dicke der zweiten Halbleiterschicht größer als eine Dicke eines Teils der ersten Halbleiterschicht, welcher jeweils von den ersten Halbleitergebieten und der zweiten Halbleiterschicht umgeben ist, gemacht wird.
  8. Halbleitervorrichtung, enthaltend: eine erste Halbleiterschicht von einem ersten Leitfähigkeitstyp; eine Vielzahl von Gräben, welche in einer sich in einer zur einen Oberfläche der ersten Halbleiterschicht parallelen Richtung erstreckenden Streifenform bis zu einer vorbestimmten Tiefe in einer Tiefenrichtung ab der einen Oberfläche der ersten Halbleiterschicht vorgesehen sind; erste Halbleitergebiete von einem zweiten Leitfähigkeitstyp, welche über eine gesamte Oberflächenschicht auf der einen Oberfläche der ersten Halbleiterschicht hinweg bis zu einer Tiefe, welche kleiner als diejenige der Gräben ist, in durch die Gräben in der Oberflächenschicht auf der einen Oberfläche der ersten Halbleiterschicht getrennten Mesa-Gebieten vorgesehen sind; zweite Halbleitergebiete vom ersten Leitfähigkeitstyp, welche selektiv innerhalb der ersten Halbleitergebiete vorgesehen sind; eine erste Elektrode, welche, mit einem dazwischenliegenden Gate-Isolierfilm, innerhalb jedes Grabens vorgesehen ist; eine zweite Halbleiterschicht vom ersten Leitfähigkeitstyp, welche auf einer Oberflächenschicht auf der anderen Oberfläche der ersten Halbleiterschicht vorgesehen ist und eine höhere Störstellendichte als diejenige der ersten Halbleiterschicht hat; eine dritte Halbleiterschicht vom zweiten Leitfähigkeitstyp, welche mit der zweiten Halbleiterschicht in Kontakt steht, an einer weniger tiefen Position als der zweiten Halbleiterschicht in der Oberflächenschicht auf der anderen Oberfläche der ersten Halbleiterschicht vorgesehen ist; eine zweite Elektrode, welche mit den ersten Halbleitergebieten und den zweiten Halbleitergebieten in Kontakt steht; und eine dritte Elektrode, welche mit der dritten Halbleiterschicht in Kontakt steht, wobei die zweite Halbleiterschicht aufweist: eine erste Halbleiterschicht vom ersten Leitfähigkeitstyp, welche an einer Position abseits der dritten Halbleiterschicht angeordnet ist und eine niedrigere Störstellendichte als diejenige der dritten Halbleiterschicht hat; und eine zweite Halbleiterschicht vom ersten Leitfähigkeitstyp, welche zwischen der dritten Halbleiterschicht und der ersten Halbleiterschicht vom ersten Leitfähigkeitstyp angeordnet ist und eine Störstellendichte hat, welche niedriger als diejenige der dritten Halbleiterschicht und höher als diejenige der ersten Halbleiterschicht vom ersten Leitfähigkeitstyp ist.
  9. Halbleitervorrichtung nach Anspruch 8, wobei die erste Halbleiterschicht vom ersten Leitfähigkeitstyp mit Protonen dotiert ist.
  10. Halbleitervorrichtung nach Anspruch 8, wobei die erste Halbleiterschicht vom ersten Leitfähigkeitstyp so angeordnet ist, dass sie ein Gebiet in einer Tiefe von mindestens 2,0 μm (einschließlich) bis 8,0 μm (einschließlich) ab einer Grenzfläche zwischen der dritten Halbleiterschicht und der dritten Elektrode enthält.
  11. Halbleitervorrichtung nach Anspruch 8, wobei die zweite Halbleiterschicht vom ersten Leitfähigkeitstyp mit Phosphor dotiert ist.
  12. Halbleitervorrichtung nach Anspruch 8, wobei die zweite Halbleiterschicht vom ersten Leitfähigkeitstyp innerhalb eines Tiefenbereichs von 0,5 μm (einschließlich) bis 3,0 μm (einschließlich) ab einer Grenzfläche zwischen der dritten Halbleiterschicht und der dritten Elektrode angeordnet ist.
  13. Halbleitervorrichtung nach einem der Ansprüche 8 bis 12, wobei eine Gesamtsumme einer Dicke des ersten Halbleitergebiets, einer Dicke eines Teils der ersten Halbleiterschicht, welcher vom ersten Halbleitergebiet und von der zweiten Halbleiterschicht umgeben ist, einer Dicke der zweiten Halbleiterschicht und einer Dicke der dritten Halbleiterschicht gleich 60 μm oder kleiner ist.
  14. Verfahren zum Herstellen einer Halbleitervorrichtung, enthaltend: einen ersten Schritt zum Bilden einer Vielzahl von Gräben in einer sich in einer zur einen Oberfläche einer ersten Halbleiterschicht von einem ersten Leitfähigkeitstyp parallelen Richtung erstreckenden Streifenform bis zu einer vorbestimmten Tiefe in einer Tiefenrichtung ab der einen Oberfläche der ersten Halbleiterschicht; einen zweiten Schritt zum Bilden einer ersten Elektrode, mit einem dazwischenliegenden Gate-Isolierfilm, innerhalb jedes Grabens; einen dritten Schritt zum Bilden erster Halbleitergebiete von einem zweiten Leitfähigkeitstyp über eine gesamte Oberflächenschicht auf der einen Oberfläche der ersten Halbleiterschicht hinweg bis zu einer Tiefe, welche kleiner als diejenige der Gräben ist, in durch die Gräben in der Oberflächenschicht auf der einen Oberfläche der ersten Halbleiterschicht getrennten Mesa-Gebieten; einen vierten Schritt zum selektiven Bilden zweiter Halbleitergebiete vom ersten Leitfähigkeitstyp innerhalb der ersten Halbleitergebiete; einen fünften Schritt zum Bilden einer zweiten Halbleiterschicht vom ersten Leitfähigkeitstyp, welche eine höhere Störstellendichte als diejenige der ersten Halbleiterschicht hat, auf einer Oberflächenschicht auf der anderen Oberfläche der ersten Halbleiterschicht; und einen sechsten Schritt zum Bilden einer dritten Halbleiterschicht vom zweiten Leitfähigkeitstyp, welche mit der zweiten Halbleiterschicht in Kontakt steht, an einer weniger tiefen Position als der zweiten Halbleiterschicht in der Oberflächenschicht auf der anderen Oberfläche der ersten Halbleiterschicht, wobei der fünfte Schritt enthält: einen ersten Bildungsschritt zum Bilden einer ersten Halbleiterschicht vom ersten Leitfähigkeitstyp an einer Position abseits der dritten Halbleiterschicht, wobei die erste Halbleiterschicht eine niedrigere Störstellendichte als diejenige der dritten Halbleiterschicht hat; und einen zweiten Bildungsschritt zum Bilden einer zweiten Halbleiterschicht vom ersten Leitfähigkeitstyp zwischen der dritten Halbleiterschicht und der ersten Halbleiterschicht vom ersten Leitfähigkeitstyp, wobei die zweite Halbleiterschicht vom ersten Leitfähigkeitstyp eine Störstellendichte hat, welche niedriger als diejenige der dritten Halbleiterschicht und höher als diejenige der ersten Halbleiterschicht vom ersten Leitfähigkeitstyp ist.
  15. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 14, wobei die erste Halbleiterschicht vom ersten Leitfähigkeitstyp im ersten Bildungsschritt durch Protonenbestrahlung von der anderen Oberfläche der ersten Halbleiterschicht her gebildet wird.
  16. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 15, wobei eine Dosis der Protonenbestrahlung 1,0 ×1013/cm2 (einschließlich) bis 1,0 × 1015/cm2 (einschließlich) beträgt.
  17. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 15, wobei eine Beschleunigungsspannung der Protonenbestrahlung 400 keV (einschließlich) bis 1,5 MeV (einschließlich) beträgt.
  18. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 15, wobei Glühen bei einer Temperatur von 330°C (einschließlich) bis 450°C (einschließlich) im ersten Bildungsschritt nach der Protonenbestrahlung durchgeführt wird.
  19. Verfahren zum Herstellen einer Halbleitervorrichtung nach einem der Ansprüche 14 bis 18, wobei die zweite Halbleiterschicht vom ersten Leitfähigkeitstyp im zweiten Bildungsschritt durch Ionenimplantation von Phosphor von der anderen Oberfläche der ersten Halbleiterschicht her gebildet wird.
  20. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 19, wobei eine Dosis von Phosphor bei der Ionenimplantation 5,0 × 1011/cm2 (einschließlich) bis 1,0 × 1013/cm2 (einschließlich) beträgt.
  21. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 19, wobei eine Beschleunigungsspannung der Ionenimplantation 100 keV (einschließlich) bis 900 keV (einschließlich) beträgt.
  22. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 19, wobei Laserglühen oder Glühen im zweiten Bildungsschritt bei einer Temperatur von 330°C (einschließlich) bis 450°C (einschließlich) nach der Ionenimplantation durchgeführt wird.
  23. Halbleitervorrichtung nach Anspruch 1, außerdem enthaltend, in den ersten Halbleitergebieten, dritte Halbleitergebiete vom zweiten Leitfähigkeitstyp, welche linear in einer ersten Richtung, in welcher sich die Gräben in einer Streifenform erstrecken, vorgesehen sind und welche eine höhere Störstellendichte als diejenige der ersten Halbleitergebiete haben.
  24. Halbleitervorrichtung nach Anspruch 23, wobei die dritten Halbleitergebiete linear durch die zweiten Halbleitergebiete auf der Seite der ersten Halbleiterschicht vorgesehen sind.
  25. Halbleitervorrichtung nach Anspruch 24, wobei die zweiten Halbleitergebiete zwischen den benachbarten Gräben in einem vorbestimmten Abstand in der ersten Richtung und so, dass sie den dritten Halbleitergebieten in der Tiefenrichtung gegenüberliegen, vorgesehen sind.
  26. Halbleitervorrichtung nach Anspruch 23, wobei eine Tiefe der dritten Halbleitergebiete gleich 0,5 μm oder größer ist.
  27. Halbleitervorrichtung nach einem der Ansprüche 23 bis 26, wobei eine Tiefe der dritten Halbleitergebiete gleich einer Tiefe der zweiten Halbleitergebiete oder größer als die Tiefe der zweiten Halbleitergebiete ist, und eine Differenz zwischen der Tiefe der dritten Halbleitergebiete und der Tiefe der zweiten Halbleitergebiete 0,0 μm (einschließlich) bis 0,3 μm (einschließlich) beträgt.
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104347397B (zh) * 2013-07-23 2018-02-06 无锡华润上华科技有限公司 注入增强型绝缘栅双极型晶体管的制造方法
JP6164372B2 (ja) * 2014-09-17 2017-07-19 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6319453B2 (ja) * 2014-10-03 2018-05-09 富士電機株式会社 半導体装置および半導体装置の製造方法
DE112015007246T5 (de) * 2015-12-28 2018-09-20 Mitsubishi Electric Corporation Halbleiterbauelement und verfahren zum herstellen eines halbleiterbauelements
JP6507112B2 (ja) 2016-03-16 2019-04-24 株式会社東芝 半導体装置
JP6508099B2 (ja) * 2016-03-18 2019-05-08 三菱電機株式会社 半導体素子
JP2017188569A (ja) * 2016-04-06 2017-10-12 三菱電機株式会社 半導体装置およびその製造方法
CN109075191B (zh) * 2016-10-17 2021-08-31 富士电机株式会社 半导体装置
WO2018092787A1 (ja) * 2016-11-17 2018-05-24 富士電機株式会社 半導体装置
JP6883745B2 (ja) * 2017-03-24 2021-06-09 パナソニックＩｐマネジメント株式会社 半導体装置およびその製造方法
JP6816615B2 (ja) * 2017-04-04 2021-01-20 株式会社デンソー 絶縁ゲートバイポーラトランジスタ
US10600867B2 (en) * 2017-05-16 2020-03-24 Fuji Electric Co., Ltd. Semiconductor device having an emitter region and a contact region inside a mesa portion
JP2018207057A (ja) * 2017-06-09 2018-12-27 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US10833021B2 (en) 2017-06-29 2020-11-10 Alpha And Omega Semiconductor (Cayman) Ltd. Method for precisely aligning backside pattern to frontside pattern of a semiconductor wafer
US20190006461A1 (en) 2017-06-29 2019-01-03 Alpha And Omega Semiconductor (Cayman) Ltd. Semiconductor device incorporating epitaxial layer field stop zone
US10170559B1 (en) * 2017-06-29 2019-01-01 Alpha And Omega Semiconductor (Cayman) Ltd. Reverse conducting IGBT incorporating epitaxial layer field stop zone and fabrication method
JP7143575B2 (ja) * 2017-07-18 2022-09-29 富士電機株式会社 半導体装置
JP6825520B2 (ja) 2017-09-14 2021-02-03 三菱電機株式会社 半導体装置、半導体装置の製造方法、電力変換装置
JP7056163B2 (ja) * 2018-01-17 2022-04-19 富士電機株式会社 半導体装置
JP6970632B2 (ja) * 2018-03-16 2021-11-24 株式会社東芝 半導体装置
JP6597826B2 (ja) * 2018-04-05 2019-10-30 三菱電機株式会社 半導体装置
US11145717B2 (en) * 2018-10-01 2021-10-12 Pakal Technologies, Inc. Cellular insulated gate power device with edge design to prevent failure near edge
CN109712886A (zh) * 2018-12-17 2019-05-03 成都森未科技有限公司 一种功率半导体器件的背面加工工艺
JP7083963B2 (ja) 2019-04-23 2022-06-13 ヤマハ発動機株式会社 リニアコンベアシステム、リニアコンベアシステムの制御方法、リニアコンベアシステムの制御プログラムおよび記録媒体
CN113748075B (zh) 2019-04-23 2023-06-16 雅马哈发动机株式会社 线性输送机系统、线性输送机系统的控制方法以及记录介质
WO2021029285A1 (ja) * 2019-08-09 2021-02-18 富士電機株式会社 半導体装置
JP7342742B2 (ja) * 2020-03-11 2023-09-12 三菱電機株式会社 半導体装置
JP2022042904A (ja) * 2020-09-03 2022-03-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2022073497A (ja) 2020-11-02 2022-05-17 三菱電機株式会社 半導体装置および半導体装置の製造方法
CN116978937A (zh) 2021-02-07 2023-10-31 华为技术有限公司 半导体器件及相关模块、电路、制备方法
JPWO2022224883A1 (de) * 2021-04-20 2022-10-27
CN113644123A (zh) * 2021-06-28 2021-11-12 华为技术有限公司 半导体器件及相关芯片和制备方法
WO2023018769A1 (en) * 2021-08-10 2023-02-16 Ideal Power Inc. System and method for bi-directional trench power switches

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1209751A3 (de) 1991-08-08 2002-07-31 Kabushiki Kaisha Toshiba Selbsabschaltende Leistungshalbleiteranordnung mit isoliertem Gate mit Transistoranordnung mit verbesserter Injektion
JP3288218B2 (ja) 1995-03-14 2002-06-04 三菱電機株式会社 絶縁ゲート型半導体装置およびその製造方法
US5751024A (en) 1995-03-14 1998-05-12 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device
JP3850054B2 (ja) * 1995-07-19 2006-11-29 三菱電機株式会社 半導体装置
US6040599A (en) * 1996-03-12 2000-03-21 Mitsubishi Denki Kabushiki Kaisha Insulated trench semiconductor device with particular layer structure
JPH11345969A (ja) * 1998-06-01 1999-12-14 Toshiba Corp 電力用半導体装置
WO2000035021A1 (de) 1998-12-04 2000-06-15 Infineon Technologies Ag Leistungshalbleiterschalter
US6211018B1 (en) * 1999-08-14 2001-04-03 Electronics And Telecommunications Research Institute Method for fabricating high density trench gate type power device
DE10055446B4 (de) 1999-11-26 2012-08-23 Fuji Electric Co., Ltd. Halbleiterbauelement und Verfahren zu seiner Herstellung
JP3684962B2 (ja) 1999-12-01 2005-08-17 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
JP2001217419A (ja) 2000-02-03 2001-08-10 Denso Corp 半導体装置
JP4581179B2 (ja) 2000-04-26 2010-11-17 富士電機システムズ株式会社 絶縁ゲート型半導体装置
US6482681B1 (en) 2000-05-05 2002-11-19 International Rectifier Corporation Hydrogen implant for buffer zone of punch-through non epi IGBT
JP3708014B2 (ja) * 2000-10-20 2005-10-19 株式会社東芝 半導体装置
EP1271654B1 (de) * 2001-02-01 2017-09-20 Mitsubishi Denki Kabushiki Kaisha Halbleiterbauelement und verfahren zu seiner herstellung
JP3764343B2 (ja) * 2001-02-28 2006-04-05 株式会社東芝 半導体装置の製造方法
JP2003347549A (ja) 2002-05-31 2003-12-05 Hitachi Ltd 半導体装置およびそれを用いた電力変換装置
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
DE102004047749B4 (de) 2004-09-30 2008-12-04 Infineon Technologies Austria Ag Halbleiterbauteil Diode und IGBT sowie dafür geeignetes Herstellungsverfahren
JP2006173297A (ja) * 2004-12-15 2006-06-29 Denso Corp Ｉｇｂｔ
JP4857566B2 (ja) 2005-01-27 2012-01-18 富士電機株式会社 絶縁ゲート型半導体装置とその製造方法
DE102005009020B4 (de) * 2005-02-28 2012-04-26 Infineon Technologies Austria Ag Verfahren zur Erzeugung eines Leistungstransistors und damit erzeugbare integrierte Schaltungsanordnung
DE102005053487B4 (de) 2005-11-09 2011-06-09 Infineon Technologies Ag Leistungs-IGBT mit erhöhter Robustheit
JP2007258363A (ja) * 2006-03-22 2007-10-04 Denso Corp 半導体装置
US7446374B2 (en) * 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7538412B2 (en) * 2006-06-30 2009-05-26 Infineon Technologies Austria Ag Semiconductor device with a field stop zone
JP4492735B2 (ja) * 2007-06-20 2010-06-30 株式会社デンソー 半導体装置及び半導体装置の製造方法
JP5596278B2 (ja) * 2007-07-10 2014-09-24 富士電機株式会社 トレンチ型絶縁ゲートｍｏｓ半導体装置
US8686493B2 (en) * 2007-10-04 2014-04-01 Fairchild Semiconductor Corporation High density FET with integrated Schottky
JP5365009B2 (ja) * 2008-01-23 2013-12-11 富士電機株式会社 半導体装置およびその製造方法
US8507945B2 (en) 2008-03-31 2013-08-13 Mitsubishi Electric Corporation Semiconductor device including an insulated gate bipolar transistor (IGBT)
JP5405089B2 (ja) * 2008-11-20 2014-02-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2010147380A (ja) * 2008-12-22 2010-07-01 Denso Corp 半導体装置の製造方法
JP5613995B2 (ja) * 2009-04-28 2014-10-29 富士電機株式会社 炭化珪素半導体装置およびその製造方法
DE112010004241B4 (de) * 2009-11-02 2022-09-01 Fuji Electric Co., Ltd. Halbleiterbauelemente und Verfahren zur Herstellung von Halbleiterbauelementen
JP5149922B2 (ja) * 2010-02-23 2013-02-20 富士電機株式会社 半導体素子
WO2011111500A1 (ja) * 2010-03-09 2011-09-15 富士電機システムズ株式会社 半導体装置
US9553185B2 (en) * 2010-05-27 2017-01-24 Fuji Electric Co., Ltd. MOS-driven semiconductor device and method for manufacturing MOS-driven semiconductor device
IT1401754B1 (it) * 2010-08-30 2013-08-02 St Microelectronics Srl Dispositivo elettronico integrato e relativo metodo di fabbricazione.
JP5498431B2 (ja) * 2011-02-02 2014-05-21 ローム株式会社 半導体装置およびその製造方法
JP2012256628A (ja) * 2011-06-07 2012-12-27 Renesas Electronics Corp Ｉｇｂｔおよびダイオード
US9520465B2 (en) * 2011-07-27 2016-12-13 Kabushiki Kaisha Toyota Chuo Kenkyusho Diode, semiconductor device, and MOSFET
JP6290526B2 (ja) * 2011-08-24 2018-03-07 ローム株式会社 半導体装置およびその製造方法
JP5609939B2 (ja) 2011-09-27 2014-10-22 株式会社デンソー 半導体装置
JP5817686B2 (ja) * 2011-11-30 2015-11-18 株式会社デンソー 半導体装置
JP5741712B2 (ja) * 2011-12-15 2015-07-01 富士電機株式会社 半導体装置の製造方法
WO2013100155A1 (ja) * 2011-12-28 2013-07-04 富士電機株式会社 半導体装置および半導体装置の製造方法
CN104145326B (zh) * 2012-03-30 2017-11-17 富士电机株式会社 半导体装置的制造方法
JP6440989B2 (ja) * 2013-08-28 2018-12-19 ローム株式会社 半導体装置
KR101990369B1 (ko) * 2014-06-10 2019-06-18 한화테크윈 주식회사 감시 카메라 시스템

Also Published As

Publication number Publication date
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