JP5596278B2 - トレンチ型絶縁ゲートmos半導体装置 - Google Patents
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Description
縦型/トレンチゲート型IGBTは、MOS(金属/酸化膜/半導体)ゲートにより駆動されるものである。一般にMOSゲート構造については、半導体基板の表面に平板状にMOSゲートを設け、チャネル電流が表面に平行な方向に流れるプレーナゲート構造およびMOSゲートをトレンチ内に埋め込み、チャネル電流が半導体基板の表面に垂直な方向に流れるトレンチゲート構造の2種類が広く知られている。最近は、構造的にチャネル密度を高くでき、低オン抵抗特性が得やすいことから、トレンチ内にゲート電極を埋め込んだトレンチゲート型IGBTが注目されている。
さらに、このようなトレンチゲート構造を有する縦型/トレンチゲート型IGBTにも2種類の構造がある。その一方の構造(この構造を従来例1の構造とする)は、図14の断面図に開示されているように、表面にエミッタ電極19が導電接触することができ、MOSゲート機能を奏することができるトレンチ13間のn+型エミッタ領域16、p+型ボディ領域17と、エミッタ電極19が絶縁膜18を介して接触するトレンチ間表面領域であるフローティングp領域12bとが交互に配置される構成である。この交互配置は活性部全体(主電流の流れる領域)を上からみると、平行なトレンチを挟んで、ストライプ状の配置と言える。このフローティングp領域12bでは、正孔がエミッタ電極19に吐き出され難いためにフローティングp領域12bに蓄積するようになり、n型のドリフト層11のキャリア濃度分布がダイオードのそれに近くなる。また、このフローティングp領域12bは前述のように絶縁膜18で覆われてトレンチゲート構造部分を持たないので、その分、ゲート電極15とエミッタ電極19間の容量が低減されて充放電の時間が短縮され、スイッチング損失の低減が図られるメリットがある(特許文献1)。または、図14のようにトレンチ13で分離されると共に、表面を絶縁膜18で覆われたフローティングp領域12bの一部の絶縁膜に図示しないコンタクトホールを設けてエミッタ電極19を小面積で接触させることにより、エミッタ電極との間にフローティングp領域12b内の基板水平方向の抵抗成分を介在させて前記と同様のメリットをもたらす構造(特許文献1、2)などもある。
さらには、前述のようにドリフト層の表面側のキャリア濃度(密度)を上げるという観点ではなく、ドリフト層を薄層化することによってトレードオフ特性を改善する方法も知られている。たとえば、所定の耐圧を保持しながらデバイスのnベース層(ドリフト層)を薄層化するために、高濃度(密度)半導体基板上に可能な限り不純物濃度(密度)を低くしたエピタキシャル層の薄層と高濃度(密度)のバッファ層とを形成して耐圧を保持するパンチスルー型デバイスがある。さらには、半導体基板の他主面に形成される不純物量を制御されたp型コレクタ層と半導体基板からなるドリフト層の間に厚さと不純物濃度(密度)を制御されたフィールドストップ層(またはバッファ層)を設けるフィールドストップ型デバイスなどがある。
このような、従来例1、2の縦型/トレンチ型IGBTの適用電圧と電流密度には、概略ながら相関があり、現状での600V級デバイスでは200A/cm2〜250A/cm2,1200V級デバイスでは100A/cm2〜150A/cm2,2500V級デバイスでは40A/cm2〜60A/cm2と、概ね、V×I ≒ 150k VA 程度である。
前述した従来例1、2の縦型/トレンチ型IGBTが、このような高耐圧、大電流密度で適用される場合、図14(従来例1)、図15、図16−1〜図16−3(従来例2)の断面図にそれぞれ示される構成では、比較的小さなゲート抵抗(ゲート電圧がしきい値以下に低下した後に電流が減少し始める)を使用した場合、大電流ターンオフ時にアバランシェ降伏が発生し、信頼性等に問題を生じることがあるので、比較的大きなゲート抵抗(ゲート電圧が電流の減少を決定する)を使用する場合(この場合を後者とする)が多い。
後者のようなターンオフ条件下でのゲート電圧の挙動を図17に示す一般的なIGBTとそのゲート回路の等価回路図で説明する。図17に示すように、3種のコンデンサ、ゲート−コレクタ間コンデンサCGC、コレクタ−エミッタ間コンデンサCCE、ゲート−エミッタ間コンデンサCGEによって、IGBTのターンオフ条件下でのゲート電圧の挙動が説明される。以下、ゲートをG、コレクタをC、エミッタをEと略記する。すなわち、コレクタ−エミッタ間電圧が上昇することで、ゲート−コレクタ間容量に変位電流(iGC)が流れ、ゲート電流ig=iGCの場合にiGE=0となりゲート電圧が変化しない期間(一般にはミラー期間と称する)が発生する。
1)ゲート電流igがiGCを決定している(=igがdVCE/dtを決定している)状態。
2)iGCがigを決定している(=dVCE/dtがigを決定している)状態。
すなわち、比較的GC間容量が小さい場合には、前記1)の状態が、逆に比較的GC間容量が大きい場合には、前記2)の状態が現れる。
発明者が鋭意調査したところによれば、前記2)の状態下におけるターンオフのほうが、前記1)の状態下におけるターンオフよりも跳ね上がり電圧が小さくなることが見出された。
要するに、ターンオフ時に、コレクタ電圧がバス電圧に到達した後の挙動に関して、前記1)の状態では、ゲート電圧の低下の仕方で、コレクタ電流の電流減少率(di/dt)が決定され、跳ね上がり電圧(L・di/dt)が決まる。他方、前記2)の状態では、依然としてコレクタ電圧の上昇率がゲート電流に影響を及ぼし続け、ゲート電圧の低下の仕方が1)に対して緩やかであり、結果として、コレクタ電流の電流減少率(di/dt)が緩やかなものとなり、跳ね上がり電圧も小さくなると言うものである。
加えて、上述のような大電流密度条件で適用される場合、図15に示すフローティングp領域12bを有する縦型/トレンチ型IGBTの構成では、大電流密度での使用と低オン電圧化の両立に問題があった。発明者らが鋭意調査したところによれば、この問題は以下のような原因で発生することが判明した。
図面16−1〜図16−3を用いて説明する。一般的に制限電流は次式(1)
設計の自由度を確保するためや、他の特性(特に耐圧特性)を犠牲にしないために、Z:総エミッタ幅(または長さ)で調整することが望ましい。すなわち、総エミッタ幅(または長さ)を調整することで制限電流を調整することが望ましい。ここで、総エミッタ幅(または長さ)Zとは、トレンチ13間にある単位セルにおけるエミッタ領域16がトレンチ13と接触する部分の幅(長さ)について単位面積当たりの全セル数を合計した幅(長さ)である。以下、エミッタ幅をエミッタ長さということもあるが、同じことである。
一方、従来技術において示したように、前記図15に示す縦型/トレンチ型IGBTの構成では、図16−1に示す、いわゆる、トレンチ型IGBTのトレンチ13の側壁に沿ったpベース領域12内を基板の厚さ方向に流れる電流経路と、図16−2に示すトレンチ側壁に沿ったpベース領域12内を基板の主面に平行な横方向に流れる電流経路が形成される。低いオン電圧を達成するためには、このトレンチの側壁に沿って主面に平行な横方向に流れる電流経路を確保する必要がある。
本発明は上述した事情に鑑みてなされたもので、本発明の目的は、低オン抵抗、大電流密度、アバランシェ降伏時の破壊耐量が大きく、ターンオフ時の跳ね上がり電圧を抑制するトレンチ型絶縁ゲートMOS半導体装置を提供することである。
特許請求の範囲の請求項3記載の発明によれば、前記第一トレンチ間表面領域と前記第二トレンチ間表面領域との短手方向の繰り返し配置間隔が等間隔である特許請求の範囲の請求項1または請求項2に記載のトレンチ型絶縁ゲートMOS半導体装置。
特許請求の範囲の請求項4記載の発明によれば、前記短手方向の繰返し配置間隔が5μm以下である特許請求の範囲の請求項3に記載のトレンチ型絶縁ゲートMOS半導体装置。
図1〜図9は、それぞれ、本発明の実施例1にかかるトレンチ型IGBTの製造方法を説明するための主要な製造工程ごとの要部断面図である。図10は本発明の実施例1にかかるトレンチ型IGBTの斜視断面図である。図11−1〜図11−3は図10のA−A線、B−B線、C−C線におけるそれぞれ断面図である。図12と図13は本発明の実施例1にかかるトレンチ型IGBTのトレンチおよびトレンチ間パターンの要部平面図である。図18はIGBTのターンオフ時の過渡的な時間を横軸にとった場合のターンオフ波形の実施例1と従来例1、2との比較図である。図19は実施例1と従来例1、2とのIGBTのターンオフ時の跳ね上がりピーク電圧とターンオフ損失の関係比較図である。図20はIGBTの実施例1と従来例1、2のI−V特性比較図である。
まず、従来の技術と同様に、n-ベース領域11となる、面方位100で比抵抗が約50Ωcmのn-型のシリコン半導体基板11を用意する(図1)。その基板11の表面に、図示しないガードリング形成のためのレジストマスクパターンを形成し、p型不純物をイオン注入し、レジスト除去後に熱処理を行うことで、チップの周辺部にガードリング層を形成する。この熱処理の際に酸化膜30を形成し、ホトリソグラフィにより前記酸化膜30にトレンチ形成用の開口を形成し、図2に示すようにトレンチ13を所定の深さまで半導体基板11を異方性のガスエッチングすることにより形成する。
本実施例1では4μm間隔(トレンチ間の間隔)で、直線状平面パターンを有する0.8μm幅の開口部を設け、基板11の表面から垂直に異方性のRIEエッチング(Reactive Ion Etching)をすることでトレンチ13を形成した。そして、シリコン基板11へのトレンチ13形成の際に形成されるエッチング表面の欠陥層を除去するために、まず犠牲酸化によりトレンチ13内部に酸化膜を形成する。そして、その酸化膜を除去することによりトレンチ形成に伴う欠陥層を除去する。セル領域の酸化膜を一旦全て除去し、その後、図3に示すように、ゲート酸化を行うことで、トレンチ13の内部に膜厚140nm〜170nmのゲート酸化膜14を形成する。
次に、図4に示すようにシリコン基板11の表面の酸化膜14をシリコン面が露出するように除去する。このとき、酸化膜14の除去に異方性エッチングを用いることで、トレンチ側壁部の酸化膜がエッチングされることなく厚いまま残すことができるので、好適である。その結果、この後に形成されるpベース領域12(およびp+ボディ領域17)、n+エミッタ領域16のイオン注入面が同一面となるほか、pベース領域12の形成がトレンチ形成後に行われることとなり、pベース領域12の拡散深さを浅くすることが可能となる。さらには、ボロンが熱酸化膜形成中に酸化膜に取り込まれることも防ぐことができるため都合がよい。
また、本実施例1では、pベース領域12aの表面と半導体基板11の表面領域とが交互に表面配置される第一トレンチ間表面領域内の長手方向において、ボロンイオン注入されるpベース領域12aの長さとボロンイオン注入されない表面領域長さ(すなわち、半導体基板11の表面領域)とを合わせた繰り返しピッチ(ZUnit)を100μmとする。この繰り返しピッチに対する、ボロンイオン注入されるpベース領域12a中のエミッタ領域(後出の図7、8、9、12)長さの比率REmitter(エミッタ領域がトレンチと接する面の長さ/前記繰返しピッチ)を60%、すなわち、60μmの長さとする。かつ、全面にボロンイオン注入される第二トレンチ間表面領域12bと前記第一トレンチ間表面領域12aとが、平行なトレンチの平面パターン間に交互に繰返し表面配置されるようにした。
次に図7(a)、(b)に示すようにホトリソグラフィにより、レジストマスク23の開口を形成し、たとえば、砒素(As)のイオン注入および熱処理をすることでn型のエミッタ領域16を形成する。このエミッタ領域16のトレンチ長手方向の長さの繰り返しピッチ(長さ)に対する比率はREmitter(60%)とした。このイオン注入は、たとえば、加速電圧は100keV〜200keV程度、ドーズ量は1×1015cm-2〜5×1015cm-2程度で行われる。
そして、基板11の表面に、アルミニウム等の金属材料をスパッタリングにより被着し、ホトリソグラフィによりパターニングし、熱処理することで、セル領域部分の全面にエミッタ電極となる金属電極層19(図8(a))を形成する。さらに、エミッタ電極19の上にはチップ全面にポリイミド膜などのパッシベーション膜(図示せず)を被着する。
前述のような製造方法の場合には、ゲート電極15とエミッタ領域16とが従来のように離れることが考えられるため、エミッタ領域の熱処理時間は比較的長くする必要がある。このような場合にはエミッタ領域の濃度が低下し、金属電極とエミッタ領域のオーミック接触が困難な場合がある。このような場合は、エミッタ領域を2回に分けて形成することでエミッタ領域の表面濃度が高くオーミック接触の容易なものとすることができる。すなわち、第1のn型のエミッタ領域16をpベース領域12を形成後に形成した後、p型ボディ領域17を形成し第2のn型エミッタ領域となる部分を覆ってレジストマスクを設ける。さらに、第2のn型エミッタ領域16となる部分にホトリソグラフィによりレジストマスクの開口を形成し、たとえば、砒素をイオン注入および熱処理することによりn型エミッタ領域16を形成する。これにより、エミッタ領域と金属電極のオーミック接触が容易な構造となる。
図12に示す平面パターンを有する実施例1の縦型トレンチゲートMOSパワー半導体デバイスの電流密度が333A/cm2の場合のターンオフ波形と、図14(従来例1)に示す平面パターンを有する従来構成(従来例2)のIGBTのI−V出力特性とを図18に示す。図18中の横軸の4.0E−06などの一連の記載は4.0×10-6などのようにE以降の数字は10のべき乗数を表す。他の同様の記載も同じである。
図18より明らかなように、従来構成のIGBTでは、跳ね上がり電圧が、300V(前記従来例1の構造)、450V(前記従来例2の構造)であるのに対して、実施例1のIGBTでは、跳ね上がり電圧が200V以下に抑制されていることが示されている。跳ね上がり電圧を調整する上で、ゲート抵抗を変化させる手法が一般的である。
加えて、I−V出力特性を比較したものを図20に示す。この図20によれば、実施例1のI−V出力特性は他の従来例1、2とほぼ同等かそれ以上の低オン電圧を実現可能としている。
以上に説明した実施例1によれば、工程数を増やすことなく、極めて簡便な方法で、大電流密度と低オン電圧、ターンオフ時の跳ね上がり電圧の抑制を同時に実現せしめることを可能としている。
次に、本発明の実施例2、3、4にかかるトレンチ型絶縁ゲートバイポーラトランジスタ(IGBT)の場合について、図面を参照して詳細に説明する。また、以下の説明において、単に濃度(密度)という場合は、不純物濃度(密度)を表す。
図21〜図23は、それぞれ、耐圧クラスごとのIGBTにおける基板抵抗率/基板厚さとアバランシェ降伏突入時の破壊の関係図である。図24はIGBTの半導体基板の厚さ方向を横軸に採った不純物濃度(密度)分布図である。図25は、耐圧クラスごとのIGBTにおける基板抵抗率/基板厚さとアバランシェ降伏突入時の破壊の関係を調べる測定装置の回路図である。図26は図25に示される測定装置を用いて得られた、1200V級デバイスのアバランシェ降伏突入時の破壊に関する測定の際の電圧VCEと電流ICの各波形図である。図27、図28は図26に対応するアバランシェ降伏突入直前と直後の内部電子濃度(密度)分布図である。図29は本発明にかかるIGBTの要部断面図とアバランシェ降伏時の電圧電流波形図である。図30〜図32は本発明にかかるIGBTの、それぞれ異なる実施例の要部の平面図と断面図である。図33は本発明にかかるIGBTのアバランシェ降伏突入時のホール濃度(密度)分布図(a)と電界強度分布図(b)である。
破壊時の電流について調べたところ、電流増加は下記2点の要因に分類可能であることが分かった。すなわち、
1)半導体基板の仕様とフィールドストップ層(FS層)に起因するアバランシェ降伏突入時の電流増加
2)IGBTの表面構造に起因するアバランシェ降伏突入時の電流増加、である。
これら3種の耐圧クラスのIGBTのアバランシェ破壊を調べた測定装置の回路を図25に示す。並列に接続したオフ状態のIGBTの試験素子252とスイッチング用の高耐圧デバイス253に、電源250とインダクタンス251とを直列接続したものである。スイッチング用の高耐圧デバイス253をオンオフさせると、スイッチング用のデバイス253がオフした際に跳ね上り電圧が発生し、IGBT試験素子252の耐圧を超える電圧にすることが可能となる。この時、インダクタンス251を変化させることで、アバランシェ突入時の電流を変えることができるようになっている。
ND×(tn-+0.033Vmax+70)>1.54×1018Vmax-0.299で示される範囲で基板濃度(密度)NDと基板厚さtn-を選択すればよい。ここで、抵抗率と濃度(密度)の相関はρ×ND≒4.59×1016cm-3を適用して換算した。
ここで、n型FS層に関して、1×1016cm-3以下の不純物濃度(密度)にすると共に、拡散深さを10μm以上になるように注意深く形成したと前述した理由について、以下説明する。
図32の(a)、(b)は、本発明にかかる1200V級IGBTにおいてアバランシェ降伏が発生した直後、および、負性抵抗が出ている場合のホール濃度(密度)分布と電界強度分布をデバイスシミュレーションした結果を示す半導体基板の厚さ方向の状態図である。
図32(a)では、アバランシェ降伏の発生直後にp型コレクタ層から約10μmの厚さに渡って少数キャリア(ホール)が注入されていることがわかる。しかしながら、n型FS層の拡散深さが10μm以上に形成されているために、図32(b)の電界強度分布図に示すように、本発明にかかるデバイスの電界強度は少数キャリア(ホール)が注入されている深さ(10μm)よりも浅い部分で0になっているので、このIGBTでは1200Vの耐圧を保持可能なものとしていることがわかる。
次に、前記2)のIGBTの表面構造に起因して発生するアバランシェ降伏突入時の電流増加による破壊に関して説明する。前記2)のアバランシェ降伏突入時の破壊に関し、1200V級のIGBTにおいて調べた結果を図26(a)、(b)に示す。このうち、図26(a)は、ダミートレンチ61によって分離されたpベース領域152の表面のほぼ全てがエミッタ電極71に接触する表面構造を有する1200V級のIGBTを測定した結果である。さらに詳しくは、IGBTの基板抵抗率/基板厚さとして、それぞれ55Ωcm/130μmを選択した場合のVCE電圧波形とIC電流波形図である。図26(a)では、アバランシェ降伏突入時の破壊は見られない(前記図22で、破壊されないような範囲の基板抵抗率/基板厚さをそれぞれ選択しているため)。
これに対して、図26(b)は、エミッタ電極71とは絶縁膜62で分離されると共にトレンチ61によってトレンチゲート構造80とは分離されるフローティングp領域152をpベース領域52内に部分的に分離して設けることでnベース層(ドリフト層)51内のデバイスの表面近傍のホール濃度(密度)を上昇させるタイプの表面構造を有する1200V級のIGBTを測定した結果である。さらに詳しくは、基板抵抗率/基板厚さは、55Ωcm/130μmを選択した場合のVCE電圧波形とIC電流波形図である。図26(b)では、アバランシェ降伏突入時に耐圧劣化し、破壊に至る現象が観察されている。
図27(a)、(b)、(c)および図28(a)、(b)、(c)に、それぞれ前記図26の(a)、(b)に対応する表面構造を有するIGBTのアバランシェ降伏直前およびアバランシェ降伏直後の状態をデバイスシミュレーションによって、解析した結果を示す。すなわち、図27の表面構造は、図26(a)と同様のトレンチによって分離されたpベース領域52のほぼ全てがエミッタ電極71に接触しているタイプの表面構造を模擬したものであり、図28の表面構造は、図26(b)と同様にトレンチ61によって分離されると共に、エミッタ電極71と絶縁されたフローティングp領域152を設けるタイプの表面構造を模擬したものである。
図27、図28の比較から分かるように、図28に示され、トレンチ61によって分離されると共にエミッタ電極71と絶縁されたフローティングp領域152を有するIGBTの方が、図27に示すIGBTの符号82の位置よりもアバランシェ降伏突入時に発生するキャリア(電子)が符号81の位置に示すように不均一に分布し、かつ、発生量も多い。加えて、図28のIGBTは、電流の経路もエミッタ電極71とコンタクトしている領域に限られるために、図27の、ほぼ全てがエミッタ電極71に接触しているタイプの表面構造を有するIGBTと比較して、次のように言える。すなわち、図28のIGBTは、
アバランシェ突入時の発生電流が多い、かつ、電流経路が狭く、電流密度が高いという状態となっているので、アバランシェ降伏突入時に破壊しやすい。従って、アバランシェ降伏時の破壊を回避するためには、アバランシェ降伏突入時の電流経路を図27のデバイスのように均一にする必要がある。この結果、1)全てのトレンチ61間に電流経路を設け、等電位面を均一にし、電界強度分布を均一に近づける構造。2)電流経路をできるだけ均一にして、電流集中を緩和する構造とすることが重要であることが分かる。
すなわち、フローティングp領域152を、前記絶縁膜62に局部的な開口部63を設けることにより、フローティングp領域152を横方向に電流が流れることにより発生する抵抗成分を介してエミッタ電極71に接続するような構造にして、アバランシェ降伏電流が小さい電流の場合にはフローティングp領域152を低い電位に固定することを可能としたものである。従って、前記抵抗成分には許容可能な最大値が存在する。
表1は、フローティングp領域152とエミッタ電極71間に挿入されることになる前記横方向抵抗の大きさ(デバイスの活性領域の単位面積に対する)とアバランシェ降伏突入時の破壊状況についての調査結果である。
図30、図31に本発明にかかる実施例2、実施例3のIGBTの要部平面図および要部断面図をそれぞれ示す。
図30(a)のA−A断面が図30(b)であり、同じくB−B断面が図30(c)である。コレクタ電極73からの主電流の一部は前記絶縁膜62に一定間隔で形成されているコンタクトホール63を介して、エミッタ電極にも流れる。この時、フローティングp領域152内を前記コンタクトホール63に向かって横方向(主面に平行な方向)に流れることによって発生する電圧降下値がエミッタ電極との間に接続される抵抗(Rs(Ω))となる。抵抗Rs(Ω)は前記単位面積あたりの抵抗値(Ω/cm2)すなわち、シート抵抗に距離を乗じることにより得られる。従って、この単位面積あたりの抵抗値(Ω/cm 2 )の大きさはフローティングp領域152の仕様を一定とすれば、コンタクトホール間隔によって調整することができる。
一方、pベース領域52の表面から内部に向かってエミッタ領域53と高濃度p+型ボディ領域54が形成され、このエミッタ領域53と高濃度p+型ボディ領域54の表面には前記エミッタ電極71が共通に接触する。トレンチ61の内部にはゲート絶縁膜60を介してゲート電極72が埋設される。ゲート電極72の表面は絶縁膜62によりエミッタ電極71と絶縁されている。
図30(a)のB−B断面図である図30(c)では、フローティングp領域152の表面を覆う絶縁膜62に一定の間隔でコンタクトホール63が形成され、このコンタクトホール63においてエッミッタ電極71と接触している。コレクタ電極73からエミッタ電極71へ向かう主電流は、フローティングp領域152の下部に対応する領域ではコンタクトホール63を通ってエミッタ電極71に流れるので、図30(c)に示すようにコンタクトホール63間の絶縁膜62直下を主面方向に流れる電流成分が発生し、その結果、フローティングp領域152の不純物濃度分布とコンタクトホール間の距離で決まる抵抗成分が発生する。
このように、フローティングp領域152上の絶縁膜12にコンタクトホール63を形成しない構成であっても、フローティングp領域152の内部を横方向に流れて電流がエミッタ電極に到達する構成であれば、図30と同様に、フローティングp領域152直下のドリフト層1の表面側のホール密度を高くし易いので、オン電圧を小さくすることができる。
以上説明した実施例によれば、不純物濃度(密度)と厚さを制御されたn型FS構造を有し、ライフタイムが1μsより長いIGBTにおいて、適切な半導体基板抵抗率/基板厚さを選択するだけで、アバランシェ降伏突入時の破壊を回避することが可能となる。
さらに、トレンチによってトレンチゲート構造から分離されると共に、エミッタ電極に対して絶縁膜を挟んで下層に位置するフローティングp領域を有する構造を備えることで、表面側のホール濃度(密度)を高くしてオン抵抗(オン電圧)を下げることができるようにしたIGBTにおいても、フローティングp領域とエミッタ電極とを一定値以下の抵抗で接続することも好ましい。すなわち、デバイスの活性領域の単位面積当たり100mΩ/cm2以下、望ましくは10mΩ/cm2以下の小さい抵抗で接続することでアバランシェ降伏突入時の破壊を回避することが可能となる。
12、12a、52 pベース領域
12b、152 フローティングp領域、第二トレンチ間表面領域
13、61 トレンチ
14 ゲート酸化膜、
15、72 ゲート電極
16、53 n+型エミッタ領域、
17、54 p+型ボディ領域
18、62 絶縁膜、BPSG
19、71 エミッタ電極
22、73 コレクタ電極
23 レジストマスク
40、64 エミッタコンタクトホール
50、55 n型バッファ層、n型FS層
5156 p型コレクタ層
63 コンタクトホール
65 エミッタランナー
80 トレンチゲート構造。
Claims (4)
- 一導電型半導体基板の一方の主表面に選択的に形成される他導電型ベース領域と、該他導電型ベース領域の表面に選択的に形成される一導電型エミッタ領域と、前記他導電型ベース領域の表面に、該ベース領域の濃度より高濃度であって前記一導電型エミッタ領域に接して形成される他導電型ボディ領域と、前記一導電型エミッタ領域表面から前記他導電型ベース領域を貫き前記一導電型半導体基板に達する深さと複数の直線状で平行な表面パターンを有するトレンチと、該トレンチ内にゲート絶縁膜を介して埋設されるゲート電極と、前記一導電型エミッタ領域と前記他導電型ボディ領域の両表面に共通に導電接触するエミッタ電極を有する縦型トレンチMOS半導体装置において、前記複数の直線状で平行な表面パターンを有するトレンチの複数のトレンチ間に、前記他導電型ベース領域表面と前記一導電型半導体基板表面が前記トレンチの長手方向に沿って交互に繰返し表面配置され、前記他導電型ベース領域表面内の前記一導電型エミッタ領域と前記他導電型ボディ領域の両表面に共通に前記エミッタ電極が導電接触する第一トレンチ間表面領域と、前記トレンチの長手方向に沿った表面に前記他導電型ベース領域表面が占有する第二トレンチ間表面領域が含まれ、前記第二トレンチ間表面領域に形成されている前記他導電型ベース領域表面が、絶縁膜のコンタクトホールを介してエミッタ電極に導電接続され、かつ前記コンタクトホールの形成間隔によって調整され単位面積当たり100mΩ/cm2よりも小さい抵抗成分であることを特徴とするトレンチ型絶縁ゲートMOS半導体装置。
- 前記第一トレンチ間表面領域と前記第二トレンチ間表面領域とがトレンチを挟んで交互に繰返し表面配置されていることを特徴とする請求項1に記載のトレンチ型絶縁ゲートMOS半導体装置。
- 前記第一トレンチ間表面領域と前記第二トレンチ間表面領域との短手方向の繰り返し配置間隔が等間隔であることを特徴とする請求項1または請求項2に記載のトレンチ型絶縁ゲートMOS半導体装置。
- 前記短手方向の繰返し配置間隔が5μm以下であることを特徴とする請求項4に記載のトレンチ型絶縁ゲートMOS半導体装置。
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