JP6501331B2 - トレンチゲート型ｍｏｓ半導体装置 - Google Patents

Description

この発明は、大電流密度で使用されるパワー半導体デバイス、特には、トレンチゲート型絶縁ゲートバイポーラトランジスタ（以降ＩＧＢＴと略す）などのトレンチゲート型ＭＯＳ半導体装置に関する。

近年のパワーエレクトロニクス分野における電源機器の小型化、高性能化への要求を受けて、電力用半導体装置では、高耐圧化、大電流化と共に、低損失化、高破壊耐量化、高速化などの性能改善に注力されている。そのような大電流化、低損失化が可能な電力用半導体装置として、最近では縦型／トレンチゲート型ＩＧＢＴが好んで用いられている。

縦型／トレンチゲート型ＩＧＢＴは、ＭＯＳ（金属／酸化膜／半導体）ゲートにより駆動されるものである。一般にＭＯＳゲート構造については、半導体基板の表面に平板状にＭＯＳゲートを設け、チャネル電流が表面に平行な方向に流れるプレーナゲート構造およびＭＯＳゲートをトレンチ内に埋め込み、チャネル電流が半導体基板の表面に垂直な方向に流れるトレンチゲート構造の２種類が広く知られている。最近は、構造的にチャネル密度を高くでき、低オン抵抗特性が得やすいことから、トレンチ内にゲート電極を埋め込んだトレンチゲート型ＩＧＢＴが注目されている。

特開２００１−３０８３２７号公報（図１） 特開２００４−３９８３８号公報 特開２０００−２２８５１９号公報（図６、図７） 特開平８−３１６４７９号公報

アバランシェ降伏時の破壊を回避するためには、電流経路をできるだけ均一にして、電流集中を緩和する構造とすることが重要である。

本発明は上述した事情に鑑みてなされたもので、本発明の目的は、アバランシェ降伏時の破壊耐量が大きいトレンチゲート型ＭＯＳ半導体装置を提供することである。

本発明の一実施形態によれば、第一導電型の半導体基板を備えるトレンチゲート型ゲート型ＭＯＳ半導体装置であって、前記半導体基板の一方の主表面の側に選択的に形成される第二導電型のベース領域と、前記ベース領域の表面層に形成され、該ベース領域よりも高濃度の第二導電型のボディ領域と、前記半導体基板の他方の主表面の側に形成される第二導電型のコレクタ層と、前記第一導電型の半導体基板で構成されるドリフト層と、前記コレクタ層との間に形成される該ドリフト層よりも高濃度の第一導電型のフィールドストップ層と、前記ベース領域を貫き前記ドリフト層に達すると共に、直線状の平面パターンを有する複数のトレンチと、前記ベース領域の表面層に形成され、前記トレンチに接する第一導電型のエミッタ領域と、前記トレンチの内部にゲート絶縁膜を介して埋め込まれるゲート電極と、前記半導体基板の一方の主表面の側に被着する絶縁膜と、前記絶縁膜に設けられ、前記ボディ領域及び前記エミッタ領域を露出させる第１コンタクトホールと、前記第１コンタクトホール及び前記絶縁膜の上に被着するエミッタ電極と、を更に備え、前記ボディ領域及び前記エミッタ領域を露出させる前記第１コンタクトホールが前記トレンチにより囲まれていて、前記トレンチの長手方向における当該トレンチゲート型ＭＯＳ半導体装置のチップの活性領域外周部に、前記半導体基板の一方の主表面の側を露出させ前記エミッタ電極に電流を流すコンタクトホールが該活性領域を挟んで設けられているトレンチゲート型ＭＯＳ型半導体装置が提供される。

本発明の他の実施形態によれば、第一導電型の半導体基板を備えるトレンチゲート型ＭＯＳ半導体装置であって、前記半導体基板の一方の主表面の側に選択的に形成される第二導電型のベース領域と、前記ベース領域の表面層に形成され、該ベース領域よりも高濃度の第二導電型のボディ領域と、前記ベース領域を貫き前記第一導電型の半導体基板で構成されるドリフト層に達すると共に、直線状の平面パターンを有する複数のトレンチと、前記ベース領域の表面層に形成され、前記トレンチに接する第一導電型のエミッタ領域と、前記半導体基板の一方の主表面の側に被着する絶縁膜に設けられ、前記ボディ領域及び前記エミッタ領域を露出させる第１コンタクトホールと、前記第１コンタクトホール及び前記絶縁膜の上に被着するエミッタ電極と、を更に備え、前記ボディ領域及び前記エミッタ領域を露出させる前記第１コンタクトホールが前記トレンチにより囲まれていて、前記トレンチの長手方向における当該トレンチゲート型ＭＯＳ半導体装置のチップの活性領域外周部に、前記半導体基板の一方の主表面の側を露出させ前記エミッタ電極に電流を流す第２コンタクトホールが該活性領域を挟んで設けられているトレンチゲート型ＭＯＳ型半導体装置が提供される。

本発明によれば、アバランシェ降伏時の破壊耐量が大きいトレンチゲート型ＭＯＳ半導体装置を提供することができる。

本発明の実施例１にかかるトレンチ型ＩＧＢＴの製造方法を説明するための主要な製造工程ごとの要部断面図（その１）である。 本発明の実施例１にかかるトレンチ型ＩＧＢＴの製造方法を説明するための主要な製造工程ごとの要部断面図（その２）である。 本発明の実施例１にかかるトレンチ型ＩＧＢＴの製造方法を説明するための主要な製造工程ごとの要部断面図（その３）である。 本発明の実施例１にかかるトレンチ型ＩＧＢＴの製造方法を説明するための主要な製造工程ごとの要部断面図（その４）である。 本発明の実施例１にかかるトレンチ型ＩＧＢＴの製造方法を説明するための主要な製造工程ごとの要部断面図（その５）である。 本発明の実施例１にかかるトレンチ型ＩＧＢＴの製造方法を説明するための主要な製造工程ごとの要部断面図（その６）である。 本発明の実施例１にかかるトレンチ型ＩＧＢＴの製造方法を説明するための主要な製造工程ごとの要部断面図（その７）である。 本発明の実施例１にかかるトレンチ型ＩＧＢＴの製造方法を説明するための主要な製造工程ごとの要部断面図（その８）である。 本発明の実施例１にかかるトレンチ型ＩＧＢＴの製造方法を説明するための主要な製造工程ごとの要部断面図（その９）である。 本発明の実施例１にかかるトレンチ型ＩＧＢＴの斜視断面図である。 図１０のＡ−Ａ線におけるそれぞれ断面図である。 図１０のＢ−Ｂ線におけるそれぞれ断面図である。 図１０のＣ−Ｃ線におけるそれぞれ断面図である。 本発明の実施例１にかかるトレンチ型ＩＧＢＴのトレンチおよびトレンチ間パターンの要部平面図（その１）である。 本発明の実施例１にかかるトレンチ型ＩＧＢＴのトレンチおよびトレンチ間パターンの要部平面図（その２）である。 従来例１のトレンチ型ＩＧＢＴの断面図である。 従来例２のトレンチ型ＩＧＢＴの斜視断面図である。 図１５のＡ−Ａ線におけるそれぞれ断面図である。 図１５のＢ−Ｂ線におけるそれぞれ断面図である。 図１５のＣ−Ｃ線におけるそれぞれ断面図である。 一般的なＩＧＢＴとそのゲート回路の等価回路図である。 ＩＧＢＴの過渡的な時間を横軸にとった場合のターンオフ波形の実施例１と従来例１、２との比較図である。 実施例１と従来例１、２とのＩＧＢＴのターンオフ時の跳ね上がりピーク電圧とターンオフ損失の関係比較図である。 ＩＧＢＴの実施例１と従来例１、２のＩ−Ｖ特性比較図である。 ６００Ｖ級ＩＧＢＴにおける基板抵抗率／基板厚さとアバランシェ降伏突入時の破壊の関係図である。 １２００Ｖ級ＩＧＢＴにおける基板抵抗率／基板厚さとアバランシェ降伏突入時の破壊の関係図である。 ３３００Ｖ級ＩＧＢＴにおける基板抵抗率／基板厚さとアバランシェ降伏突入時の破壊の関係図である。 アバランシェ降伏突入時の破壊の相関を得るために適用した半導体装置の不純物分布図である。 アバランシェ降伏突入時の破壊に関する測定装置の回路図である。 図５に示される装置を用いて、１２００Ｖ級デバイスのアバランシェ降伏突入時の、破壊する場合と非破壊の場合の電圧Ｖ_CEと電流Ｉ_C波形（非破壊の場合）である。 アバランシェ降伏突入直前と直後のデバイス構造とその電子分布図である。 アバランシェ降伏突入直前と直後のデバイス構造とその電子分布図である。 本発明の実施例にかかるＩＧＢＴの断面図である。 本発明の実施例２のＩＧＢＴの要部平面図と要部断面図である。 本発明の実施例３のＩＧＢＴの要部平面図と要部断面図である。 本発明の実施例にかかるＩＧＢＴの不純物濃度（密度）分布とアバランシェ降伏突入時のホール密度分布図と電界強度分布図である。

以下、本発明の縦型／トレンチ型絶縁ゲートＭＯＳ半導体装置について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。

図１〜図９は、それぞれ、本発明の実施例１にかかるトレンチ型ＩＧＢＴの製造方法を説明するための主要な製造工程ごとの要部断面図である。図１０は本発明の実施例１にかかるトレンチ型ＩＧＢＴの斜視断面図である。図１１−１〜図１１−３は図１０のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線におけるそれぞれ断面図である。図１２と図１３は本発明の実施例１にかかるトレンチ型ＩＧＢＴのトレンチおよびトレンチ間パターンの要部平面図である。図１８はＩＧＢＴのターンオフ時の過渡的な時間を横軸にとった場合のターンオフ波形の実施例１と従来例１、２との比較図である。図１９は実施例１と従来例１、２とのＩＧＢＴのターンオフ時の跳ね上がりピーク電圧とターンオフ損失の関係比較図である。図２０はＩＧＢＴの実施例１と従来例１、２のＩ−Ｖ特性比較図である。

（実施例１）
以下、本発明の実施例１について、図１〜図９を参照して説明する。なお、本実施例１では、特に、耐圧１２００Ｖのトレンチ型ＩＧＢＴについて説明する。

まず、従来の技術と同様に、ｎ^- ドリフト層となる、面方位１００で比抵抗が約５０Ωｃｍのｎ^-型のシリコン半導体基板１１を用意する（図１）。その基板１１の表面に、図示しないガードリング形成のためのレジストマスクパターンを形成し、ｐ型不純物をイオン注入し、レジスト除去後に熱処理を行うことで、チップの周辺部にガードリング層を形成する。この熱処理の際に酸化膜３０を形成し、ホトリソグラフィにより前記酸化膜３０にトレンチ形成用の開口を形成し、図２に示すようにトレンチ１３を所定の深さまで半導体基板１１を異方性のガスエッチングすることにより形成する。

本実施例１では４μｍ間隔（トレンチ間の間隔）で、直線状平面パターンを有する０．８μｍ幅の開口部を設け、基板１１の表面から垂直に異方性のＲＩＥエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）をすることでトレンチ１３を形成した。そして、シリコン基板１１へのトレンチ１３形成の際に形成されるエッチング表面の欠陥層を除去するために、まず犠牲酸化によりトレンチ１３内部に酸化膜を形成する。そして、その酸化膜を除去することによりトレンチ形成に伴う欠陥層を除去する。セル領域の酸化膜を一旦全て除去し、その後、図３に示すように、ゲート酸化を行うことで、トレンチ１３の内部に膜厚１４０ｎｍ〜１７０ｎｍのゲート酸化膜１４を形成する。

次に、膜厚が０．５μｍ〜１．０μｍの、たとえば、不純物（リンやボロン）を高濃度にドープされた多結晶シリコン膜１５を減圧ＣＶＤ法により全面に被着することで、トレンチ１３の内部を導電体化された多結晶シリコン（ドープド多結晶シリコン）１５で埋め込む（図３）。次に、たとえば、異方性または等方性のガスエッチングにより、前記ドープド多結晶シリコン１５をエッチバックする。そしてシリコン基板１１の表面の酸化膜１４が露出した段階で多結晶シリコン１５のエッチングを停止すると、図３に示すようにトレンチ１３内に埋め込まれたゲート電極１５が適正な高さに制御される。堆積した多結晶シリコンの膜厚と同程度の量がエッチバックにより減厚されるので、ゲート電極１５はトレンチ１３の頂部から１００ｎｍ〜１５０ｎｍ程度深くエッチングされる。

次に、図４に示すようにシリコン基板１１の表面の酸化膜１４をシリコン面が露出するように除去する。このとき、酸化膜１４の除去に異方性エッチングを用いることで、トレンチ側壁部の酸化膜がエッチングされることなく厚いまま残すことができるので、好適である。その結果、この後に形成されるｐベース領域１２（およびｐ⁺ボディ領域１７）、ｎ⁺エミッタ領域１６のイオン注入面が同一面となるほか、ｐベース領域１２の形成がトレンチ形成後に行われることとなり、ｐベース領域１２の拡散深さを浅くすることが可能となる。さらには、ボロンが熱酸化膜形成中に酸化膜に取り込まれることも防ぐことができるため都合がよい。

次に、ボロンイオンあるいは砒素イオンが十分に透過しうる厚さ、たとえば、２０ｎｍ〜５０ｎｍの熱酸化膜１４ａを形成し、図５（ａ）、（ｂ）に示すようにセル領域部分の一部にｐベース領域１２ａとなるｐ型の拡散領域およびフローティングｐ領域１２ｂとなるｐ型の拡散領域を、たとえば、加速電圧５０ｋｅＶ程度、ドーズ量１×１０¹³ｃｍ^-2〜５×１０¹⁴ｃｍ^-2程度のイオン注入、および１１００℃程度の熱拡散処理により形成する。ドーズ量を調整することにより、ＭＯＳ型半導体装置のゲート電圧の室温でのしきい値を約６Ｖ程度に調整可能である。

本実施例１では４μｍ間隔（トレンチ間の間隔）で、直線状平面パターンを有する０．８μｍ幅の開口部を設け、基板１１の表面から垂直に異方性のＲＩＥエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）をすることでトレンチ１３を形成した。そして、シリコン基板１１へのトレンチ１３形成の際に形成されるエッチング表面の欠陥層を除去するために、まず犠牲酸化によりトレンチ１３内部に酸化膜を形成する。そして、その酸化膜を除去することによりトレンチ形成に伴う欠陥層を除去する。セル領域の酸化膜を一旦全て除去し、その後、図３に示すように、ゲート酸化を行うことで、トレンチ１３の内部に膜厚１４０ｎｍ〜１７０ｎｍのゲート酸化膜１４を形成する。

次に、ｐベース領域１２ａの表面層にｐ⁺型ボディ領域１７を図６（ｂ）の平面図に示すような平面パターンで形成する。これはｐ⁺型ボディ領域１７となる部分にホトリソグラフィによりレジストマスクの開口を形成し、たとえば、加速電圧は１００ｋｅＶ程度、ドーズ量は１×１０¹⁵ｃｍ^-2〜５×１０¹⁵ｃｍ^-2程度のボロンイオン注入、および、１０００℃程度の熱拡散処理することで形成する。本実施例１では、ボディ領域１７としてボロンイオン注入されるトレンチ間の長手方向の長さを前記繰返しピッチの長さ約１００μｍ（Ｚ_UNIT）×６０％（Ｒ_Emitter）＋５μｍ＝６５μｍ、およびトレンチ間の短手方向の最小幅を１μｍとし、トレンチとトレンチの間の中央部に最小幅部分が配置されるように形成した。

次に図７（ａ）、（ｂ）に示すようにホトリソグラフィにより、レジストマスク２３の開口を形成し、たとえば、砒素（Ａｓ）のイオン注入および熱処理をすることでｎ型のエミッタ領域１６を形成する。このエミッタ領域１６のトレンチ長手方向の長さの繰り返しピッチ（長さ）に対する比率はＲ_Emitter（６０％）とした。このイオン注入は、たとえば、加速電圧は１００ｋｅＶ〜２００ｋｅＶ程度、ドーズ量は１×１０¹⁵ｃｍ^-2〜５×１０¹⁵ｃｍ^-2程度で行われる。

次に、図８（ａ）、（ｂ）に示すようにＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の絶縁膜１８を基板１１の全面に被着し、ホトリソグラフィにより基板１１の表面のエミッタ領域１６およびｐ⁺ボディ領域１７を露出させるエミッタコンタクトホール４０を形成するために、その絶縁膜１８をパターンエッチングし、開口を設ける。その結果、トレンチ１３内のゲート電極１５の上には、さらにその上に被着されるエミッタ電極１９に対して絶縁を保持する絶縁膜１８が形成される。このとき、エミッタコンタクトホール４０のトレンチ１３長手方向の開口長さが、エミッタ領域１６のトレンチ１３長手方向の長さよりも長くなるようする。たとえば、本実施例１では、図１２に示すようにエミッタコンタクトホール４０の、トレンチ１３長手方向の開口長さは繰返しピッチ（１００μｍ）の６０％とエミッタ領域より４μｍ長くする、すなわち約１００μｍ（Ｚ_UNIT）×６０％（Ｒ_Emitter）＋４μｍ＝６４μｍであり、同じくトレンチ１３短手方向の開口幅は１μｍとなるようにした。

そして、基板１１の表面に、アルミニウム等の金属材料をスパッタリングにより被着し、ホトリソグラフィによりパターニングし、熱処理することで、セル領域部分の全面にエミッタ電極となる金属電極層１９（図８（ａ））を形成する。さらに、エミッタ電極１９の上にはチップ全面にポリイミド膜などのパッシベーション膜（図示せず）を被着する。

次に、半導体基板１１の他方の主面から所定の厚さ（１２０μｍ〜１４０μｍ程度）まで半導体基板を研磨して薄くする。図９に示すように、研磨した他方の主面にｎ型バッファ層（あるいは、ｎ型フィールドストップ層）５０およびｐ型コレクタ層５１をイオン注入ならびに熱処理によって形成した後にコレクタ電極２２を形成することで、ウエハ段階の縦型トレンチ型ＩＧＢＴが完成する。ここで、ＩＧＢＴの形態によっては、ｎ型バッファ層（あるいは、ｎ型フィールドストップ層）５０の形成がなされない場合もある。また、製造工程に投入する際の半導体基板として、ｎ^-／ｎ⁺⁺／ｐ⁺⁺基板を用いれば、ｎ型バッファ層５０およびｐ型コレクタ層５１をイオン注入ならびに熱処理によって形成しない製造方法とすることもできる。

前述のような製造方法の場合には、ゲート電極１５とエミッタ領域１６とが従来のように離れることが考えられるため、エミッタ領域の熱処理時間は比較的長くする必要がある。このような場合にはエミッタ領域の濃度が低下し、金属電極とエミッタ領域のオーミック接触が困難な場合がある。このような場合は、エミッタ領域を２回に分けて形成することでエミッタ領域の表面濃度が高くオーミック接触の容易なものとすることができる。すなわち、第１のｎ型のエミッタ領域１６をｐベース領域１２を形成後に形成した後、ｐ型ボディ領域１７を形成し第２のｎ型エミッタ領域となる部分を覆ってレジストマスクを設ける。さらに、第２のｎ型エミッタ領域１６となる部分にホトリソグラフィによりレジストマスクの開口を形成し、たとえば、砒素をイオン注入および熱処理することによりｎ型エミッタ領域１６を形成する。これにより、エミッタ領域と金属電極のオーミック接触が容易な構造となる。

本実施例1のＲ_Emitter＝６０％の場合のセル形状の表面パターンは図１２の平面図に示されるような寸法となる。図１３は図１２における、第二トレンチ間表面領域のフローティングｐ領域１２ｂの代わりに、フローティングｐ領域を形成しないで半導体基板１１をそのまま表面領域として絶縁膜１８で覆った構造である。どちらもＩＧＢＴの要部平面パターンである。

図１２に示す平面パターンを有する本実施例１の縦型トレンチゲートＭＯＳパワー半導体デバイスの電流密度が３３３Ａ／ｃｍ²の場合のターンオフ波形と、図１４（従来例１）、図１５（従来例２）に示す平面パターンを有する従来構成のＩＧＢＴのＩ−Ｖ出力特性とを図１８に示す。図１８中の横軸の４．０Ｅ−０６などの一連の記載は４．０×１０^-6などのようにＥ以降の数字は１０のべき乗数を表す。他の同様の記載も同じである。

図１８より明らかなように、従来構成のＩＧＢＴでは、跳ね上がり電圧が、３００Ｖ（前記従来例１の構造）、４５０Ｖ（前記従来例２の構造）であるのに対して、実施例１のＩＧＢＴでは、跳ね上がり電圧が２００Ｖ以下に抑制されていることが示されている。跳ね上がり電圧を調整する上で、ゲート抵抗を変化させる手法が一般的である。

しかしながら、ゲート抵抗を大きくした場合、ターンオフ損失が大きくなるというトレードオフの相関があるため、ゲート抵抗を変化させてスイッチング速度を変えた場合の、跳ね上がりピーク電圧とターンオフ損失の相関を調査した結果を図１９に示す。ゲート抵抗を変化させた場合においても、実施例１は他の従来例１、２と同一かそれより優れた特性を示していることがわかる。

加えて、Ｉ−Ｖ出力特性を比較したものを図２０に示す。この図２０によれば、実施例１のＩ−Ｖ出力特性は他の従来例１、２とほぼ同等かそれ以上の低オン電圧を実現可能としている。

以上に説明した実施例１によれば、工程数を増やすことなく、極めて簡便な方法で、大電流密度と低オン電圧、ターンオフ時の跳ね上がり電圧の抑制を同時に実現せしめることを可能としている。

以下の説明において、単に濃度（密度）という場合は、不純物濃度（密度）を表す。図２１〜図２３は、それぞれ、耐圧クラスごとのＩＧＢＴにおける基板抵抗率／基板厚さとアバランシェ降伏突入時の破壊の関係図である。図２４はＩＧＢＴの半導体基板の厚さ方向を横軸に採った不純物濃度（密度）分布図である。図２５は、耐圧クラスごとのＩＧＢＴにおける基板抵抗率／基板厚さとアバランシェ降伏突入時の破壊の関係を調べる測定装置の回路図である。図２６は図２５に示される測定装置を用いて得られた、１２００Ｖ級デバイスのアバランシェ降伏突入時の破壊に関する測定の際の電圧Ｖ_CEと電流Ｉ_Cの各波形図である。図２７、図２８は図２６に対応するアバランシェ降伏突入直前と直後の内部電子濃度（密度）分布図である。図２９は本発明の例にかかるＩＧＢＴの要部断面図とアバランシェ降伏時の電圧電流波形図である。図３０は本発明の実施例２のＩＧＢＴの要部の平面図と断面図である。図３１は本発明の実施例３のＩＧＢＴの要部の平面図と断面図である。図３２は本発明の実施例にかかるＩＧＢＴのアバランシェ降伏突入時のホール濃度（密度）分布図（ａ）と電界強度分布図（ｂ）である。

フィールドストップ層（以降ＦＳ層と略す）を設けてドリフト層を薄層化した構造とトレンチゲート構造とを組み合わせた構造とを有するＩＧＢＴは、アバランシェ降伏時に破壊し易いという問題点について調べたところ、トレンチゲート構造を有するＩＧＢＴでは、アバランシェ降伏突入時に負性抵抗が現れ、この負性抵抗によって短時間で数Ａ程度の電流が流れた場合にＩＧＢＴが破壊する現象が現れることが分かった。この現象は、アバランシェ降伏によって発生した電子・ホールペアによって、ＩＧＢＴの内部の寄生トランジスタが動作し、ｐ型コレクタ層から注入されたキャリアによって、特に、トレンチ近傍の高電界領域における局部的なアバランシェ降伏が強く発生し、おそらくは、さらにデバイスの不均一動作も要因の一部となり、ＩＧＢＴの寄生サイリスタが動作することによって破壊するものと考えられる。従って、高電界領域におけるアバランシェ降伏突入時に発生する負性抵抗に起因する電流を効果的に小さくすることで破壊を回避することができるのではないかという考えに基づいて、以下説明する実施例２、３がなされた。

破壊時の電流について調べたところ、電流増加は下記２点の要因に分類可能であることが分かった。すなわち、
１）半導体基板の仕様とフィールドストップ層（ＦＳ層）に起因するアバランシェ降伏突入時の電流増加
２）ＩＧＢＴの表面構造に起因するアバランシェ降伏突入時の電流増加、である。

前記１）の半導体基板の仕様とｎ型ＦＳ層とに起因するアバランシェ降伏突入時の電流増加による破壊に関して説明するために、耐圧クラス６００Ｖ級、１２００Ｖ級、３３００Ｖ級のＩＧＢＴに対して、基板抵抗率と基板厚さをパラメータとして前記アバランシェ破壊について調べた結果を図２１〜図２３にそれぞれ示す。この時の前記３種の耐圧クラスに共通するＩＧＢＴのｎ型ＦＳ層およびｐ型コレクタ層を含む不純物ドーピングプロファイルの概略を図２４に示す。図中、縦軸にある１．０Ｅ＋１３などの記載はいずれも１．０×１０¹³などのようにＥ以降の数字は１０のべき乗数を表す（他の図面の同様な記載についても同じ）。特にｎ型ＦＳ層のピーク濃度（密度）はキャリアの移動度が減少し始める１×１０¹⁶ｃｍ^-3以下の濃度（密度）となるように、かつ、拡散深さが１０μｍ以上になるように注意深く形成した。その理由については後で述べる。

これら３種の耐圧クラスのＩＧＢＴのアバランシェ破壊を調べた測定装置の回路を図２５に示す。並列に接続したオフ状態のＩＧＢＴの試験素子２５２とスイッチング用の高耐圧デバイス２５３に、電源２５０とインダクタンス２５１とを直列接続したものである。スイッチング用の高耐圧デバイス２５３をオンオフさせると、スイッチング用のデバイス２５３がオフした際に跳ね上り電圧が発生し、ＩＧＢＴ試験素子２５２の耐圧を超える電圧にすることが可能となる。この時、インダクタンス２５１を変化させることで、アバランシェ突入時の電流を変えることができるようになっている。

図２５に示す回路で測定した結果を示す図２１〜図２３からは、いずれの耐圧クラスのＩＧＢＴにおいても、共通して、基板抵抗率が高いほど、かつ、基板厚さが薄いほどアバランシェ降伏突入時に破壊しやすくなることを示している。図２１〜図２３からアバランシェ破壊しない領域は、ＩＧＢＴのρ：基板抵抗率、ｔ_n-：基板厚さとすれば、６００Ｖ級デバイスでは、概ねｔ_n-＞５ρ−９０の範囲、１２００Ｖ級デバイスでは、概ねｔ_n-＞４ρ−１１０の範囲、３３００Ｖ級デバイスでは、概ねｔ_n-＞３ρ−１８０の範囲であるので、それらの範囲を満たす基板抵抗率ρと基板厚さｔ_n-を選択してＩＧＢＴを作製すれば、アバランシェ降伏突入時の破壊を回避可能であることが分かる。換言すれば、ＩＧＢＴの耐圧クラスをＶｍａｘ（Ｖ）とし、基板濃度（密度）をＮ_D（cm^-3）、基板厚さをｔ_n-（μｍ）とすると、Ｎ_D×（ｔ_n-＋０．０３３Ｖｍａｘ＋７０）＞１．５４×１０¹⁸Ｖｍａｘ^-0.299で示される範囲で基板濃度（密度）Ｎ_Dと基板厚さｔ_n-を選択すればよい。

ここで、ｎ型ＦＳ層に関して、１×１０¹⁶ｃｍ^-3以下の不純物濃度（密度）にすると共に、拡散深さを１０μｍ以上になるように注意深く形成したと前述した理由について、以下説明する。

図３２の（ａ）、（ｂ）は、本発明の実施例にかかる１２００Ｖ級ＩＧＢＴにおいてアバランシェ降伏が発生した直後、および、負性抵抗が出ている場合のホール濃度（密度）分布と電界強度分布をデバイスシミュレーションした結果を示す半導体基板の厚さ方向の状態図である。

図３２（ａ）では、アバランシェ降伏の発生直後にｐ型コレクタ層から約１０μｍの厚さに渡って少数キャリア（ホール）が注入されていることがわかる。しかしながら、ｎ型ＦＳ層の拡散深さが１０μｍ以上に形成されているために、図３２（ｂ）の電界強度分布図に示すように、本実施形態にかかるデバイスの電界強度は少数キャリア（ホール）が注入されている深さ（１０μｍ）よりも浅い部分で０になっているので、このＩＧＢＴでは１２００Ｖの耐圧を保持可能なものとしていることがわかる。

ｎ型ＦＳ層の拡散深さが１０μｍ以下であった場合には、ｎ型ＦＳ層による空乏層の伸びを抑制する機能が不充分になり、ｐベース領域とｐ型コレクタ層が実質的にリーチスルー状態になってしまい、耐圧が大きく低下し、大きな負性抵抗を示すこととなり、これに伴って過大な電流が流れアバランシェ破壊を生じるのである。

次に、前記２）のＩＧＢＴの表面構造に起因して発生するアバランシェ降伏突入時の電流増加による破壊に関して説明する。前記２）のアバランシェ降伏突入時の破壊に関し、１２００Ｖ級のＩＧＢＴにおいて調べた結果を図２６（ａ）、（ｂ）に示す。このうち、図２６（ａ）は、ダミートレンチ６１によって分離されたｐベース領域１５２の表面のほぼ全てがエミッタ電極７１に接触する表面構造を有する１２００Ｖ級のＩＧＢＴを測定した結果である。さらに詳しくは、ＩＧＢＴの基板抵抗率／基板厚さとして、それぞれ５５Ωｃｍ／１３０μｍを選択した場合のＶ_CE電圧波形とＩ_C電流波形図である。図２６（ａ）では、アバランシェ降伏突入時の破壊は見られない（前記図２２で、破壊されないような範囲の基板抵抗率／基板厚さをそれぞれ選択しているため）。

これに対して、図２６（ｂ）は、エミッタ電極７１とは絶縁膜６２で分離されると共にトレンチ６１によってトレンチゲート構造８０とは分離されるフローティングｐ領域１５２をｐベース領域５２内に部分的に分離して設けることでｎベース層（ドリフト層）５１内のデバイスの表面近傍のホール濃度（密度）を上昇させるタイプの表面構造を有する１２００Ｖ級のＩＧＢＴを測定した結果である。さらに詳しくは、基板抵抗率／基板厚さは、５５Ωｃｍ／１３０μｍを選択した場合のＶ_CE電圧波形とＩ_C電流波形図である。図２６（ｂ）では、アバランシェ降伏突入時に耐圧劣化し、破壊に至る現象が観察されている。

図２６（ａ）、（ｂ）の試験デバイスのＩＧＢＴは、前述のように、基板抵抗率／基板厚さは、５５Ωｃｍ／１３０μｍで共通であり、相違点はデバイスの表面構造のみであるため、アバランシェ降伏時の破壊の原因は、図２６（ｂ）の試験に用いたＩＧＢＴの表面構造にあると考えられる。

図２７（ａ）、（ｂ）、（ｃ）および図２８（ａ）、（ｂ）、（ｃ）に、それぞれ前記図２６の（ａ）、（ｂ）に対応する表面構造を有するＩＧＢＴのアバランシェ降伏直前およびアバランシェ降伏直後の状態をデバイスシミュレーションによって、解析した結果を示す。すなわち、図２７の表面構造は、図２６（ａ）と同様のトレンチによって分離されたｐベース領域５２のほぼ全てがエミッタ電極７１に接触しているタイプの表面構造を模擬したものであり、図２８の表面構造は、図２６（ｂ）と同様にトレンチ６１によって分離されると共に、エミッタ電極７１と絶縁されたフローティングｐ領域１５２を設けるタイプの表面構造を模擬したものである。

図２７、図２８の比較から分かるように、図２８に示され、トレンチ６１によって分離されると共にエミッタ電極７１と絶縁されたフローティングｐ領域１５２を有するＩＧＢＴの方が、図２７に示すＩＧＢＴの符号８２の位置よりもアバランシェ降伏突入時に発生するキャリア（電子）が符号８１の位置に示すように不均一に分布し、かつ、発生量も多い。加えて、図２８のＩＧＢＴは、電流の経路もエミッタ電極７１とコンタクトしている領域に限られるために、図２７の、ほぼ全てがエミッタ電極７１に接触しているタイプの表面構造を有するＩＧＢＴと比較して、次のように言える。すなわち、図２８のＩＧＢＴは、アバランシェ突入時の発生電流が多い、かつ、電流経路が狭く、電流密度が高いという状態となっているので、アバランシェ降伏突入時に破壊しやすい。従って、アバランシェ降伏時の破壊を回避するためには、アバランシェ降伏突入時の電流経路を図２７のデバイスのように均一にする必要がある。この結果、１）全てのトレンチ６１間に電流経路を設け、等電位面を均一にし、電界強度分布を均一に近づける構造。２）電流経路をできるだけ均一にして、電流集中を緩和する構造とすることが重要であることが分かる。

図２９および表１に、エミッタ電極７１と絶縁するように、間に絶縁膜６２を介在させる構造のフローティングｐ領域１５２を有するＩＧＢＴであっても、アバランシェ降伏突入時に破壊しない本実施形態にかかるＩＧＢＴの構造とするために、調べた結果を示す。

すなわち、フローティングｐ領域１５２を、前記絶縁膜６２に局部的な開口部６３を設けることにより、フローティングｐ領域１５２を横方向に電流が流れることにより発生する抵抗成分を介してエミッタ電極７１に接続するような構造にして、アバランシェ降伏電流が小さい電流の場合にはフローティングｐ領域１５２を低い電位に固定することを可能としたものである。従って、前記抵抗成分には許容可能な最大値が存在する。

表１は、フローティングｐ領域１５２とエミッタ電極７１間に挿入されることになる前記横方向抵抗の大きさ（デバイスの活性領域の単位面積に対する）とアバランシェ降伏突入時の破壊状況についての調査結果である。

表１より、デバイスの活性領域の単位面積当たり１００ｍΩ／ｃｍ²以下、望ましくは１０ｍΩ／ｃｍ²以下の小さい抵抗を、フローティングｐ領域１５２とエミッタ電極７１間に接続した場合、トレンチ６１によって分離されると共に、エミッタ電極７１との間に絶縁膜を挟んだフローティングｐ領域１５２を有するＩＧＢＴであっても、アバランシェ降伏突入時に破壊しない表面構造とすることができることが分かる。

図３０、図３１に本発明にかかる実施例２、実施例３のＩＧＢＴの要部平面図および要部断面図をそれぞれ示す。

（実施例２）
実施例２にかかる図３０（ａ）の要部平面図では、ストライプ状の平面パターンを有するトレンチ６１に囲まれた領域がフローティングｐ領域１５２であり、図３０（ｃ）に示すように、このフローティングｐ領域１５２の表面に形成されている絶縁膜６２に一定の間隔でコンタクトホール６３が設けられ、エミッタ電極７１がコンタクトホール６３を介してフローティングｐ領域１５２に導電接続される。図３０（ａ）、（ｂ）に示すように、隣接するフローティングｐ領域１５２の間にはトレンチ６１を挟んで、ｐベース領域５２とその表面層に形成されるエミッタ領域５３と高濃度ｐ⁺型ボディ領域５４の表面に、エミッタ電極７１のエミッタコンタクトホール６４が形成される。

図３０（ａ）のＡ−Ａ断面が図３０（ｂ）であり、同じくＢ−Ｂ断面が図３０（ｃ）である。コレクタ電極７３からの主電流の一部は前記絶縁膜６２に一定間隔で形成されているコンタクトホール６３を介して、エミッタ電極にも流れる。この時、フローティングｐ領域１５２内を前記コンタクトホール６３に向かって横方向（主面に平行な方向）に流れることによって発生する電圧降下値がエミッタ電極との間に接続される抵抗（Ｒｓ（Ω））となる。抵抗Ｒｓ（Ω）は前記単位面積あたりの抵抗値（Ω／ｃｍ²）すなわち、シート抵抗に距離を乗じることにより得られる。従って、この単位面積当たりの抵抗値（Ω／ｃｍ²）の大きさはフローティングｐ領域１５２の仕様を一定とすれば、コンタクトホール間隔によって調整することができる。

図３０（ａ）のＡ−Ａ断面図である図３０（ｂ）の断面図に示すように、半導体基板（ドリフト層）１００の他面には１０μｍ以上の厚さのｎ型ＦＳ層５５を介してｐ型コレクタ層５６が設けられ、ｐ型コレクタ層５６の表面にはコレクタ電極７３が形成されている。ＩＧＢＴの一方の主面側には前記トレンチ６１によってｐベース領域５２（第一領域）とフローティングｐ領域１５２（第二領域）が分離され、フローティングｐ領域１５２の表面には、エミッタ電極７１と絶縁するための絶縁膜６２が設けられている。

一方、ｐベース領域５２の表面から内部に向かってエミッタ領域５３と高濃度ｐ⁺型ボディ領域５４が形成され、このエミッタ領域５３と高濃度ｐ⁺型ボディ領域５４の表面には前記エミッタ電極７１が共通に接触する。トレンチ６１の内部にはゲート絶縁膜６０を介してゲート電極７２が埋設される。ゲート電極７２の表面は絶縁膜６２によりエミッタ電極７１と絶縁されている。

図３０（ａ）のＢ−Ｂ断面図である図３０（ｃ）では、フローティングｐ領域１５２の表面を覆う絶縁膜６２に一定の間隔でコンタクトホール６３が形成され、このコンタクトホール６３においてエミッタ電極７１と接触している。コレクタ電極７３からエミッタ電極７１へ向かう主電流は、フローティングｐ領域１５２の下部に対応する領域ではコンタクトホール６３を通ってエミッタ電極７１に流れるので、図３０（ｃ）に示すようにコンタクトホール６３間の絶縁膜６２直下を主面方向に流れる電流成分が発生し、その結果、フローティングｐ領域１５２の不純物濃度分布とコンタクトホール間の距離で決まる抵抗成分が発生する。

従って、この抵抗成分を、デバイスの活性領域の単位面積当たり１００ｍΩ／ｃｍ²以下、望ましくは１０ｍΩ／ｃｍ²以下の抵抗値となるように、フローティングｐ領域１５２の不純物濃度分布とコンタクトホール間の距離を決めることにより、フローティングｐ領域１５２上に絶縁膜が覆う構成の場合でも、ＩＧＢＴのアバランシェ降伏突入時の破壊を回避することが可能となる

（実施例３）
図３１に示すＩＧＢＴの平面図（ａ）と（ａ）のＡ−Ａ断面図である同図（ｂ）では、フローティングｐ領域の濃度（密度）（またはシート抵抗（Ω／ｃｍ²））と、トレンチ長手方向のエミッタランナー６５間の距離を調節することで、チップの活性領域外周部に設けられたエミッタランナー６５を、前述したフローティングｐ領域上のコンタクトホール６３と同様の機能を持たせた場合である。

このように、フローティングｐ領域１５２上の絶縁膜１２にコンタクトホール６３を形成しない構成であっても、フローティングｐ領域１５２の内部を横方向に流れて電流がエミッタ電極に到達する構成であれば、図３０と同様に、フローティングｐ領域１５２直下のドリフト層５１の表面側のホール密度を高くし易いので、オン電圧を小さくすることができる。

以上説明した実施例によれば、不純物濃度（密度）と厚さを制御されたｎ型ＦＳ構造を有し、ライフタイムが１μｓより長いＩＧＢＴにおいて、適切な半導体基板抵抗率／基板厚さを選択するだけで、アバランシェ降伏突入時の破壊を回避することが可能となる。

さらに、トレンチによってトレンチゲート構造から分離されると共に、エミッタ電極に対して絶縁膜を挟んで下層に位置するフローティングｐ領域を有する構造を備えることで、表面側のホール濃度(密度)を高くしてオン抵抗（オン電圧）を下げることができるようにしたＩＧＢＴにおいても、フローティングｐ領域とエミッタ電極とを一定値以下の抵抗で接続することも好ましい。すなわち、デバイスの活性領域の単位面積当たり１００ｍΩ／ｃｍ²以下、望ましくは１０ｍΩ／ｃｍ²以下の小さい抵抗で接続することでアバランシェ降伏突入時の破壊を回避することが可能となる。

１１、１００ ｎ型半導体基板、基板、シリコン基板、シリコン半導体基板
１２、１２ａ、５２ ｐベース領域
１２ｂ、１５２ フローティングｐ領域、第二トレンチ間表面領域
１３、６１ トレンチ
１４ ゲート酸化膜、
１５、７２ ゲート電極
１６、５３ ｎ⁺型エミッタ領域、
１７、５４ ｐ⁺型ボディ領域
１８、６２ 絶縁膜、ＢＰＳＧ
１９、７１ エミッタ電極
２２、７３ コレクタ電極
２３ レジストマスク
４０、６４ エミッタコンタクトホール
５０、５５ ｎ型バッファ層、ｎ型ＦＳ層
５１、５６ ｐ型コレクタ層
６３ コンタクトホール
６５ エミッタランナー
８０ トレンチゲート構造

Claims (17)

1. 第一導電型の半導体基板を備えるトレンチゲート型ＭＯＳ半導体装置であって、
   前記半導体基板の一方の主表面の側に選択的に形成される第二導電型のベース領域と、
   前記ベース領域の表面層に形成され、該ベース領域よりも高濃度の第二導電型のボディ領域と、
   前記半導体基板の他方の主表面の側に形成される第二導電型のコレクタ層と、
   前記第一導電型の半導体基板で構成されるドリフト層と、前記コレクタ層との間に形成される該ドリフト層よりも高濃度の第一導電型のフィールドストップ層と、
   前記ベース領域を貫き前記ドリフト層に達すると共に、直線状の平面パターンを有する複数のトレンチと、
   前記トレンチの内部にゲート絶縁膜を介して埋め込まれるゲート電極と、
   前記ベース領域の表面層に形成され、前記トレンチに接する第一導電型のエミッタ領域と、
   前記半導体基板の一方の主表面の側に被着する絶縁膜と、
   前記絶縁膜に設けられ、前記ボディ領域及び前記エミッタ領域を露出させる第１コンタクトホールと、
   前記第１コンタクトホール及び前記絶縁膜の上に被着するエミッタ電極と、
   を更に備え、
   前記ボディ領域及び前記エミッタ領域を露出させる前記第１コンタクトホールが前記トレンチにより囲まれていて、
   前記トレンチの長手方向における当該トレンチゲート型ＭＯＳ半導体装置のチップの活性領域外周部に、前記半導体基板の一方の主表面の側を露出させ前記エミッタ電極に電流を流す第２コンタクトホールが該活性領域を挟んで設けられている
   トレンチゲート型ＭＯＳ型半導体装置。
2. 第一導電型の半導体基板を備えるトレンチゲート型ＭＯＳ半導体装置であって、
   前記半導体基板の一方の主表面の側に選択的に形成される第二導電型のベース領域と、
   前記ベース領域の表面層に形成され、該ベース領域よりも高濃度の第二導電型のボディ領域と、
   前記ベース領域を貫き前記第一導電型の半導体基板で構成されるドリフト層に達すると共に、直線状の平面パターンを有する複数のトレンチと、
   前記ベース領域の表面層に形成され、前記トレンチに接する第一導電型のエミッタ領域と、
   前記半導体基板の一方の主表面の側に被着する絶縁膜に設けられ、前記ボディ領域及び前記エミッタ領域を露出させる第１コンタクトホールと、
   前記第１コンタクトホール及び前記絶縁膜の上に被着するエミッタ電極と、
   を更に備え、
   前記ボディ領域及び前記エミッタ領域を露出させる前記第１コンタクトホールが前記トレンチにより囲まれていて、
   前記トレンチの長手方向における当該トレンチゲート型ＭＯＳ半導体装置のチップの活性領域外周部に、前記半導体基板の一方の主表面の側を露出させ前記エミッタ電極に電流を流す第２コンタクトホールが該活性領域を挟んで設けられている
   トレンチゲート型ＭＯＳ型半導体装置。
3. 前記第２コンタクトホールは、前記ベース領域において前記トレンチの長手方向に電流が流れて該第２コンタクトホールに到達可能なように、前記ベース領域と導電接続されている請求項１または２に記載のトレンチゲート型ＭＯＳ半導体装置。
4. 前記エミッタ電極に電流を流す前記第２コンタクトホールに導電接続される前記ベース領域の単位面積当たりの抵抗値が１００ｍΩ／ｃｍ ² 以下の領域を有する請求項３に記載のトレンチゲート型ＭＯＳ半導体装置。
5. 当該トレンチゲート型ＭＯＳ半導体装置は、耐圧クラスが６００Ｖ級であって、
   前記半導体基板は、抵抗率をρ（Ωｃｍ）、厚さをｔ_n-（μｍ）とした場合に次式「ｔ_n-＞５×ρ−９０」の関係を満たし、
   前記抵抗率ρは２０以上３４以下、且つ、前記厚さｔ _n- は８５以下であって、
   前記抵抗率ρが２０以上２２未満の場合に前記厚さｔ _n- が７５以上、該抵抗率ρが２２以上２６未満の場合に該厚さｔ _n- が６５以上、該抵抗率ρが２６以上３０以下の場合に該厚さｔ _n- が６０以上、該抵抗率ρが３０を超え３２以下の場合に該厚さｔ _n- が７５以上、該抵抗率ρが３２を超え３４以下の場合に該厚さｔ _n- が８０以上である請求項１から４のいずれか１項に記載のトレンチゲート型ＭＯＳ半導体装置。
6. 前記抵抗率ρ（Ωｃｍ）が３０Ωｃｍ以上である請求項５に記載のトレンチゲート型ＭＯＳ半導体装置。
7. 当該トレンチゲート型ＭＯＳ半導体装置は、耐圧クラスが１２００Ｖ級であって、
   前記半導体基板は、抵抗率をρ（Ωｃｍ）、厚さをｔ_n-（μｍ）とした場合に次式「ｔ_n-＞４×ρ−１１０」の関係を満たし、
   前記抵抗率ρは４５以上６０以下、且つ、前記厚さｔ _n- は１３５以下であって、
   前記抵抗率ρが４５以上５０未満の場合に前記厚さｔ _n- が１２５以上、該抵抗率ρが５０以上５５未満の場合に該厚さｔ _n- が１１５以上、該抵抗率ρが５５の場合に該厚さｔ _n- が１１０以上、該抵抗率ρが５５を超え６０以下の場合に該厚さｔ _n- が１３０以上である請求項１から４のいずれか１項に記載のトレンチゲート型ＭＯＳ半導体装置。
8. 前記抵抗率ρ（Ωｃｍ）が５５Ωｃｍ以上である請求項７に記載のトレンチゲート型ＭＯＳ半導体装置。
9. 前記フィールドストップ層は、厚さが１０μｍ以上で、且つ、不純物濃度が１×１０¹⁶ｃｍ^-3よりも低濃度である請求項７または８に記載のトレンチゲート型ＭＯＳ半導体装置。
10. 当該トレンチゲート型ＭＯＳ半導体装置は、耐圧クラスが３３００Ｖ級であって、
    前記半導体基板は、抵抗率をρ（Ωｃｍ）、厚さをｔ_n-（μｍ）とした場合に次式「ｔ_n-＞３×ρ−１８０」の関係を満たし、
    前記抵抗率ρは１７０以上２２０以下、且つ、前記厚さｔ _n- は４８０μｍ以下であって、
    前記抵抗率ρが１７０以上１８０未満の場合に前記厚さｔ _n- が４８０以上、該抵抗率ρが１８０以上１９０以下の場合に該厚さｔ _n- が４００以上、該抵抗率ρが１９０を超え２００以下の場合に該厚さｔ _n- が４２０以上、該抵抗率ρが２００を超え２１０以下の場合に該厚さｔ _n- が４６０以上、該抵抗率ρが２１０を超え２２０以下の場合に該厚さｔ _n- が４８０以上である請求項１から４のいずれか１項に記載のトレンチゲート型ＭＯＳ半導体装置。
11. 前記抵抗率ρ（Ωｃｍ）が１９０Ωｃｍ以上である請求項１０に記載のトレンチゲート型ＭＯＳ半導体装置。
12. 前記第１コンタクトホールは前記トレンチの長手方向に所定の繰り返しピッチで形成される請求項１から１１のいずれか１項に記載のトレンチゲート型ＭＯＳ半導体装置。
13. 前記第１コンタクトホールは、前記トレンチの長手方向の開口長さが前記エミッタ領域よりも長い請求項１２に記載のトレンチゲート型ＭＯＳ半導体装置。
14. 前記第２コンタクトホールは、エミッタランナーである請求項１から１３のいずれか１項に記載のトレンチゲート型ＭＯＳ半導体装置。
15. 前記第２コンタクトホールは、前記トレンチの長手方向における該トレンチの端部よりも外側に配置されている請求項１から１４のいずれか１項に記載のトレンチゲート型ＭＯＳ半導体装置。
16. 前記ゲート絶縁膜は、膜厚１４０ｎｍ〜１７０ｎｍである請求項１に記載のトレンチゲート型ＭＯＳ半導体装置。
17. 当該トレンチゲート型ＭＯＳ半導体装置のチップの周辺部に、ガードリングを更に備える請求項１から１６のいずれか１項に記載のトレンチゲート型ＭＯＳ半導体装置。
    
    

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