KR101289072B1 - 전하 균형 절연 게이트 바이폴라 트랜지스터 - Google Patents

전하 균형 절연 게이트 바이폴라 트랜지스터 Download PDF

Info

Publication number
KR101289072B1
KR101289072B1 KR1020050100279A KR20050100279A KR101289072B1 KR 101289072 B1 KR101289072 B1 KR 101289072B1 KR 1020050100279 A KR1020050100279 A KR 1020050100279A KR 20050100279 A KR20050100279 A KR 20050100279A KR 101289072 B1 KR101289072 B1 KR 101289072B1
Authority
KR
South Korea
Prior art keywords
region
pillar
drift
collector
emitter
Prior art date
Application number
KR1020050100279A
Other languages
English (en)
Other versions
KR20070044224A (ko
Inventor
오광훈
윤종만
이재길
조 예디냑
Original Assignee
페어차일드코리아반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 페어차일드코리아반도체 주식회사 filed Critical 페어차일드코리아반도체 주식회사
Priority to KR1020050100279A priority Critical patent/KR101289072B1/ko
Publication of KR20070044224A publication Critical patent/KR20070044224A/ko
Application granted granted Critical
Publication of KR101289072B1 publication Critical patent/KR101289072B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

전하 균형 절연 게이트 바이폴라 트랜지스터(charge balance IGBT)를 제시한다. 본 발명에 따르면, 컬렉터 전극이 접촉되는 제1도전형의 컬렉터 영역, 컬렉터 영역 상에 도입된 제2도전형의 필드 스톱(field stop) 영역, 필드 스톱 영역에 비해 낮은 농도로 제2도전형이 도핑된 드리프트(drift) 영역, 드리프트 영역 내에 형성된 제1도전형의 베이스 영역, 제2도전형의 에미터 영역, 게이트 절연층을 수반하여 형성된 게이트 전극, 베이스 영역과 에미터 영역 상에 걸쳐지게 접촉하는 에미터 전극, 및 드리프트 영역 내에 베이스 영역 아래에 이어지게 도입되어 측부의 드리프트 영역 부분과의 측면 계면에 p-n 접합 계면을 이루어 전하 균형층(charge balanced layer)을 이루어 홀 캐리어(hole carrier)에 대한 드레인(drain)으로 작용하는 제1도전형의 필러(pillar) 영역을 포함하는 IGBT를 제시한다.
IGBT, 필드 스톱 영역, 전하균형, 수퍼정션, 필러, 트레이드 오프 성능

Description

전하 균형 절연 게이트 바이폴라 트랜지스터{Charge balance insulated gate bipolar transistor}
도 1은 본 발명의 실시예에 따른 전하 균형 절연 게이트 바이폴라 트랜지스터의 구조를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 전하 균형 절연 게이트 바이폴라 트랜지스터의 효과를 설명하기 위해서 도시한 전류 흐름에 대한 실사(simulation) 결과 도면들이다.
도 3은 본 발명의 실시예에 따른 전하 균형 절연 게이트 바이폴라 트랜지스터의 효과를 설명하기 위해서 도시한 스위칭 오프(switching off) 시의 홀 캐리어 밀도(hole carrier density) 분포에 대한 실사 결과 도면이다.
도 4는 본 발명의 실시예에 따른 전하 균형 절연 게이트 바이폴라 트랜지스터의 효과를 설명하기 위해서 도시한 포화 컬렉터 전압(Vce, sat)과 턴 오프 손실(turn off loss)의 상관 관계에 대한 실사 결과 그래프이다.
본 발명은 전력 반도체 소자에 관한 것으로, 특히, 측방향으로 교번적인(alternative) p-n층을 전하 균형층(charge balanced layer)으로 가지는 절연 게이트 바이폴라 트랜지스터(IGBT)에 관한 것이다.
최근 고전력 MOSFET의 고속 스위칭(switching) 특성과 BJT(Bipolar Junction Transistor)의 대전력 특성을 겸비한 파워 반도체 소자로서, 절연 게이트 바이폴라 트랜지스터(IGBT)가 주목되고 있다. 여러 형태의 IGBT 구조 중 필드 스톱(FS: Field Stop) 형태의 IGBT는 소프트 펀치 쓰루(soft punch through) 형태 또는 얕은 펀치쓰루 형태의 IGBT로 이해될 수 있다. 이러한 FS-IGBT는 NPT(Non-Punch Through) IGBT와 PT IGBT 기술의 조합으로 이해될 수 있으며 이에 따라 이러한 기술들의 장점들, 예컨대, 낮은 포화 컬렉터 전압(Vce,sat), 낮은 턴 오프 손실(turn off loss), 용이한 병렬 운전, 견고함(ruggedness) 등의 장점을 가질 수 있는 것으로 이해될 수 있다.
그럼에도 불구하고, 고전압용 FS-IGBT는 상당히 높은 어노드 도핑(anode doping)이 요구되고 한정된 드리프트(drift)층 두께를 요구하는 점과 같은 취약점을 여전히 가지는 것으로 이해되고 있다. 이러한 취약점들은 IGBT의 트레이드 오프(trade-off) 성능 개선에 한계를 야기하는 것으로 이해될 수 있다.
따라서, 전형적인 IGBT의 성능 한계를 극복하여 보다 개선된 트레이드 오프 특성을 구현할 수 있는 새로운 IGBT 구조의 개발이 요구되고 있다. 특히, IGBT의 스위칭 오프(switching-off) 특성을 개선할 수 있고 별도의 라이프타임(lifetime) 제어 과정이 요구되지 않을 수 있는 IGBT 구조의 개발이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 트레이드 오프 성능 개선 및 스위칭 오프 특성 개선을 구현할 수 있는 절연 게이트 바이폴라 트랜지스터(IGBT)를 제시하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 컬렉터 전극이 접촉되는 제1도전형 층의 컬렉터 영역, 상기 컬렉터 영역 상에 도입된 제2도전형 층으로서 디플리션(depletion) 영역이 상기 컬렉터 영역으로 확장하는 것을 막는 필드 스톱(field stop) 영역, 상기 필드 스톱 영역 상에 도입된 제2도전형 층으로서 상기 필드 스톱 영역에 비해 낮은 농도로 상기 제2도전형이 도핑된 제1드리프트 영역, 상기 제1드리프트 영역 상에 상호 간에 측 방향으로 교번적으로 도입되어 상호 간의 측면 계면에 p-n 접합 계면을 이루어 전하 균형층(charge balanced layer)을 이루며, 특히, 스위칭 오프 시 홀 캐리어(hole carrier)에 대한 드레인(drain)으로 작용하는 제1도전형의 제1필러(pillar) 영역 및 상기 제1드리프트 영역에 연결되는 제2드리프트 영역으로 작용하는 제2도전형의 제2필러 영역, 상기 제2필러 영역 상에 도입된 제2도전형의 제3드리프트 영역, 상기 제3드리프트 영역 측 방향으로 상기 제1필러 영역 상에 도입된 제1도전형의 베이스 영역, 상기 베이스 영역 내에 설정된 제2도전형의 에미터 영역, 상기 제3드리프트 영역과 상기 에미터 영역 사이의 상기 베이스 영역 부분 상에 게이트 절연층을 수반하여 형성된 게이트 전 극, 및 상기 베이스 영역과 에미터 영역 상에 걸쳐지게 접촉하는 에미터 전극을 포함하는 전하 균형 절연 게이트 바이폴라 트랜지스터를 제시한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 일 관점은, 컬렉터 전극이 접촉되는 제1도전형 층의 컬렉터 영역, 상기 컬렉터 영역 상에 도입된 제2도전형 층으로서 디플리션(depletion) 영역이 상기 컬렉터 영역으로 확장하는 것을 막는 필드 스톱(field stop) 영역, 상기 필드 스톱 영역 상에 도입된 제2도전형 층이되 상기 필드 스톱 영역에 비해 낮은 농도로 상기 제2도전형이 도핑된 드리프트 영역, 상기 드리프트 영역 내에 상기 드리프트 영역의 표면 일정 영역에 형성된 제1도전형의 베이스 영역, 상기 베이스 영역 표면 일정 영역에 형성된 제2도전형의 에미터 영역, 상기 드리프트 영역과 상기 에미터 영역 사이의 상기 베이스 영역 부분 상에 게이트 절연층을 수반하여 형성된 게이트 전극, 상기 베이스 영역과 에미터 영역 상에 걸쳐지게 접촉하는 에미터 전극, 및 상기 드리프트 영역 내에 상기 베이스 영역 아래에 이어지게 도입되어 측부의 상기 드리프트 영역 부분과의 측면 계면에 p-n 접합 계면을 이루어 전하 균형층(charge balanced layer)을 이루며, 특히, 스위칭 오프 시 홀 캐리어(hole carrier)에 대한 드레인(drain)으로 작용하는 제1도전형의 필러(pillar) 영역을 포함하는 전하 균형 절연 게이트 바이폴라 트랜지스터를 제시한다.
상기 제1필러 영역은 P 도전형 필러 영역이고 상기 제2필러 영역은 N 도전형 필러 영역일 수 있다.
상기 제1필러 영역의 수직 종단 길이는 상기 제1드리프트 영역의 두께에 비 해 큰 값을 가질 수 있다. 예컨대, 상기 필러 영역의 수직 종단 길이는 상기 드리프트 영역의 두께에 비해 60% 내지 90%의 값을 가질 수 있다.
본 발명에 따르면, 전형적인 IGBT의 성능 한계를 극복하여 스위칭 오프 특성을 개선할 수 있으며, 또한, 보다 개선된 트레이드 오프 특성 개선을 구현할 수 있는 전하 균형 절연 게이트 바이폴라 트랜지스터(Charge Balance IGBT)를 제시할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
본 발명의 실시예들에서는 IGBT 구조를 기본적으로 채용하되, 측방향으로 교번적인 서로 다른 두 도전형 영역들의 p-n 접합 구조를 가지는 층을 이용한 전하 균형층(charge balanced layer)을 이러한 IGBT 구조에 채용 결합시킨 새로운 전하 균형 절연 게이트 바이폴라 트랜지스터(Charge Balance IGBT)를 제시한다.
제1도전형의 컬렉터 영역 상에 제2도전형의 필드 스톱층(field stop layer) 영역이 도입되고, 필드 스톱 영역 상에 측방향으로 교번적인 서로 다른 두 도전형 영역들이 도입된다. 필드 스톱 영역은 컬렉터 영역으로의 디플리션층(depletion layer)이 확장하는 것을 막기에 충분히 두께와 농도를 가지는 불순물 영역의 층으로 도입될 수 있다.
전형적인 FS-IGBT 구조에서 필드 스톱 영역 상에는 필드 스톱 영역과 같은 도전형의 불순물 영역으로 드리프트(drift) 영역이 도입되는 것에 비해, 본 발명의 실시예에서는 이러한 드리프트 영역 내에, 드리프트 영역과는 다른 반대되는 도전형의 제1필러(first pillar) 영역을 도입한다. 이에 따라, 제1필러 영역의 측방향으로 제1필러 영역과는 다른 도전형인 잔류하는 드리프트 영역 부분이 제2필러 영역을 이루게 유도된다.
따라서, 실질적으로 드리프트 영역 상에는 서로 다른 반대되는 도전형의 두 필러 영역들이 측방향으로 교번적으로 위치하게 도입되게 된다. 따라서, 두 필러 영역들의 측방향의 계면은 p-n 접합을 이루게 된다. 이와 같이 이웃하여 상호 간에 병렬되게 위치하여 측방향으로 접촉 계면을 이루는 제1 및 제2필러 영역들의 구조는 전하 균형층(charge balanced layer) 또는 수퍼 졍션(super junction) 구조로 이해될 수 있다.
드리프트 영역 및 이에 따른 제2필러 영역이 N형 도전형의 영역으로 도입될 때, 제1필러 영역은 P형 도전형의 영역으로 도입될 수 있다. 이때, 제1필러 영역은 IGBT의 스위칭 오프 시에 드리프트 영역 내에 잔류하는 홀 캐리어(hole carrier)들이 흘러서 빠져나가는, 예컨대, 스위프트 아웃(swift out)되는 통로로 작용할 수 있다. 즉, 저장된 홀 캐리어들을 흘러나가게 하여 바로 소멸시키는 드레인(drain)으로 작용할 수 있다. 이에 따라, IGBT의 스위칭 속도는 보다 더 개선되게 된다.
또한, 제1 및 제2필러 영역들에 의한 수퍼 졍션 구조는 제1 및 제2필러 영역 간의 측면 계면에서의 디플리션 영역의 생성 및 측 방향으로의 확장을 유도할 수 있다. 이러한 수퍼 정션 구조는 드리프트 영역 내에서의 전계를 보다 균일하게 하는 작용을 할 수 있는 것으로 이해될 수 있다. 항복 전압은 디플리션 영역에 의해 지지되므로, 항복 전압(breakdown voltage)의 개선을 구현할 수 있다. 이에 따라, IGBT의 구조의 전체 두께를 줄일 수 있다. 즉, 제2필러 영역을 포함하는 전체 드리프트 영역의 두께를 줄일 수 있다.
이러한 제1필러 영역에 의한 항복 전압의 개선 효과는 제1드리프트 영역의 두께가 일정할 때, 제1필러 영역의 종단 깊이(또는 길이)에 의존하는 것으로 측정되는 데, 실질적으로 제1필러 영역의 종단 길이가 길어들수록 IGBT의 내압은 증가하는 경향이 관측되며, 반대로 제1필러 영역의 종단 길이가 감소될수록 IGBT의 내압은 감소하는 경향이 관측된다.
도 1은 본 발명의 실시예에 따른 전하 균형 절연 게이트 바이폴라 트랜지스터의 구조를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 전하 균형 IGBT는, FS-IGBT 구조에 수퍼 정션 구조가 채용된 구조로 이해될 수 있다. 구체적으로, 본 발명의 실시예에 따른 수퍼 정션(SJ)-IGBT 또는 전하 균형 IGBT는, 제1드리프트 영역(110) 상에 서로 다른 반대되는 도전형의 제1필러 영역(230) 및 제2필러 영역(130)을 수퍼 정션(SJ) 구조 또는 전하 균형층으로 도입한다.
이때, 제1드리프트 영역(110)은 예컨대 N형과 같은 제1도전형의 영역으로 도입될 수 있다. 제1드리프트 영역(110) 상에는 상호 간에 병렬되는 제1필러 영역(230) 및 제2필러 영역(130)이 도입된다. 제1필러 영역(230) 및 제2필러 영역(130) 은 상호 간에 측방향으로 교번적으로 위치하게 구비될 수 있다. 이에 따라, 제1필러 영역(230)과 제2필러 영역(130) 사이에 측면 계면(231)이 p-n 접합 구조로 형성된다. 이러한 제1 및 제2필러 영역(230, 130)의 구조는 전하 균형층을 이루는 구조 또는 수퍼 정션 구조로 이해될 수 있다.
이러한 제1 및 제2필러 영역(230, 130)의 구조는 제1드리프트 영역(110)이 제1도전형, 예컨대, N형 도전형 영역의 층으로 형성될 때, 그 상에 제1 및 제2필러 영역(230, 130)을 위한 층을 에피택셜 성장(epitaxial growth)시키되, 에피택셜 성장 시 선택적 불순물 이온 주입(ion implantation) 또는 선택적 불순물 도핑(doping)을 도입함으로써 구현될 수 있다.
예컨대, N- 도전형의 제1드리프트 영역(110) 상에 N- 도전형의 층을 전체적으로 성장시키고, 제1필러 영역(230)에 P형 불순물을 선택적으로 이온 주입하거나 도핑하여 P- 도전형의 제1필러 영역(230)을 N- 도전형의 층 내에 형성할 수 있다. 이때, 제1필러 영역(230) 측면의 N- 도전형의 잔류 영역은 N- 도전형의 제2필러 영역(130)으로 설정되게 된다.
이러한 에피택셜 성장 및 선택적 이온 주입(또는 도핑) 과정은 원하는 두께(또는 길이 또는 깊이)로 제1필러 영역(230)이 구현되게 다수 번 반복할 수도 있다. 본 발명의 실시예에서 제1필러 영역(230)의 깊이 길이는 전체 IGBT 구조의 두께, 특히, 전체 드리프트 영역(100)의 두께에 따라 달라질 수 있으나, 대략 수십 ㎛ 정도이며 원하는 항복 전압 값에 따라 달라질 수 있다. 에컨대, 대략 65㎛ 내지 80㎛ 정도로 설정될 수 있다. 따라서, 이와 같은 두께가 구현되도록 이러한 에피택셜 성장 및 선택적 이온 주입(또는 도핑) 과정은 다수 번 반복될 수도 있다.
이러한 경우, 제1필러 영역(230) 및 제2필러 영역(130)을 성장시킨 후, 그 상에 제3드리프트 영역(150)을 위한 바람직하게 제2의 N- 도전형의 층을 에피택셜 성장시킬 수 있다. 이후에, 제2의 N- 도전형의 층 내에 선택적 불순물 이온 주입(또는 도핑)을 수행하여 제1도전형, 즉, P+ 도전형의 베이스 영역(210)을 형성할 수 있다. 베이스 영역(210)은 제1필러 영역(230) 상에 제1필러 영역(230)과 접촉하게 형성되며, 베이스 영역(210)의 측부에는 잔류하는 제2의 N- 도전형의 층에 의해서 실질적으로 제2드리프트 영역인 제2필러 영역(130) 상에 접촉하는 제3드리프트 영역(150)이 설정되게 된다.
또는, 제1필러 영역(230) 등이 구현될 두께 및 그 상에 도입되는 제1도전형의 베이스 영역(210) 및 그 측방향의 제3드리프트 영역(150)의 두께 그리고 제1드리프트 영역(110)의 두께를 포함하는 두께로 N- 도전형의 층을 에피택셜 성장시킨 후, 선택적 이온 주입을 고에너지 이온 주입으로 수행하여 제1필러 영역(230)이 구현되게 하는 공정으로 제1필러 영역(230) 등을 구현하고, 그 측면에 잔류하는 영역으로 제2필러 영역(130)을 설정할 수 있다.
이후에, 제1필러 영역(230) 상측에 접촉하게 중첩되게 선택적 불순물 이온 주입(또는 도핑)을 수행하여 제1도전형, 즉, P+ 도전형의 베이스 영역(210)을 형성할 수 있다. 이에 따라, 베이스 영역(210)의 측부의 N- 도전형의 층의 잔류 부분으로 제2필러 영역(130) 상에 중첩되는 제3드리프트 영역(150)을 설정할 수 있다.
또는, 제1필러 영역(230) 등이 구현될 두께 및 그 상에 도입되는 제1도전형의 베이스 영역(210) 및 그 측방향의 제3드리프트 영역(150)의 두께 그리고 제1드리프트 영역(110)의 두께를 포함하는 두께로 N- 도전형의 층을 에피택셜 성장시킨 후, N- 도전형의 층 내의 제1필러 영역(230)에 해당되는 부분을 선택적으로 식각 제거하여 깊은 트렌치(trench)를 형성한 후, 트렌치를 채우는 P- 도전형의 층을 형성하거나, 또는 트렌치의 내측벽을 통해 불순물의 도핑을 수행하여 제1필러 영역(230)을 형성할 수 있다.
이러한 방법으로 제1필러 영역(230)과 이와 반대되는 도전형의 제2필러 영역(130)을 도입하고, 제1필러 영역(230) 상에 제1필러 영역(230)과 동일한 제2도전형의 베이스 영역(210)을 형성한다. 그리고, 제2필러 영역(130) 상에는 제2필러 영역(130)과 동일한 제1도전형의 제3드리프트 영역(150)을 도입한다. 이에 따라, 제1드리프트 영역(110) 및 제2필러 영역(130), 제3드리프트 영역(150)을 실질적으로 포함하는 드리프트 영역(100)이 설정된다. 따라서, 제1필러 영역(230)은 IGBT 구조의 드리프트 영역(100) 내에 필러 형태로 깊이 연장되는 드리프트 영역(100)과는 반대 도전형의 영역으로 이해될 수 있다.
베이스 영역(210)은 P+ 도전형의 표면 접합 영역으로 이해될 수 있으며, 베이스 영역(210) 내에는 베이스 영역(210)과 반대되는 도전형, 예컨대, N+ 도전형의 에미터 영역(250)이 형성될 수 있다. 즉, P+ 베이스 영역(210)의 상부 표면의 일정 영역에 P+ 베이스 영역에 반대되는 제2도전형의 불순물을 선택적으로 도핑하고 확산시켜, 제2도전형의, 예컨대, N형 에미터 영역(250)이 형성될 수 있다.
N+형 에미터 영역(250)을 형성한 후, P+ 베이스 영역(210)과 N+ 에미터 영역(250)에 걸쳐 접촉하는 에미터 전극(300)을 형성하고, 제3드리프트 영역(150) 표면 영역과 N+ 에미터 영역(250) 사이의 P+ 베이스 영역(210) 부분을 채널(channel)로 설정하는 게이트 전극(400)을 게이트 절연층(401)을 수반하여 형성한다. 이후에, 도시하지는 않았으나, 게이트 전극(400) 등을 덮는 절연층 또는/및 패시배이션층(passivation layer)을 더 형성할 수도 있다.
이러한 과정은 실질적으로 알려진 DMOS 제조 과정을 따라 수행되는 것으로 이해될 수 있다.
한편, N- 제1드리프트 영역(110)의 하부 표면에는 제1도전형, 예컨대, N0 도전형의 필드 스톱 영역(170)이 형성될 수 있다. 이때, 필드 스톱 영역(170)은 디플리션 영역이 하부에 도입될 컬렉터 영역(500)으로 확장되는 것을 막을 수 있게 충분한 도핑 농도로 형성될 수 있다. 따라서, 필드 스톱 영역(170)은 드리프트 영역 (100)에 비해 높은 농도로 도핑된 제1도전형, 예컨대, N0 도전형의 영역으로 이해될 수 있다.
필드 스톱 영역(170)의 하면에는 필드 스톱 영역(170)과 반대되는 제1도전형의 불순물 영역으로 이해될 수 있는 컬렉터 영역(500)이 도입된다. 예컨대, 컬렉터 영역(500)은 P- 도전형의 영역으로 설정 도입될 수 있다.
이후에, 컬렉터 영역(500)에 전기적으로 연결되는 컬렉터 전극(550)이 도입될 수 있다.
한편, 제1필러 영역(230)은 드리프트 영역(100)의 두께에 비해 60% 내지 90%의 값을 가질 수 있으며, 실질적으로 제1드리프트 영역(110)에 비해 두껍게 형성될 수 있다. 또한, 드리프트 영역(100) 및 하부의 필드 스톱 영역(170)은 컬렉터 영역(500)이 P형 기판을 이용하여 형성될 때, 기판 상에 에피택셜 성장으로 형성될 수 있다.
이와 같이 구성될 수 있는 본 발명의 실시예에 따른 전하 균형 IGBT는, 수퍼 정션(SJ) 구조와 필드 스톱(FS) 구조를 결합한 구조로 이해될 수 있으며, 전형적인 FS-IGBT의 성능 제약을 극복할 수 있다. 따라서, 보다 개선된 트레이드 오프 성능을 제공할 수 있다. 수퍼 정션 구조와 Q(단위 면적 당 총 단위 전하,q,의 수) 특성을 최적화함으로써, 트레이드 오프 성능을 또한 제어할 수 있다. 예컨대, 제1필러 영역(230)의 깊이를 조절함으로써, 트레이드 오프 성능의 조절이 가능하다.
또한, 본 발명의 실시예에 따른 전하 균형 IGBT는, 제1필러 영역(230)이 전 하 균형 IGBT의 스위칭 오프 시에 드리프트 영역(100) 내에 잔류하는 홀 캐리어들이 보다 빠른 속도로 흘러들어 빠져나가는, 예컨대, 스위프트 아웃(swift out)되는 통로로 작용할 수 있다. 종래의 경우 스위치 오프 시 잔류하는 홀 캐리어들은 재결합(recombination) 등의 메커니즘(mechanism)을 통하여 소거되는 데 비해, 본 발명의 실시예에서는 제1필러 영역(230)이 홀 캐리어들에 대한 드레인(drain)으로 작용할 수 있다. 따라서, 홀 캐리어들은 급격히 보다 빠른 속도록 제1필러 영역(230)을 따라 소거될 수 있게 된다. 따라서, IGBT의 스위칭 속도는 보다 더 개선되게 될 수 있다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 전하 균형 절연 게이트 바이폴라 트랜지스터의 효과를 설명하기 위해서 도시한 스위칭 오프 시의 전류 흐름에 대한 실사(simulation) 결과 도면들이다. 도 3은 본 발명의 실시예에 따른 전하 균형 절연 게이트 바이폴라 트랜지스터의 효과를 설명하기 위해서 도시한 스위칭 오프 시의 홀 캐리어 밀도(hole carrier density) 분포에 대한 실사 결과 도면이다.
도 2a 및 도 2b를 참조하면, 도 2a는 전체 IGBT의 두께를 대략 100㎛로 설정하고, 예컨대, 드리프트 영역(100), 필드 스톱 영역(170) 및 컬렉터 영역(500) 모두의 두께를 대략 100㎛로 설정하고, 제1필러 영역(230)의 깊이를 대략 65㎛로 설정한 시편에 대해서, 스위치 오프 시 전류 흐름(current flow)을 실사한 결과를 보여주고 있으며, 도 2b는 제1필러 영역(230)의 깊이를 대략 80㎛로 설정한 시편에서의 스위치 오프 시 전류 흐름을 실사한 결과를 보여주고 있다. 도 2a 및 도 2b의 각각의 서로 다른 색으로 구분되는 영역들은 전체 전류 흐름에 대한 상대적인 전류 흐름 정도를 의미하고 있는 것으로 이해될 수 있다.
도 2a 및 도 2b의 실사 결과는, 본 발명의 실시예에 따른 전하 균형 IGBT를 스위치 오프 시켰을 때, 드리프트 영역(100) 내에 저장된 홀들은 제1필러 영역(230)을 따라 이끌려 드리프트(drift)되어, 제1필러 영역(230)을 통해 외부로 급속히 빠져나갈 수 있음을 보여주고 있다. 이러한 특성은 도 3의 이러한 전하 균형 IGBT 시편들에서의 특정 위치(x)에서의 종단 거리에 따른 홀 캐리어 밀도(hole carrier density)의 분포에서 보다 명백히 설명될 수 있다.
도 3을 참조하면, 도 2a의 위치 x, 즉, 제1필러 영역(230)을 거치는 종단 위치(x)에서의 종단 거리에 따른 홀 캐리어 밀도 변화는 그래프 31 및 33과 같이 실사에 의해 관측된다. 또한, 도 2a의 위치 0, 즉, 제1필러 영역(230)을 거치지 않는 종단 위치에서의 종단 거리에 따른 홀 캐리어 밀도 변화는 그래프 35 및 37과 같이 실사에 의해 관측된다. 이때, 그래프 31 및 35는 은 도 2a의 실사의 조건과 같이 제1필러 영역(230)의 길이가 65㎛일 경우이고, 그래프 33 및 37은 도 2b의 실사의 조건과 같이 제1필러 영역(230)의 길이가 80㎛일 경우이다.
도 3을 참조하면, 컬렉터 영역으로부터 에미터 영역으로의 홀 캐리어 밀도 변화는 제1필러 영역(230)의 길이에 해당되는 위치에서 급격히 감소되고 있음을 알 수 있다. 이는 결국 제1필러 영역(230)과 컬렉터 영역(500) 사이의 드리프트 영역(110) 부분에서 스위치 오프 시 잔류한 홀들이, 제1필러 영역(230)을 따라 급격히 이끌려져 에미터 전극 쪽으로 흘러 나가 소거된다는 것을 의미한다.
즉, 스위치 오프 시 드리프트 영역(100) 내에 잔류하는 홀들이 재결합을 통 해 소거되기보다는, 제1필러 영역(230)이 홀들에 대한 드레인으로 작용하여 홀들을 스위프트 아웃시키는 것으로 이해될 수 있다. 스위치 오프 시 잔류하는 홀들이 이와 같이 제1필러 영역(230)에 의해 강제적으로 이끌려 소거되게 되므로, 보다 빠른 시간 내에 잔류 홀들이 소거되게 된다. 이는 결국 스위치 오프 속도의 증가를 의미하는 것으로 해석될 수 있다.
이와 같이 본 발명의 실시예에 따른 전하 균형 IGBT는 스위치 오프 특성의 큰 개선을 구현할 수 있으므로, 종래의 경우와 같이 스위치 오프 특성의 개선을 위해 별도의 라이프타임 제어 과정을 도입하는 것이 바람직하게 배제될 수 있다.
한편, 본 발명의 실시예에 따른 전하 균형 IGBT는 상당히 큰 트레이드 오프 성능 개선을 구현할 수 있다. IGBT는 포화 컬렉터 전압(Vce, sat)을 작게 구현할 경우 턴 오프 손실(turn off loss; Eoff)이 커지는 트레이드 오프 성능 특성 관계가 나타내고 있는 것으로 인식되고 있다. 그런데, 본 발명의 실시예에 따른 전하 균형 IGBT의 경우, Vce, sat 과 Eoff의 변동을 모두 낮게 유지할 수 있어 트레이드 오프 성능 개선을 구현할 수 있다.
도 4는 본 발명의 실시예에 따른 전하 균형 절연 게이트 바이폴라 트랜지스터의 효과를 설명하기 위해서 도시한 포화 컬렉터 전압(Vce, sat)과 턴 오프 손실(turn off loss;Eoff)의 상관 관계에 대한 실사 결과 그래프이다.
도 4를 참조하면, 본 발명의 실시예에 따른 전하 균형 IGBT의 경우 그래프 41 및 43과 같은 트레이드 오프 특성 곡선을 나타내는 것으로 실사 결과가 얻어지 고 있다. 이때, 비교예로서 FS-IGBT의 경우 트레이드 오프 특성 곡선은 그래프 45와 같은 실사 결과로 얻어지고 있으며, NPT-IGBT의 경우 그래프 47과 같은 트레이드 오프 특성 곡선이 실사 결과로 얻어지고 있다.
비교를 위해 모두 1200V의 항복 전압 특성을 구현하는 IGBT 소자로서 구성된 경우를 시편으로 준비하였다. NPT-IGBT(47)의 경우 소자 경우 이러한 항복 전압을 구현할 경우 소자의 두께를 대표하는 드리프트 영역의 두께가 대략 150㎛ 정도에 달하게 되는 것으로 이해될 수 있다. Vce,sat 특성을 낮게 할 경우 1200V 의 항복 전압 특성을 구현할 수 없고 그 부분은 심볼(로만 도시하였다. 또한, FS-IGBT의 경우 대략 110㎛ 정도 두께를 가지는 것으로 이해될 수 있다. 본 발명의 실시예에 따른 경우(41, 43) 중 41의 곡선은 드리프트 영역의 두께가 대략 90㎛인 경우이며, 43의 곡선은 드리프트 영역의 두께가 대략 100㎛인 경우이다. 두 경우 모두 제1필러 영역(도 1의 230)은 대략 80㎛ 정도 길이로 설정된 경우이다.
도 4에 제시된 실사 결과에 따르면, 본 발명의 실시예에 따른 전하 균형 IGBT 소자(41, 43)는 보다 개선된 트레이드 오프 성능 특성을 구현할 수 있다. 또한, 보다 얇게 드리프트 영역의 전체 두께로도 대등한 항복 전압 수준을 구현할 수 있다. 즉, 소자의 두께를 보다 얇게 구현할 수 있다.
본 발명의 실시예에 따르면, 제1필러 영역(230)의 도입에 따른 제1 및 제2필러 영역들(도 1의 230, 130)에 의한 수퍼 졍션 구조는, 제1 및 제2필러 영역(230, 130) 간의 측면 계면(231)에서의 디플리션 영역의 생성 및 측 방향으로의 확장을 유도할 수 있다. 이에 따라, 이러한 수퍼 정션 구조는 드리프트 영역 내에서의 전계를 보다 균일하게 유도하는 작용을 할 수 있는 것으로 이해될 수 있다.
항복 전압은 디플리션 영역에 의해 지지되므로, 이러한 전계의 균일을 유도함에 따라 항복 전압의 개선을 구현할 수 있다. 따라서, 동일한 수준의 항복 전압을 구현하기 위해서 제2필러 영역(130) 등을 포함하는 전체 드리프트 영역(도 1의 100)의 두께를 크게 줄일 수 있다. 이는 도 4의 본 발명의 실시예에 따른 두 경우(41, 43)와 다른 비교예들(45, 47)과의 비교에서도 입증된다.
이러한 제1필러 영역(230)의 도입에 의한 항복 전압의 개선 효과는 제1필러 영역(230)의 종단 깊이(또는 길이)에 의존하는 것으로 측정되는 데, 실질적으로 제1필러 영역(230)의 종단 길이가 길어들수록 IGBT의 내압은 증가하는 경향이 관측되며, 반대로 제1필러 영역(230)의 종단 길이가 감소될수록 IGBT의 내압은 감소하는 경향이 관측된다. 실질적으로 대략 80㎛의 길이로 제1필러 영역(230)을 도입할 경우 대략 1200V의 내압 특성을 가지는 IGBT 소자의 구현이 충분히 가능하다.
도 1을 다시 참조하면, 제1필러 영역(230)의 길이는 실질적으로 IGBT 소자에서 구현하고자 하는 내압 특성에 따라 달라질 수 있으나, 제1필러 영역(230) 하부의 제1드리프트 영역(110)의 두께나 베이스 영역(210)의 두께(또는 제3드리프트 영역(150)의 두께에 비해 큰 수치의 길이로 형성될 수 있다. 예컨대, 드리프트 영역(100)의 길이가 대략 100㎛일 때, 제1필러 영역(230)의 길이는 대략 65㎛ 내지 80㎛ 정도일 수 있다.
상술한 본 발명에 따르면, 드리프트 영역 내에 베이스 영역 하부에 베이스 영역과 동일한 도전형의 필러 영역을 도입함으로써, 필러 영역의 측방향에 위치하는 드리프트 영역 부분과 필러 영역 간에 p-n 접합의 측면 계면을 포함하는 구조, 즉, 수퍼 정션 구조를 포함하는 IGBT를 제시할 수 있다.
이러한 수퍼 정션 구조를 포함하는 IGBT 구조는, 크게 개선된 트레이드 오프 성능을 구현할 수 있으며, 스위칭 오프 특성 개선을 구현할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

Claims (8)

  1. 컬렉터 전극이 접촉되는 제1도전형 층의 컬렉터 영역;
    상기 컬렉터 영역 상에 도입된 제2도전형 층으로서 디플리션(depletion) 영역이 상기 컬렉터 영역으로 확장하는 것을 막는 필드 스톱(field stop) 영역;
    상기 필드 스톱 영역 상에 도입된 제2도전형 층이되 상기 필드 스톱 영역에 비해 낮은 농도로 상기 제2도전형이 도핑된 제1드리프트 영역;
    상기 제1드리프트 영역 상에 상호 간에 측 방향으로 교번적으로 도입되어 상호 간의 측면 계면에 p-n 접합 계면을 이루어 전하 균형층(charge balanced layer)을 이루는 제1도전형의 제1필러(pillar) 영역 및 상기 제1드리프트 영역에 연결되는 제2드리프트 영역으로 작용하는 제2도전형의 제2필러 영역;
    상기 제2필러 영역의 일부 영역 상에 도입된 제2도전형의 제3드리프트 영역;
    상기 제3드리프트 영역 측 방향으로 상기 제1필러 영역 및 상기 제2필러 영역의 일부 영역 상에 도입되고, 균일한 도핑농도를 갖는 제1도전형의 베이스 영역;
    상기 베이스 영역 내에 설정된 제2도전형의 에미터 영역;
    상기 제3드리프트 영역과 상기 에미터 영역 사이의 상기 베이스 영역 부분 상에 게이트 절연층을 수반하여 형성된 게이트 전극; 및
    상기 베이스 영역과 상기 에미터 영역 상에 걸쳐지게 접촉하는 에미터 전극을 포함하는 것을 특징으로 하는 전하 균형 절연 게이트 바이폴라 트랜지스터.
  2. 제1항에 있어서
    상기 제1필러 영역은 P 도전형 필러 영역이고 상기 제2필러 영역은 N 도전형 필러 영역인 것을 특징으로 하는 전하 균형 절연 게이트 바이폴라 트랜지스터.
  3. 제1항에 있어서,
    상기 제1필러 영역의 수직 종단 길이는 상기 제1드리프트 영역의 두께에 비해 큰 값을 가지는 것을 특징으로 하는 전하 균형 절연 게이트 바이폴라 트랜지스터.
  4. 제1항에 있어서,
    상기 제1필러 영역의 수직 종단 길이는 상기 제1, 제2 및 제3드리프트 영역들 모두의 두께에 비해 60% 내지 90%의 값을 가지는 것을 특징으로 하는 전하 균형 절연 게이트 바이폴라 트랜지스터.
  5. 컬렉터 전극이 접촉되는 제1도전형 층의 컬렉터 영역;
    상기 컬렉터 영역 상에 도입된 제2도전형 층으로서 디플리션(depletion) 영역이 상기 컬렉터 영역으로 확장하는 것을 막는 필드 스톱(field stop) 영역;
    상기 필드 스톱 영역 상에 도입된 제2도전형 층이되 상기 필드 스톱 영역에 비해 낮은 농도로 상기 제2도전형이 도핑된 드리프트 영역;
    상기 드리프트 영역 내에 상기 드리프트 영역의 표면 일정 영역에 형성되고, 균일한 도핑농도를 갖는 제1도전형의 베이스 영역;
    상기 베이스 영역 표면 일정 영역에 형성된 제2도전형의 에미터 영역;
    상기 드리프트 영역과 상기 에미터 영역 사이의 상기 베이스 영역 부분 상에 게이트 절연층을 수반하여 형성된 게이트 전극;
    상기 베이스 영역과 상기 에미터 영역 상에 걸쳐지게 접촉하는 에미터 전극; 및
    상기 드리프트 영역 내에 상기 베이스 영역의 일부 영역 아래에 이어지게 도입되어 측부의 상기 드리프트 영역 부분과의 측면 계면에 p-n 접합 계면을 이루어 전하 균형층(charge balanced layer)을 이루는 제1도전형의 필러(pillar) 영역을 포함하는 것을 특징으로 하는 전하 균형 절연 게이트 바이폴라 트랜지스터.
  6. 제5항에 있어서,
    상기 필러 영역의 수직 종단 길이는 상기 드리프트 영역의 두께에 비해 60% 내지 90%의 값을 가지는 것을 특징으로 하는 전하 균형 절연 게이트 바이폴라 트랜지스터.
  7. 컬렉터 전극이 접촉되는 제1도전형 층의 컬렉터 영역;
    상기 컬렉터 영역 상에 도입된 제2도전형 층으로서 디플리션(depletion) 영역이 상기 컬렉터 영역으로 확장되지 않을 농도와 두께를 갖는 제2도전형이 도핑된 제1드리프트 영역;
    상기 제1드리프트 영역 상에 상호 간에 측 방향으로 교번적으로 도입되어 상호 간의 측면 계면에 p-n 접합 계면을 이루어 전하 균형층(charge balanced layer)을 이루며 제1도전형의 제1필러(pillar) 영역 및 상기 제1드리프트 영역에 연결되는 제2드리프트 영역으로 작용하는 제2도전형의 제2필러 영역;
    상기 제2필러 영역의 일부 영역 상에 도입된 제2도전형의 제3드리프트 영역;
    상기 제3드리프트 영역 측 방향으로 상기 제1필러 영역 및 상기 제2필러 영역의 일부 영역 상에 도입되고, 균일한 도핑농도를 갖는 제1도전형의 베이스 영역;
    상기 베이스 영역 내에 설정된 제2도전형의 에미터 영역;
    상기 제3드리프트 영역과 상기 에미터 영역 사이의 상기 베이스 영역 부분 상에 게이트 절연층을 수반하여 형성된 게이트 전극; 및
    상기 베이스 영역과 상기 에미터 영역 상에 걸쳐지게 접촉하는 에미터 전극을 포함하는 것을 특징으로 하는 전하 균형 절연 게이트 바이폴라 트랜지스터.
  8. 컬렉터 전극이 접촉되는 제1도전형 층의 컬렉터 영역;
    상기 컬렉터 영역 상에 도입된 제2도전형 층으로서 디플리션(depletion) 영역이 상기 컬렉터 영역으로 확장되지 않을 농도와 두께를 갖는 제2도전형이 도핑된 드리프트 영역;
    상기 드리프트 영역 내에 상기 드리프트 영역의 표면 일정 영역에 형성되고, 균일한 도핑농도를 갖는 제1도전형의 베이스 영역;
    상기 베이스 영역 표면 일정 영역에 형성된 제2도전형의 에미터 영역;
    상기 드리프트 영역과 상기 에미터 영역 사이의 상기 베이스 영역 부분 상에 게이트 절연층을 수반하여 형성된 게이트 전극;
    상기 베이스 영역과 상기 에미터 영역 상에 걸쳐지게 접촉하는 에미터 전극; 및
    상기 드리프트 영역 내에 상기 베이스 영역의 일부 영역 아래에 이어지게 도입되어 측부의 상기 드리프트 영역 부분과의 측면 계면에 p-n 접합 계면을 이루어 전하 균형층(charge balanced layer)을 이루며 제1도전형의 필러(pillar) 영역을 포함하는 것을 특징으로 하는 전하 균형 절연 게이트 바이폴라 트랜지스터.
KR1020050100279A 2005-10-24 2005-10-24 전하 균형 절연 게이트 바이폴라 트랜지스터 KR101289072B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050100279A KR101289072B1 (ko) 2005-10-24 2005-10-24 전하 균형 절연 게이트 바이폴라 트랜지스터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050100279A KR101289072B1 (ko) 2005-10-24 2005-10-24 전하 균형 절연 게이트 바이폴라 트랜지스터

Publications (2)

Publication Number Publication Date
KR20070044224A KR20070044224A (ko) 2007-04-27
KR101289072B1 true KR101289072B1 (ko) 2013-07-22

Family

ID=38178258

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050100279A KR101289072B1 (ko) 2005-10-24 2005-10-24 전하 균형 절연 게이트 바이폴라 트랜지스터

Country Status (1)

Country Link
KR (1) KR101289072B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010094144A (ko) * 2000-04-04 2001-10-31 김덕중 역방향 차폐 모드에서도 높은 브레이크다운 전압을 갖는절연 게이트 바이폴라 트랜지스터 및 그 제조방법
EP1276156A1 (en) * 2001-07-13 2003-01-15 Abb Research Ltd. High power bipolar transistor
KR20040069214A (ko) * 2001-12-31 2004-08-04 제네랄 세미콘덕터 인코포레이티드 신속 확산에 의해 형성된 도핑 칼럼들을 포함하는 전압유지 영역을 갖는 고 전압 전력 ｍｏｓｆｅｔ의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010094144A (ko) * 2000-04-04 2001-10-31 김덕중 역방향 차폐 모드에서도 높은 브레이크다운 전압을 갖는절연 게이트 바이폴라 트랜지스터 및 그 제조방법
EP1276156A1 (en) * 2001-07-13 2003-01-15 Abb Research Ltd. High power bipolar transistor
KR20040069214A (ko) * 2001-12-31 2004-08-04 제네랄 세미콘덕터 인코포레이티드 신속 확산에 의해 형성된 도핑 칼럼들을 포함하는 전압유지 영역을 갖는 고 전압 전력 ｍｏｓｆｅｔ의 제조 방법

Also Published As

Publication number Publication date
KR20070044224A (ko) 2007-04-27

Similar Documents

Publication Publication Date Title
JP7182594B2 (ja) ゲート・トレンチと、埋め込まれた終端構造とを有するパワー半導体デバイス、及び、関連方法
US8592894B2 (en) Method of forming a power semiconductor device and power semiconductor device
TWI383497B (zh) 具有雙閘極之絕緣閘雙極性電晶體
JP5865618B2 (ja) 半導体装置
KR20080098371A (ko) 전하 균형 절연 게이트 양극성 트랜지스터
US7994569B2 (en) Semiconductor device and method for forming the same
TW201944494A (zh) 金屬氧化物半導體閘極式裝置之單元佈線及製造技術之強化
US11145717B2 (en) Cellular insulated gate power device with edge design to prevent failure near edge
KR20150051067A (ko) 전력 반도체 소자 및 그의 제조 방법
US20220238698A1 (en) Mos-gated trench device using low mask count and simplified processing
CN103872097B (zh) 功率半导体设备及其制造方法
KR101539880B1 (ko) 전력 반도체 소자
KR20150061201A (ko) 전력 반도체 소자 및 그 제조 방법
KR101550798B1 (ko) 래치업 억제구조를 가지는 전력용 반도체 장치 및 그 제조방법
KR102406116B1 (ko) 반도체 소자 및 그 제조 방법
US11114552B2 (en) Insulated gate turn-off device with designated breakdown areas between gate trenches
KR101289072B1 (ko) 전하 균형 절연 게이트 바이폴라 트랜지스터
KR20150069117A (ko) 전력 반도체 소자
CN112018174A (zh) 一种半导体器件及其制作方法、家用电器
US10181509B2 (en) Insulated gate power devices with reduced carrier injection in termination area
US10777670B2 (en) Vertical insulated gate turn-off thyristor with intermediate p+ layer in p-base formed using epitaxial layer
KR101870823B1 (ko) 전력 반도체 소자 및 그 제조방법
CN116978784A (zh) Igbt器件及其元胞结构、元胞结构的制作方法
KR20150061973A (ko) 전력 반도체 소자
CN115472667A (zh) 一种超结绝缘双极型晶体管及其制备方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160701

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190701

Year of fee payment: 7