JP5607720B2 - 半導体装置 - Google Patents
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Description
図1は、実施の形態1にかかるMPSダイオードの要部を示す断面図である。図1に示すMPSダイオードは、例えば、16kV級の耐圧を有する高耐圧ワイドギャップ半導体ダイオードである。図1に示すMPSダイオードにおいて、n+カソード基板1のおもて面側の表面に、n-ドリフト層(第1の半導体領域)2が設けられている。n+カソード基板1は、例えば、炭化珪素の四層周期六方晶(4H−SiC)など、シリコンよりもバンドギャップが広い材料(ワイドギャップ半導体)からなる。n+カソード基板1の不純物濃度および厚さは、それぞれ2×1019cm-3および400μmであってもよい。n-ドリフト層2の不純物濃度および厚さは、それぞれ4.5×1014cm-3および170μmであってもよい。n-ドリフト層2は、例えばエピタキシャル成長法で形成される。
次に、実施の形態1にかかるMPSダイオードの動作と代表的な特性を、実施例1として作製した実施の形態1にかかるMPSダイオードの動作試験時の動作に沿って説明する。実施例1にかかるMPSダイオードを作製し、次に示すように実装した。まず、TO型(ピン挿入型)のパッケージにダイボンディングした。そして、Auからなるアノード電極膜9上に結線用の複数本のAuワイヤをワイヤボンディングした。Auワイヤの直径を100μmとした。ついで、ダイオード保護用の高耐熱レジンであるナノテクレジンでチップ全体およびAuワイヤの大部分を被覆して半導体装置を作製した。そして、実施例1にかかるMPSダイオードの動作試験を実施した。
図3は、実施の形態2にかかるMPSダイオードの要部を示す断面図である。図3に示すMPSダイオードは、例えば、13kV級の耐圧を有する高耐圧MPSダイオードである。実施の形態2にかかるMPSダイオードは、次に示す2点が実施の形態1にかかるMPSダイオードと異なる構成となっている。
(2)電界緩和領域であるJTE10を、p融合電界緩和層13と同一のイオン注入工程で形成し、半導体装置の製造プロセスを簡略化している(図示省略)。
実施例2として、実施の形態2にかかるMPSダイオードを作製した。実施例2にかかるMPSダイオードは、ピンチオフ用p層30によって分割された例えばショットキー接合37a,37b,37cを設けている。また、Ti膜36a側のp融合電界緩和層13の端部からピンチオフ用p層30の端部までの距離、およびTi膜36b側のp融合電界緩和層13の端部からピンチオフ用p層30間の端部まで距離を各々20μmとした。ピンチオフ用p層30の幅を5μmとした。また、ピンチオフ用p層30の不純物濃度は、約2×1017cm-3とした。それ以外の構成は、実施例1にかかるMPSダイオードと同様である。比較として、実施例1にかかるMPSダイオードと同様の第1〜3比較例を作製した。
図4は、実施の形態3にかかるMPSダイオードの要部を示す断面図である。図4に示すMPSダイオードは、例えば、13kV級の耐圧を有する高耐圧MPSダイオードである。実施の形態1において、絶縁保護膜を設けない構成としてもよい。また、複数のTi膜に代えて、n+カソード基板1のおもて面側のほぼ全面を覆うTi膜を1つ設けてもよい。
実施例3として、実施の形態3にかかるMPSダイオードを作製した。具体的には、実施例3にかかるMPSダイオードは、p+アノード層3a,3bとp++コンタクト層4a,4bの両側のメサ部側壁に絶縁保護膜を有していない。また、p++コンタクト層4bから、メサ底部およびp++コンタクト層4aへと連続して伸びるTi膜46を設けた。p融合電界緩和層43の厚さおよび不純物濃度を、それぞれ1.2μmおよび3.5×1017cm-3とした。それ以外の構成は、実施例1にかかるMPSダイオードと同様である。
図5は、実施の形態4にかかるMPSダイオードの要部を示す断面図である。図5に示すMPSダイオードは、例えば、16kV級の耐圧を有する高耐圧MPSダイオードである。実施の形態4にかかるMPSダイオードは、実施の形態3にかかるMPSダイオードのTi膜に代えてNi膜を設けている。また、p++コンタクト層4a,4bとNi膜との間に、オーミックコンタクト用のTi膜を設けてもよい。
実施例4として、実施の形態4にかかるMPSダイオードを作製した。具体的には、実施例4にかかるMPSダイオードは、オーミックコンタクトメタルとしてTi膜56a,56bを形成し、ショットキー接合メタルとしてNi膜66を形成している。それ以外の構成は、実施例3にかかるMPSダイオードと同様である。
図6は、実施の形態5にかかるMPSダイオードの要部を示す断面図である。図6に示すMPSダイオードは、例えば、20kV級の耐圧を有する高耐圧MPSダイオードである。実施の形態5にかかるMPSダイオードは、実施の形態1にかかるMPSダイオードの、pn接合5a、5bの上方に設けられるアノード電極膜と、ショットキー接合7a,7bの上方に設けられるアノード電極膜とをそれぞれ別々に設けている。
実施例5として、実施の形態5にかかるMPSダイオードを作製した。具体的には、実施例5にかかるMPSダイオードは、Ti膜16a,16b,6a,6bに、それぞれアノード電極膜69a,69b,69c,69dが接する。また、Ti膜16a,16b,6a,6bおよびアノード電極膜69a,69b,69c,69dに接する横長p+層が設けられているn-ドリフト層62の不純物濃度および厚さを、それぞれ3×1014cm-3および220μmとした。p融合電界緩和層63の不純物濃度を、3×1017cm-3とした。それ以外の構成は、実施例1にかかるMPSダイオードと同様である。
図7は、実施の形態6にかかるMPSダイオードの要部を示す断面図である。図7に示すMPSダイオードは、例えば、16kV級の耐圧を有する高耐圧MPSダイオードである。実施の形態7にかかるMPSダイオードは、実施の形態1にかかるMPSダイオードの、最外周部Bのpn主接合5bを設けていない。
実施例6として、実施の形態6にかかるMPSダイオードを作製した。具体的には、実施例6にかかるMPSダイオードは、最外周部Bにp+アノード層3bを設けていない。それ以外の構成は、実施例1にかかるMPSダイオードと同様である。実施例6にかかるMPSダイオードは、実施例1にかかるMPSダイオードのような排出時間の不均等さがなくなり逆回復時間を短くすることができた。
図8は、実施の形態7にかかる複合ダイオードの要部を示す断面図である。図8に示す複合ダイオードは、例えば、16kV級の耐圧を有する高耐圧複合ダイオードである。実施の形態7にかかる複合ダイオードは、実施の形態1にかかるMPSダイオードのショットキー接合7a,7bに代えて、pn主接合5a,5bを構成するp+アノード層3a,3bよりも浅くかつ低い不純物濃度を有するp層(浅pn層)からなる浅pn接合としてもよい。
実施例7として、実施の形態7にかかる複合ダイオードを作製した。具体的には、実施例7にかかる複合ダイオードは、実施例1にかかるMPSダイオードのAuワイヤに代えて、Alワイヤを用いている。また、実施例7にかかる複合ダイオードは、実施例1にかかるMPSダイオードのAuからなるアノード電極膜9およびショットキー接合7a,7bに代えて、Alからなるアノード電極膜89および浅pn接合87a,87bを設けている。それ以外の構成は、実施例1にかかるMPSダイオードと同様である。そして、実施例7にかかる複合ダイオードの動作試験を実施した。
図10は、実施の形態8にかかる複合ダイオードの要部を示す断面図である。図10に示す複合ダイオードは、例えば、13kV級高耐圧複合ダイオード装置である。実施の形態8にかかる複合ダイオードは、実施の形態2にかかるMPSダイオードのショットキー接合37a、37b、37cに代えて、浅pn接合107a,107b,107cを設けている。
実施例8として、実施の形態8にかかる複合ダイオードを作製した。具体的には、実施例8にかかる複合ダイオードは、例えば、ピンチオフ用p層30によって分割された例えば浅pn接合107a、107b、107cを設けた。ピンチオフ用p層30の不純物濃度をp融合電界と同じく2×1017cm-3とした。nドリフト層82およびアノード電極膜89を実施例7にかかる複合ダイオードと同様に設けた。電界緩和領域となるJTE10の不純物濃度を2×1017cm-3とした。それ以外の構成は、実施例2にかかるMPSダイオードと同様である。実施例8にかかる複合ダイオードは、リーク電流密度2×10-3A/cm2での逆印加電圧は室温で13.6kVとなり、実施例2にかかるMPSダイオードと同様に高耐圧を実現することができた。
図11は、実施の形態9にかかる複合ダイオードの要部を示す断面図である。図11に示す複合ダイオードは、例えば、10kV級の耐圧を有する高耐圧複合ダイオード装置である。実施の形態9にかかる複合ダイオードは、実施の形態7にかかる複合ダイオードのメサ部に代えて、p+エピタキシャル層をトレンチ状に除去してもよい。そして、このトレンチ底部に浅pn接合87a,87bを設けてもよい。具体的には、実施の形態7とは以下の2点が異なる。それ以外の構成は、実施の形態7にかかる複合ダイオードと同様である。
実施例9として、実施の形態9にかかる複合ダイオードを作製した。具体的には、実施例9にかかる複合ダイオードは、例えば、nドリフト層82の表面にトレンチを設け、トレンチ底面に浅pn接合87a,87bを形成し、その後Al・Si合金膜86a,86bを設けている。凹部となるトレンチの幅を約10μmとし、凸部の幅(凹部間距離)を約15μmとした。この結果、上記のピンチオフがより効果的にでき、浅pn接合87a,87bの電界強度が高くなるのをより抑制することができ、高電圧印加時のリーク電流を低減することができた。リーク電流の耐圧電流密度は、印加電圧が10kVであった場合でも室温で0.7×10-3A/cm2以下であった。また、浅pn接合87a,87b形成のために、Alをイオン注入して熱処理し、Alのイオン注入のドーズ量を約3×1016cm-3と少なく、かつイオン注入の打込み深さも100nmと浅くした。このために、イオン注入に発生する欠陥は極めて少なく実用上問題になるレベルではなかった。この場合、Alのイオン注入のドーズ量が約8×1016cm-3以下であれば、イオン注入の打込み深さが600nm程度でもリーク電流は少なく、また稼働時に順電圧が増大するような劣化現象も顕著ではないので、浅pn接合87a,87bに生じる欠陥は実用上問題にならず浅pn接合87a,87bは十分良好に機能させることができた。
図12は、実施の形態10にかかる複合ダイオードの要部を示す断面図である。図12に示す複合ダイオードは、例えば11kV級の耐圧を有する高耐圧複合ダイオードである。実施の形態10にかかる複合ダイオードは、実施の形態3にかかるMPSダイオードのショットキー接合7a,7bに代えて、浅pn接合を設けている。
実施例10として、実施の形態10にかかる複合ダイオードを作製した。具体的には、実施例10にかかる複合ダイオードは、p++コンタクト層4bから、メサ底部およびp++コンタクト層4aへと連続して伸びるAl・Si合金膜126を設けた。それ以外の構成は、実施例3にかかるMPSダイオードと同様である。
図13は、実施の形態11にかかる複合ダイオードの要部を示す断面図である。図13に示す複合ダイオードは、20kV級の耐圧を有する高耐圧複合ダイオードである。実施の形態11にかかる複合ダイオードは、実施の形態5にかかるMPSダイオードのショットキー接合7a,7bに代えて、浅pn接合を設けている。
実施例11として、実施の形態11にかかる複合ダイオードを作製した。具体的には、実施例11にかかる複合ダイオードは、実施例5にかかるMPSダイオードのショットキー接合に代えて、浅pn接合87a、87bを設けている。また、Auからなるアノード電極膜に代えて、Alからなるアノード電極膜を設けている。実施例11にかかる複合ダイオードは、なだれ降伏を示す耐圧は室温で21kV以上と高く、リーク電流のバラツキも実施例1にかかるMPSダイオードに比べて40%ほどに著しく低減できた。一方、スイッチングオフした際の逆回復時間や逆回復電流密度は実施例1にかかるMPSダイオードとほぼ同等であり良好であった。
図14は、実施の形態12にかかる複合ダイオードの要部を示す断面図である。図14に示す複合ダイオードは、15kV級の耐圧を有する高耐圧複合ダイオードである。実施の形態12にかかる複合ダイオードは、実施の形態7にかかる複合ダイオードの、最外周部Bのpn主接合5bを設けなくてもよい。また、nドリフト層内にnバッファー層を設けてもよい。
実施例12として、実施の形態12にかかる複合ダイオードを作製した。つまり、実施例12にかかる複合ダイオードは、最外周部Bにp+アノード層3bを設けていない。また、nドリフト層内にnバッファー層140を設けた。それ以外の構成は、実施例7にかかる複合ダイオードと同様である。実施例12にかかる複合ダイオードは、15kVでも室温でのリーク電流が4×10-3A/cm2以下と良好であり、なだれ降伏を示す耐圧は室温で16kVと高耐圧にすることができた。さらに、順電流密度約50A/cm2で順電流を流した状態でオフした際の逆回復時間は18nsであり、逆回復電流密度は約26A/cm2と低く、かつdi/dtを半減することができ大幅にソフトリカバリー特性を向上することができた。
図15は、実施の形態13にかかる複合ダイオードの要部を示す断面図である。図15に示す複合ダイオードは、例えば、10kV級の耐圧を有する高耐圧複合ダイオードである。実施の形態13にかかる複合ダイオードは、実施の形態9にかかる複合ダイオードの浅pn接合に代えて、ショットキー接合を設けている。それ以外の構成は、実施の形態9と同様である。
実施例13として、実施の形態13にかかる複合ダイオードを作製した。具体的には、実施例13にかかる複合ダイオードは、nドリフト層82の表面にトレンチを設け、トレンチ底面にAl・Si合金膜86a,86bを設けている。浅pn接合87a,87bは形成していない。それ以外の構成は、実施例9にかかる複合ダイオードと同様である。JTE10の幅、不純物濃度および深さを、それぞれ300μm、3×1017cm-3および約0.65μmとした。この場合に、リーク電流密度1×10-3A/cm2での逆印加電圧は室温で11.2kVであり、室温での降伏電圧は12.3kVであり、高耐圧を実現することができた。降伏電圧に比べてnドリフト層82の厚さを厚くしているので、降伏時には空乏層がn+カソード基板1に達しないノンパンチスルー状態となる。この結果、空乏層とn+カソード基板1間に蓄積した多数の少数キャリアが再結合で比較的ゆっくりと消滅するので、ソフトリカバリー特性の大幅な向上を図ることができた。
図16は、実施の形態14にかかる複合ダイオードの要部を示す断面図である。図16に示す複合ダイオードは、例えば、15kV級の耐圧を有する高耐圧複合ダイオードである。実施の形態14にかかる複合ダイオードは、実施の形態7にかかる複合ダイオードの複数のAl・Si合金膜に代えて、n+カソード基板1のおもて面側のほぼ全面を覆うAl・Si合金膜を1つ設けている。
図17は、実施の形態15にかかる複合ダイオードの要部を示す断面図である。図17に示す複合ダイオードは、例えば、15kV級の耐圧を有する高耐圧複合ダイオードである。実施の形態15にかかる複合ダイオードは、実施の形態14にかかる複合ダイオードのAl・Si合金膜に代えて、Ti膜を設けている。
2 n-ドリフト層
3a,3b p+アノード層
4a,4b p++コンタクト層
5a,5b pn主接合
6a,6b Ti膜(ショットキー接合用)
16a,16b Ti膜(オーミックコンタクト用)
7a,7b ショットキー接合
8 絶縁保護膜
9 アノード電極膜
10 JTE
11 チャネルストッパー
12 パッシベーション膜
13 p融合電界緩和層
14 Niオーミックコンタクト
15 カソード電極膜
30 ピンチオフ用p層
Claims (17)
- シリコンよりもバンドギャップが広い材料からなる第1導電型の第1の半導体領域と、
前記第1の半導体領域の表面に選択的に設けられ、当該第1の半導体領域との間に第1の接合を形成する第1の層と、
前記第1の半導体領域の表面に選択的に設けられ、当該第1の半導体領域との間に第2の接合を形成する第2の層と、
前記第1の接合を含む領域からなる第1のダイオードと、
前記第2の接合を含む領域からなる第2のダイオードと、
前記第1の接合と前記第2の接合との間の、前記第1の半導体領域の表面に設けられ、当該第1の接合および当該第2の接合に接する第2導電型の第4の半導体領域と、
を備え、
前記第1の半導体領域の表面には、凹部と当該凹部の底面よりも突出した凸部とが設けられ、
前記第1の接合を前記凸部に形成し、前記第2の接合を前記凹部に形成することで、前記第1の接合および前記第2の接合がそれぞれ前記第1の半導体領域の表面から異なる深さに形成されており、
前記第2のダイオードのビルトイン電位は、前記第1のダイオードのビルトイン電位よりも低いことを特徴とする半導体装置。 - 前記第1の層は、前記凸部の表面に設けられており、
前記第2の層は、前記凹部の底面に設けられており、
上記凸部に形成された前記第1の接合の、当該凸部表面からの深さは、前記凹部よりも浅いことを特徴とする請求項1に記載の半導体装置。 - 前記第1の接合の端部は前記凸部の側面に露出していることを特徴とする請求項2に記載の半導体装置。
- 前記第1の層に比べて前記第2の層の厚さが薄いことを特徴とする請求項1に記載の半導体装置。
- 前記第1の層は、第2導電型の第2の半導体領域であり、
前記第2の層は、第2導電型の第3の半導体領域であり、
前記第3の半導体領域は、前記第2の半導体領域よりも薄く、かつ当該第2の半導体領域よりも低い不純物濃度を有することを特徴とする請求項1に記載の半導体装置。 - 前記第2の半導体領域は、前記第1の半導体領域の表面に選択的に設けられたエピタキシャル層であり、
前記凸部は、前記第2の半導体領域からなることを特徴とする請求項5に記載の半導体装置。 - 前記第1のダイオードおよび前記第2のダイオードは、pn接合ダイオードであることを特徴とする請求項5に記載の半導体装置。
- 前記第1の層は、第2導電型の第2の半導体領域であり、
前記第2の層は、前記第1の半導体領域との間にショットキー接合を形成する金属膜であることを特徴とする請求項1に記載の半導体装置。 - 前記第2の半導体領域は、前記第1の半導体領域の表面に選択的に設けられたエピタキシャル層であり、
前記凸部は、前記第2の半導体領域からなることを特徴とする請求項8に記載の半導体装置。 - 前記第1のダイオードは、pn接合ダイオードであり、
前記第2のダイオードは、ショットキー接合ダイオードであることを特徴とする請求項8に記載の半導体装置。 - 前記凸部は、テーパー状に設けられ、
前記第4の半導体領域は、前記第1の接合と前記第2の接合との間の、前記凹部の側面の表面層に設けられ、かつ前記第2の半導体領域よりも低い不純物濃度を有することを特徴とする請求項5または8に記載の半導体装置。 - 前記凹部は、前記第1の半導体領域の、前記第2の半導体領域が設けられる側の表面に形成されたトレンチであり、
前記第4の半導体領域は、前記第1の接合と前記第2の接合との間の、前記トレンチの側壁の表面層に設けられ、かつ前記第2の半導体領域よりも低い不純物濃度を有することを特徴とする請求項5または8に記載の半導体装置。 - 前記凹部の底面の表面層には、前記第2の半導体領域より低い不純物濃度を有する第2導電型の第5の半導体領域が設けられ、
前記凹部の底面に設けられた前記第2の接合は、前記第5の半導体領域によって分離されていることを特徴とする請求項5または8に記載の半導体装置。 - 前記第3の半導体領域はイオン注入によって形成された領域であることを特徴とする請求項5に記載の半導体装置。
- 前記金属膜は、金属蒸着後に熱処理によって形成された合金層であることを特徴とする請求項8に記載の半導体装置。
- 前記第1の半導体領域は、シリコンよりもバンドギャップが広い材料からなる第1導電型の半導体基板上に設けられており、
前記第1の半導体領域の内部には、前記半導体基板の表面に平行に、当該半導体基板よりも薄く、かつ不純物濃度の高い第6の半導体領域が設けられ、
前記第6の半導体領域は、前記第1の半導体領域の内部の中間の深さよりも前記半導体基板側に設けられていることを特徴とする請求項1,5,8のいずれか一つに記載の半導体装置。 - 前記第1の接合と前記第2の接合とが交互に繰り返し設けられたストライプ状の平面レイアウトを有し、
前記第1の接合と前記第2の接合とがストライプ状に配置され、該ストライプの長手方向に直交する方向の最外周部には、前記第2の接合の端部が露出し、
前記ストライプの長手方向に平行な方向の最外周部には、当該第1の接合の端部と当該第2の接合の端部とが交互に露出し、
前記最外周部に設けられ、前記第1の接合と前記第2の接合とを囲む電界緩和層が、当該最外周部に露出する前記第1の接合の端部および前記第2の接合の端部のそれぞれに接することを特徴とする請求項5または8に記載の半導体装置。
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