JP4857484B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、電力変換装置などに用いられるダイオードなどの半導体装置に関する。
【0002】
【従来の技術】
電力用半導体装置は、インバータをはじめ様々な用途に利用されており、その適用範囲を広げている。近年、IGBT(絶縁ゲート型バイポーラトランジスタ)など高耐圧・大電流容量、かつ、高周波で動作可能なスイッチング素子が開発されており、それに伴い、電力用ダイオードでも、高周波動作が可能で発生損失の少ない高速逆回復特性が求められている。高速逆回復特性を達成するダイオードとして、例えば、図8に示されているMPS(Merg PiN Schottky)ダイオードや、図9に示されているSFD(Soft and Fast Recovery Diode)などのダイオードは、逆回復特性の改善が進められている。以下、SFDのことをSFDダイオードという。
【0003】
図18、図19は、MPSダイオードおよびSFDダイオードの活性領域の概略的な断面構造でワイヤをボンディングした図をそれぞれ示す。
広く用いられている図示しないPiNダイオードに対して、図18のMPSダイオードは、p+ アノード層52を半導体基板200の一方の主面上に選択的に形成している点が特徴である。p+ アノード層52が形成されていない領域とアノード電極55の接触部分はショットキー接合領域54となり、順バイアス時に正孔の注入が起きないため、逆回復ピーク電流(Irp)小さく抑える事ができ、高速逆回復特性を達成できる。
【0004】
一方、図19のSFDダイオードは、前記のMPSダイオードのp+ アノード層52が形成される側の半導体基板200表面にp+ アノード層52よりも不純物濃度が低く、拡散深さの浅いp- 層61が形成される。順バイアス時に、p- 層61からの正孔の注入が抑制されるため、逆回復ピーク電流(Irp)小さく抑える事ができ、高速逆回復特性を達成できる。また、p- 層61があるため、MPSダイオードと比べると漏れ電流は小さくできる。
【0005】
【発明が解決しようとする課題】
上述のMPSダイオードやSFDダイオードは、アノード電極55上に電気的接触を得るためのワイヤ64をボンディングする。このワイヤ64をボンディングする際の衝撃で、MPSダイオードのショットキー接合領域54であるA部、もしくは、SFDダイオードの浅い拡散のp- 層61であるB部で、欠陥が発生し、耐圧劣化などの不具合が起こりやすい。
【0006】
その原因は、電極にワイヤをボンディングするとき、電極とワイヤの間に圧力が加えられ、この圧力によって、電極とn- 層との界面に欠陥が生じる。この欠陥が再結合中心を構成し、伝導帯の電子が欠陥に流れ込み漏れ電流が増加する。特に、逆バイアス状態になり、電極とn- 層との界面に加わる電界が強くなると、ショットキー障壁の幅が薄くなる。そのために、電子が、このショットキー障壁を突き抜けて、再結合中心へ遷移する確率が高くなる。この確率が高くなると、再結合中心に介して流れるドンネル電流が増大する。このトンネル電流が漏れ電流の一部となるために、漏れ電流が増加し、結果として耐圧が低下するものと考えられる。
【0007】
また、SFDダイオードの場合にも、圧力によってp- 層部分の界面に欠陥が生じると、MPSダイオードの場合と類似の現象が生じて、漏れ電流が増大し、耐圧低下することが考えられる。
この発明の目的は、前記の課題を解決して、ワイヤボンディング時の衝撃を緩和し、耐圧安定性に優れた半導体装置およびその製造方法を提供することにある。
【0008】
【課題を解決するための手段】
前記の目的を達成するために、第1導電型の半導体基板の一方の表面より形成された電極層と、前記電極層と接続されたワイヤボンディングと、前記電極層端部の下部領域以外の領域であって前記半導体基板の一方の表面層に選択的に形成された第2導電型第1領域と、該第1領域に挟まれた前記半導体基板の表面層に形成された前記電極層とショットキー接合とを形成する第2領域と、を具備する半導体装置であって、
前記第1領域と前記電極層との間に、硬度が前記電極層の硬度より大きい層間膜を形成することで、前記第1領域上の電極層の表面高さを、前記第2領域上の表面高さより高くしている構成とする。
【0009】
また、第1導電型の半導体基板の一方の表面より形成された電極層と、前記電極層と接続されたワイヤボンディングと、前記電極層端部の下部領域以外の領域であって前記半導体基板の一方の表面層にイオン注入によって選択的に形成された第2導電型第1領域と、該第1領域に挟まれた前記半導体基板の表面層に形成された前記電極層とショットキー接合とを形成する第2領域と、を具備する半導体装置であって、前記第1領域上の電極層の表面高さが、前記第2領域上の電極層の表面高さより高く、かつ前記第1領域の表面高さが、前記第2領域の表面高さより高い構成とする。
また、第1導電型の半導体基板の一方の表面より形成された電極層と、前記電極層と接続されたワイヤボンディングと、前記電極層端部の下部領域以外の領域であって前記半導体基板の一方の表面層に選択的に形成された第2導電型第1領域と、該第1領域に挟まれた前記半導体基板の表面層に形成された前記電極層とショットキー接合とを形成する第2領域と、を具備する半導体装置であって、前記第1領域と前記第2領域の表面高さが同一で、前記第1領域上の電極層の表面高さが、前記第2領域上の電極層の表面高さより高く、前記第1領域上の電極層の厚さが前記第2領域上の電極層の厚さよりも厚い構成とする。
【0010】
また、第1導電型の半導体基板の一方の表面層に選択的に形成した第2導電型第1領域と、該第1領域に挟まれた前記半導体基板の表面層に形成された第1領域の厚さより薄く、第1領域の不純物濃度より小さな第2導電型第3領域と、前記第1領域上と第3領域上に形成された電極層と、前記電極層と接続されたワイヤボンディングとを具備し、該第1領域は、前記電極層端部の下部領域以外の領域に形成されており、前記電極層は前記第3領域においてオーミック接合を形成していることを特徴とする半導体装置であって、前記第1領域と前記電極層との間に、硬度が前記電極層の硬度より大きい層間膜を形成することで、前記第1領域上の電極層の表面高さを、前記第3領域上の表面高さより高くしている構成とする。
【0011】
また、第1導電型の半導体基板の一方の表面層に選択的に形成した第2導電型第1領域と、該第1領域に挟まれた前記半導体基板の表面層に形成された第1領域の厚さより薄く、第1領域の不純物濃度より小さな第2導電型第3領域と、前記第1領域上と第3領域上に形成された電極層と、前記電極層と接続されたワイヤボンディングとを具備し、該第1領域は、前記電極層端部の下部領域以外の領域に形成されており、前記電極層は前記第3領域においてオーミック接合を形成していることを特徴とする半導体装置であって、前記第1領域上の電極層の表面高さが、前記第3領域上の電極層の表面高さより高く、かつ前記第1領域の表面高さが、前記第3領域の表面高さより高い構成とする。
【0012】
また、第1導電型の半導体基板の一方の表面層に選択的に形成した第2導電型第1領域と、該第1領域に挟まれた前記半導体基板の表面層に形成された第1領域の厚さより薄く、第1領域の不純物濃度より小さな第2導電型第3領域と、前記第1領域上と第3領域上に形成された電極層と、前記電極層と接続されたワイヤボンディングとを具備し、該第1領域は、前記電極層端部の下部領域以外の領域に形成されており、前記電極層は前記第3領域においてオーミック接合を形成していることを特徴とする半導体装置であって、
前記第1領域と前記第3領域の表面高さが同一で、前記第1領域上の電極層の表面高さが、前記第3領域上の電極層の表面高さより高く、前記第1領域上の電極層の厚さが前記第2領域上の電極層の厚さよりも厚い構成とする。
また、複数個離れた前記第1領域毎に、該第1領域上に形成される電極層の表面高さが、前記第2領域上に形成される電極層の表面高さよりも高いことも好ましい。
また、複数個離れた前記第1領域毎に、該第1領域上に形成される電極層の表面高さが、前記第3領域上に形成される電極層の表面高さよりも高いことも好ましい。
【0013】
また、第1導電型の半導体基板の一方の表面より形成された電極層と、前記電極層端部の下部領域以外の領域であって前記半導体基板の一方の表面層に選択的に形成された第2導電型第1領域と、該第1領域に挟まれた前記半導体基板の表面層に形成された前記電極層とショットキー接合とを形成する第2領域と、を具備する半導体装置の製造方法であって、
第1領域上に硬度が前記電極層の硬度より大きい層間膜を形成する工程と、全面に電極層を形成することで、前記第1領域上の電極層の表面高さを、前記第2領域上の前記電極層の表面高さより高くする工程とを含む製造方法とする。
【0014】
また、第1導電型の半導体基板の一方の表面より形成された電極層と、前記電極層端部の下部領域以外の領域であって前記半導体基板の一方の表面層に選択的に形成された第2導電型第1領域と、該第1領域に挟まれた前記半導体基板の表面層に形成された前記電極層とショットキー接合とを形成する第2領域と、を具備する半導体装置の製造方法であって、
半導体基板上に窒化膜を選択的に形成する工程と、該窒化膜をマスクに選択酸化する工程と、前記窒化膜を除去し、イオン注入により第1領域を形成する工程と、前記選択酸化膜を除去することで、選択酸化膜が形成された箇所の半導体基板を凹型に形成する工程と、全面に電極層を形成することで、前記第1領域上の電極層の表面高さを、前記第2領域上の電極層の表面高さより高くする工程と、前記電極層にワイヤボンディングする工程とを含む製造方法とする。
【0015】
また、第1導電型の半導体基板の一方の表面より形成された電極層と、前記電極層端部の下部領域以外の領域であって前記半導体基板の一方の表面層に選択的に形成された第2導電型第1領域と、該第1領域に挟まれた前記半導体基板の表面層に形成された前記電極層とショットキー接合とを形成する第2領域と、を具備する半導体装置の製造方法であって、
第1領域上と第2領域上に、同一厚みの主電極となる電極膜を形成する工程と、前記第2領域上の前記電極膜の表面層を除去することで、前記第1領域上の電極層の表面高さを、前記第2領域上の電極層の表面高さより高くする工程と、前記電極層にワイヤボンディングする工程とを含む製造方法とする。
【0016】
また、第1導電型の半導体基板の一方の表面層に選択的に形成された第2導電型第1領域と、該第1領域に挟まれた前記半導体基板の表面層に第1領域の厚さより薄く、第1領域の不純物濃度より小さな第2導電型第3領域と、前記第1領域上と第3領域上に形成された主電極とを具備し、該第1領域は、前記主電極端部の下部領域以外の領域に形成されており、前記主電極は前記第3領域においてオーミック接合を形成していることを特徴とする半導体装置の製造方法であって、
前記一方の表面層の全面に前記第3領域を形成する工程と、第1領域上に硬度が前記主電極の硬度より大きい層間膜を形成する工程と、全面に主電極を形成することで、前記第1領域上の主電極の表面高さを、前記第3領域上の主電極の表面高さより高くする工程と、前記主電極にワイヤボンディングする工程とを含む製造方法とする。
【0017】
また、第1導電型の半導体基板の一方の表面層に選択的に形成された第2導電型第1領域と、該第1領域に挟まれた前記半導体基板の表面層に第1領域の厚さより薄く、第1領域の不純物濃度より小さな第2導電型第3領域と、前記第1領域上と第3領域上に形成された主電極とを具備し、該第1領域は、前記主電極端部の下部領域以外の領域に形成されており、前記主電極は前記第3領域においてオーミック接合を形成していることを特徴とする半導体装置の製造方法であって、
半導体基板上に窒化膜を選択的に形成する工程と、該窒化膜をマスクに選択酸化する工程と、前記窒化膜を除去し、イオン注入により第1領域を形成する工程と、前記選択酸化膜を除去することで、選択酸化膜が形成された箇所の半導体基板を凹型に形成する工程と、前記一方の表面層の全面に前記第3領域を形成する工程と、全面に主電極を形成することで、前記第1領域上の主電極の表面高さを、前記第3領域上の主電極の表面高さより高くする工程と、前記主電極にワイヤボンディングする工程とを含む製造方法とする。
【0018】
また、第1導電型の半導体基板の一方の表面層に選択的に形成された第2導電型第1領域と、該第1領域に挟まれた前記半導体基板の表面層に第1領域の厚さより薄く、第1領域の不純物濃度より小さな第2導電型第3領域と、前記第1領域上と第3領域上に形成された主電極とを具備し、該第1領域は、前記主電極端部の下部領域以外の領域に形成されており、前記主電極は前記第3領域においてオーミック接合を形成していることを特徴とする半導体装置の製造方法であって、
第1領域上と第3領域上に、同一厚みの主電極となる電極膜を形成する工程と、前記第3領域上の前記電極膜の表面層を除去することで、前記第1領域上の主電極の表面高さを、前記第3領域上の主電極の表面高さより高くする工程と、前記主電極にワイヤボンディングする工程とを含む製造方法とする。
【0019】
また、前記主電極が、アルミ・シリコン膜を被覆し、低温でアニールして形成されてもよい。
【0020】
また、前記第3領域が前記一方の表面層の全面への第2導電型不純物のイオン注入によって形成され、前記主電極が、アルミ・シリコン膜を被覆し、低温でアニールして形成されてもよい。
【0021】
また、前記第3領域および前記主電極が、アルミ・シリコン膜を被覆し、500℃以上の温度でアニールして形成されてもよい。
【0022】
前記のように、第1領域(後述のp+ アノード層2)上の主電極(後述のアノード電極5)の表面高さを、第2領域、第3領域(後述のショットキー接合部4やp- 層11)上の主電極の表面高さより高くすることで、ワイヤボンディング時の衝撃がショットキー接合部やp- 層に伝わりにくくなり、耐圧劣化の割合を減少させることが出来る。
【0024】
【発明の実施の形態】
図1は、この本発明の第1実施例の半導体装置の要部断面図である。この半導体装置はMPSダイオードの場合である。
n半導体基板100の一方の主面の表面層にp+ アノード層2を選択的に複数個形成し、p+ アノード層2上に層間膜7を形成し、層間膜7上とn半導体基板100上に、アルミ・シリコン膜でアノード電極5を形成する。p+ アノード層2に挟まれたn半導体基板100の表面と、アノード電極5との界面にショットキー接合部4を形成する。n半導体基板100の他方の主面の表面層にn+ カソード層3を形成し、n+ カソード層3上にカソード電極6形成する。尚、p+ アノード層2とn+ カソード層3に挟まれたn半導体基板がn- ドリフト層1である。
【0025】
前記の層間膜7の形成により、p+ アノード層2上のアノード電極5の表面高さ21は、ショットキー接合部4上のアノード電極5の表面高さ22より高くできる。その結果、図17で示すように、ワイヤ14をボンディングした時、ショットキー接合部4上のアノード電極5の凹部24を、ワイヤ14で加圧する力が、ワイヤ14と凹部24が接触した場合でも緩和され、ショットキー接合部4での漏れ電流の増加は抑制されて、耐圧低下を防止できる。
【0026】
この層間膜7の底部の幅27は、ボンディング時にショットキー接合部4が受ける加圧力(衝撃)を緩和するために、p+ アノード層2の表面部の幅26より狭くする。
また、層間膜7はPSG(Phosphorous Silicated Glass)膜などの絶縁膜や金属膜とする。
【0027】
この層間膜7は、アノード電極5の材質と同一としても構わないが、アノード電極5の材質より硬い材質にすると、アノード電極5の凸部23が、ボンディング時の圧力(衝撃)で変形する割合が、材質が同一の場合より小さくなるために、一層効果的となる。
また、図では、すべてのp+ アノード層2上に層間膜7をそれぞれ設けた場合を示したが、複数個おきに層間膜7を設けても構わない。この層間膜7の間隔は1μmから100μm程度の範囲に形成するとよい。これは、1μm未満のピッチになると、層間膜7の幅27が狭く成り過ぎて、ボンディング時にp+ アノード層2上のアノード電極5が潰れ易くなり、ショットキー接合部4上のアノード電極5の凹部24を、図示しないワイヤで加圧するようになる。一方、100μmを超えると、層間膜7の間隔が広くなり、ボンディング時に層間膜7に挟まれたショットキー接合部4上のアノード電極5の凹部24をワイヤで加圧するようになるためである。また、この範囲を10μmから30μmとすると上記の問題が起こりにくく好ましい。
【0028】
また、p+ アノード層2上のアノード電極5の表面高さ21と、ショットキー接合部4上のアノード電極5の表面高さ22の差(層間膜7の厚さ27)は、p+ アノード層2のピッチが数μmと狭い場合は1μm程度でよく、ピッチが数十μm以上と広い場合は5μm程度以下とするとよい。
尚、前記のn+ カソード層6とp+ アノード層2の間のn半導体基板100内にn+ カソード層3に接して、n+ カソード層3の濃度より低く、n半導体基板100の濃度より高いnバッファ層を設けたMPSダイオードとしても勿論よい。
【0029】
また、MPSダイオードを構成するp+ アノード層2のピッチは1μmから30μmの範囲とし、その拡散深さは3μmから4μm程度である。また、ショットキー比率〔(ショットキー接合部の総表面積)÷(ショットキー接合部とp+ アノード層とを合わせた総表面積)〕は20%から70%程度とする。
尚、図示しないが、前記の層間膜7を、アノード電極7より硬く、導電性部材で形成し、この層間膜7を露出させてアノード電極の一部として利用し、前記のアノード電極5の厚さを、この層間膜7の厚さより薄くなるようにアノード電極7をエッチングして、段差を設けた場合も、前記と同様の効果が得られる。
【0030】
図2は、この発明の第2実施例の半導体装置の製造方法であり、同図(a)から同図(c)は、工程順に示した要部工程断面図である。この製造方法は図1の半導体装置の製造方法である。
n半導体基板100の裏面側にn+ カソード層3を形成する。n半導体基板100の表面側にボロンやBF2 などのp型不純物を選択的にイオン注入し、熱処理して、複数個のp+ アノード層2を形成する。p+ アノード層2が形成されないn半導体基板100がn- ドリフト層1となる(同図(a))。
【0031】
つぎに、p+ アノード層2上に金属膜である層間膜7を形成する。この層間膜7はPSG膜などの絶縁膜であっても構わない(同図(b))。
つぎに、p+ アノード層2上とn- ドリフト層1上にアノード電極5を形成する。アノード電極5は、アルミ・シリコン(1重量%から3重量%程度のシリコン入りアルミニウム)膜をスパッタまたは蒸着で形成し、350℃から500℃程度の低温アニールする。アニール時間は30分から2時間程度である。この低温アニールにより、n- ドリフト層1とアノード電極5の界面にはショトキー接合部4が形成される。前記のアニール温度が500を超えるとショットキー接合部4は形成されずに、n- ドリフト層1の表面層にp- 層が形成される。また、350℃未満では、アルミ・シリコン膜とn半導体基板100と接触性が良くない。つぎにn+ カソード層3上にカソード電極6を形成する(同図(c))。
【0032】
図1で説明したように、この層間膜7を、アノード電極5を形成するアルミ・シリコン膜より硬い金属(例えば、モリブデン、タングステンなど)にすると、アノード電極5の凸部23が潰れにくくなる。
図3は、この本発明の第3実施例の半導体装置の要部断面図である。この半導体装置はMPSダイオードの場合である。
【0033】
n半導体基板100の一方の主面の複数の凹部24を形成し、凹部24が形成されな複数の凸部23の箇所のそれぞれの表面層に、p+ アノード層2を形成し、p+ アノード層2上および凹部24上にアノード電極5を形成する。p+ アノード層2に挟まれた凹部24のn半導体基板100の表面と、アノード電極5との界面にショットキー接合部4を形成する。n半導体基板100の他方の主面の表面層にn+ カソード層3を形成し、n+ カソード層3上にカソード電極6を形成する。
【0034】
前記の凹部24の形成により、凸部23に形成されたp+ アノード層2上のアノード電極5の表面高さ21は、凹部24に形成されたショットキー接合部4上のアノード電極5の表面高さ22より高くできる。ここで表面高さの基準は、凹部が形成されないn半導体基板100の表面とした。
その結果、前記したように、ワイヤボンディングした時、ショットキー接合部4上のアノード電極5の凹部24を、図示しないワイヤで加圧する力が緩和され、ショットキー接合部4での漏れ電流の増加は抑制され、耐圧低下を防止できる。
【0035】
また、前記の凸部23のピッチは、p+ アノード層2のピッチと同一となる。また、凹部24の深さ(つまり、凸部23と凹部24の段差)は0.8μmから5μmとする。これは、図4で説明するように、選択酸化膜の厚みに依存する。
図4は、この発明の第4実施例の半導体装置の製造方法であり、同図(a)から同図(c)は、工程順に示した要部工程断面図である。この製造方法は図3の半導体装置の製造方法である。
【0036】
n半導体基板100の裏面側にn+ カソード層3を形成する。n半導体基板の表面側に窒化膜8をパターニングし、酸化して、窒化膜8が形成されていない部分に、厚い選択酸化膜9(LOCOS:Local Oxidation of Silicon)を形成する(同図(a))。
つぎに、窒化膜8を除去した後、選択酸化膜9をマスクとして、ボロンやBF2 などのp型不純物をイオン注入し、イオン活性化熱処理を行いp+ アノード層2を形成する。このイオン活性化熱処理は、次工程の選択酸化膜の除去後でも構わない(同図(b))。
【0037】
つぎに、選択酸化膜9を除去し、n半導体基板100のアノード側の表面に凹部26を形成し、その後、n半導体基板100の両面にアノード電極5とカソード電極6をそれぞれ形成する。このアノード電極5は、前記のアルミ・シリコン膜をスパッタまたは蒸着し、低温アニールすることで形成される。この低温アニールで、前記したように、n- ドリフト層1とアノード電極2の界面にはショトキー接合部4が形成される(同図(c))。
【0038】
このように、選択酸化膜9の除去により、ショットキー接合部4表面は凹部26となり、p+ アノード層2表面は凸部25となる。この凹凸の表面に、アノード電極5を形成するために、p+ アノード層2上のアノード電極5の表面が凸部23となり、ショットキー接合部4上のアノード電極5の表面が凹部24となる。
【0039】
その結果、p+ アノード層2上のアノード電極5の表面高さ21は、ショットキー接合部4上のアノード電極5の表面高さ22より高くできる。
図5は、この発明の第5実施例の半導体装置の要部断面図である。この半導体装置はMPSダイオードの場合である。
n半導体基板100の一方の主面の表面層にp+ アノード層2を選択的に複数個形成し、p+ アノード層2上とn半導体基板100上に、アルミ・シリコン膜でアノード電極5を形成する。p+ アノード層2に挟まれたn半導体基板100の表面と、アノード電極5との界面にショットキー接合部4を形成する。ショットキー接合部4上のアノード電極5に凹部24を形成する。n半導体基板100の他方の主面の表面層にn+ カソード層3を形成し、n+ カソード層3上にカソード電極6形成する。尚、p+ アノード層2とn+ カソード層3に挟まれたn半導体基板がn- ドリフト層1である。
【0040】
前記の凹部24の形成により、p+ アノード層2上のアノード電極5の表面高さ21は、ショットキー接合部4上のアノード電極5の表面高さ22より高くできる。
この凹部24を、ショットキー接合部4より広く、p+ アノード層2にかかる様に形成すると、凸部23がp+ アノード層2内に形成されて好ましい。
【0041】
凸部23の寸法の諸元は、図1の場合と同様にすると図1と同様の効果が得られる。
図6は、この発明の第6実施例の半導体装置の製造方法であり、同図(a)から同図(c)は、工程順に示した要部工程断面図である。この製造方法は図5の半導体装置の製造方法である。
【0042】
n半導体基板100の裏面側にn+ カソード層3を形成する。n半導体基板100の表面側にボロンやBF2 などのp型不純物を選択的にイオン注入し、熱処理して、複数個のp+ アノード層2を形成する。p+ アノード層2とn+ カソード層3似挟まれたn半導体基板100がn- ドリフト層1となる(同図(a))。
【0043】
つぎに、p+ アノード層2上とn- ドリフト層1上にアノード電極5を形成する。アノード電極2は、前記のアルミ・シリコン膜をスパッタまたは蒸着で形成し、前記の低温アニールをすることで形成される。この低温アニールで、前記したように、n- ドリフト層1とアノード電極2の界面にはショトキー接合部4が形成される。つぎに、p+ アノード層2上のアノード電極5にレジスト10を形成する(同図(b))。
【0044】
つぎに、レジスト10をマスクに、n- ドリフト層1に達しないように、アノード電極5をエッチングで除去し、ショットキー接合部4上のアノード電極5に凹部24を形成する。レジスト10を除去し、n+ カソード層3上にカソード電極6を形成する。(同図(c))。尚、前記の低温アニールはレジスト10を除去した後でもよい。
【0045】
ショットキー接合部4上のアノード電極5に凹部24を形成することで、p+ アノード層2上のアノード電極5の表面高さ21は、ショットキー接合部4上のアノード電極5の表面高さ22より高くできる。
図7は、この発明の第7実施例の半導体装置の要部断面図である。この半導体装置はMPSダイオードの場合である。
【0046】
n半導体基板100の一方の主面の表面層にp+ アノード層2を選択的に複数個形成し、p+ アノード層2上に第1アノード電極5a、p+ アノード層2に挟まれたn半導体基板100(n- ドリフト層1)上に第2アノード電極5bをそれぞれ表面が平坦になるように形成する。p+ アノード層2に挟まれたn- ドリフト層1の表面と、第2アノード電極5bとの界面にショットキー接合部4を形成する。n半導体基板100の他方の主面の表面層にn+ カソード層3を形成し、n+ カソード層3上にカソード電極6を形成する。
【0047】
p+ アノード層2上に形成された第1アノード電極5aを、ショットキー接合部4上に形成されたの第2アノード電極5bより部材の硬度を大きく(部材を硬く)することで、図示しないワイヤをボンディングしたとき、ワイヤの加圧力が硬い第1アノード電極5aに多くかかり、ショットキー接合部4の加圧力を減らすことができる。第1アノード電極5aの部材をモリブデンやタングステンなどとして、第2アノード電極5bの部材をアルミ・シリコンなどにするとよい。
【0048】
図8は、この発明の第8実施例の半導体装置の製造方法であり、同図(a)から同図(c)は工程順に示した要部工程断面図である。この製造方法は図7−図6の半導体装置の製造方法である。
n半導体基板100の裏面側にn+ カソード層3を形成する。n半導体基板100の表面側にボロンやBF2 などのp型不純物を選択的にイオン注入し、熱処理して、複数個のp+ アノード層2を形成する。p+ アノード層2とn+ カソード層3に挟まれたn半導体基板がn- ドリフト層1となる(同図(a))。
【0049】
つぎに、p+ アノード層2上に、アルミ・シリコンより硬いモリブデンやタングステンなどで硬い第2アノード電極5aを形成する。つぎに、p+ アノード層2上とn- ドリフト層1上に柔らかい第2アノード電極5bを形成する。第2アノード電極5bは、前記のアルミ・シリコン膜を蒸着で形成し、前記の低温アニールすることで形成される。このアニール条件では、n- ドリフト層1と第2アノード電極5bの界面には、ショトキー接合部4が形成される(同図(b))。
【0050】
つぎに、第2アノード電極5bを、前記の第1アノード電極5aが露出するまで平坦化する。n+ カソード層3上にカソード電極6を形成する(同図(c))。
前記のように、硬い第1アノード電極5aと柔らかい第2アノード電極5bの表面高さを同一としても、硬い第1アノード電極5aの方にボンディング時の加圧力が強く伝達されて、柔らかい第2アノード電極5bからショットキー接合部4へ伝達される加圧力を弱めることができる。
【0051】
図9は、この発明の第9実施例の半導体装置の要部断面図である。この半導体装置はSFDダイオードの場合である。
図1との違いは、ショットキー接合部4に相当する箇所に薄いp- 層11を形成した点である。図1と同様の層間膜7を形成することで、図1と同様の効果が得られる。このp- 層11の不純物濃度は、p+ アノード層2の不純物濃度より低く、n半導体基板100(n- ドリフト層1)の濃度より高くする。またp- 層11の深さをp+ アノード層2より浅くする。
【0052】
図10は、この発明の第10実施例の半導体装置の製造方法であり、同図(a)から同図(c)は工程順に示した要部工程断面図である。この製造方法は図9の半導体装置の製造方法である。
図2との違いは、図2(a)のアノード側の表面層に、p+ アノード層2より浅いp- 層11を全面に形成する点である。その他の工程は第2実施例と同じである。この場合、p- 層11があるために、アルミ・シリコン膜を低温アニールしてもショットキー接合部は形成されない。
【0053】
このp- 層11の形成は、BF2 などのp型不純物を全面にイオン注入し、熱処理して行われる。また、アノード電極5の形成を、アルミ・シリコン膜を蒸着し、低温アニールではなく、500℃を超える高温アニールする場合には、p- 層が形成されるために、前記のp型不純物のイオン注入は行わなくても構わない。
【0054】
図11は、この発明の第11実施例の半導体装置の要部断面図である。この半導体装置はSFDダイオードの場合である。
図3との違いは、ショットキー接合部4に相当する箇所に薄いp- 層11を形成した点である。図3と同様の層間膜を形成することで、図3と同様の効果が得られる。
【0055】
図12は、この発明の第12実施例の半導体装置の製造方法であり、同図(a)から同図(c)は工程順に示した要部工程断面図である。この製造方法は図11の半導体装置の製造方法である。
図4との違いは、図4(c)のアノード側の表面層に、p+ アノード層2より浅いp- 層11を全面に形成する点である。その他の工程は第4実施例と同じである。このp- 層11の形成は、図10の場合と同じである。
【0056】
図13は、この発明の第13実施例の半導体装置の要部断面図である。この半導体装置はSFDダイオードの場合である。
図5との違いは、ショットキー接合部4に相当する箇所に薄いp- 層11を形成した点である。図5と同様の層間膜を形成することで、図5と同様の効果が得られる。
【0057】
図14は、この発明の第14実施例の半導体装置の製造方法であり、同図(a)から同図(c)は工程順に示した要部工程断面図である。この製造方法は図13の半導体装置の製造方法である。
図6との違いは、図6(a)のアノード側の表面層に、p+ アノード層2より浅いp- 層11を全面に形成する点である。その他の工程は第6実施例と同じである。このp- 層11の形成は、図10の場合と同じである。
【0058】
図15この発明の第15実施例の半導体装置の要部断面図である。この半導体装置はSFDダイオードの場合である。
図7との違いは、ショットキー接合部4に相当する箇所に薄いp- 層11を形成した点である。図7と同様の層間膜を形成することで、図7と同様の効果が得られる。
【0059】
図16は、この発明の第16実施例の半導体装置の製造方法であり、同図(a)から同図(c)は工程順に示した要部工程断面図である。この製造方法は図15の半導体装置の製造方法である。
図8との違いは、図8(a)のアノード側の表面層に、p+ アノード層2より浅いp- 層11を全面に形成する点である。その他の工程は第8実施例と同じである。このp- 層11の形成は、図10の場合と同じである。
【0060】
【発明の効果】
この発明によれば、p+ アノード層上に形成されたアノード電極の表面高さを、その他の領域に形成されたアノード電極の表面高さより高くすることで、ボンディング時にワイヤからショットキー接合部やp- 層に加わる加圧力が低減されて、漏れ電流の増加を抑えることができて、耐圧低下を防止できる。
【0061】
また、p+ アノード層上に形成されたアノード電極をその他の領域に形成されたアノード電極より硬い材質とすることで、アノード電極が全面に亘って平坦な場合においても、ボンディング時にワイヤからショットキー接合部やp- 層に加わる加圧力が低減されて、漏れ電流の増加を抑えることができて、耐圧低下を防止できる。
【図面の簡単な説明】
【図1】この本発明の第1実施例の半導体装置の要部断面図
【図2】この発明の第2実施例の半導体装置の製造方法であり、(a)から(c)は、工程順に示した要部工程断面図
【図3】この本発明の第3実施例の半導体装置の要部断面図
【図4】この発明の第4実施例の半導体装置の製造方法であり、(a)から(c)は、工程順に示した要部工程断面図
【図5】この本発明の第5実施例の半導体装置の要部断面図
【図6】この発明の第6実施例の半導体装置の製造方法であり、(a)から(c)は、工程順に示した要部工程断面図
【図7】この本発明の第7実施例の半導体装置の要部断面図
【図8】この発明の第8実施例の半導体装置の製造方法であり、(a)から(c)は、工程順に示した要部工程断面図
【図9】この本発明の第9実施例の半導体装置の要部断面図
【図10】この発明の第10実施例の半導体装置の製造方法であり、(a)から(c)は、工程順に示した要部工程断面図
【図11】この本発明の第11実施例の半導体装置の要部断面図
【図12】この発明の第12実施例の半導体装置の製造方法であり、(a)から(c)は、工程順に示した要部工程断面図
【図13】この本発明の第13実施例の半導体装置の要部断面図
【図14】この発明の第14実施例の半導体装置の製造方法であり、(a)から(c)は、工程順に示した要部工程断面図
【図15】この本発明の第15実施例の半導体装置の要部断面図
【図16】この発明の第14実施例の半導体装置の製造方法であり、(a)から(c)は、工程順に示した要部工程断面図
【図17】アノード電極にボンディングした図
【図18】ボンディングした従来のMPSダイオードの要部断面図
【図19】ボンディングした従来のSFDダイオードの要部断面図
【符号の説明】
1 n- ドリフト層
2 p+ アノード層
3 n+ カソード層
4 ショットキー接合部
5 アノード電極
5a 第1アノード電極(硬い)
5b 第2アノード電極(柔らかい)
6 カソード電極
7 層間膜
8 窒化膜
9 選択酸化膜
10 レジスト
11 p- 層
14 ワイヤ
21、22 表面高さ
23、25 凸部
24、26 凹部
27 厚さ
100 n半導体基板
Claims (17)
- 第1導電型の半導体基板の一方の表面より形成された電極層と、前記電極層と接続されたワイヤボンディングと、前記電極層端部の下部領域以外の領域であって前記半導体基板の一方の表面層に選択的に形成された第2導電型第1領域と、該第1領域に挟まれた前記半導体基板の表面層に形成された前記電極層とショットキー接合とを形成する第2領域と、を具備する半導体装置であって、
前記第1領域と前記電極層との間に、硬度が前記電極層の硬度より大きい層間膜を形成することで、前記第1領域上の電極層の表面高さを、前記第2領域上の表面高さより高くしていることを特徴とする半導体装置。 - 第1導電型の半導体基板の一方の表面より形成された電極層と、前記電極層と接続されたワイヤボンディングと、前記電極層端部の下部領域以外の領域であって前記半導体基板の一方の表面層にイオン注入によって選択的に形成された第2導電型第1領域と、該第1領域に挟まれた前記半導体基板の表面層に形成された前記電極層とショットキー接合とを形成する第2領域と、を具備する半導体装置であって、
前記第1領域上の電極層の表面高さが、前記第2領域上の電極層の表面高さより高く、かつ前記第1領域の表面高さが、前記第2領域の表面高さより高いことを特徴とする半導体装置。 - 第1導電型の半導体基板の一方の表面より形成された電極層と、前記電極層と接続されたワイヤボンディングと、前記電極層端部の下部領域以外の領域であって前記半導体基板の一方の表面層に選択的に形成された第2導電型第1領域と、該第1領域に挟まれた前記半導体基板の表面層に形成された前記電極層とショットキー接合とを形成する第2領域と、を具備する半導体装置であって、
前記第1領域と前記第2領域の表面高さが同一で、前記第1領域上の電極層の表面高さが、前記第2領域上の電極層の表面高さより高く、前記第1領域上の電極層の厚さが前記第2領域上の電極層の厚さよりも厚いことを特徴とする半導体装置。 - 第1導電型の半導体基板の一方の表面層に選択的に形成した第2導電型第1領域と、該第1領域に挟まれた前記半導体基板の表面層に形成された第1領域の厚さより薄く、第1領域の不純物濃度より小さな第2導電型第3領域と、前記第1領域上と第3領域上に形成された電極層と、前記電極層と接続されたワイヤボンディングとを具備し、該第1領域は、前記電極層端部の下部領域以外の領域に形成されており、前記電極層は前記第3領域においてオーミック接合を形成していることを特徴とする半導体装置であって、
前記第1領域と前記電極層との間に、硬度が前記電極層の硬度より大きい層間膜を形成することで、前記第1領域上の電極層の表面高さを、前記第3領域上の表面高さより高くしていることを特徴とする半導体装置。 - 第1導電型の半導体基板の一方の表面層に選択的に形成した第2導電型第1領域と、該第1領域に挟まれた前記半導体基板の表面層に形成された第1領域の厚さより薄く、第1領域の不純物濃度より小さな第2導電型第3領域と、前記第1領域上と第3領域上に形成された電極層と、前記電極層と接続されたワイヤボンディングとを具備し、該第1領域は、前記電極層端部の下部領域以外の領域に形成されており、前記電極層は前記第3領域においてオーミック接合を形成していることを特徴とする半導体装置であって、
前記第1領域上の電極層の表面高さが、前記第3領域上の電極層の表面高さより高く、かつ前記第1領域の表面高さが、前記第3領域の表面高さより高いことを特徴とする半導体装置。 - 第1導電型の半導体基板の一方の表面層に選択的に形成した第2導電型第1領域と、該第1領域に挟まれた前記半導体基板の表面層に形成された第1領域の厚さより薄く、第1領域の不純物濃度より小さな第2導電型第3領域と、前記第1領域上と第3領域上に形成された電極層と、前記電極層と接続されたワイヤボンディングとを具備し、該第1領域は、前記電極層端部の下部領域以外の領域に形成されており、前記電極層は前記第3領域においてオーミック接合を形成していることを特徴とする半導体装置であって、
前記第1領域と前記第3領域の表面高さが同一で、前記第1領域上の電極層の表面高さが、前記第3領域上の電極層の表面高さより高く、前記第1領域上の電極層の厚さが前記第2領域上の電極層の厚さよりも厚いことを特徴とする半導体装置。 - 複数個離れた前記第1領域毎に、該第1領域上に形成される電極層の表面高さが、前記第2領域上に形成される電極層の表面高さよりも高いことを特徴とする請求項1ないし3のいずれか一項に記載の半導体装置。
- 複数個離れた前記第1領域毎に、該第1領域上に形成される電極層の表面高さが、前記第3領域上に形成される電極層の表面高さよりも高いことを特徴とする請求項4ないし6のいずれか一項に記載の半導体装置。
- 第1導電型の半導体基板の一方の表面より形成された電極層と、前記電極層端部の下部領域以外の領域であって前記半導体基板の一方の表面層に選択的に形成された第2導電型第1領域と、該第1領域に挟まれた前記半導体基板の表面層に形成された前記電極層とショットキー接合とを形成する第2領域と、を具備する半導体装置の製造方法であって、
第1領域上に硬度が前記電極層の硬度より大きい層間膜を形成する工程と、全面に電極層を形成することで、前記第1領域上の電極層の表面高さを、前記第2領域上の前記電極層の表面高さより高くする工程とを含むことを特徴とする半導体装置の製造方法。 - 第1導電型の半導体基板の一方の表面より形成された電極層と、前記電極層端部の下部領域以外の領域であって前記半導体基板の一方の表面層に選択的に形成された第2導電型第1領域と、該第1領域に挟まれた前記半導体基板の表面層に形成された前記電極層とショットキー接合とを形成する第2領域と、を具備する半導体装置の製造方法であって、
半導体基板上に窒化膜を選択的に形成する工程と、該窒化膜をマスクに選択酸化する工程と、前記窒化膜を除去し、イオン注入により第1領域を形成する工程と、前記選択酸化膜を除去することで、選択酸化膜が形成された箇所の半導体基板を凹型に形成する工程と、全面に電極層を形成することで、前記第1領域上の電極層の表面高さを、前記第2領域上の電極層の表面高さより高くする工程と、前記電極層にワイヤボンディングする工程とを含むことを特徴とする半導体装置の製造方法。 - 第1導電型の半導体基板の一方の表面より形成された電極層と、前記電極層端部の下部領域以外の領域であって前記半導体基板の一方の表面層に選択的に形成された第2導電型第1領域と、該第1領域に挟まれた前記半導体基板の表面層に形成された前記電極層とショットキー接合とを形成する第2領域と、を具備する半導体装置の製造方法であって、
第1領域上と第2領域上に、同一厚みの主電極となる電極膜を形成する工程と、前記第2領域上の前記電極膜の表面層を除去することで、前記第1領域上の電極層の表面高さを、前記第2領域上の電極層の表面高さより高くする工程と、前記電極層にワイヤボンディングする工程とを含むことを特徴とする半導体装置の製造方法。 - 第1導電型の半導体基板の一方の表面層に選択的に形成された第2導電型第1領域と、該第1領域に挟まれた前記半導体基板の表面層に第1領域の厚さより薄く、第1領域の不純物濃度より小さな第2導電型第3領域と、前記第1領域上と第3領域上に形成された主電極とを具備し、該第1領域は、前記主電極端部の下部領域以外の領域に形成されており、前記主電極は前記第3領域においてオーミック接合を形成していることを特徴とする半導体装置の製造方法であって、
前記一方の表面層の全面に前記第3領域を形成する工程と、第1領域上に硬度が前記主電極の硬度より大きい層間膜を形成する工程と、全面に主電極を形成することで、前記第1領域上の主電極の表面高さを、前記第3領域上の主電極の表面高さより高くする工程と、前記主電極にワイヤボンディングする工程とを含むことを特徴とする半導体装置の製造方法。 - 第1導電型の半導体基板の一方の表面層に選択的に形成された第2導電型第1領域と、該第1領域に挟まれた前記半導体基板の表面層に第1領域の厚さより薄く、第1領域の不純物濃度より小さな第2導電型第3領域と、前記第1領域上と第3領域上に形成された主電極とを具備し、該第1領域は、前記主電極端部の下部領域以外の領域に形成されており、前記主電極は前記第3領域においてオーミック接合を形成していることを特徴とする半導体装置の製造方法であって、
半導体基板上に窒化膜を選択的に形成する工程と、該窒化膜をマスクに選択酸化する工程と、前記窒化膜を除去し、イオン注入により第1領域を形成する工程と、前記選択酸化膜を除去することで、選択酸化膜が形成された箇所の半導体基板を凹型に形成する工程と、前記一方の表面層の全面に前記第3領域を形成する工程と、全面に主電極を形成することで、前記第1領域上の主電極の表面高さを、前記第3領域上の主電極の表面高さより高くする工程と、前記主電極にワイヤボンディングする工程とを含むことを特徴とする半導体装置の製造方法。 - 第1導電型の半導体基板の一方の表面層に選択的に形成された第2導電型第1領域と、該第1領域に挟まれた前記半導体基板の表面層に第1領域の厚さより薄く、第1領域の不純物濃度より小さな第2導電型第3領域と、前記第1領域上と第3領域上に形成された主電極とを具備し、該第1領域は、前記主電極端部の下部領域以外の領域に形成されており、前記主電極は前記第3領域においてオーミック接合を形成していることを特徴とする半導体装置の製造方法であって、
第1領域上と第3領域上に、同一厚みの主電極となる電極膜を形成する工程と、前記第3領域上の前記電極膜の表面層を除去することで、前記第1領域上の主電極の表面高さを、前記第3領域上の主電極の表面高さより高くする工程と、前記主電極にワイヤボンディングする工程とを含むことを特徴とする半導体装置の製造方法。 - 前記主電極が、アルミ・シリコン膜を被覆し、低温でアニールして形成されることを特徴とする請求項9ないし11のいずれか一項に記載の半導体装置の製造方法。
- 前記第3領域が前記一方の表面層の全面への第2導電型不純物のイオン注入によって形成され、前記主電極が、アルミ・シリコン膜を被覆し、低温でアニールして形成されることを特徴とする請求項12ないし14のいずれか一項に記載の半導体装置の製造方法。
- 前記第3領域および前記主電極が、アルミ・シリコン膜を被覆し、500℃以上の温度でアニールして形成されることを特徴とする請求項12ないし14のいずれか一項に記載の半導体装置の製造方法。
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