JPS5860577A - 半導体装置 - Google Patents
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- JPS5860577A JPS5860577A JP15875881A JP15875881A JPS5860577A JP S5860577 A JPS5860577 A JP S5860577A JP 15875881 A JP15875881 A JP 15875881A JP 15875881 A JP15875881 A JP 15875881A JP S5860577 A JPS5860577 A JP S5860577A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は整流用ダイオードに関する。
近年、電子計算機およびその各種端末機器、あるいは各
種ンステム機器へのＩＣ，ＬＳＩの導入が急激に進行し
つつある。これらの慎器の電源としては低電圧直流安定
化電源が必要である。商用電源から低電圧の安定化直流
を得るためには種々の方法があるが、小形化、高効率の
特徴を持つスイッチノブレギュレータ方式が優れている
。
種ンステム機器へのＩＣ，ＬＳＩの導入が急激に進行し
つつある。これらの慎器の電源としては低電圧直流安定
化電源が必要である。商用電源から低電圧の安定化直流
を得るためには種々の方法があるが、小形化、高効率の
特徴を持つスイッチノブレギュレータ方式が優れている
。
上述のよう７Ｚ’！：源に用いられる整流用ダイオード
としては低損失性、安定性および高速性が要求されるが
、従来公知のダイオードではこれらの点で不満足であっ
た。すなわち、周知のショットキバリヤダイオードでは
逆方向洩れ電流が大きく熱また％ ｐＩｎ型の従来の接
合型ダイオードでは、低損失性が十分でないという欠点
があった。更に、ｐＩｎ型ダイオードにおいて、低損失
性を高めるために、ｐ型層あるいはｎ型層全極端に薄く
する等の改善も提業されているが、ショットキバリヤダ
イオードと同様に製造が必ずしも容易でなく、耐圧歩留
、均一性が必ずしも高くないという新たな問題を生じて
いた。
としては低損失性、安定性および高速性が要求されるが
、従来公知のダイオードではこれらの点で不満足であっ
た。すなわち、周知のショットキバリヤダイオードでは
逆方向洩れ電流が大きく熱また％ ｐＩｎ型の従来の接
合型ダイオードでは、低損失性が十分でないという欠点
があった。更に、ｐＩｎ型ダイオードにおいて、低損失
性を高めるために、ｐ型層あるいはｎ型層全極端に薄く
する等の改善も提業されているが、ショットキバリヤダ
イオードと同様に製造が必ずしも容易でなく、耐圧歩留
、均一性が必ずしも高くないという新たな問題を生じて
いた。
本発明の目的は従来の整流ダイオードの有する欠点全解
決し、製造が容易であシしかも低損失性、安定性、高速
性に優れたダイオードを提供することにある。
決し、製造が容易であシしかも低損失性、安定性、高速
性に優れたダイオードを提供することにある。
本発明の特徴とするところは、半導体基体と、半導体基
体にそれぞれオーミック接続された一対の主電極とを有
し、一対の主゛電極間を連絡する半導体領域が次のよう
に構成されている点にある。
体にそれぞれオーミック接続された一対の主電極とを有
し、一対の主゛電極間を連絡する半導体領域が次のよう
に構成されている点にある。
すなわち、主−流通路と、主電流通路ヲとり囲むように
一対の主電極間にｐｎ接合が形成され、一対の主電極間
にこのｐｎ＃合が逆バイアスされる極性の電圧が印加さ
れたときに生じる空乏層により上述の主電流通路をピッ
チオー７する機能金石する領域とである。主電流通路は
、一対の主表開間にｐ”ｎｎ” （又はｎ＋ｐｐ＋）
構造あるいはｎ＋ｎｎ＋（又はｐ”ｐｐ力構造を含む積
層構造である。
一対の主電極間にｐｎ接合が形成され、一対の主電極間
にこのｐｎ＃合が逆バイアスされる極性の電圧が印加さ
れたときに生じる空乏層により上述の主電流通路をピッ
チオー７する機能金石する領域とである。主電流通路は
、一対の主表開間にｐ”ｎｎ” （又はｎ＋ｐｐ＋）
構造あるいはｎ＋ｎｎ＋（又はｐ”ｐｐ力構造を含む積
層構造である。
以下本発明を実胤例により詳細に説明する。
ｇ１図に本発明の一実垢例のダイオードの全体構成およ
び断面を示し、＄２図に断面における要部拡大図を示す
。図において一対の主表面１０１および１０２を有する
半導体基体１００は、一対の主人１ＩＤ間にｎ＋＋型層
５１、ｎ＋型層５、ｐ型層４、ｐ型層３の連続した積層
構造を有する。ｐ型層３は、高濃度で厚い第１のｎ型層
３１と、ｎ型層３１よりも低＃度で薄い第２のｎ型層３
１とがそれぞれストライプ状に交互に配列されるように
形成されている。第１図および渠２図の断面は、このス
トライプ状の長さ方向と直角方向での断面となっている
。第２図で■が第１の積層構造、■が第２の積層構造で
ある。
び断面を示し、＄２図に断面における要部拡大図を示す
。図において一対の主表面１０１および１０２を有する
半導体基体１００は、一対の主人１ＩＤ間にｎ＋＋型層
５１、ｎ＋型層５、ｐ型層４、ｐ型層３の連続した積層
構造を有する。ｐ型層３は、高濃度で厚い第１のｎ型層
３１と、ｎ型層３１よりも低＃度で薄い第２のｎ型層３
１とがそれぞれストライプ状に交互に配列されるように
形成されている。第１図および渠２図の断面は、このス
トライプ状の長さ方向と直角方向での断面となっている
。第２図で■が第１の積層構造、■が第２の積層構造で
ある。
ｐ型層３チその終端が一方の主表面１０１に露出してい
る。また、ｎ＋型層５は半導体基体の周縁において、一
方の主表面１０１に露出している。
る。また、ｎ＋型層５は半導体基体の周縁において、一
方の主表面１０１に露出している。
ｐ型層３とｎ型層４との境界にはｐｎ接合が形成されこ
のｐｎ接合は一方の主表面に終端している。
のｐｎ接合は一方の主表面に終端している。
一方の主表面１０１のｐｎ接合露出部には接合保護のた
めに５ｉｏ２ｓｘｏが形成されている。また、ｐ型層３
の露出部にはｐ型層３とオーミック接触されたアノード
電極１が形成されている。
めに５ｉｏ２ｓｘｏが形成されている。また、ｐ型層３
の露出部にはｐ型層３とオーミック接触されたアノード
電極１が形成されている。
半導体基体の他方の主表面１０２には ｎ＋＋型層５１
とオーミック接触されたカソード電極２が形成されてい
る。
とオーミック接触されたカソード電極２が形成されてい
る。
第１の積層構造における、第２図中Ｘで示される方向で
り半導体基体の不純物濃度分布が第３図に実線で示され
ている。同じく、第２の積層構造における、第２図中ｙ
で示される方向での分布が点線にて示されている。
り半導体基体の不純物濃度分布が第３図に実線で示され
ている。同じく、第２の積層構造における、第２図中ｙ
で示される方向での分布が点線にて示されている。
本実施例ダイオードのチップサイズは一辺が約４順の正
方形状である。本実施例ダイオードは、周知の半導体装
置製造技術を用いて作製し得る。
方形状である。本実施例ダイオードは、周知の半導体装
置製造技術を用いて作製し得る。
その−例を概略説明すれば次の通りである。
まず、ｎｏＮｎ＋型のＳｉウェハを準備し、りんをその
一方の主表面から選択的に、他方の主表面からは全面に
拡散して、ｎ＋型層５の一方の主表面１０１に露出する
部分およびｎ＋＋型層５１を形成する。次に１一方の主
表面からほう素ｆ？！：選択的に拡散して第２のｎ型層
３２を形成する。続いて、一方の主表面からほう素イオ
ンを打込み、熱処理ｋｕａして第１のｎ型層３１を形成
する。次に、一対の主表面の所定部に例えばＡｔ、また
はＣｒ−−Ｎｉ −ｈｇの積層膜を蒸着してアノード電
極１おれる。あるいは別途ＣＶＤ法等により堆積される
一０上述したダイオードの作用、効果について説明する
。通常のｐｎ接合ダイオードと同様に、アノード′祇極
１にカソード電極２に対し正の電圧が印加された状態（
順バイアス）で一対の主咀憔間に主゛厄流が流れ、アノ
ード電極１にカソード電極２に対し負の電圧が印加され
て（逆バイアス）主電流が阻止される。主゛岨流通路は
主として第２のｎ型層３２を含むｐｎｎ”ｎ”＋ダイオ
ード領域（第１の積層構造）である。また、逆バイアス
時には第２のｎ型層３２とｎ型層４との間のｐｎ接合に
も空乏層が形成されるが、主として第１のｎ型層３１と
ｎ型層４との間のｐｎ接合から延びる空乏層が主電流通
路をピンチオフすることによって、主血流が阻止されか
つ逆バイアス時の耐圧を負担する。このように、順バイ
アス時には低濃度で薄い第２のｎ型層３２がアノード（
またはエミッタ）領域として作用するので低損失、高速
化に有利であり、逆バイアス時には厚い第１のｎ型層３
１の部分で耐圧全負担するので高耐圧化、特性安定化の
上で有利である。しかも、主電流通路全ピンチオフする
空乏層が薄い第２のｎ型層３２でなく厚い第１のｎ型層
３１によって形成されるので、主電流通路の第２のｎ型
層３２の設計全低損失、高速化という高耐圧化とは逆行
する観点のみから行える利点がある。また、第２のｎ型
層３２にピノホール等の欠陥があったとしても、逆耐圧
が低下しないという効果もある。したがって、製造歩留
も高くなる。
一方の主表面から選択的に、他方の主表面からは全面に
拡散して、ｎ＋型層５の一方の主表面１０１に露出する
部分およびｎ＋＋型層５１を形成する。次に１一方の主
表面からほう素ｆ？！：選択的に拡散して第２のｎ型層
３２を形成する。続いて、一方の主表面からほう素イオ
ンを打込み、熱処理ｋｕａして第１のｎ型層３１を形成
する。次に、一対の主表面の所定部に例えばＡｔ、また
はＣｒ−−Ｎｉ −ｈｇの積層膜を蒸着してアノード電
極１おれる。あるいは別途ＣＶＤ法等により堆積される
一０上述したダイオードの作用、効果について説明する
。通常のｐｎ接合ダイオードと同様に、アノード′祇極
１にカソード電極２に対し正の電圧が印加された状態（
順バイアス）で一対の主咀憔間に主゛厄流が流れ、アノ
ード電極１にカソード電極２に対し負の電圧が印加され
て（逆バイアス）主電流が阻止される。主゛岨流通路は
主として第２のｎ型層３２を含むｐｎｎ”ｎ”＋ダイオ
ード領域（第１の積層構造）である。また、逆バイアス
時には第２のｎ型層３２とｎ型層４との間のｐｎ接合に
も空乏層が形成されるが、主として第１のｎ型層３１と
ｎ型層４との間のｐｎ接合から延びる空乏層が主電流通
路をピンチオフすることによって、主血流が阻止されか
つ逆バイアス時の耐圧を負担する。このように、順バイ
アス時には低濃度で薄い第２のｎ型層３２がアノード（
またはエミッタ）領域として作用するので低損失、高速
化に有利であり、逆バイアス時には厚い第１のｎ型層３
１の部分で耐圧全負担するので高耐圧化、特性安定化の
上で有利である。しかも、主電流通路全ピンチオフする
空乏層が薄い第２のｎ型層３２でなく厚い第１のｎ型層
３１によって形成されるので、主電流通路の第２のｎ型
層３２の設計全低損失、高速化という高耐圧化とは逆行
する観点のみから行える利点がある。また、第２のｎ型
層３２にピノホール等の欠陥があったとしても、逆耐圧
が低下しないという効果もある。したがって、製造歩留
も高くなる。
第４図に本実側倒ダイオードの第２のｐ型層３２０幅Ｗ
ｃ ｈに対する順方向電圧降下値を、第５図にＷｃｈ
に対する耐圧をそれぞれ示す。ただし、電流密度は約６
０Ａ／ｃｒｌ、第２のｎ型層３２の厚さＬｐが２ｐｍ、
第１のｎ型層３１の厚さが５μｍ。
ｃ ｈに対する順方向電圧降下値を、第５図にＷｃｈ
に対する耐圧をそれぞれ示す。ただし、電流密度は約６
０Ａ／ｃｒｌ、第２のｎ型層３２の厚さＬｐが２ｐｍ、
第１のｎ型層３１の厚さが５μｍ。
第１のｎ型層３１の底部とｎ＋型層５の簡のｎ型層４の
厚さが５μｍの場合である。図中のム、○。
厚さが５μｍの場合である。図中のム、○。
・・印はｎ型層４の不純物濃度Ｎ ａ、第２のｎ型層３
２の一方の主表面１０１での表面不純物濃度Ｎｓｐがそ
れぞれ次の第１表に示されたものである場合を示す。
２の一方の主表面１０１での表面不純物濃度Ｎｓｐがそ
れぞれ次の第１表に示されたものである場合を示す。
第１表
第４図および第５図によれは、例えば第２のｎ型層３２
の１＠を約ｌＯμｍから２μｍ程度まで狭くすることに
より、第２のｎ型層３２の表面不純物濃度が５ Ｘ １
０”°ｃｒｎ１以下と低く、かつ厚さが２μｍと薄くな
っていても、順方向電圧降下が約０、０２ Ｖ高くなる
のみで、耐圧を約７０ＶＱ＜できることがわかる。
の１＠を約ｌＯμｍから２μｍ程度まで狭くすることに
より、第２のｎ型層３２の表面不純物濃度が５ Ｘ １
０”°ｃｒｎ１以下と低く、かつ厚さが２μｍと薄くな
っていても、順方向電圧降下が約０、０２ Ｖ高くなる
のみで、耐圧を約７０ＶＱ＜できることがわかる。
次に、本実施例ダイオードにおいて第２のｎ型層３２の
表面不純物濃度が特性に及ぼす影響について説明する。
表面不純物濃度が特性に及ぼす影響について説明する。
第６図、第７図および第８図は第２のｎ型層３２の厚み
Ｌｐｔｌないし２μｍ％ｎ型層４の不純物濃１１Ｎ。を
ｌＸｌ０１４ないし１×１０１５ｃｍ−３とした場合の
、順方向電圧降下、逆回復時間ｔ ｒｒ、逆回復電流の
減少率ｄｉＲ／ｄｔ をそれぞれ示す。順電流密度が
約６０υ讐、逆回復時の順電流減少率が３ＯＡ／μＳの
場合である。ただし、各図におけるＬｐ、Ｎｏは第２表
の通りである。
Ｌｐｔｌないし２μｍ％ｎ型層４の不純物濃１１Ｎ。を
ｌＸｌ０１４ないし１×１０１５ｃｍ−３とした場合の
、順方向電圧降下、逆回復時間ｔ ｒｒ、逆回復電流の
減少率ｄｉＲ／ｄｔ をそれぞれ示す。順電流密度が
約６０υ讐、逆回復時の順電流減少率が３ＯＡ／μＳの
場合である。ただし、各図におけるＬｐ、Ｎｏは第２表
の通りである。
第 ２ 表
これらの図によれば、第２のｎ型層３２の厚みを約１〜
２μｍに薄くし、その表面不純物濃度を低くすることに
より、順方向電圧降下を低く、逆回復を速く、シかも逆
回復特性をソフト（ｄｉＲ／ｄｔが小）にできることを
示している。例えば第２のｎ型層３２の厚みを１〜２μ
ｍ１その表面不純物濃度をｌＸｌ０”〜ＩＸＩ Ｏ”
ｃｍ−３にすれば、順方向電圧降下が０．６８〜０．６
９Ｖ、逆回復時間ｔｒｒが３５〜４０ｎＳ％逆回復電流
減少率ｄ ｉＲ／ｄ ｔが１２〜２０Ａ／μｓと小さく
なり、高性能の高速整流ダイオードが侍られる。第２の
ｎ型層３２の不純？ｌａ菱を低くしてゆくと、順バイア
ス状態で第２のｐ型層３２からｎ型層４に注入される正
孔が少なくなり、ｎ型層４での電流は多数キャリヤであ
る亀子の流れとなる。したがって、逆回復時間ｔｒｒが
短かくなる。また、第２のｐ型層３２の不純物濃度が低
くなると、ｐｎ接合での拡散電位が低くなるため、順方
向送圧降下も低くなる。
２μｍに薄くし、その表面不純物濃度を低くすることに
より、順方向電圧降下を低く、逆回復を速く、シかも逆
回復特性をソフト（ｄｉＲ／ｄｔが小）にできることを
示している。例えば第２のｎ型層３２の厚みを１〜２μ
ｍ１その表面不純物濃度をｌＸｌ０”〜ＩＸＩ Ｏ”
ｃｍ−３にすれば、順方向電圧降下が０．６８〜０．６
９Ｖ、逆回復時間ｔｒｒが３５〜４０ｎＳ％逆回復電流
減少率ｄ ｉＲ／ｄ ｔが１２〜２０Ａ／μｓと小さく
なり、高性能の高速整流ダイオードが侍られる。第２の
ｎ型層３２の不純？ｌａ菱を低くしてゆくと、順バイア
ス状態で第２のｐ型層３２からｎ型層４に注入される正
孔が少なくなり、ｎ型層４での電流は多数キャリヤであ
る亀子の流れとなる。したがって、逆回復時間ｔｒｒが
短かくなる。また、第２のｐ型層３２の不純物濃度が低
くなると、ｐｎ接合での拡散電位が低くなるため、順方
向送圧降下も低くなる。
ここで、ｄｉＲ／ｄｔ について若干説明する。第９
図にダイオードが順方向から逆方向に移るときの電流ｉ
および′電圧Ｖの波形を示す。バイアスが逆転された後
も逆回復電流ｉＢが流れる。ｉＲ自体が小さいことも重
要であるが、低電力損失化のためには、図中１ｄで示す
期間内での電力損失（ｖ）＜ｉ）が小さいことが重要で
ある。この電力損失は特に約５０Ｈ２以上の高周波動作
時において他の損失と比較して大きくなるので特に重要
となる。そのためには、ｄｉｇ／ｄｔが小さい（ソフト
リカバリ％性〕ことが望まれる。本発明によれば、ｄｉ
Ｒ／ｄｔ が小さくなるので上述の電力損失が小さく
なり、スイッチングレギュレータに好適である。
図にダイオードが順方向から逆方向に移るときの電流ｉ
および′電圧Ｖの波形を示す。バイアスが逆転された後
も逆回復電流ｉＢが流れる。ｉＲ自体が小さいことも重
要であるが、低電力損失化のためには、図中１ｄで示す
期間内での電力損失（ｖ）＜ｉ）が小さいことが重要で
ある。この電力損失は特に約５０Ｈ２以上の高周波動作
時において他の損失と比較して大きくなるので特に重要
となる。そのためには、ｄｉｇ／ｄｔが小さい（ソフト
リカバリ％性〕ことが望まれる。本発明によれば、ｄｉ
Ｒ／ｄｔ が小さくなるので上述の電力損失が小さく
なり、スイッチングレギュレータに好適である。
次に本実側例の効果をショットキバリヤダイオードとの
比較において説明する。第１０図に、本実施例（５）お
よびショットキバリヤダイオード（至）の順方向電圧降
下値と順方向電流の関係を示す。ただしＡの試料は第１
図ないし第３図の実施例においてＷｅｂ＝３μｍ、 Ｎ
ｎ＝ｌＸ１０１４Ｃｒｎ−３，Ｎｓｐ ＝５Ｘ１０”
ｃｍ−３としたものであり、耐圧は１５０ｖに設計され
ている。一方Ｂの試料はベース層の厚さを調整して耐圧
を１５０ｖとしたものである。第１０図によれば順方向
の電流缶板が約５０υ讐以上の領域ではＡの方がＢより
も低い順方向電圧降下値を示している。このように、実
用上使用される電流密度（約１０ ＯＡ／ｉ以上）の範
囲では、本実側例ダイオードはショットキバリヤダイオ
ードよりも低損病ある。
比較において説明する。第１０図に、本実施例（５）お
よびショットキバリヤダイオード（至）の順方向電圧降
下値と順方向電流の関係を示す。ただしＡの試料は第１
図ないし第３図の実施例においてＷｅｂ＝３μｍ、 Ｎ
ｎ＝ｌＸ１０１４Ｃｒｎ−３，Ｎｓｐ ＝５Ｘ１０”
ｃｍ−３としたものであり、耐圧は１５０ｖに設計され
ている。一方Ｂの試料はベース層の厚さを調整して耐圧
を１５０ｖとしたものである。第１０図によれば順方向
の電流缶板が約５０υ讐以上の領域ではＡの方がＢより
も低い順方向電圧降下値を示している。このように、実
用上使用される電流密度（約１０ ＯＡ／ｉ以上）の範
囲では、本実側例ダイオードはショットキバリヤダイオ
ードよりも低損病ある。
′また、図示はしないが、逆方向洩れ電流特性において
も本実施例ダイオードはショットキバリヤダイオードに
比較して格段に優れている。
も本実施例ダイオードはショットキバリヤダイオードに
比較して格段に優れている。
次に、本発明の他の実適例について説明する。
第１１図に本実施例の要部断面全示し、第１２図に第１
１図中のＸおよびＸ方向での不純物濃度分布を示す。実
線がＸ方向、点線がＸ方向である。
１図中のＸおよびＸ方向での不純物濃度分布を示す。実
線がＸ方向、点線がＸ方向である。
なお、第１１図において第２図と同等の部分には第２図
におけると同符号を付し、詳細な説明は省略する。また
、本実施例では第２図におけるｎ＋＋型層５１は省略さ
れている。本実施例でのｐ＋＋層３１は不純物濃度が約
ＩＸＩ Ｏ” ６ｃｍ−３で略均−となっているが、こ
のようなｐ＋＋層３１は例えば周知の選択的エピタキシ
ャル成長法にて達成される。
におけると同符号を付し、詳細な説明は省略する。また
、本実施例では第２図におけるｎ＋＋型層５１は省略さ
れている。本実施例でのｐ＋＋層３１は不純物濃度が約
ＩＸＩ Ｏ” ６ｃｍ−３で略均−となっているが、こ
のようなｐ＋＋層３１は例えば周知の選択的エピタキシ
ャル成長法にて達成される。
第１１函において、符号３２１はｎ＋型領領域あり、符
号７は以後の説明でチャンネルと名付けられる部分であ
る。本実施例の全体構成は例えば第１図に示したものと
同様である。第１３図は本実施例整流ダイオードの動作
説明図である。第１３図（ａ）は、電源Ｅｓの正電位側
がダイオードのアノード電極１に、負電極側がカソード
電極２に接続された場合である。負荷電流ｉＬは最初に
ｎ＋型領領域３２１ｎ型層４、ｎ＋＋層５からなるｎ”
ｎｎ＋領域を通って流れる。ｉＬが漸次増大し、ｐ＋＋
層３１とｎ型層４間のｐ ＋ ｎ接合での □印加電
圧がこのｐ’ ＋ ｎ接合の拡散電位以上になると、ｐ
＋＋層３１、ｎ型層４、ｎ１型層５からなるｐ”ｎｎ＋
領域を負荷電流ｉＬが流れるようになる。したがって、
アノード・カソード間電圧（以下Ａ−に間篭圧と略称）
がｐ＋ ｎ接合の拡散電位以下の場合（約０．８ｖ以下
）、負荷電流はｎ”ｎｎ”領域を流れるので、素子の順
電圧、逆回復特性はｎ”ｎｎ”領域によシ決まる。それ
ゆえ、低損失高速化が達成される。
号７は以後の説明でチャンネルと名付けられる部分であ
る。本実施例の全体構成は例えば第１図に示したものと
同様である。第１３図は本実施例整流ダイオードの動作
説明図である。第１３図（ａ）は、電源Ｅｓの正電位側
がダイオードのアノード電極１に、負電極側がカソード
電極２に接続された場合である。負荷電流ｉＬは最初に
ｎ＋型領領域３２１ｎ型層４、ｎ＋＋層５からなるｎ”
ｎｎ＋領域を通って流れる。ｉＬが漸次増大し、ｐ＋＋
層３１とｎ型層４間のｐ ＋ ｎ接合での □印加電
圧がこのｐ’ ＋ ｎ接合の拡散電位以上になると、ｐ
＋＋層３１、ｎ型層４、ｎ１型層５からなるｐ”ｎｎ＋
領域を負荷電流ｉＬが流れるようになる。したがって、
アノード・カソード間電圧（以下Ａ−に間篭圧と略称）
がｐ＋ ｎ接合の拡散電位以下の場合（約０．８ｖ以下
）、負荷電流はｎ”ｎｎ”領域を流れるので、素子の順
電圧、逆回復特性はｎ”ｎｎ”領域によシ決まる。それ
ゆえ、低損失高速化が達成される。
第１３図（ｂ）は、電源Ｅｓの正電位側がダイオードの
カソード電極２、負電位側がアノード電極１に接続され
た場合である。この場合、上述のｐ＋ｎ＋合が電源、Ｂ
ｓによシ逆バイアスされるので、ｐ”ｎｖ合の近傍に空
乏層７ｏが形成され、チャンネル部７がピンチオフ状態
となり、負荷電流ｌＬが流れなくなる。
カソード電極２、負電位側がアノード電極１に接続され
た場合である。この場合、上述のｐ＋ｎ＋合が電源、Ｂ
ｓによシ逆バイアスされるので、ｐ”ｎｖ合の近傍に空
乏層７ｏが形成され、チャンネル部７がピンチオフ状態
となり、負荷電流ｌＬが流れなくなる。
第１４図および第１５図を用いて、本実施例についてよ
り詳細に説明する。第１４図は、チャンネル７の幅Ｗｅ
ｂが２μｍでチャンネルの長さしｃｈが７．５μｍ（実
測ンと１０μｍ（点線）の場合、Ａ−に間に一６５Ｖｋ
印加し定状態でのチャンネル中心部における電位分布を
示している。第１４図によれば逆電圧の印加により、チ
ャンネル内に負の電位の山、すなわちカソード電極２側
から１１型層４へ流れる電子に対する障壁が形成されて
おり、そのために阻止状態になる。この障壁はチャンネ
ルの幅ｗｅｂを狭くすることにより、またチャンネルの
長さＬｅｂを長くすることにより、高くなる。
り詳細に説明する。第１４図は、チャンネル７の幅Ｗｅ
ｂが２μｍでチャンネルの長さしｃｈが７．５μｍ（実
測ンと１０μｍ（点線）の場合、Ａ−に間に一６５Ｖｋ
印加し定状態でのチャンネル中心部における電位分布を
示している。第１４図によれば逆電圧の印加により、チ
ャンネル内に負の電位の山、すなわちカソード電極２側
から１１型層４へ流れる電子に対する障壁が形成されて
おり、そのために阻止状態になる。この障壁はチャンネ
ルの幅ｗｅｂを狭くすることにより、またチャンネルの
長さＬｅｂを長くすることにより、高くなる。
第１５図は、第１４図の場合に対応する本実施例ダイオ
ードの逆電圧−逆電流特性である。チャンネル長さが１
０μｍ（点線）の場合、逆電圧１５０■での逆′廐流は
２Ｘ１０−８Ａ％ チャンネル長さ７．５μｍ（実線）
では、逆電圧１５０Ｖでの逆電流は５Ｘ１０”” Ａで
あり、ともに小さい。一方、順方向（電流密度６０ Ａ
／ｃｍ” ｌでの順電圧は、チャンネル長さが７．５μ
ｍおよび１０μｍの場合、それぞれ０．７ Ｖ、 ０．
７１ ＶｔＪツｉ。
ードの逆電圧−逆電流特性である。チャンネル長さが１
０μｍ（点線）の場合、逆電圧１５０■での逆′廐流は
２Ｘ１０−８Ａ％ チャンネル長さ７．５μｍ（実線）
では、逆電圧１５０Ｖでの逆電流は５Ｘ１０”” Ａで
あり、ともに小さい。一方、順方向（電流密度６０ Ａ
／ｃｍ” ｌでの順電圧は、チャンネル長さが７．５μ
ｍおよび１０μｍの場合、それぞれ０．７ Ｖ、 ０．
７１ ＶｔＪツｉ。
以上説明したように、本発明によれば、耐圧が高く、低
損失、高速であり、かつノフトリカノ；１）特性の整流
ダイオードが実現できる。
損失、高速であり、かつノフトリカノ；１）特性の整流
ダイオードが実現できる。
第１図ないし第３図は本発明の一実施例の構成を説明す
るための図、第４図ないし第１０図は本発明の一実施例
の特性を説明するための図、第１１図および第１２図は
本発明の他の実施例を説明するための図、第１３図ない
し第１５図は本発明の他の実施例の特性全説明するため
の図である。 ■・・・アノード電極、２・・・カソード電極、３，３
１゜第３図 □ アノード電極・らっ了巨貢恢 （ｌｔＭ）第４図 Ｗｃｈ（）ｃ７ｆＬ） 第５図 た ｗｃｈ （、ｔｔ７７り ｈ 〜ｉｐ （Ｃｍ−リ Ｎｓｐ （ｃ７Ｐｔ−リ Ｎ５
Ｐ（ｃｙｙｔ−３フ頑り藺電圧降下（Ｖ） 第１１回
るための図、第４図ないし第１０図は本発明の一実施例
の特性を説明するための図、第１１図および第１２図は
本発明の他の実施例を説明するための図、第１３図ない
し第１５図は本発明の他の実施例の特性全説明するため
の図である。 ■・・・アノード電極、２・・・カソード電極、３，３
１゜第３図 □ アノード電極・らっ了巨貢恢 （ｌｔＭ）第４図 Ｗｃｈ（）ｃ７ｆＬ） 第５図 た ｗｃｈ （、ｔｔ７７り ｈ 〜ｉｐ （Ｃｍ−リ Ｎｓｐ （ｃ７Ｐｔ−リ Ｎ５
Ｐ（ｃｙｙｔ−３フ頑り藺電圧降下（Ｖ） 第１１回
Claims (1)
- 【特許請求の範囲】 １、半導体基体と、半導体基体の表面に形成された一対
の主電極とを有し、半導体基体は上記一対の主表面間に
、一方の主電極に低抵抗に接続される一方導電型の第１
の半導体層と、第１の半導体層に隣接し第１の半導体層
よりも低不純物濃度を有する一方導電型の第２の半導体
層と、第２の半導体層に隣接して他方の主電極に至り第
２の半導体層よりも高不純物濃度を有する第３の半導体
層とを有する第１の積層構造と、Ｍｌの積層構造の上記
第１および第２の半導体層を第１の積層構造と共有し、
上記第２の半導体層に隣接して他方の主電極に至り第２
の半導体層との間にｐｎ接合を形相し上記第３の半導体
層より厚い他方導電型の第４０半導体層とをＭする第２
の積層構造とが並列して配置された構造を有することを
特徴とする半導体装置。 半導体層は他方導電型を有すること全特徴とする半導体
装置。 ３、特許請求の範囲第１項において、上記第３の半導体
層は一方４電型を有することを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15875881A JPS5860577A (ja) | 1981-10-07 | 1981-10-07 | 半導体装置 |
| EP19820109195 EP0077004B1 (en) | 1981-10-07 | 1982-10-05 | Semiconductor rectifier diode |
| DE8282109195T DE3280111D1 (de) | 1981-10-07 | 1982-10-05 | Halbleiter-gleichrichterdiode. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15875881A JPS5860577A (ja) | 1981-10-07 | 1981-10-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5860577A true JPS5860577A (ja) | 1983-04-11 |
Family
ID=15678695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15875881A Pending JPS5860577A (ja) | 1981-10-07 | 1981-10-07 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0077004B1 (ja) |
| JP (1) | JPS5860577A (ja) |
| DE (1) | DE3280111D1 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60140768A (ja) * | 1983-12-28 | 1985-07-25 | Toyo Electric Mfg Co Ltd | 整流素子 |
| JPS62115880A (ja) * | 1985-11-15 | 1987-05-27 | Shindengen Electric Mfg Co Ltd | Ｐｎ接合素子 |
| US5101244A (en) * | 1990-02-28 | 1992-03-31 | Hitachi, Ltd. | Semiconductor schottky device with pn regions |
| US5166760A (en) * | 1990-02-28 | 1992-11-24 | Hitachi, Ltd. | Semiconductor Schottky barrier device with pn junctions |
| US5278443A (en) * | 1990-02-28 | 1994-01-11 | Hitachi, Ltd. | Composite semiconductor device with Schottky and pn junctions |
| JPH06296034A (ja) * | 1993-04-09 | 1994-10-21 | Ricoh Res Inst Of Gen Electron | 半導体整流装置 |
| JP2002319685A (ja) * | 2001-04-20 | 2002-10-31 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| DE10300949B4 (de) * | 2002-05-22 | 2006-10-12 | Mitsubishi Denki K.K. | Halbleitervorrichtung mit Herstellungsverfahren dafür |
| JP2012182404A (ja) * | 2011-03-03 | 2012-09-20 | Toshiba Corp | 半導体整流装置 |
| JP2013243186A (ja) * | 2012-05-18 | 2013-12-05 | Origin Electric Co Ltd | 半導体素子 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5929469A (ja) * | 1982-08-11 | 1984-02-16 | Hitachi Ltd | 半導体装置 |
| FR2578101B1 (fr) * | 1985-02-26 | 1987-10-09 | Thomson Csf | Diode hyperfrequence de type pin a transitions abruptes |
| DE3631136A1 (de) * | 1986-09-12 | 1988-03-24 | Siemens Ag | Diode mit weichem abrissverhalten |
| DE4201183A1 (de) * | 1992-01-17 | 1993-07-22 | Eupec Gmbh & Co Kg | Leistungsdiode |
| JP2005191227A (ja) * | 2003-12-25 | 2005-07-14 | Sanyo Electric Co Ltd | 半導体装置 |
| JP5865860B2 (ja) | 2013-03-25 | 2016-02-17 | 株式会社東芝 | 半導体装置 |
| CN110534583B (zh) * | 2019-08-01 | 2023-03-28 | 山东天岳电子科技有限公司 | 一种肖特基二极管及其制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5224465A (en) * | 1975-08-20 | 1977-02-23 | Sanken Electric Co Ltd | Schottky barrier semiconductor device |
| JPS5513595A (en) * | 1978-02-23 | 1980-01-30 | Siemens Ag | Digital communication system |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2457106A1 (de) * | 1974-12-03 | 1976-06-10 | Siemens Ag | Thyristor |
| GB2050694B (en) * | 1979-05-07 | 1983-09-28 | Nippon Telegraph & Telephone | Electrode structure for a semiconductor device |
| US4278476A (en) * | 1979-12-05 | 1981-07-14 | Westinghouse Electric Corp. | Method of making ion implanted reverse-conducting thyristor |
-
1981
- 1981-10-07 JP JP15875881A patent/JPS5860577A/ja active Pending
-
1982
- 1982-10-05 DE DE8282109195T patent/DE3280111D1/de not_active Expired - Lifetime
- 1982-10-05 EP EP19820109195 patent/EP0077004B1/en not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5224465A (en) * | 1975-08-20 | 1977-02-23 | Sanken Electric Co Ltd | Schottky barrier semiconductor device |
| JPS5513595A (en) * | 1978-02-23 | 1980-01-30 | Siemens Ag | Digital communication system |
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| JPS60140768A (ja) * | 1983-12-28 | 1985-07-25 | Toyo Electric Mfg Co Ltd | 整流素子 |
| JPH0560271B2 (ja) * | 1983-12-28 | 1993-09-01 | Toyo Electric Mfg Co Ltd | |
| JPS62115880A (ja) * | 1985-11-15 | 1987-05-27 | Shindengen Electric Mfg Co Ltd | Ｐｎ接合素子 |
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| US8841683B2 (en) | 2011-03-03 | 2014-09-23 | Kabushiki Kaisha Toshiba | Semiconductor rectifier device |
| JP2013243186A (ja) * | 2012-05-18 | 2013-12-05 | Origin Electric Co Ltd | 半導体素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0077004A3 (en) | 1985-09-18 |
| DE3280111D1 (de) | 1990-03-15 |
| EP0077004A2 (en) | 1983-04-20 |
| EP0077004B1 (en) | 1990-02-07 |
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