JP2013243186A - 半導体素子 - Google Patents
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Abstract
【課題】素子のチップサイズが小さい場合であってもアバランシェ耐量の向上を図ることができる半導体素子を提供することである。
【解決手段】
一対の主表面を有する第一導電型の半導体基体11の一方の主表面に接続層13を形成し、第二導電型の第一半導体層14は、接続層13の終端部分において接続層13とオーム性接触し、半導体基体11とpn接合を形成する。また、第二導電型の複数の第二半導体層15は、半導体基体11の一方の主表面において離散的に配置されて接続層13と接触し、半導体基体11との間にpn接合を形成する。そして、第一半導体層14及び第二半導体層15は、第一半導体層14のpn接合の降伏電圧と第二半導体層15のpn接合の降伏電圧とが同じになるように形成される。
【選択図】 図1
【解決手段】
一対の主表面を有する第一導電型の半導体基体11の一方の主表面に接続層13を形成し、第二導電型の第一半導体層14は、接続層13の終端部分において接続層13とオーム性接触し、半導体基体11とpn接合を形成する。また、第二導電型の複数の第二半導体層15は、半導体基体11の一方の主表面において離散的に配置されて接続層13と接触し、半導体基体11との間にpn接合を形成する。そして、第一半導体層14及び第二半導体層15は、第一半導体層14のpn接合の降伏電圧と第二半導体層15のpn接合の降伏電圧とが同じになるように形成される。
【選択図】 図1
Description
本発明は、主接合の降伏電圧が均等になるようにした半導体素子に関する。
例えば、半導体素子としてのダイオードには、p型とn型とのpn接合のpnダイオードや、半導体と金属とのショットキー接合のショットキーダイオードなどがあり、電流を一定方向にしか流さない整流作用を有する。
pnダイオードは電流通電時に半導体内部に蓄積される少数キャリアによってターンオフ過渡時には大きな逆電流が流れる性質があり、一方、ショットキーダイオードは半導体内部で電流を運ぶ担体が多数キャリアのみであり、電流通電時においても少数キャリアの注入や蓄積がないので、ターンオフ時の逆電流を極めて小さくすることができるという性質がある。
ショットキーダイオードとして、n型の半導体基体とショットキー金属とをショットキー接合し、そのショットキー金属の終端部分の第一半導体層(ガードリング)を設けるとともに、n型の半導体基体の一方の主表面においてショットキー金属と接触し、n型の半導体基体との間にpn接合を形成するp型の複数の第二半導体層を設けたものがある(例えば、特許文献1参照)。そして、第二半導体層のpn接合の降伏電圧を他の部分より低くし、降伏電圧を超えて電圧が印加されたとき第二半導体層のpn接合を降伏電流が流れるようにして、過電圧による素子破壊を防止するようにしている。
図7は従来のショットキーダイオードの一例の構成図であり、図7(a)は上面図、図7(b)は図7(a)のA0−A0線での断面図である。図7に示すように、n型の半導体基体1は、高不純物濃度で低抵抗のn+型層2と、n+型層2よりも不純物濃度が低く高抵抗のn−型層3とからなる。そして、n+型層2が露出する主表面には低抵抗のオーム性接触されたカソード電極6が設けられ、n−型層3が露出する主表面にはアノード電極となるショットキー金属5が設けられている。
n−型層3とショットキー金属5とが接する部分にはショットキー障壁51が形成されている。また、ショットキー金属5が終端する部分すなわち半導体基体1の端部には、半導体基体1の主表面からn−型層3内に比較的高濃度のp+型層4が設けられ、その表面においてショットキー金属5と低抵抗にオーム性接触されている。
そして、p+型層4が形成されている領域よりも内側の主な機能領域となる部分において、半導体基体1のショットキー金属5側の主表面からn−型層3内に比較的高濃度で、かつp+型層4より深いところまで達するp+型層7が複数個設けられており、それぞれn−型層3との間にpn接合71が形成され、他方の主表面においてショットキー金属5と低抵抗にオーム性接触されている。
ダイオードとしての電流の整流作用はn−型層3とショットキー金属5の間に形成されたショットキー障壁51の部分で動作する。ショットキー金属5がカソード電極6に対して正電位となる向きの電圧が印加されたとき、ショットキー障壁51を超えて電子がn−型層3からショットキー金属5へ移動し、導通する。一方、逆向きの電圧が印加されたとき電子の流れはショットキー障壁51で止められ、電流の流れを阻止する。
このとき、ショットキー障壁51からn−型層3内に拡がる空乏層によって電圧が保持されるので、高耐圧の素子ではn−型層3は比較的高抵抗で厚い半導体層とされる。ショットキー金属5の終端部に設けられたp+型層4は、逆電圧印加状態においてショットキー障壁51にかかる局所集中電界による降伏電圧の低下を防ぐもので、pn接合の高い逆電圧阻止特性を利用している。
pn接合71の最も深い位置からn+型層2までの長さを、ガードリングとなるp+型層4からn+型層2までの長さ、およびショットキー障壁51からn+型層2までの長さより短くする。これにより、逆電圧印加時においてp+型層7部分の降伏電圧が最も低くなり、p+型層7のpn接合の降伏電圧が他の部分より低くなる。
従って、印加する逆電圧を高くしたとき、p+型層7部分、つまり図7(a)の領域E0の範囲で降伏が起こり、さらに高い電圧は素子にはかからない。サージ逆電流が全てこの部分に流れるので逆電流に弱いショットキー障壁部分の通電を未然に阻止できる。この結果、過電圧が印加される時間が短時間であれば熱破壊に至ることがなく、過電圧に対する耐性の強いダイオードとなる。
しかし、従来のものでは、第二半導体層(p+型層7)のpn接合の降伏電圧を他の部分より低くしているので、アバランシェ耐量は、p+型層7部分(図7(a)の領域E0の範囲の大きさ)により定まることになり、アバランシェ耐量の向上を図るには、第二半導体層であるp+型層7部分の大きさにより制約を受ける。
すなわち、降伏電圧を超えて電圧が印加されたとき、p+型層7部分を降伏電流が流れるようにして、過電圧による素子破壊を防止する。従って、アバランシェ耐量はp+型層7部分の面積に比例し、ショットキー金属の終端部分のガードリングが施された部分(第一半導体層であるp+型層4)は、アバランシェ耐量の向上に寄与しない。特に、素子のチップサイズが小さいときは、p+型層7部分の面積が相対的に小さくなるので、アバランシェ耐量も相対的に小さくなり、アバランシェ耐量の向上を図るには限度がある。
本発明の目的は、素子のチップサイズが小さい場合であってもアバランシェ耐量の向上を図ることができる半導体素子を提供することである。
請求項1の発明に係る半導体素子は、一対の主表面を有する第一導電型の半導体基体と、前記半導体基体の一方の主表面に形成された接続層と、前記接続層の終端部分において前記接続層とオーム性接触し、前記半導体基体とpn接合を形成する第二導電型の第一半導体層と、前記半導体基体の他方の主表面において前記半導体基体にオーム性低抵抗接触する第一電極と、前記半導体基体の前記一方の主表面において離散的に配置されて前記接続層と接触し、前記半導体基体との間にpn接合を形成する第二導電型の複数の第二半導体層とを有し、前記第一半導体層のpn接合の降伏電圧と前記第二半導体層のpn接合の降伏電圧とが同じになるように前記第一半導体層及び前記第二半導体層を形成したことを特徴とする。
請求項2の発明に係る半導体素子は、請求項1の発明において、前記第一半導体層の前記第二半導体層側に突出部を設け、この突出部の最小曲率半径と前記第二半導体層の最小曲率半径とが同じになるように、前記第一半導体層及び前記第二半導体層を形成したことを特徴とする。
請求項3の発明に係る半導体素子は、請求項2の発明において、前記突出部と前記第二半導体層との間隔、前記第二半導体層間の間隔が等しくなるように、前記第一半導体層及び前記第二半導体層を形成したことを特徴とする。
請求項4の発明に係る半導体素子は、請求項2または3の発明において、前記第二半導体層は、主表面から見た面が多角形または円形に形成されたことを特徴とする。
請求項5の発明に係る半導体素子は、請求項1乃至4のいずれか1項の発明において、前記接続層は、ショットキー障壁をなすショットキー金属であることを特徴とする。
請求項6の発明に係る半導体素子は、請求項1乃至4のいずれか1項の発明において、前記接続層は、離散的に配置された複数の前記第二半導体層の間隙に設けられ前記半導体基体とpn接合を形成する第二導電型の第三半導体層と、前記第一半導体層、複数の前記第二半導体層及び前記第三半導体層にオーム性低抵抗接触する第二電極とであることを特徴とする。
請求項7の発明に係る半導体素子は、請求項1乃至4のいずれか1項の発明において、前記接続層は、離散的に配置された複数の前記第二半導体層の間隙に設けられた酸化被膜と、前記第一半導体層及び前記第二半導体層にオーム性低抵抗接触する第二電極とであることを特徴とする。
請求項1の発明によれば、第一半導体層のpn接合の降伏電圧と第二半導体層のpn接合の降伏電圧とが同じになるように第一半導体層及び第二半導体層を形成するので、ショットキー金属の終端部分(第一半導体層のpn接合部分)も、アバランシェ耐量の向上に寄与することになりアバランシェ耐量を高くできる。特に、チップ面積が小さいときに有効である。
請求項2の発明によれば、第一半導体層の第二半導体層側に設けられた突出部の最小曲率半径と第二半導体層の最小曲率半径とが同じになるように、第一半導体層及び第二半導体層を形成するので、第一半導体層のpn接合の降伏電圧と第二半導体層のpn接合の降伏電圧とを同じにできる。
請求項3の発明によれば、さらに、突出部と第二半導体層との間隔、第二半導体層間の間隔が等しくなるように、第一半導体層及び第二半導体層を形成するので、これらの間隔が狭くなった場合でも、第一半導体層のpn接合の降伏電圧と第二半導体層のpn接合の降伏電圧とを同じにできる。
請求項4の発明によれば、第二半導体層は、主表面から見た面が多角形または円形に形成するので、最小曲率半径を同じにでき、第二半導体層のpn接合の降伏電圧を均一にできる。
請求項5の発明によれば、接続層を、ショットキー障壁をなすショットキー金属とするので、ショットキーダイオードとすることができる。
請求項6の発明によれば、接続層を、離散的に配置された複数の第二半導体層の間隙に設けられて半導体基体とpn接合を形成する第二導電型の第三半導体層と、第一半導体層、複数の第二半導体層及び第三半導体層にオーム性低抵抗接触する第二電極とで形成するので、SSDダイオードとすることができる。
請求項7の発明によれば、接続層を、離散的に配置された複数の前記第二半導体層の間隙に設けられた酸化被膜と、第一半導体層及び前記第二半導体層にオーム性低抵抗接触する第二電極とで形成するので、酸化被膜ダイオードとすることができる。
以下、本発明の実施形態を説明する。図1は本発明の第1実施形態に係る半導体素子の一例の構成図であり、図1(a)は上面図、図1(b)は図1(a)のA1−A1線での断面図である。図1では半導体素子として、MPS(Merged PiN and Schottky)ダイオードの場合を示している。
また、以下の説明では、第一導電型の半導体はn型、第二導電型の半導体はp型であるとし、第一電極はカソード電極、第二電極はアノード電極であるとして説明する。なお、この逆、つまり、第一導電型の半導体がp型、第二導電型の半導体がn型、第一電極がアノード電極、第二電極がカソード電極としてもよい。
図1において、第一導電型の半導体基体11は、高不純物濃度で低抵抗のn+型層2と、n+型層2よりも不純物濃度が低く高抵抗のn−型層3とからなる。そして、n+型層2が露出する主表面には低抵抗のオーム性接触された第一電極(カソード電極)12が設けられ、n−型層3が露出する主表面には接続層(アノード電極となるショットキー金属)13が設けられている。
接続層(ショットキー金属)13の終端部分において接続層(ショットキー金属)13とオーム性接触し、半導体基体11とpn接合を形成するp+型層が第二導電型の第一半導体層(ガードリング)14として設けられている。
また、半導体基体11のn−型層3が露出する主表面において、第二導電型の複数の第二半導体層15が離散的にp+型層として配置されている。第二半導体層15は主表面から見た面が円形に形成されており、第二半導体層15は接続層(ショットキー金属)13と接触し、半導体基体11との間にpn接合を形成する。
そして、第一半導体層(ガードリング)14のpn接合の降伏電圧と、第二半導体層15のpn接合の降伏電圧とが同じになるように、第一半導体層(ガードリング)14及び第二半導体層15を形成する。
第一半導体層(ガードリング)14の降伏電圧と第二半導体層15の降伏電圧とを同じにするには、第一半導体層(ガードリング)14と第二半導体層15のp+型層濃度およびp+型層深さが同じ場合には、第一半導体層14の第二半導体層15側に第二半導体層15と同じ形状(円形の一部形状)の突出部16を設け、図2に示すように、この突出部16の最小曲率半径と第二半導体層15の最小曲率半径、または、この突出部16と第二半導体層15との間隔dや第二半導体層14間の間隔dを調整して行う。
ここで、間隔dが大きい場合は、p+型層の電界集中は隣のp+型層の影響を受けないので、降伏電圧はp+型層の周囲の電界集中のみにより決定される。従って、間隔dによらず最小曲率半径Rのみで決定する。つまり、曲率半径が大きいほど電界集中は抑制されるので、所望の降伏電圧になるように、第一半導体層(ガードリング)14及び第二半導体層15の最小曲率半径Rを選択し、その最小曲率半径Rを同じにすることで同じ降伏電圧を得る。
一方、間隔dが小さい場合は、p+型層の電界集中が隣のp+型層の影響を受けるので、最小曲率半径Rを同じにし、かつ、間隔dも同じにすることで同じ降伏電圧を得る。なお、間隔dは、小さいほど降伏電圧は高くなる。
次に、p+型層濃度およびp+型層深さが異なる場合には、適宜、最小曲率半径Rと間隔dとを調整することで同じ降伏電圧にすることが可能である。なお、具体的な設計や数値などは、p+型層濃度およびp+型層深さにより複雑になるので、実用的には、p+型層濃度およびp+型層深さを同じにすることが望ましい。
このような第1実施形態の半導体素子では、印加する逆電圧を高くしたとき、p+型層、つまり図1(a)の領域E1の範囲で降伏が起こったときは均一に降伏電流が流れ、さらに高い電圧は素子にはかからない。図1(a)の領域E1は従来の図7(a)の領域E0より広い面積となっており、従来のものよりアバランシェ耐量の向上を図ることができる。特に、半導体素子のチップサイズが小さいときは、p+型層部分の面積が相対的に大きくなるので、アバランシェ耐量も相対的に大きくなり、アバランシェ耐量の向上を図ることができる。
図3は本発明の第2実施形態に係る半導体素子の一例の構成図であり、図3(a)は上面図、図3(b)は図3(a)のA2−A2線での断面図である。この第2実施形態は、図1に示した第1実施形態に対し、第二半導体層15の形状が円形であったものを多角形(六角形)にしたものである。その他の構成要素は、図1に示したものと同じであるので、同一要素には同一符号を付し重複する説明は省略する。
図3において、第二半導体層15は、主表面から見た面が多角形に形成されている。この実施形態2の場合も、第1実施形態と同様に、第一半導体層(ガードリング)14のpn接合の降伏電圧と、第二半導体層15のpn接合の降伏電圧とが同じになるように、第一半導体層(ガードリング)14及び第二半導体層15を形成する。
第一半導体層(ガードリング)14の降伏電圧と第二半導体層15の降伏電圧とを同じにするには、第一半導体層(ガードリング)14と第二半導体層15のp+型層濃度およびp+型層深さが同じ場合には、第一半導体層14の第二半導体層15側に第二半導体層15と同じ形状(六角形の一部形状)の突出部16を設け、図4に示すように、この突出部16の最小曲率半径と第二半導体層15の最小曲率半径、または、この突出部16と第二半導体層15との間隔dや第二半導体層14間の間隔dを調整して行う。多角形状の場合の最小曲率半径Rは多角形状の頂部に形成される曲率半径である。
このような第2実施形態の半導体素子においても、第1の実施形態と同様に、印加する逆電圧を高くしたとき、p+型層、つまり図3(a)の領域E2の範囲で降伏が起こったときは均一に降伏電流が流れ、さらに高い電圧は素子にはかからない。図3(a)の領域E2は従来の図7(a)の領域E0より広い面積となっており、従来のものよりアバランシェ耐量の向上を図ることができる。特に、半導体素子のチップサイズが小さいときは、p+型層部分の面積が相対的に大きくなるので、アバランシェ耐量も相対的に大きくなり、アバランシェ耐量の向上を図ることができる。
図5は本発明の第3実施形態に係る半導体素子の一例の構成図であり、図5(a)は上面図、図5(b)は図5(a)のA3−A3線での断面図である。この第3実施形態は、図1に示した第1実施形態に対し、半導体素子として、SSD(Static shielding diode)の場合を示している。SSDは、MPSダイオードのショットキー金属に代えて、第二半導体層15の間隙に低濃度で薄い第二導電型の第三半導体層17を設けるとともに、第二電極(アノード電極)18を設けたものである。その他の構成要素は、図1に示したものと同じであるので、同一要素には同一符号を付し重複する説明は省略する。
図5において、接続層13は、第二導電型の第三半導体層17と第二電極18とで形成される。第二導電型の第三半導体層17は、離散的に配置された複数の第二半導体層15の間隙に設けられ、第二半導体層15より不純物濃度が低濃度で薄いp−型層で形成される。そして、半導体基体11とpn接合を形成する。また、第二電極18は、第一半導体層11、複数の第二半導体層15及び第三半導体層17にオーム性低抵抗接触して設けられる。
このような第3実施形態の半導体素子においても、第1の実施形態と同様に、印加する逆電圧を高くしたとき、p+型層、つまり図5(a)の領域E3の範囲で降伏が起こったときは均一に降伏電流が流れ、さらに高い電圧は素子にはかからない。図5(a)の領域E3は従来の図7(a)の領域E0より広い面積となっており、従来のものよりアバランシェ耐量の向上を図ることができる。特に、半導体素子のチップサイズが小さいときは、p+型層部分の面積が相対的に大きくなるので、アバランシェ耐量も相対的に大きくなり、アバランシェ耐量の向上を図ることができる。
図6は本発明の第4実施形態に係る半導体素子の一例の構成図であり、図6(a)は上面図、図6(b)は図6(a)のA4−A4線での断面図である。この第4実施形態は、図5に示した第3実施形態に対し、第二導電型の第三半導体層17に代えて、酸化被膜19としたものである。その他の構成要素は、図5に示したものと同じであるので、同一要素には同一符号を付し重複する説明は省略する。
図6において、接続層13は、酸化被膜19と第二電極18とで形成される。酸化被膜19は、離散的に配置された複数の第二半導体層15の間隙に設けられる。また、第二電極18は、複数の第二半導体層15にオーム性低抵抗接触して設けられる。
このような第4実施形態の半導体素子においても、第3の実施形態と同様に、印加する逆電圧を高くしたとき、p+型層、つまり図6(a)の領域E4の範囲で降伏が起こったときは均一に降伏電流が流れ、さらに高い電圧は素子にはかからない。図6(a)の領域E4は従来の図7(a)の領域E0より広い面積となっており、従来のものよりアバランシェ耐量の向上を図ることができる。特に、半導体素子のチップサイズが小さいときは、p+型層部分の面積が相対的に大きくなるので、アバランシェ耐量も相対的に大きくなり、アバランシェ耐量の向上を図ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…半導体基体、2…n+型層、3…n−型層、4…p+型層、5…ショットキー金属、51…ショットキー障壁、6…カソード電極、7…p+型層、71…pn接合、11…半導体基体、12…第一電極、13…接続層、14…第一半導体層、15…第二半導体層、16…突出部、17…第三半導体層、18…第二電極、19…酸化被膜
Claims (7)
- 一対の主表面を有する第一導電型の半導体基体と、
前記半導体基体の一方の主表面に形成された接続層と、
前記接続層の終端部分において前記接続層とオーム性接触し、前記半導体基体とpn接合を形成する第二導電型の第一半導体層と、
前記半導体基体の他方の主表面において前記半導体基体にオーム性低抵抗接触する第一電極と、
前記半導体基体の前記一方の主表面において離散的に配置されて前記接続層と接触し、前記半導体基体との間にpn接合を形成する第二導電型の複数の第二半導体層とを有し、
前記第一半導体層のpn接合の降伏電圧と前記第二半導体層のpn接合の降伏電圧とが同じになるように前記第一半導体層及び前記第二半導体層を形成したことを特徴とする半導体素子。 - 前記第一半導体層の前記第二半導体層側に突出部を設け、この突出部の最小曲率半径と前記第二半導体層の最小曲率半径とが同じになるように、前記第一半導体層及び前記第二半導体層を形成したことを特徴とする請求項1記載の半導体素子。
- 前記突出部と前記第二半導体層との間隔、前記第二半導体層間の間隔が等しくなるように、前記第一半導体層及び前記第二半導体層を形成したことを特徴とする請求項2記載の半導体素子。
- 前記第二半導体層は、主表面から見た面が多角形または円形に形成されたことを特徴とする請求項2または3記載の半導体素子。
- 前記接続層は、ショットキー障壁をなすショットキー金属であることを特徴とする請求項1乃至4のいずれか1項に記載の半導体素子。
- 前記接続層は、離散的に配置された複数の前記第二半導体層の間隙に設けられ前記半導体基体とpn接合を形成する第二導電型の第三半導体層と、前記第一半導体層、前記第二半導体層及び前記第三半導体層にオーム性低抵抗接触する第二電極とであることを特徴とする請求項1乃至4のいずれか1項に記載の半導体素子。
- 前記接続層は、離散的に配置された複数の前記第二半導体層の間隙に設けられた酸化被膜と、前記第一半導体層及び前記第二半導体層にオーム性低抵抗接触する第二電極とであることを特徴とする請求項1乃至4のいずれか1項に記載の半導体素子。
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