JP6857488B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP6857488B2
JP6857488B2 JP2016231602A JP2016231602A JP6857488B2 JP 6857488 B2 JP6857488 B2 JP 6857488B2 JP 2016231602 A JP2016231602 A JP 2016231602A JP 2016231602 A JP2016231602 A JP 2016231602A JP 6857488 B2 JP6857488 B2 JP 6857488B2
Authority
JP
Japan
Prior art keywords
region
sic
mesa structure
impurity concentration
junction diode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016231602A
Other languages
English (en)
Other versions
JP2018088489A (ja
Inventor
渊 卜
渊 卜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2016231602A priority Critical patent/JP6857488B2/ja
Priority to EP17001863.4A priority patent/EP3327792B1/en
Priority to US15/815,872 priority patent/US10283460B2/en
Publication of JP2018088489A publication Critical patent/JP2018088489A/ja
Application granted granted Critical
Publication of JP6857488B2 publication Critical patent/JP6857488B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/744—Gate-turn-off devices
    • H01L29/745—Gate-turn-off devices with turn-off by field effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02019—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02035—Shaping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thyristors (AREA)

Description

本発明は、例えば、炭化珪素（ＳｉＣ）を使用した半導体装置およびその製造技術並びに電力変換装置に適用して有効な技術に関する。
特開２０１４−１０７４９９号公報（特許文献１）には、メサ構造の側壁面にＪＴＥ領域を設ける技術が記載されている。
特開２００８−２１１１７１号公報（特許文献２）には、メサ構造の側壁面の一部に電界緩和構造を設ける技術が記載されている。
特開２０１４−１０７４９９号公報 特開２００８−２１１１７１号公報
持続可能な社会の実現における最も重要な課題は、エネルギー資源の枯渇と、二酸化炭素等の温室効果ガスの過量排出である。このため、エネルギー効率に優れ、かつ、二酸化炭素の排出量の少ない電力変換装置が重要となってきている。電力変換装置の多くは、スイッチング素子である絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ： Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）と整流素子であるＰＩＮダイオード（ＰＮＤ）を並列接続したパワーモジュールで構成されている。このため、半導体装置の損失低減が電力変換装置の省エネルギー化に直結する。
ここで、半導体装置の損失低減技術として、４Ｈ型炭化珪素（４Ｈ−ＳｉＣ、以下ではＳｉＣと記載）で半導体素子を形成する方法が注目されている。しかしながら、本発明者が検討したところ、炭化珪素を使用した現状の半導体素子においては、逆方向電圧を印加した場合のリーク電流の低減と、順方向電圧を印加した場合の通電特性の劣化の抑制とを両立する観点から改善の検討が必要であることが明らかになった。
本発明の目的は、リーク電流の低減と通電特性の劣化の抑制とを両立させることにより、半導体装置の性能向上を図ることができる技術を提供することにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置は、炭化珪素基板と、炭化珪素基板上に形成され、かつ、第１導電型のドリフト層と、ドリフト層の表面に形成されたメサ構造と、ドリフト層の表面領域のうち、メサ構造の外側の外縁領域に形成され、かつ、第１導電型とは逆導電型である第２導電型の電界緩和領域とを備える。このとき、メサ構造には、ドリフト層上に形成され、かつ、前記第２導電型の電荷注入領域と、電荷注入領域上に形成され、かつ、第２導電型の抵抗低減領域と、メサ構造の側壁部に形成され、かつ、抵抗低減領域と電荷注入領域と電界緩和領域とに接し、かつ、第２導電型のリーク低減領域とが形成されている。そして、リーク低減領域の不純物濃度は、電界緩和領域の不純物濃度よりも大きく、かつ、抵抗低減領域の不純物濃度よりも小さい。
一実施の形態によれば、リーク電流の低減と通電劣化の抑制とを両立させることができる。これにより、一実施の形態によれば、半導体装置の性能向上を図ることができる。
鉄道車両に適用される３相モータシステムの一例を示すブロック図である。 図１に示すコンバータとインバータの回路構成を示す回路図である。 ｐｎ接合をイオン注入法で形成する場合を模式的に示す図である。 ｐｎ接合をエピタキシャル成長法で形成する場合を模式的に示す図である。 メサ構造を形成する必要性を説明する図である。 実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードを形成した半導体チップの平面構成を模式的に示す平面図である。 図６のＡ−Ａ線で切断した断面図である。 メサ構造の側壁部に、電界緩和領域よりも不純物濃度の高いリーク低減領域を設けるのではなく、電界緩和領域と同じ低濃度の不純物濃度の半導体領域を設ける構成を模式的に示す図である。 本発明者が見出した知見を説明するための図である。 図９に示すＳｉＣ−ｐｎ接合ダイオードに生じる新たな改善の余地を説明するためのフローチャートである。 実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードに逆方向電圧を印加した場合の状態を示す模式図である。 ＳｉＣ−ｐｎ接合ダイオードに順方向電流を流し続けた場合における順方向電圧の挙動を示すグラフである。 実施の形態１における半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 変形例１におけるＳｉＣ−ｐｎ接合ダイオードのデバイス構造を示す断面図である。 変形例２におけるＳｉＣ−ｐｎ接合ダイオードのデバイス構造を示す平面図である。 変形例２におけるＳｉＣ−ｐｎ接合ダイオードのデバイス構造の一部を示す断面図である。 変形例３におけるＳｉＣ−ｐｎ接合ダイオードのデバイス構造を示す平面図である。 変形例３におけるＳｉＣ−ｐｎ接合ダイオードのデバイス構造の一部を示す断面図である。 実施の形態２におけるＳｉＣ−ＧＴＯのデバイス構造を示す断面図である。
（実施の形態１）
＜３相モータシステムの構成例＞
図１は、例えば、鉄道車両に適用される３相モータシステム（電力変換装置）の一例を示すブロック図である。図１に示すように、鉄道車両には、架線ＲＴからパンタグラフＰＧを介して電力が供給される。このとき、架線ＲＴから供給される高圧交流電圧は、例えば、２５ｋＶまたは１５ｋＶである。架線ＲＴからパンタグラフＰＧを介して鉄道車両に供給される高圧交流電圧は、絶縁型の主変圧器ＭＴＲによって、例えば、３．３ｋＶの交流電圧に降圧される。この降圧された交流電圧は、コンバータＣＯＮによって直流電圧（３．３ｋＶ）に順変換される。その後、コンバータＣＯＮによって変換された直流電圧は、キャパシタＣＬを介してインバータＩＮＶによって、それぞれ位相が１２０度ずれた３相交流電圧に変換される。そして、インバータＩＮＶで変換された３相交流電圧は、３相モータＭＴに供給される。この結果、３相モータＭＴが駆動することにより、車輪ＷＨＬを回転させることができ、これによって、鉄道車両を走行させることができる。
このように、鉄道車両の３相モータシステムには、コンバータＣＯＮやインバータＩＮＶが含まれている。図２は、図１に示すコンバータＣＯＮとインバータＩＮＶの回路構成を示す回路図である。図２に示すように、コンバータＣＯＮおよびインバータＩＮＶのそれぞれは、６個のパワートランジスタＱ１と６個のフリーホイールダイオードＦＲＤとから構成されている。例えば、インバータＩＮＶに着目すると、３相（Ｕ相、Ｖ相、Ｗ相）のそれぞれに対応して、上アーム（ハイサイドスイッチ）と下アーム（ローサイドスイッチ）が設けられており、上アームと下アームのそれぞれは、互いに並列接続された１個のパワートランジスタＱと１個のフリーホイールダイオードＦＲＤから構成されていることになる。このとき、パワートランジスタＱ１は、スイッチング素子として機能する一方、フリーホイールダイオードＦＲＤは、例えば、３相モータＭＴに含まれるインダクタンスに起因する還流電流を流す整流素子として機能する。
以上のように、インバータＩＮＶやコンバータＣＯＮなどの電力変換機器の中で、パワートランジスタＱ１やフリーホイールダイオードＦＲＤなどのパワー半導体素子は、スイッチング機能や整流機能を有する主要な構成部品として使用されている。例えば、パワートランジスタＱ１としては、シリコン（Ｓｉ）を基板材料として使用したＩＧＢＴ(Insulated Gate Bipolar Transistor）が使用され、フリーホイールダイオードＦＲＤとしては、シリコンを基板材料として使用したｐｎ接合ダイオードが使用されている。
この点に関し、近年では、パワー半導体素子の基板材料として、シリコンよりもバンドギャップの大きなワイドバンドギャップ半導体材料を使用することが検討され、このワイドバンドギャップ半導体材料を使用したパワー半導体素子の開発が進められている。なぜなら、ワイドバンドギャップ半導体材料は、シリコンよりもバンドギャップが大きいことに起因して、シリコンよりも絶縁破壊電界強度が高いからである。つまり、ワイドバンドギャップ半導体材料を使用したパワー半導体素子では、シリコンよりも絶縁破壊電界強度が高いことから、シリコンを基板材料として使用したパワー半導体素子よりもドリフト層（エピタキシャル層）の厚さを薄くしても耐圧を確保することができる。さらには、ワイドバンドギャップ半導体材料を使用したパワー半導体素子では、ドリフト層の厚さを薄くすることによって、オン抵抗の低減を図ることができる。すなわち、ワイドバンドギャップ半導体材料を基板材料として使用したパワー半導体素子では、トレードオフの関係にある耐圧の確保とオン抵抗の低減との両立を図ることができる利点が得られるのである。
例えば、ワイドバンドギャップ半導体材料としては、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンドなどを挙げることができるが、以下では、特に、ＳｉＣに着目して説明することにする。
ワイドバンドギャップ半導体材料であるＳｉＣは、シリコンに対して、絶縁破壊電界強度が約一桁高いため、パワー半導体素子の低オン抵抗化が可能である。これは、上述したように、絶縁破壊電界強度が高いと、薄いドリフト層（エピタキシャル層）でも耐圧を確保できる結果、ドリフト層を薄くすることによってオン抵抗の低減を図ることができるからである。さらに、ＳｉＣの熱伝導率は、シリコンの熱伝導率の約３倍で、かつ、高温でも半導体物性に優れていることから、高温での使用にも適している。
したがって、近年では、シリコンを基板材料として使用したパワー半導体素子に対し、ＳｉＣを基板材料として使用したパワー半導体素子に置き換えることが検討されている。具体的に、インバータＩＮＶを例に挙げると、インバータＩＮＶの構成部品であるスイッチング素子と整流素子のうち、整流素子であるフリーホイールダイオードＦＲＤとして、シリコンを基板材料として使用したｐｎ接合ダイオードから、ＳｉＣを基板材料として使用したｐｎ接合ダイオード（以下、ＳｉＣ−ｐｎ接合ダイオードという）に置き換える開発が先行している。
さらには、スイッチング素子であるパワートランジスタＱ１として、Ｓｉ−ＩＧＢＴから、ＳｉＣを基板材料として使用したＩＧＢＴ（以下、ＳｉＣ−ＩＧＢＴという）に置き換えることも検討されている。なぜなら、ＳｉＣ−ＩＧＢＴは、同じ耐圧のＳｉＣ−ＭＯＳＦＥＴに比べて、３相モータ（負荷）の駆動電流量を大きくすることができ、かつ、Ｓｉ−ＩＧＢＴに比べて、１デバイスあたりの耐圧が高いため、部品点数を少なくすることができるからである。この結果、３相モータシステムのサイズ（体積）を小さくすることができる。このことは、例えば、３相モータシステムを含む床下部品の小型化によって、鉄道車両の低床化を図ることができる。また、床下部品の小型化によって、鉄道車両の一部に蓄電池ＳＢ（図１参照）を新たに設置できるスペースを確保することができるので、鉄道車両が走行していない場合、車輪ＷＨＬを経由して電力を架線ＲＴに戻さずに、蓄電池ＳＢに電力を蓄積することができる。この結果、鉄道車両の回生効率を向上することができる。言い換えれば、鉄道システムのライフサイクルコストを低減することができる。
本実施の形態１では、特に、フリーホイールダイオードＦＲＤをＳｉＣ−ｐｎ接合ダイオードから構成することを前提として、このＳｉＣ−ｐｎ接合ダイオードの性能向上を図る工夫を施すことにより、インバータＩＮＶに代表される電力変換装置の性能向上を図ることを目的としている。以下に、ＳｉＣ−ｐｎ接合ダイオードに対する工夫を施した本実施の形態１における技術的思想について説明する。
＜メサ構造の有用性＞
まず、ＳｉＣ−ｐｎ接合ダイオードでは、メサ構造が採用されているが、この理由について説明する。ＳｉＣ−ｐｎ接合ダイオードでは、整流特性を実現するために、ｐｎ接合を形成する必要がある。このとき、例えば、図３に示すように、ｎ型半導体層であるドリフト層（エピタキシャル層）ＥＰＩの表面領域の一部に、イオン注入法を使用して、ｐ型不純物を導入することにより、ｐ型半導体領域である電荷注入領域ＥＩＲを形成する技術が考えられる。この技術の場合、ドリフト層ＥＰＩと電荷注入領域ＥＩＲとの境界領域にｐｎ接合が形成されることになる。ところが、イオン注入法を使用すると、注入エネルギーによって、ドリフト層ＥＰＩの結晶構造が破壊されてしまう。そして、通常、イオン注入法を実施した後には、結晶構造の回復を図るため、活性化アニールが実施されるが、ＳｉＣでは、この活性化アニールを実施しても、ＳｉＣの結晶構造を回復するのは困難である実情が存在する。特に、電荷注入領域ＥＩＲは、正孔をドリフト層ＥＰＩ内に注入するための領域であるが、電荷注入領域ＥＩＲの結晶構造が破壊されていると、正孔のライフタイムが短くなる。したがって、電荷注入領域ＥＩＲからドリフト層ＥＰＩに正孔が注入される前に正孔の一部が消滅してしまうおそれがある。このことは、ドリフト層ＥＰＩに注入される正孔の量が少なくなることを意味し、これによって、ドリフト層ＥＰＩ内における正孔と電子との対消滅が少なくなることを意味する。これは、ＳｉＣ−ｐｎ接合ダイオードの順方向電流が少なくなることを意味し、言い換えれば、ＳｉＣ−ｐｎ接合ダイオードのオン抵抗が大きくなってしまうことを意味する。このことから、特に、電荷注入領域ＥＩＲをイオン注入法で形成する技術では、ＳｉＣ−ｐｎ接合ダイオードの性能向上を図ることが困難になるのである。
そこで、ＳｉＣ−ｐｎ接合ダイオードでは、メサ構造が採用されている。以下では、このメサ構造の有用性について説明する。まず、図４に示すように、ｎ型半導体層であるドリフト層ＥＰＩ上に、例えば、エピタキシャル成長法を使用することにより、ｐ型半導体層ＰＳＬ１を形成する。このとき、エピタキシャル成長法は、下地層から結晶を成長させる方法であることから、高エネルギーのイオンを注入するイオン注入法のように結晶にダメージを与えることがない。このことから、エピタキシャル成長法で形成したｐ型半導体層ＰＳＬ１を電荷注入領域として使用すれば、結晶破壊の少ない電荷注入領域を形成することができると考えられる。ただし、実際のＳｉＣ−ｐｎ接合ダイオードでは、耐圧を確保するため、半導体チップの外縁領域に電荷注入領域よりも不純物濃度の小さい電界緩和領域を形成する必要がある。したがって、図４に示すように、単に、ドリフト層ＥＰＩ上にｐ型半導体層ＰＳＬ１を形成しただけでは、ｐ型半導体層ＰＳＬ１に、互いに不純物濃度の異なる電荷注入領域と電界緩和領域とを形成することはできない。
そこで、図５に示すように、例えば、フォトリソグラフィ技術およびエッチング技術を使用することにより、ｐ型半導体層ＰＳＬ１を加工して、メサ構造ＭＳを形成する。この場合、図５に示すように、メサ構造ＭＳの内部に電荷注入領域ＥＩＲを形成することができるとともに、メサ構造ＭＳの外側に、例えば、イオン注入法を使用することにより、電荷注入領域ＥＩＲよりも不純物濃度の小さな電界緩和領域ＥＲＲを形成することができる。つまり、メサ構造ＭＳによれば、エピタキシャル成長法によって、結晶破壊の少ない電荷注入領域ＥＩＲを形成することができるとともに、メサ構造ＭＳの外側に、電荷注入領域ＥＩＲよりも不純物濃度の小さな電界緩和領域ＥＲＲを形成することができる。この点が、メサ構造ＭＳの有用性であり、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードでは、このメサ構造ＭＳを採用している。
＜ＳｉＣ−ｐｎ接合ダイオードのデバイス構造＞
次に、上述したメサ構造ＭＳを前提とした本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードのデバイス構造について、図面を参照しながら説明することにする。
図６は、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードを形成した半導体チップＣＨＰの平面構成を模式的に示す平面図である。図６に示すように、本実施の形態１における半導体チップＣＨＰは、矩形形状をしており、中央領域に抵抗低減領域ＲＲが形成されている。そして、この抵抗低減領域ＲＲを囲む外側に、リーク低減領域ＬＲが形成され、このリーク低減領域ＬＲを囲む外側に電界緩和領域ＥＲＲが形成されている。
続いて、図７は、図６のＡ−Ａ線で切断した断面図である。図７に示すように、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードは、炭化珪素基板１Ｓを有している、この炭化珪素基板１Ｓの一方の面（裏面）には、例えば、金属膜からなるアノード電極ＡＥが形成されている。一方、炭化珪素基板１Ｓの他方の面（表面）には、例えば、エピタキシャル成長法で形成されたドリフト層ＥＰＩが形成されている。このドリフト層ＥＰＩに導入されている導電型不純物（ｎ型不純物）の不純物濃度は、炭化珪素基板１Ｓに導入されている導電型不純物（ｎ型不純物）の不純物濃度よりも低くなっている。これにより、ＳｉＣ−ｐｎ接合ダイオードでは、耐圧を確保することができる。
次に、図７に示すように、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードは、ドリフト層ＥＰＩの表面に形成されたメサ構造ＭＳを有している。このとき、メサ構造ＭＳの外側の外縁領域には、ｐ型半導体領域である電界緩和領域ＥＲＲが形成されている。そして、メサ構造ＭＳには、ドリフト層ＥＰＩ上に形成され、かつ、ｐ型半導体領域である電荷注入領域ＥＩＲと、電荷注入領域ＥＩＲ上に形成され、かつ、ｐ型半導体領域である抵抗低減領域ＲＲとが形成されている。さらに、メサ構造ＭＳには、メサ構造ＭＳの側壁部に形成され、かつ、抵抗低減領域ＲＲと電荷注入領域ＥＩＲと電界緩和領域ＥＲＲとに接し、かつ、ｐ型半導体領域であるリーク低減領域ＬＲが形成されている。
ここで、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードにおいて、リーク低減領域ＬＲの不純物濃度は、電界緩和領域ＥＲＲの不純物濃度よりも大きく、かつ、抵抗低減領域ＲＲの不純物濃度よりも小さくなっている。
次に、図７に示すように、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードは、メサ構造ＭＳを覆うドリフト層ＥＰＩの表面に、例えば、酸化シリコン膜からなる絶縁膜ＩＦが形成されている。この結果、絶縁膜ＩＦは、メサ構造ＭＳの側壁部と接することになる。このように、絶縁膜ＩＦは、リーク低減領域ＬＲと接するとともに、電界緩和領域ＥＲＲとも接することになる。そして、この絶縁膜ＩＦには、開口部が形成されており、この開口部を埋め込み、かつ、抵抗低減領域ＲＲと接するように、例えば、金属膜からなるカソード電極ＣＥが形成されている。このようにして、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードのデバイス構造が実現されていることになる。
特に、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードは、例えば、図７に示すように、メサ構造ＭＳを採用している。この結果、エピタキシャル成長法によって、結晶破壊の少ない電荷注入領域ＥＩＲを形成することができるとともに、メサ構造ＭＳの外側に、電荷注入領域ＥＩＲよりも不純物濃度の小さな電界緩和領域ＥＲＲを形成することができる利点を得ることができる。
ここで、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードでは、メサ構造ＭＳの外側の外縁領域に電界緩和領域ＥＲＲを設けているため、耐圧の向上を図ることができる。なぜなら、図７では、図示されていないが、半導体チップの表面側の外縁領域には、半導体チップの裏面に形成されているアノード電極ＡＥと同電位となるチャネルストッパ層が形成されている。そして、ＳｉＣ−ｐｎ接合ダイオードに逆方向電圧が印加されている場合、チャネルストッパ層から電界緩和領域ＥＲＲに空乏層が延びる結果、ＳｉＣ−ｐｎ接合ダイオードの耐圧を確保することができるのである。すなわち、チャネルストッパ層と隣接するように不純物濃度の低い電界緩和領域ＥＲＲを設けることにより、ＳｉＣ−ｐｎ接合ダイオードに逆方向電圧を印加した際に、チャネルストッパ層から横方向（表面に並行な方向）に延びる空乏層の幅を大きくすることができるため、ＳｉＣ−ｐｎ接合ダイオードの耐圧を向上することができるのである。つまり、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードにおいて、電界緩和領域ＥＲＲは、逆方向電圧が印加された場合の耐圧を向上するために設けられているということができる。
次に、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードでは、例えば、図７に示すように、電荷注入領域ＥＩＲとカソード電極ＣＥとの間に抵抗低減領域ＲＲが設けられている。この抵抗低減領域ＲＲは、カソード電極ＣＥと半導体領域とのオーミック接触を確保して、抵抗を低減させる機能を有している。このことから、オーミック接触を確保するため、カソード電極ＣＥと直接接触する抵抗低減領域ＲＲに導入されている導電型不純物（ｐ型不純物）の不純物濃度は、電荷注入領域ＥＩＲに導入されている導電型不純物（ｐ型不純物）の不純物濃度よりも大きくなっている。
＜実施の形態１における特徴＞
続いて、本実施の形態１における特徴点について説明する。本実施の形態１における特徴点は、例えば、図７において、リーク低減領域ＬＲに導入されている導電型不純物（ｐ型不純物）の不純物濃度が、電界緩和領域ＥＲＲに導入されている導電型不純物（ｐ型不純物）の不純物濃度よりも大きく、かつ、抵抗低減領域ＲＲに導入されている導電型不純物（ｐ型不純物）の不純物濃度よりも小さくなっている点にある。
これにより、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードによれば、リーク電流の低減と通電劣化の抑制とを両立させることができる。
以下に、この点について、説明することにする。図８は、メサ構造ＭＳの側壁部に、電界緩和領域ＥＲＲよりも不純物濃度の高いリーク低減領域ＬＲを設けるのではなく、電界緩和領域ＥＲＲと同じ低濃度の不純物濃度の半導体領域を設ける構成を模式的に示す図である。図８において、ＳｉＣ−ｐｎ接合ダイオードに逆方向電圧（逆バイアス）を印加した場合、電界緩和領域ＥＲＲの外側に形成されているチャネルストッパ層（図示せず）から電界緩和領域ＥＲＲに向かって空乏層が延びる。このとき、図８に示すように、メサ構造ＭＳの側壁部に形成されている半導体領域の不純物濃度も、電界緩和領域ＥＲＲと同程度に小さいことから、チャネルストッパ層から延びる空乏層は、メサ構造ＭＳの外側に形成されている電界緩和領域ＥＲＲだけでなく、さらには、メサ構造ＭＳの側壁部に形成されている半導体領域まで延びることになる（空乏層を「ドット領域」で表現している）。
この場合、図８に示すように、メサ構造ＭＳを形成することに起因する角部（コーナ部）Ａにも空乏層が達することになる。このとき、角部Ａにおいては、電界集中が起こりやすいことから、角部Ａにまで空乏層が達すると、空乏層内電界によって、角部Ａに電界集中が生じることになる。すると、メサ構造ＭＳを覆う絶縁膜ＩＦの角部Ａの近傍には、高電界が加わることになって、リーク電流が増加することになる。さらに、角部Ａに高電界が集中すると、絶縁膜ＩＦの絶縁破壊が生じるおそれがある。
一方、図８に示すＳｉＣ−ｐｎ接合ダイオードでは、メサ構造ＭＳを形成することに起因して、角部Ａだけでなく、角部Ｂも形成される。このとき、ＳｉＣ−ｐｎ接合ダイオードに逆方向電圧が印加された場合、チャネルストッパ層からだけでなく、ドリフト層ＥＰＩとメサ構造ＭＳの側壁部に形成された半導体領域（電界緩和領域ＥＲＲも含む）との間のｐｎ接合からも空乏層が延びる。この空乏層が角部Ｂに及ぶと、角部Ｂにおいても電界集中が生じることが懸念される。ところが、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードでは、シリコンよりもバンドギャップの大きなＳＩＣを使用しているとともに、ドリフト層ＥＰＩの厚さが厚い。このため、炭化珪素基板１Ｓの裏面に形成されているアノード電極ＡＥに印加された逆方向電圧は、ドリフト層ＥＰＩにおいて電圧降下が生じ、実質的に角部Ｂにおける電界集中が角部Ａよりも抑制されることによって、角部Ｂに起因する耐圧不良は、問題点として顕在化しにくくなるのである。
つまり、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードでは、ＳｉＣ−ｐｎ接合ダイオードの内部での電界集中（角部Ｂ）に起因する耐圧低下よりも、メサ構造ＭＳを覆う絶縁膜ＩＦの角部Ａにおける絶縁破壊に起因する耐圧低下の方が、問題点として顕在化するのである。このことが、本発明者が新たに見出した第１知見である。
次に、本発明者が新たに見出した第２知見について説明する。図９は、本発明者が見出した第２知見を説明するための図である。図９に示すＳｉＣ−ｐｎ接合ダイオードでは、メサ構造ＭＳの側壁部にまで、不純物濃度の大きい抵抗低減領域ＲＲが形成されている。この場合、例えば、ＳｉＣ−ｐｎ接合ダイオードに逆方向電圧が印加されると、電界緩和領域ＥＲＲの外側に形成されたチャネルストッパ層（図示せず）から電界緩和領域ＥＲＲに空乏層が延びる一方、電界緩和領域ＥＲＲと接する抵抗低減領域ＲＲの不純物濃度が大きいため、抵抗低減領域ＲＲの内部にまで空乏層は延びにくくなる。この結果、図９に示すＳｉＣ−ｐｎ接合ダイオードでは、逆方向電圧が印加された場合であっても、角部Ａにまで空乏層が延びないことになり、角部Ａにおける電界集中が抑制される。これにより、図９に示すＳｉＣ−ｐｎ接合ダイオードでは、角部Ａにおける絶縁膜ＩＦの絶縁破壊を抑制することができると考えられる。
このように、図９に示すＳｉＣ−ｐｎ接合ダイオードは、角部Ａにおける絶縁膜ＩＦの絶縁破壊を効果的に抑制できる利点が得られる一方、本発明者の検討の結果、新たな改善の余地が存在することが明らかになったので、以下に、この点について説明する。
図１０は、図９に示すＳｉＣ−ｐｎ接合ダイオードに生じる新たな改善の余地を説明するためのフローチャートである。まず、図９に示すＳｉＣ−ｐｎ接合ダイオードは、メサ構造を有しているため、例えば、フォトリソグラフィ技術およびエッチング技術を使用することにより、メサ構造が形成される（Ｓ１０１）。このとき、メサ構造の側壁部は、エッチングに曝されることから、側壁部を構成する原子配列が不安定となる（Ｓ１０２）。つまり、炭化珪素（ＳｉＣ）を使用したドリフト層自体には、オフ角が形成されており、炭化珪素の配列は、水平配置からずれている。このことと、メサ構造の側壁部がエッチングに曝されることの相乗要因によって、メサ構造の側壁部では、炭化珪素の原子配列が不安定になるのである。そして、この原子配列が不安定な状態で、メサ構造の側壁部に不純物濃度の大きな抵抗低減領域を形成するため、イオン注入法を使用して、メサ構造の側壁部に導電型不純物（ｐ型不純物）を導入する。このとき、抵抗低減領域の不純物濃度は、大きいため、イオン注入法で導入される導電型不純物の量は多くなる（Ｓ１０３）。イオン注入法では、大きな注入エネルギーで導電型不純物を導入することを考慮すると、イオン注入法で導入される導電型不純物の不純物濃度が大きくなるということは、それだけ、メサ構造の側壁部における原子配列を乱す可能性が大きくなるということを意味する。すなわち、イオン注入法によって、メサ構造の側壁部に不純物濃度の高い抵抗低減領域を形成する構造では、メサ構造の側壁部における原子配列のずれが顕在化しやすいのである（Ｓ１０４）。そして、このような原子配列のずれが生じると、例えば、２次元欠陥である「ＢＰＤ（Basal Plane Dislocation）」が形成されやすくなるのである（Ｓ１０５）。この状態で、ＳｉＣ−ｐｎ接合ダイオードに順方向電流を流すと（Ｓ１０６）、正孔と電子との結合エネルギーによって、「ＢＰＤ」が成長する（Ｓ１０７）。このとき、「ＢＰＤ」の増加は、オン抵抗の増加を招くことになることから（Ｓ１０８）、ＳｉＣ−ｐｎ接合ダイオードの性能低下を招くことになる。例えば、同じ順方向電流を流すためには、順方向電流が増加することになり、言い換えれば、同じ順方向電圧を維持すると、順方向電流が減少するのである。
「ＢＰＤ」が成長すると、電荷注入領域にまで「ＢＰＤ」が達することになるが、電荷注入領域にまで「ＢＰＤ」が形成されると、この「ＢＰＤ」によって、電荷注入領域の多数キャリアである正孔のライフタイムが短くなり、これによって、電荷注入領域からドリフト層に注入される正孔が減少してしまう。このことは、ドリフト層における正孔と電子の結合が少なくなることを意味し、これは、ＳｉＣ−ｐｎ接合ダイオードのオン抵抗の増加を意味することになる。したがって、ＳｉＣ−ｐｎ接合ダイオードでは、電荷注入領域における「ＢＰＤ」の発生を抑制することが重要であり、このことは、「ＢＰＤ」の発生しやすいメサ構造の側壁部からの「ＢＰＤ」の成長を抑制することが重要であることを意味する。この観点から、本実施の形態では、メサ構造の側壁部に着目して、メサ構造の側壁部自体における「ＢＰＤ」の発生を抑制することを考えているのである。
以上のことから、本発明者の検討によると、図９に示すＳｉＣ−ｐｎ接合ダイオードでは、電界集中による絶縁膜ＩＦの絶縁破壊を抑制できる利点が得られると考えられる一方、「ＢＰＤ」の増加によるオン抵抗の増加に代表されるＳｉＣ−ｐｎ接合ダイオードの性能低下が顕在化しやすくなる。この点が、本発明者が新たに見出した第２知見である。
そこで、本発明者は、新規に見出した第１知見および第２知見に基づき、リーク電流の低減（絶縁膜の絶縁破壊を含む）と通電劣化（順方向電圧の増加）の抑制とを両立させるための技術的思想を想到している。具体的に、上述したように、本実施の形態１では、リーク低減領域ＬＲに導入されている導電型不純物の不純物濃度を、電界緩和領域ＥＲＲに導入されている導電型不純物の不純物濃度よりも大きく、かつ、抵抗低減領域ＲＲに導入されている導電型不純物の不純物濃度よりも小さくしている。
この構成によれば、まず、図８に示すＳｉＣ−ｐｎ接合ダイオードに比べて、リーク電流の低減（絶縁膜の絶縁破壊を含む）を図ることができることについて説明する。図１１は、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードに逆方向電圧を印加した場合の状態を示す模式図である。図１１に示すように、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードに逆方向電圧を印加すると、電界緩和領域ＥＲＲの外側に形成されたチャネルストップ層（図示せず）から電界緩和領域ＥＲＲに空乏層が延び、さらに、電界緩和領域ＥＲＲと接するリーク低減領域ＬＲにまで空乏層が延びる。ただし、本実施の形態１では、リーク低減領域ＬＲに導入されている導電型不純物の不純物濃度が、電界緩和領域ＥＲＲに導入されている導電型不純物の不純物濃度よりも大きくなっている。このため、例えば、図１１に示すように、リーク低減領域ＬＲでの空乏層の延びが抑制される。この結果、メサ構造ＭＳに起因して生じる角部Ａにまで空乏層が達しないようにすることができる。このことは、角部Ａにおいては、空乏層内の電界による電界集中が生じにくくなることを意味し、これによって、角部Ａにおける電界集中を抑制することができる。これにより、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードによれば、角部Ａを覆う絶縁膜ＩＦの絶縁破壊（リーク電流の増加）を防止できることから、ＳｉＣ−ｐｎ接合ダイオードの信頼性を向上することができる。
一方、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードでは、リーク低減領域ＬＲに導入されている導電型不純物の不純物濃度が、抵抗低減領域ＲＲに導入されている導電型不純物の不純物濃度よりも小さくなっている。この結果、例えば、図１０に示す「ＢＰＤ」の発生に起因するＳｉＣ−ｐｎ接合ダイオードのオン抵抗の増加（順方向電圧の増加、順方向電流の減少）を抑制することができる。なぜなら、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードにおいては、メサ構造ＭＳの側壁部に形成されているリーク低減領域ＬＲに導入されている導電型不純物の不純物濃度が、抵抗低減領域ＲＲに導入されている導電型不純物の不純物濃度よりも小さくなっているからである。すなわち、リーク低減領域ＬＲに導入されている導電型不純物の不純物濃度が小さくなるということは、図１０に示すメカニズムによって形成される「ＢＰＤ」に起因するオン抵抗の増加を抑制することができるからである。つまり、図１０に示す「ステップＳ１０３」における導電型不純物のイオン注入量の増大が、直接的に「ＢＰＤ」の発生を招くことから、導電型不純物の不純物濃度が小さくなるということは、それだけ、イオン注入量が小さくなることを意味するからである。すなわち、イオン注入量が小さくなるということは、メサ構造ＭＳの側壁部における原子配列のずれの発生を抑制できることを意味し、これによって、原子配列のずれによって引き起こされる「ＢＰＤ」の発生が抑制されるからである。
以上のことから、「リーク低減領域ＬＲの不純物濃度が、電界緩和領域ＥＲＲの不純物濃度よりも大きく、かつ、抵抗低減領域ＲＲの不純物濃度よりも小さくなっている」という本実施の形態１における特徴点によれば、ＳｉＣ−ｐｎ接合ダイオードにおいて、リーク電流の低減（絶縁破壊の抑制）と通電特性の劣化の抑制（順方向電圧の増加の抑制）とを両立させることができる。これにより、本実施の形態１によれば、ＳｉＣ−ｐｎ接合ダイオードの信頼性向上を図りながら、ＳｉＣ−ｐｎ接合ダイオードの性能向上を図ることができるという顕著な効果を得ることができる。このように、本実施の形態１における技術的思想（特徴点）によれば、メサ構造ＭＳを採用するがゆえに存在する電荷集中しやすい角部Ａの存在と、メサ構造ＭＳを採用するがゆえに存在する原子配列の乱れやすい側壁部の存在とによって生じる改善の余地を解決することができる。したがって、本実施の形態１における技術的思想は、特に、メサ構造ＭＳを有し、かつ、炭化珪素を使用する半導体装置に適用して有用な技術的思想であることがわかる。
＜効果の検証＞
次に、本実施の形態１における特徴点によれば、順方向電流を通電し続けても、順方向電圧の増加（オン抵抗の増加に相当）を抑制することができることの検証結果について説明する。図１２は、ＳｉＣ−ｐｎ接合ダイオードに順方向電流を流し続けた場合における順方向電圧の挙動を示すグラフである。図１２において、横軸は、順方向電流の通電時間を示しており、縦軸は、順方向電圧の値を示している。
まず、図１２に示すグラフにおいて、「（１）」は、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードの特性が示されている。一方、「（２）」は、図９におけるＳｉＣ−ｐｎ接合ダイオードの特性が示されている。図１２に示すように、「（１）」に示す本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードでは、順方向電流の通電時間を長くしても、順方向電圧の値がほぼ変化していないことがわかる。つまり、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードでは、メサ構造の側壁部に形成されるリーク低減領域の不純物濃度が小さくなっている結果、「ＢＰＤ」の発生が抑制されていることが裏付けられている。なぜなら、「ＢＰＤ」が多数形成されているとすると、順方向電流を流し続けた場合、電子と正孔の結合エネルギーによって、「ＢＰＤ」が電荷注入領域まで成長してしまう結果、ＳｉＣ−ｐｎ接合ダイオードの順方向電圧が増加する（オン抵抗が増加する）ことになるからである。すなわち、本実施の形態１における特徴点によれば、特に、メサ構造の側壁部における「ＢＰＤ」の発生が抑制されることから、順方向電流を流し続けても、成長するもとになる「ＢＰＤ」の数が少なくなっているため、順方向電圧の増加が抑制される。
一方、図１２に示すように、「（２）」に示す図９におけるＳｉＣ−ｐｎ接合ダイオードでは、順方向電流の通電時間を長くすると、順方向電圧の値が増加していることがわかる。これは、図９に示すＳｉＣ−ｐｎ接合ダイオードでは、メサ構造の側壁部に形成されている抵抗低減領域の不純物濃度が大きくなっていることから、成長の元となる「ＢＰＤ」が抵抗低減領域に多数形成されていると考えられるからである。つまり、図９に示すＳｉＣ−ｐｎ接合ダイオードでは、メサ構造の側壁部に多数の「ＢＰＤ」が形成されているため、順方向電流の通電によって、「ＢＰＤ」の成長が生じて、電荷注入領域にまで「ＢＰＤ」が達する結果、順方向電圧が増加してしまっていると考えられる。
以上のことから、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードによれば、メサ構造の側壁部に形成される「ＢＰＤ」の発生を抑制する構成を採用することにより、ＳｉＣ−ｐｎ接合ダイオードにおける通電特性の劣化（具体的には、順方向電圧の増加）を抑制することができていることが図１２に示すグラフから裏付けられている。具体的に、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードでは、空乏層がメサ構造に起因する角部に達しない程度に、メサ構造の側壁部に形成されるリーク低減領域の不純物濃度を大きくする一方、「ＢＰＤ」の発生を抑制できるように、リーク低減領域の不純物濃度を抵抗低減領域の不純物濃度よりも小さくするというバランスを取っている。これにより、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードによれば、リーク電流の低減（絶縁破壊の抑制）と通電特性の劣化の抑制（順方向電圧の増加の抑制）とを両立できるのである。
＜ＳｉＣ−ｐｎ接合ダイオードの製造方法＞
本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードは、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
まず、図１３に示すように、ｎ型半導体層からなるドリフト層ＥＰＩと、ドリフト層ＥＰＩ上に形成されたｐ型半導体層ＰＳＬ１とを有する炭化珪素基板１Ｓを用意する。例えば、炭化珪素基板１Ｓは、昇華法によって形成することができ、その厚さは、１００μｍ以上１０００μｍ未満である。この炭化珪素基板１Ｓは、窒素（Ｎ）やリン（Ｐ）などのｎ型不純物を含む単結晶の炭化珪素から構成されている。炭化珪素基板１Ｓの不純物濃度は、例えば、１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３未満である。そして、ドリフト層ＥＰＩは、例えば、エピタキシャル成長法により形成することができ、窒素（Ｎ）やリン（Ｐ）などのｎ型不純物が導入されている。ドリフト層ＥＰＩの不純物濃度は、例えば、１×１０１３／ｃｍ３以上１×１０１８／ｃｍ３未満である。さらに、ｐ型半導体層ＰＳＬ１は、例えば、エピタキシャル成長法により形成することができ、アルミニウム（Ａｌ）やホウ素（Ｂ）などのｐ型不純物が導入された半導体層である。このｐ型半導体層ＰＳＬ１の厚さは、例えば、０．５μｍ以上３０μｍ未満であり、ｐ型半導体層ＰＳＬ１の不純物濃度は、例えば、１×１０１７／ｃｍ３以上１×１０２１／ｃｍ３未満である。
次に、図１４に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ｐ型半導体層ＰＳＬ１とドリフト層ＥＰＩの一部とをエッチングする。この結果、炭化珪素基板１Ｓに、ｐ型半導体層ＰＳＬ１を加工して形成された電荷注入領域ＥＩＲと、電荷注入領域ＥＩＲと接するドリフト層ＥＰＩの一部とを含むメサ構造ＭＳを形成することができる。このとき、メサ構造ＭＳの側壁部は、エッチングに曝されるため、メサ構造ＭＳの側壁部を構成する原子配列に不安定性が生じる。
続いて、図１５に示すように、例えば、イオン注入法を使用することにより、メサ構造ＭＳの外側の外縁領域に電界緩和領域ＥＲＲを形成する。この電界緩和領域ＥＲＲは、ｐ型不純物を導入することにより形成され、電界緩和領域ＥＲＲの不純物濃度は、例えば、１×１０１４／ｃｍ３以上１×１０１８／ｃｍ３未満である。この電界緩和領域ＥＲＲを形成することにより、逆方向電圧を印加した際、電界緩和領域ＥＲＲの内部に空乏層が延びて、メサ構造ＭＳの角部における電界集中を緩和することができる。このように、電界緩和領域ＥＲＲは、メサ構造ＭＳの角部における電界集中を緩和して、耐圧を向上する機能を有していることになる。
また、図１５に示すように、例えば、イオン注入法を使用することにより、メサ構造ＭＳの表面にｐ型半導体領域である抵抗低減領域ＲＲを形成する。この抵抗低減領域ＲＲは、電荷注入領域ＥＩＲと接しており、かつ、抵抗低減領域ＲＲの不純物濃度は、電荷注入領域ＥＩＲの不純物濃度よりも高くなっている。具体的に、例えば、抵抗低減領域ＲＲの不純物濃度は、１×１０１８／ｃｍ３以上１×１０２２／ｃｍ３未満である。
さらに、図１５に示すように、例えば、イオン注入法を使用することにより、メサ構造ＭＳの側壁部に、ｐ型半導体領域であるリーク低減領域ＬＲを形成する。このリーク低減領域ＬＲの不純物濃度は、電界緩和領域ＥＲＲの不純物濃度よりも大きく、かつ、抵抗低減領域ＲＲの不純物濃度よりも小さくなっている。具体的に、リーク低減領域ＬＲの不純物濃度は、例えば、１×１０１６／ｃｍ３以上５×１０２０／ｃｍ３未満である。ここで、本実施の形態１では、メサ構造ＭＳの側壁部に形成されるリーク低減領域ＬＲの不純物濃度が、抵抗低減領域ＲＲの不純物濃度よりも小さくなっている。このため、イオン注入量が少なくなる結果、メサ構造ＭＳの側壁部における原子配列のずれを抑制することができる。したがって、本実施の形態によれば、メサ構造ＭＳの側壁部に原子配列のずれに起因する「ＢＰＤ」の発生を抑制することができる。
その後、イオン注入法で導入した導電型不純物を活性化させるために、活性化アニール（熱処理）を実施する。そして、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用することにより、図７に示すように、メサ構造ＭＳを覆う絶縁膜ＩＦを形成する。この絶縁膜ＩＦは、例えば、酸化シリコン膜から形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜ＩＦを貫通して、抵抗低減領域ＲＲを露出する開口部を形成する。その後、開口部から露出する抵抗低減領域ＲＲと接するように、例えば、金属膜からなるカソード電極ＣＥを形成する。さらに、炭化珪素基板１Ｓの裏面に、例えば、金属膜からなるアノード電極ＡＥを形成する。
以上のようにして、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードを製造することができる。そして、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードによれば、メサ構造ＭＳの側壁部における「ＢＰＤ」の発生が抑制されている。このことから、その後、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードに順方向電流を流し続けても、電子と正孔の結合エネルギーによる「ＢＰＤ」の成長によって、電荷注入領域ＥＩＲにまで「ＢＰＤ」が達することを抑制でいる。この結果、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードによれば、オン抵抗の増加による通電特性の劣化（順方向電圧の増加）を抑制することができる。したがって、本実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードによれば、信頼性向上と性能向上との両立を図ることができる。
＜変形例１＞
次に、実施の形態１における変形例１について説明する。図１６は、本変形例１におけるＳｉＣ−ｐｎ接合ダイオードのデバイス構造を示す断面図である。図１６において、本変形例１におけるＳｉＣ−ｐｎ接合ダイオードでは、炭化珪素基板１Ｓとドリフト層ＥＰＩとの間にＢＰＤ低減層ＢＲＬが形成されている点が、例えば、図７に示す実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードと相違する点である。
このＢＰＤ低減層ＢＲＬは、例えば、エピタキシャル成長法により形成することができる。ＢＰＤ低減層ＢＲＬの厚さは、例えば、０．５μｍ以上５０μｍ未満であり、ＢＰＤ低減層ＢＲＬの不純物濃度は、例えば、１×１０１５／ｃｍ３以上１×１０２０／ｃｍ３未満である。
このように構成されている本変形例１におけるＳｉＣ−ｐｎ接合ダイオードによれば、ドリフト層ＥＰＩの内部や電荷注入領域ＥＩＲの内部にまで達する「ＢＰＤ」の発生を抑制することができる。
以下に、この点について説明する。例えば、炭化珪素基板１Ｓは、昇華法により形成されるが、昇華法で形成される炭化珪素基板１Ｓの内部には、「ＢＰＤ」が多数形成されることが知られている。この「ＢＰＤ」は、２次元的な面欠陥であり、オン抵抗の増加（順方向電圧の増加）を招く原因となる。そして、「ＢＰＤ」が形成されている領域に順方向電流が流れると、正孔と電子との再結合による結合エネルギーによって、「ＢＰＤ」が成長する。特に、「ＢＰＤ」がドリフト層ＥＰＩや電荷注入領域ＥＩＲに達すると、正孔のライフタイムが短くなる結果、順方向電流が減少することになる。
この点に関し、炭化珪素基板１Ｓの内部には、多数の「ＢＰＤ」が形成されているが、炭化珪素基板１Ｓ上に形成されるドリフト層ＥＰＩは、エピタキシャル成長法（ＣＶＤ法）で形成される結果、炭化珪素基板１Ｓの内部に形成されている「ＢＰＤ」は、ドリフト層ＥＰＩの内部で「ＴＥＤ（Threading Edge Dislocation）」に変化する。この「ＴＥＤ」は、１次元的な線欠陥であり、面欠陥でないことから、オン抵抗の増加を招くことはない。
ただし、ドリフト層ＥＰＩ自体の内部にも「ＢＰＤ」が形成される。この場合、ドリフト層ＥＰＩは、電荷注入領域ＥＩＲから正孔が流れ込み、ドリフト層ＥＰＩ内の電子とドリフト層ＥＰＩに流れ込んだ正孔との結合が生じるため、ドリフト層ＥＰＩ内に存在する「ＢＰＤ」は、正孔と電子の結合エネルギーによって成長し、「ＢＰＤ」が電荷注入領域ＥＩＲにまで達することが懸念される。すなわち、「ＢＰＤ」が電荷注入領域ＥＩＲにまで達すると、オン抵抗の増加（順方向電圧の増加）を招くことになる。
そこで、本変形例１では、例えば、図１６に示すように、炭化珪素基板１Ｓとドリフト層ＥＰＩとの間にＢＰＤ低減層ＢＲＬを設けている。この場合、炭化珪素基板１Ｓの内部に形成されている大部分の「ＢＰＤ」は、ＢＰＤ低減層ＢＲＬでは、「ＴＥＤ」に変化するが、ＢＰＤ低減層ＢＲＬ自体の内部にも「ＢＰＤ」は存在していると考えられる。
ただし、本変形例１では、ＢＰＤ低減層（ｎ型半導体層）ＢＲＬの不純物濃度をドリフト層ＥＰＩの不純物濃度よりも大きくしている。これにより、ドリフト層ＥＰＩの内部に注入された正孔は、不純物濃度の大きなＢＰＤ低減層ＢＲＬにまでは注入されない。つまり、ＢＰＤ低減層ＢＲＬは、不純物濃度が高いため、ＢＰＤ低減層ＢＲＬの内部にまで正孔が注入されることがない。このことは、たとえ、ＢＰＤ低減層ＢＲＬの内部に「ＢＰＤ」が存在しても、ＢＰＤ低減層ＢＲＬの内部に正孔が注入されないことから、ＢＰＤ低減層ＢＲＬの内部での正孔と電子の結合が抑制されることを意味する。したがって、たとえ、ＢＰＤ低減層ＢＲＬの内部に「ＢＰＤ」が存在しても、「ＢＰＤ」に正孔と電子の結合による結合エネルギーが供給されることが抑制される結果、ＢＰＤ低減層ＢＲＬの内部に形成されている「ＢＰＤ」の成長が抑制されることになる。これにより、たとえ、ＢＰＤ低減層ＢＲＬの内部に「ＢＰＤ」が存在していても、この「ＢＰＤ」が成長して、正孔が注入されるドリフト層ＥＰＩや、正孔の供給源である電荷注入領域ＥＩＲにまで「ＢＰＤ」が達することを抑制できる。この結果、本変形例１によれば、「ＢＰＤ」に起因するオン抵抗の増加（順方向電圧の増加）を抑制することができることになる。
＜変形例２＞
続いて、本実施の形態１における変形例２について説明する。図１７は、本変形例２におけるＳｉＣ−ｐｎ接合ダイオードのデバイス構造を示す平面図であり、図１８は、本変形例２におけるＳｉＣ−ｐｎ接合ダイオードのデバイス構造の一部を示す断面図である。
図１７および図１８において、本変形例２におけるＳｉＣ−ｐｎ接合ダイオードでは、電界緩和領域ＥＲＲが、複数のリング領域（環状領域）から形成されている点が、例えば、図７に示す実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードと相違する点である。
例えば、電界集中は、不純物濃度の変化（不純物濃度の空間微分）がなだらかである程生じにくくなることから、本変形例２の基本思想として、電界緩和領域ＥＲＲの不純物濃度の変化をなだらかにしている。具体的に、本変形例２において、電界緩和領域ＥＲＲの不純物濃度は、リーク低減領域ＬＲから離れるにつれて、小さくなっている。特に、本変形例２では、リーク低減領域ＬＲから電界緩和領域ＥＲＲに向かう方向（第１方向）において、複数のリング領域の幅のそれぞれは、互いに異なる。詳細には、図１８に示すように、リーク低減領域ＬＲから電界緩和領域ＥＲＲに向かう方向（第１方向）において、メサ構造ＭＳから離れるにつれて、リング領域の幅が小さくなっている。これにより、電界緩和領域ＥＲＲの不純物濃度が、リーク低減領域ＬＲから離れるにつれて、小さくなる構成が具現化されることになる。なぜなら、複数のリング領域の不純物濃度が同一であるとすると、第１方向の所定ピッチ内におけるリング領域の割合が、リーク低減領域ＬＲから離れるにつれて、小さくなり、このことは、リーク低減領域ＬＲから離れるにつれて、所定ピッチ内の平均不純物濃度が小さくなることを意味するからである。
このように構成されている本変形例２における電界緩和領域ＥＲＲは、複数のリング領域のそれぞれの不純物濃度自体は同一でることから、一回のフォトリソグラフィ工程およびイオン注入技術によって、複数のリング領域を形成できる利点が得られる。
＜変形例３＞
次に、本実施の形態１における変形例３について説明する。図１９は、本変形例３におけるＳｉＣ−ｐｎ接合ダイオードのデバイス構造を示す平面図であり、図２０は、本変形例３におけるＳｉＣ−ｐｎ接合ダイオードのデバイス構造の一部を示す断面図である。
図１９および図２０において、本変形例３におけるＳｉＣ−ｐｎ接合ダイオードでは、電界緩和領域ＥＲＲの不純物濃度が、メサ構造ＭＳから離れるにしたがって連続的に小さくなる点が、例えば、図７に示す実施の形態１におけるＳｉＣ−ｐｎ接合ダイオードと相違する点である。このように構成されている本変形例３においても、変形例２と同様に、電界緩和領域ＥＲＲの不純物濃度の変化をなだらかにすることができることから、電界集中を抑制できる効果を得ることができる。特に、本変形例３では、変形例２に比べて、電界緩和領域ＥＲＲの不純物濃度を連続的に変化させているため、変形例２よりも電界集中を抑制することができるという利点が得られる。
（実施の形態２）
＜ゲートターンオフサイリスタのデバイス構造＞
前記実施の形態１では、ＳｉＣ−ｐｎ接合ダイオードに技術的思想を適用する例について説明したが、本実施の形態２では、ゲートターンオフサイリスタ（以下、ＳｉＣ−ＧＴＯという）に技術的思想を適用する例について説明する。
ＳｉＣ−ＧＴＯは、簡単に言うと、ゲート電極に印加するゲート電圧を制御することにより、空乏層の延びを調整して、通電状態から非通電状態への遷移（ターンオフ）を可能とするサイリスタである。すなわち、ＳｉＣ−ＧＴＯは、ゲート電極に印加するゲート電圧によって、ターンオフを実現するサイリスタということができる。
図２１は、本実施の形態２におけるＳｉＣ−ＧＴＯのデバイス構造を示す断面図である。図２１に示すように、本実施の形態２におけるＳｉＣ−ＧＴＯは、ｎ型不純物を導入した炭化珪素基板２Ｓと、炭化珪素基板２Ｓ上に形成されたｐ型半導体層からなるフィールドストップ層ＦＳＬと、フィールドストップ層ＦＳＬ上に形成されたｐ型半導体層からなるドリフト層ＥＰＩ２と、ドリフト層ＥＰＩ２上に形成されたｎ型半導体層からなるベース層ＢＬとを有する。そして、ベース層ＢＬの表面には、メサ構造ＭＳが形成され、このメサ構造ＭＳの外側のベース層ＢＬの表面には、ゲート領域ＧＲが形成されている。
さらに、図２１に示すように、メサ構造ＭＳには、ベース層ＢＬ上に形成されたｐ型半導体領域からなる電荷注入領域ＥＩＲと、電荷注入領域ＥＩＲ上に形成されたｐ型半導体領域からなる抵抗低減領域ＲＲとが形成されている。また、メサ構造ＭＳには、メサ構造ＭＳの側壁部に形成され、かつ、抵抗低減領域ＲＲと電荷注入領域ＥＩＲとベース層ＢＬとに接するｐ型半導体領域からなるリーク低減領域ＬＲが形成されている。
なお、図２１に示すように、抵抗低減領域ＲＲと直接接するように、例えば、金属膜からなるカソード電極ＣＥが形成され、ゲート領域ＧＲと直接接触するように、例えば、金属膜からなるゲート電極ＧＥが形成されている。一方、炭化珪素基板２Ｓの裏面には、例えば、金属膜からなるアノード電極ＡＥが形成されている。
炭化珪素基板２Ｓは、例えば、昇華法などによって形成される。この炭化珪素基板２Ｓの厚さは、１００μｍ以上１０００μｍ未満であり、炭化珪素基板２Ｓは、窒素（Ｎ）やリン（Ｐ）などのｎ型不純物が導入された炭化珪素の単結晶からなる。
フィールドストップ層ＦＳＬは、例えば、エピタキシャル成長法によって形成され、かつ、フィールドストップ層ＦＳＬには、アルミニウム（Ａｌ）やホウ素（Ｂ）などのｐ型不純物が導入されている。このフィールドストップ層ＦＳＬの不純物濃度は、例えば、１×１０１５／ｃｍ３以上１×１０１９／ｃｍ３未満である。
ドリフト層ＥＰＩ２は、例えば、エピタキシャル成長法によって形成され、かつ、ドリフト層ＥＰＩ２には、アルミニウム（Ａｌ）やホウ素（Ｂ）などのｐ型不純物が導入されている。このドリフト層ＥＰＩ２の不純物濃度は、例えば、１×１０１２／ｃｍ３以上１×１０１８／ｃｍ３未満である。
ベース層ＢＬは、例えば、エピタキシャル成長法によって形成され、かつ、ベース層ＢＬには、窒素（Ｎ）やリン（Ｐ）などのｎ型不純物が導入されている。このベース層ＢＬの不純物濃度は、例えば、１×１０１５／ｃｍ３以上１×１０１９／ｃｍ３未満である。
電荷注入領域ＥＩＲは、例えば、エピタキシャル成長法によって形成され、かつ、電荷注入領域ＥＩＲには、アルミニウム（Ａｌ）やホウ素（Ｂ）などのｐ型不純物が導入されている。この電荷注入領域ＥＩＲの厚さは、例えば、０．５μｍ以上３０μｍ未満であり、電荷注入領域ＥＩＲの不純物濃度は、例えば、１×１０１７／ｃｍ３以上１×１０２１／ｃｍ３未満である。
抵抗低減領域ＲＲは、例えば、イオン注入法により形成され、かつ、抵抗低減領域ＲＲには、アルミニウム（Ａｌ）やホウ素（Ｂ）などのｐ型不純物が導入されている。この抵抗低減領域ＲＲの不純物濃度は、例えば、１×１０１８／ｃｍ３以上１×１０２２／ｃｍ３未満である。
リーク低減領域ＬＲは、例えば、イオン注入法により形成され、かつ、リーク低減領域ＬＲには、アルミニウム（Ａｌ）やホウ素（Ｂ）などのｐ型不純物が導入されている。このリーク低減領域ＬＲの不純物濃度は、例えば、１×１０１６／ｃｍ３以上５×１０２０／ｃｍ３未満である。
ゲート領域ＧＲは、例えば、イオン注入法により形成され、かつ、ゲート領域ＧＲには、窒素（Ｎ）やリン（Ｐ）などのｎ型不純物が導入されている。
以上のようにして、本実施の形態２におけるＳｉＣ−ＧＴＯが構成されている。ここで、本実施の形態２における特徴点も、前記実施の形態１と同様に、リーク低減領域ＬＲの不純物濃度が、抵抗低減領域ＲＲの不純物濃度よりも小さい点にある。これにより、本実施の形態２におけるＳｉＣ−ＧＴＯにおいても、「ＢＰＤ」の発生に起因するＳｉＣ−ＧＴＯのオン抵抗の増加を抑制することができる。したがって、本実施の形態２におけるＳｉＣ−ＧＴＯにおいても、通電特性の劣化を抑制することができ、これによって、ＳｉＣ−ＧＴＯの性能向上を図ることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態は、以下の形態を含む。
（付記）
炭化珪素基板と、
前記炭化珪素基板上に形成され、かつ、第２導電型のフィールドストップ層と、
前記フィールドストップ層上に形成され、かつ、前記第２導電型のドリフト層と、
前記ドリフト層上に形成され、かつ、前記第２導電型とは反対の導電型である第１導電型のベース層と、
前記ベース層の表面に形成されたメサ構造と、
前記メサ構造の外側に形成されたゲート領域と、
を備え、
前記メサ構造には、
前記ベース層上に形成され、かつ、前記第２導電型の電荷注入領域と、
前記電荷注入領域上に形成され、かつ、前記第２導電型の抵抗低減領域と、
前記メサ構造の側壁部に形成され、かつ、前記抵抗低減領域と前記電荷注入領域と前記ベース層とに接し、かつ、前記第２導電型のリーク低減領域と、
が形成されている、半導体装置であって、
前記リーク低減領域の不純物濃度は、前記抵抗低減領域の不純物濃度よりも小さい、半導体装置。
１Ｓ 炭化珪素基板
ＢＲＬ ＢＰＤ低減層
ＥＩＲ 電荷注入領域
ＥＰＩ ドリフト層
ＥＲＲ 電界緩和領域
ＩＦ 絶縁膜
ＬＲ リーク低減領域
ＭＳ メサ構造
ＲＲ 抵抗低減領域

Claims (2)

  1. （ａ）第１導電型のドリフト層と、前記ドリフト層上に形成され、かつ、前記第１導電型とは反対の導電型である第２導電型の半導体層とが形成された炭化珪素基板を用意する工程、
    （ｂ）前記半導体層と前記ドリフト層の一部とをエッチングすることにより、前記炭化珪素基板に、前記半導体層を加工して形成された電荷注入領域と、前記電荷注入領域と接する前記ドリフト層の一部とを含むメサ構造を形成する工程、
    （ｃ）前記（ｂ）工程の後、前記メサ構造内の上部に前記電荷注入領域と接する前記第２導電型の抵抗低減領域を形成する工程、
    （ｄ）前記（ｂ）工程の後、前記メサ構造内の側壁部に前記電荷注入領域と接する前記第２導電型のリーク低減領域を形成する工程、
    （ｅ）前記（ｂ）工程の後、前記ドリフト層の表面領域のうち、前記メサ構造の外側の外縁領域に前記第２導電型の電界緩和領域を形成する工程、
    を備える、半導体装置の製造方法であって、
    前記リーク低減領域の不純物濃度は、前記電界緩和領域の不純物濃度よりも大きく、かつ、前記抵抗低減領域の不純物濃度よりも小さい、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記（ｃ）工程と前記（ｄ）工程と前記（ｅ）工程のそれぞれは、イオン注入法を使用する、半導体装置の製造方法。
JP2016231602A 2016-11-29 2016-11-29 半導体装置の製造方法 Active JP6857488B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2016231602A JP6857488B2 (ja) 2016-11-29 2016-11-29 半導体装置の製造方法
EP17001863.4A EP3327792B1 (en) 2016-11-29 2017-11-14 Semiconductor device and manufacturing method thereof
US15/815,872 US10283460B2 (en) 2016-11-29 2017-11-17 Semiconductor device, manufacturing method thereof, and electric power conversion device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016231602A JP6857488B2 (ja) 2016-11-29 2016-11-29 半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2021019435A Division JP7153986B2 (ja) 2021-02-10 2021-02-10 半導体装置および電力変換装置

Publications (2)

Publication Number Publication Date
JP2018088489A JP2018088489A (ja) 2018-06-07
JP6857488B2 true JP6857488B2 (ja) 2021-04-14

Family

ID=60331375

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016231602A Active JP6857488B2 (ja) 2016-11-29 2016-11-29 半導体装置の製造方法

Country Status (3)

Country Link
US (1) US10283460B2 (ja)
EP (1) EP3327792B1 (ja)
JP (1) JP6857488B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111937295B (zh) * 2018-03-23 2023-08-18 三菱电机株式会社 马达驱动装置、电动送风机、吸尘器以及干手器
US11158703B2 (en) * 2019-06-05 2021-10-26 Microchip Technology Inc. Space efficient high-voltage termination and process for fabricating same
JP7153986B2 (ja) * 2021-02-10 2022-10-17 株式会社日立製作所 半導体装置および電力変換装置

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5967795A (en) * 1995-08-30 1999-10-19 Asea Brown Boveri Ab SiC semiconductor device comprising a pn junction with a voltage absorbing edge
US6844251B2 (en) * 2001-03-23 2005-01-18 Krishna Shenai Method of forming a semiconductor device with a junction termination layer
EP2398049A3 (en) * 2003-08-22 2012-12-19 The Kansai Electric Power Co., Inc. Semiconductor device and method of producing the same, and power conversion apparatus incorporating this semiconductor device
JP2005167035A (ja) * 2003-12-03 2005-06-23 Kansai Electric Power Co Inc:The 炭化珪素半導体素子およびその製造方法
US20060214268A1 (en) * 2005-03-25 2006-09-28 Shindengen Electric Manufacturing Co., Ltd. SiC semiconductor device
JP5044117B2 (ja) * 2005-12-14 2012-10-10 関西電力株式会社 炭化珪素バイポーラ型半導体装置
US9455356B2 (en) * 2006-02-28 2016-09-27 Cree, Inc. High power silicon carbide (SiC) PiN diodes having low forward voltage drops
US7372087B2 (en) * 2006-06-01 2008-05-13 Northrop Grumman Corporation Semiconductor structure for use in a static induction transistor having improved gate-to-drain breakdown voltage
WO2008015766A1 (en) * 2006-08-04 2008-02-07 The Kansai Electric Power Co., Inc. Method for recovering forward voltage of bipolar semiconductor device, method for reducing lamination defect and bipolar semiconductor device
JP5411422B2 (ja) * 2007-01-31 2014-02-12 関西電力株式会社 バイポーラ型半導体装置、その製造方法およびツェナー電圧の制御方法
KR101293570B1 (ko) * 2007-03-21 2013-08-06 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치
JP5213350B2 (ja) * 2007-04-26 2013-06-19 関西電力株式会社 炭化珪素ツェナーダイオード
JP5607720B2 (ja) * 2010-02-23 2014-10-15 良孝 菅原 半導体装置
CN103125022B (zh) * 2010-07-01 2016-01-20 三菱电机株式会社 功率半导体模块、电力转换装置和铁路车辆
JP5439417B2 (ja) * 2011-03-10 2014-03-12 株式会社東芝 半導体整流装置
JP2012195519A (ja) * 2011-03-18 2012-10-11 Kyoto Univ 半導体素子及び半導体素子の製造方法
JP5694096B2 (ja) * 2011-09-08 2015-04-01 株式会社東芝 炭化珪素半導体装置の製造方法
US9590047B2 (en) * 2012-04-04 2017-03-07 Fairchild Semiconductor Corporation SiC bipolar junction transistor with reduced carrier lifetime in collector and a defect termination layer
BR112014028253A2 (pt) * 2012-05-17 2017-06-27 Gen Electric dispositivo semicondutor
JP2014107499A (ja) 2012-11-29 2014-06-09 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
JP6419414B2 (ja) * 2013-03-22 2018-11-07 株式会社東芝 ＳｉＣエピタキシャルウェハおよび半導体装置
US20170213908A1 (en) * 2014-07-25 2017-07-27 United Silicon Carbide, Inc. Self-aligned shielded-gate trench mos-controlled silicon carbide switch with reduced miller capacitance and method of manufacturing the same
CN106688104B (zh) * 2015-04-20 2020-03-17 富士电机株式会社 半导体装置
DE112016004981T5 (de) * 2015-10-30 2018-07-19 Mitsubishi Electric Corporation Siliciumcarbid-halbleitervorrichtung
JP6919159B2 (ja) * 2016-07-29 2021-08-18 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6855700B2 (ja) * 2016-08-05 2021-04-07 富士電機株式会社 半導体装置およびその製造方法
JP6844163B2 (ja) * 2016-09-14 2021-03-17 富士電機株式会社 炭化珪素半導体装置
JP6871562B2 (ja) * 2016-11-16 2021-05-12 富士電機株式会社 炭化珪素半導体素子およびその製造方法
JP6855793B2 (ja) * 2016-12-28 2021-04-07 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
EP3327792A1 (en) 2018-05-30
JP2018088489A (ja) 2018-06-07
EP3327792B1 (en) 2020-09-16
US10283460B2 (en) 2019-05-07
US20180151514A1 (en) 2018-05-31

Similar Documents

Publication Publication Date Title
US10347735B2 (en) Semiconductor device with lifetime killers and method of manufacturing the same
US7126169B2 (en) Semiconductor element
CN104106142B (zh) 半导体装置及其制造方法
JP4980126B2 (ja) フリーホイールダイオードとを有する回路装置
US11063122B2 (en) Silicon carbide semiconductor device and power conversion device
JP6984021B2 (ja) ワイドバンドギャップ半導体装置、および、電力変換装置
JP2007165604A (ja) 炭化珪素バイポーラ型半導体装置
JP2018046162A (ja) 炭化珪素半導体装置
JP6923457B2 (ja) 炭化ケイ素半導体装置およびその製造方法、電力変換装置、自動車並びに鉄道車両
US10367090B2 (en) Silicon carbide semiconductor device, power module, and power conversion device
JP6557925B2 (ja) 半導体素子
JP6857488B2 (ja) 半導体装置の製造方法
WO2021240782A1 (ja) 炭化珪素半導体装置、および、電力変換装置
JP5420711B2 (ja) フリーホイールダイオードを有する回路装置
JP5663075B2 (ja) フリーホイールダイオードを有する回路装置、回路モジュールおよび電力変換装置
WO2016194116A1 (ja) 半導体装置、基板および電力変換装置
WO2021005903A1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN114072927B (zh) 半导体装置、电力变换装置以及半导体装置的制造方法
JP7153986B2 (ja) 半導体装置および電力変換装置
JP6584940B2 (ja) 半導体装置の製造方法
JP6473073B2 (ja) 半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両
JP6411695B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7332812B2 (ja) 炭化珪素半導体装置および電力変換装置
WO2015193965A1 (ja) 半導体装置、パワーモジュール、電力変換装置、鉄道車両、および半導体装置の製造方法
CN117642873A (zh) 碳化硅半导体装置以及使用碳化硅半导体装置的电力变换装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190417

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200128

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200602

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200708

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20201201

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210210

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20210210

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20210219

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20210224

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210316

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210322

R150 Certificate of patent or registration of utility model

Ref document number: 6857488

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150