JP2018046162A - 炭化珪素半導体装置 - Google Patents

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Abstract

【課題】電流能力を維持し、かつ積層欠陥の発生を抑制することができる炭化珪素半導体装置を提供すること。【解決手段】活性領域の単位セル（内周セル）２４ａは、略正六角形状の平面形状を有し、ハニカム状の平面レイアウトに複数配置される。内周セル２４ａは、ＭＯＳゲート構造を備える。活性領域とエッジ終端領域との間の境界領域の単位セル（最外周セル）２４ｂは、略正六角形状の平面形状を有する。最外周セル２４ｂは、活性領域の外周に沿って活性領域の周囲を囲む平面レイアウトに、互いに接して複数配置される。最外周セル２４ｂは、ＭＯＳゲート構造のうち、第１ｐ型ベース領域および第２ｐ型ベース領域４ｂおよびｐ+型コンタクト領域６ｂを備え、ｎ+型ソース領域を備えていない。１つの最外周セル２４ｂのｐ+型コンタクト領域６ｂの基板おもて面に平行な方向の面積（表面積）は、内周セル２４ａのｐ+型コンタクト領域６ａの表面積よりも小さい。【選択図】図２

Description

この発明は、炭化珪素半導体装置に関する。
次世代の半導体材料として、炭化珪素（ＳｉＣ）が期待されている。炭化珪素を用いた半導体素子では、これまでのシリコン（Ｓｉ）を用いた半導体素子と比較して、オン状態における素子自体の抵抗（オン抵抗）が数百分の一に低減できること、２００℃以上の高温環境下で使用可能であること、などの特長を有する。これは、炭化珪素のバンドギャップが四層周期六方晶（４Ｈ−ＳｉＣ）で３．２５ｅＶとシリコンのバンドギャップ（＝１．１２ｅＶ）に対して３倍程度大きく、電界強度がシリコンの電界強度（＝２ｍＶ／ｃｍ〜４ｍＶ／ｃｍ）よりも１桁近く大きいという材料自体の優位性に起因している。
現在までに、炭化珪素を用いた半導体素子として、例えば、ダイオードなどの整流デバイスや、トランジスタおよびサイリスタなどのスイッチングデバイスなど様々なデバイスが試作されている。しかしながら、炭化珪素を用いた半導体基板（以下、炭化珪素基板とする）内には様々な部分に転位が存在する。この炭化珪素基板上にデバイスを作製（製造）した場合、デバイスの動作時に電子・正孔対の再結合に誘起されて炭化珪素基板内の転位が移動し積層欠陥に成長することが知られている（例えば、下記非特許文献１参照）。積層欠陥の発生は、デバイス特性に悪影響を及ぼし、パワーモジュールの導通損失を増大させる。このため、積層欠陥を発生させないことが望ましい。
炭化珪素基板内での積層欠陥の発生を防止する方法として、基底面転位密度および積層欠陥密度の低いエピタキシャル成長層を備えた炭化珪素エピタキシャルウエハを作製することで、炭化珪素基板の品質向上させる方法が提案されている（例えば、下記特許文献１参照。）。しかしながら、炭化珪素基板内の転位や積層欠陥を完全になくすには未だ至っていない。このため、炭化珪素基板上にデバイスを作製した場合、上述したように積層欠陥が拡張してしまう。
そこで、積層欠陥の拡張を防止した装置として、活性領域において隣り合うセル（素子の機能単位）のベース領域間に、炭化珪素基板の主面に平行な方向に延びるストライプ状に電流制限領域を形成した装置が提案されている（例えば、下記特許文献２（第００３２〜００３８段落、第１，２図）参照）。下記特許文献２では、炭化珪素基板を構成するエピタキシャル成長層のステップフロー成長方向に沿って電流制限領域を形成することで、積層欠陥の拡張を防止している。
また、積層欠陥の拡張を防止した別の装置として、活性領域において、炭化珪素基板を構成するエピタキシャル成長層を深さ方向に貫通するトレンチ状の溝と、当該溝内に埋め込まれた絶縁体と、で欠陥停止領域を形成した装置が提案されている（例えば、下記特許文献３（第００２９段落、第１，２図）参照）。下記特許文献３では、炭化珪素基板を構成するエピタキシャル成長層をマトリクス状に分割する欠陥停止領域により、積層欠陥の拡張を防止している。
また、積層欠陥の拡張を防止した別の装置として、活性領域において、ドリフト層となるエピタキシャル成長層の内部に電流制限領域を選択的に埋め込んだ装置が提案されている（例えば、下記特許文献４（第００２５段落、第２図）参照）。下記特許文献４では、炭化珪素の出発基板から当該出発基板上に積層されたドリフト層内に拡張した積層欠陥が電流制限領域に到達したところで、積層欠陥への再結合エネルギーの供給が停止され、積層欠陥が拡張しなくなる。
また、別の装置として、コレクタ層内に点状のレイアウトに配置したカソード層の間隔を、半導体基板の中央部で密にし、半導体基板の周縁部に向かうほど疎にした装置が提案されている（例えば、下記特許文献５（第００１９段落、第１，２図）参照。）。下記特許文献５では、温度上昇しやすい半導体基板の外周部で、発熱しやすいコレクタ層の面積の割合を小さくしている。
特開２０１５−２２０７号公報 特開２０１３−２３２５７４号公報 特開２００４−３３５７２０号公報 特開２０１５−２２７７号公報 特許第５６８０２９９号公報
エム・スコウロンスキー（Ｍ．Ｓｋｏｗｒｏｎｓｋｉ）、外１名、デグラデーション オブ ヘキサゴナル シリコン−カーバイド−ベイスド バイポーラ デバイシズ（Ｄｅｇｒａｄａｔｉｏｎ ｏｆ ｈｅｘａｇｏｎａｌ ｓｉｌｉｃｏｎ−ｃａｒｂｉｄｅ−ｂａｓｅｄ ｂｉｐｏｌａｒ ｄｅｖｉｃｅｓ）、ジャーナル オブ アプライド フィジクス（Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）、（米国）、アメリカン インスティテュート オブ フィジクス（Ａｍｅｒｉｃａｎ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｐｈｙｓｉｃｓ）、２００６年、Ｖｏｌ．９９、０１１１０１−１〜２４
しかしながら、上記特許文献２〜４では、ＭＯＳＦＥＴのオン時に通電しない領域（電流制限領域や欠陥停止領域）を活性領域に設けるため、ドリフト電流量が減少し、デバイスの電流能力が低下するという問題がある。また、炭化珪素基板にトレンチ状の溝を形成したり、炭化珪素基板の内部に選択的に電流制限領域や欠陥停止領域を形成することは、プロセス上の困難が伴う。また、製造コストが上昇するという問題がある。上記特許文献５では、コレクタ層の面積で温度上昇を制御しているためＭＯＳＦＥＴには適用できないという問題がある。
この発明は、上述した従来技術による問題点を解消するため、電流能力を維持し、かつ積層欠陥の発生を抑制することができる炭化珪素半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素からなる半導体基板の第１主面の表面層に、第１導電型の第１半導体領域が設けられている。前記半導体基板の第２主面の表面層に、第２導電型の第２半導体領域が選択的に設けられている。前記第１半導体領域と前記第２半導体領域との間に、前記第１半導体領域および前記第２半導体領域に接して、第１導電型の第３半導体領域が設けられている。前記第３半導体領域は、前記第１半導体領域よりも不純物濃度が低い。前記第２半導体領域の内部に、第１導電型の第４半導体領域が選択的に設けられている。前記第２半導体領域の内部に、第１導電型の第５半導体領域が選択的に設けられている。前記第５半導体領域は、前記第２半導体領域よりも不純物濃度が高い。前記第２半導体領域の、前記第３半導体領域と前記第４半導体領域との間の領域に接して、ゲート絶縁膜が設けられている。前記ゲート絶縁膜を挟んで前記第２半導体領域の反対側にゲート電極が設けられている。第１電極は、前記第４半導体領域および前記第５半導体領域に接する。第２電極は、前記第１半導体領域に接する。第１セルは、前記第２半導体領域、前記第４半導体領域、前記第５半導体領域、前記ゲート絶縁膜および前記ゲート電極を有する。第２セルは、前記第２半導体領域および前記第５半導体領域を有し、前記第１セルよりも前記半導体基板の外側に配置されている。前記第２セルの前記第５半導体領域の抵抗値は、前記第１セルの前記第５半導体領域の抵抗値よりも大きい。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１セルは、活性領域にマトリクス状のレイアウトに複数配置されている。前記第２セルは、前記活性領域の外周に沿って前記活性領域の周囲を囲むレイアウトに複数配置されている。１つの前記第２セルの前記第５半導体領域の表面積は、１つの前記第１セルの前記第５半導体領域の表面積よりも小さいことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１セルは、活性領域にマトリクス状のレイアウトに複数配置されている。前記第２セルは、前記活性領域の外周に沿って前記活性領域の周囲を囲むレイアウトに複数配置されている。前記第２セルの個数は、複数の前記第１セルのうち、前記活性領域の外周に沿って配置された前記第１セルの個数よりも少ないことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、複数の前記第２セルの前記第５半導体領域は等間隔に離して配置されていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１セルは、活性領域にマトリクス状のレイアウトに複数配置されている。前記第２セルは、前記活性領域の外周に沿って前記活性領域の周囲を囲むレイアウトに複数配置されている。前記第２セルの前記第５半導体領域の不純物濃度は、前記第１セルの前記第５半導体領域の不純物濃度よりも低いことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１セルは、活性領域にストライプ状のレイアウトに配置されている。前記第２セルは、前記活性領域の外周に沿って前記活性領域の周囲を矩形状に囲む平面形状を有する。前記第２セルの前記第５半導体領域の幅は、１つの前記第１セルの前記第５半導体領域の幅よりも小さいことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１セルは、活性領域にストライプ状のレイアウトに配置されている。前記第２セルは、前記活性領域の外周に沿って前記活性領域の周囲を矩形状に囲む平面形状を有する。前記第２セルの前記第５半導体領域は、前記活性領域の外周に沿って前記活性領域の周囲を囲むレイアウトに複数配置されている。前記第２セルの複数の前記第５半導体領域のうち、前記第１セルがストライプ状に延びる第１方向に沿って配置された前記第５半導体領域の表面積の総和は、１つの前記第１セルの前記第５半導体領域の表面積よりも小さいことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１セルは、活性領域にストライプ状のレイアウトに配置されている。前記第２セルは、前記活性領域の外周に沿って前記活性領域の周囲を矩形状に囲む平面形状を有する。前記第２セルの前記第５半導体領域の不純物濃度は、前記第１セルの前記第５半導体領域の不純物濃度よりも低いことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、パワーモジュールに搭載されることを特徴とする。
上述した発明によれば、第５半導体領域および第２半導体領域をアノードとし、第３半導体領域をカソードとする寄生ダイオードがオンしたときに、第２セルの第５半導体領域の直下の部分での電流集中を低減させることができる。これにより、第２セルの第５半導体領域の直下の部分での電子・正孔対の再結合発生率を低減することができる。これによって、チップ内で大きな面積を占有する第１セルのセル構造で積層欠陥の発生しやすさを設定することができる。また、上述した発明によれば、炭化珪素半導体装置のオン時に通電しない領域（上記特許文献の電流制限領域や欠陥停止領域）を活性領域に設けないため、炭化珪素半導体装置の電流能力が低下しない。
本発明にかかる炭化珪素半導体装置によれば、電流能力を維持し、かつ積層欠陥の発生を抑制することができるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。 図１の要部の平面レイアウトを示す平面図である。 比較例１の炭化珪素半導体装置の平面レイアウトを示す平面図である。 一般的なＭＯＳＦＥＴの再結合発生率を示す特性図である。 実施の形態２にかかる炭化珪素半導体装置の要部の平面レイアウトを示す平面図である。 実施の形態３にかかる炭化珪素半導体装置の要部の平面レイアウトを示す平面図である。 比較例２の炭化珪素半導体装置の平面レイアウトを示す平面図である。 実施の形態４にかかる炭化珪素半導体装置の要部の平面レイアウトを示す平面図である。 実施の形態５にかかる炭化珪素半導体装置の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
（実施の形態１）
実施の形態１にかかる炭化珪素（ＳｉＣ）半導体装置の構造について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。図１には、図２の切断線Ａ−Ａ’における断面構造を示す。図２は、図１の要部の平面レイアウトを示す平面図である。平面レイアウトとは、炭化珪素基板１０のおもて面側から見た各部の平面形状および配置構成である。図３は、比較例１の炭化珪素半導体装置の平面レイアウトを示す平面図である。図４は、一般的なＭＯＳＦＥＴの再結合発生率を示す特性図である。図４には、横軸に半導体基板とソース電極との境界（深さ＝０μｍ）からのドレイン電極側へ向かう方向の深さを示し、縦軸に半導体基板内での再結合発生率を示す。
図１に示す実施の形態１にかかる炭化珪素半導体装置は、炭化珪素基板（半導体チップ）１０の中央部に設けられた活性領域２１と、活性領域２１の周囲を囲むエッジ終端領域２２と、を備える。活性領域２１は、オン状態のときに電流が流れる領域である。エッジ終端領域２２は、ｎ-型ドリフト領域２の、炭化珪素基板１０のおもて面（以下、基板おもて面とする）側の電界を緩和し耐圧を保持する領域である。炭化珪素基板１０には、複数の単位セル（素子の機能単位）が所定のレイアウトに配置される。図１には、活性領域２１の最も外側（チップ端部側）に配置された単位セル（以下、内周セルとする）２４ａと、この内周セル２４ａの内側（チップ中央部側）に隣接する内周セル２４ａの略１／２の部分と、後述する境界領域２３の単位セル（以下、最外周セルとする）２４ｂと、を示す（図６〜９においても同様）。
炭化珪素基板１０は、炭化珪素からなるｎ+型出発基板１のおもて面上にｎ-型ドリフト領域２および第２ｐ型ベース領域４ａ，４ｂとなる各炭化珪素層３１，３２を順にエピタキシャル成長させたエピタキシャル基板である。ｎ+型出発基板１は、ｎ+型ドレイン領域として機能する。活性領域２１において、炭化珪素基板１０のおもて面（ｎ-型炭化珪素層３１側の面）側には、内周セル２４ａのＭＯＳゲート構造が設けられている。具体的には、内周セル２４ａのＭＯＳゲート構造は、第１，２ｐ型ベース領域３ａ，４ａ、ｎ+型ソース領域５、ｐ+型コンタクト領域６ａ、ｎ型ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）領域７、ゲート絶縁膜８およびゲート電極９で構成される。
第１ｐ型ベース領域３ａは、ｎ-型炭化珪素層３１の、ｐ型炭化珪素層３２側（基板おもて面側）の表面層に選択的に設けられている。第１ｐ型ベース領域３ａをエピタキシャル成長層（ｎ-型炭化珪素層３１）で構成することで、結晶性の良好なチャネルが得られ、高キャリア移動度による低オン抵抗化が可能となる。第１ｐ型ベース領域３ａの不純物濃度は、例えば３×１０17／ｃｍ3以上３×１０18／ｃｍ3以下であってもよい。ｎ-型炭化珪素層３１の、第１ｐ型ベース領域３ａ以外の部分がｎ-型ドリフト領域２である。ｎ+型ソース領域５、ｐ+型コンタクト領域６ａおよびｎ型ＪＦＥＴ領域７は、ｐ型炭化珪素層３２の内部にそれぞれ選択的に設けられている。ｎ+型ソース領域５およびｐ+型コンタクト領域６ａは、深さ方向（縦方向）に第１ｐ型ベース領域３ａと対向する。
ｎ+型ソース領域５およびｐ+型コンタクト領域６ａは互いに接する。ｐ+型コンタクト領域６ａは、ｐ型炭化珪素層３２を深さ方向に貫通して第１ｐ型ベース領域３ａに達していてもよい。ｐ+型コンタクト領域６ａの不純物濃度は、ソース電極１２とのオーミックコンタクト（電気的接触部）を形成することができればよく、例えば１×１０20／ｃｍ3程度である。ｎ型ＪＦＥＴ領域７は、ｎ+型ソース領域５に対してｐ+型コンタクト領域６ａの反対側に、ｎ+型ソース領域５と離して配置されている。ｎ型ＪＦＥＴ領域７は、ｐ型炭化珪素層３２の一部をイオン注入によりｎ型に打ち返して（反転させて）なり、ｐ型炭化珪素層３２を深さ方向に貫通してｎ-型ドリフト領域２に達する。ｎ型ＪＦＥＴ領域７は、ドリフト領域として機能する。
ｐ型炭化珪素層３２の、ｎ+型ソース領域５、ｐ+型コンタクト領域６ａおよびｎ型ＪＦＥＴ領域７以外の部分が第２ｐ型ベース領域４ａである。第２ｐ型ベース領域４ａの不純物濃度は、第１ｐ型ベース領域３ａの不純物濃度よりも低くてもよく、例えば３×１０15／ｃｍ3以上３×１０16／ｃｍ3以下程度であってもよい。第１，２ｐ型ベース領域３ａ，４ａ、ｎ+型ソース領域５、ｐ+型コンタクト領域６ａおよびｎ型ＪＦＥＴ領域７の平面レイアウトについては後述する。第２ｐ型ベース領域４ａの、ｎ+型ソース領域５とｎ型ＪＦＥＴ領域７とに挟まれた部分の表面上に、ｎ+型ソース領域５からｎ型ＪＦＥＴ領域７の表面にわたってゲート絶縁膜８が設けられている。ゲート絶縁膜８上には、ゲート電極９が設けられている。
１つのｎ型ＪＦＥＴ領域７の幅の中心から当該ｎ型ＪＦＥＴ領域７に隣り合う他のｎ型ＪＦＥＴ領域７の幅の中心までが１つの内周セル２４ａである。ｎ型ＪＦＥＴ領域７の幅とは、隣り合う第２ｐ型ベース領域４ａ間の距離である。層間絶縁膜１１は、活性領域２１からエッジ終端領域２２にわたって基板おもて面全面に設けられ、ゲート電極９を覆う。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介してｎ+型ソース領域５およびｐ+型コンタクト領域６ａに接するとともに、層間絶縁膜１１によりゲート電極９と電気的に絶縁されている。炭化珪素基板１０の裏面（ｎ+型出発基板１の裏面）全体にわたって、ドレイン電極１３が設けられている。
活性領域２１とエッジ終端領域２２との間の領域（以下、境界領域とする）２３において、炭化珪素基板１０のおもて面側には、活性領域２１の第１，２ｐ型ベース領域３ａ，４ａと同様の構成で、第１，２ｐ型ベース領域３ｂ，４ｂが配置されている。第１，２ｐ型ベース領域３ｂ，４ｂは、最も外側のｎ型ＪＦＥＴ領域７を挟んで活性領域２１の第１，２ｐ型ベース領域３ａ，４ａと対向する。境界領域２３の第１，２ｐ型ベース領域３ｂ，４ｂは、エッジ終端領域２２にまで延在している。境界領域２３の第２ｐ型ベース領域４ｂの内部には、ｎ型ＪＦＥＴ領域７と離して、ｐ+型コンタクト領域６ｂが選択的に設けられている。ｐ+型コンタクト領域６ｂの不純物濃度は、内周セル２４ａのｐ+型コンタクト領域６ａの不純物濃度とほぼ同じである。
境界領域２３のｐ+型コンタクト領域６ｂは、ＭＯＳＦＥＴのオフ時に、ｎ-型ドリフト領域２の、第１ｐ型ベース領域３ｂとの境界付近に蓄積するホール（正孔）をソース電極１２へ引き抜く機能を有する。このため、境界領域２３にｐ+型コンタクト領域６ｂを設けることで、ＭＯＳＦＥＴのオフ時に、エッジ終端領域２２の基板裏面から第１ｐ型ベース領域３ｂに流れ込む電流を低減したり、エッジ終端領域２２の基板裏面から内側へ向かって流れる電流が活性領域２１へ流れ込むことを防止することができる。境界領域２３の第２ｐ型ベース領域４ｂの内部に、ｎ+型ソース領域は設けられていない。最も外側のゲート絶縁膜８およびゲート電極９は、境界領域２３の第２ｐ型ベース領域４ｂの表面上に延在している。
最も外側のｎ型ＪＦＥＴ領域７の幅の中心から外側に所定距離（後述する長さｄ２）までの部分が、境界領域２３の１つの単位セル（最外周セル）２４ｂである。最外周セル２４ｂは、境界領域２３の第１，２ｐ型ベース領域３ｂ，４ｂおよびｐ+型コンタクト領域６ｂで構成される。境界領域２３の第１，２ｐ型ベース領域３ｂ，４ｂおよびｐ+型コンタクト領域６ｂの平面レイアウトについては後述する。最も外側に配置されたゲート絶縁膜８およびゲート電極９は、活性領域２１から境界領域２３に延在していてもよい。ソース電極１２は、活性領域２１から境界領域２３にまで延在し、境界領域２３の第２ｐ型ベース領域４ｂおよびｐ+型コンタクト領域６ｂに接する。ソース電極１２の端部は、境界領域２３のｐ+型コンタクト領域６ｂよりも外側において層間絶縁膜１１上で終端している。
エッジ終端領域２２の全域にわたってｐ型炭化珪素層３２が除去され、炭化珪素基板１０のおもて面にエッジ終端領域２２を活性領域２１および境界領域２３よりも低くした（ドレイン側に凹ませた）段差４１が形成されている。すなわち、エッジ終端領域２２において基板おもて面には、ｎ-型炭化珪素層３１が露出されている。境界領域２３との段差４１により基板おもて面に露出するｎ-型炭化珪素層３１の表面層が所定の厚さで除去されていてもよい。境界領域２３とエッジ終端領域２２との基板おもて面（上段と下段）間の連結部（以下、段差４１のステアとする）４１ａは、基板おもて面に対して斜度を有していてもよいし、略垂直であってもよい。
段差４１のステア４１ａには、境界領域２３の第１ｐ型ベース領域３ｂ（または境界領域２３の第１，２ｐ型ベース領域３ｂ，４ｂ）が露出されている。境界領域２３との段差４１により基板おもて面に露出するｎ-型炭化珪素層３１の表面層には、境界領域２３の第２ｐ型ベース領域４ｂが露出されている。ここで露出とは、基板おもて面上の層間絶縁膜１１に接するように配置されていることである。また、境界領域２３との段差４１により基板おもて面に露出するｎ-型炭化珪素層３１には、例えば、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造などの耐圧構造が設けられている。
ＪＴＥ構造は、活性領域２１の周囲を囲む同心円状に、外側に配置されるほど不純物濃度の低い複数のｐ型領域（ここでは２つ。以下、第１，２ＪＴＥ領域４２，４３とする）が隣接してなる。第１ＪＴＥ領域（ｐ-型領域）４２は、エッジ終端領域２２の最も内側に設けられ、境界領域２３の第２ｐ型ベース領域４ｂに接する。第２ＪＴＥ領域（ｐ--型領域）４３は、第１ＪＴＥ領域４２よりも外側に設けられ、第１ＪＴＥ領域４２に接する。耐圧構造は、これに限らず種々変更可能であり、ＪＴＥ構造に代えて、例えばガードリング、フィールドプレートおよびリサーフ等を組み合わせた耐圧構造が配置されていてもよい。
内周セル２４ａおよび最外周セル２４ｂの各部の平面レイアウトについて説明する。図２に示すように、内周セル２４ａは、マトリクス状の平面レイアウトに複数配置されている。最外周セル２４ｂは、活性領域２１の外周に沿って活性領域２１の周囲を囲む平面レイアウトに、互いに接して複数配置されている。図２には、最も外側に配置された内周セル２４ａのうちの３つの内周セル２４ａを示し、これらの内周セル２４ａよりも内側の内周セル２４ａや、最も外側に配置された他の内周セル２４ａを図示省略する（図３，５においても同様）。内周セル２４ａは、例えば略正六角形状や略矩形状、略円形状の平面形状を有する。図２には、内周セル２４ａおよび最外周セル２４ｂの平面形状を略正六角形状とし、その外形を破線で示す（図３，５においても同様）。
具体的には、内周セル２４ａは活性領域２１に隙間なく並べた状態（すなわちハニカム状）に配置されている。ｐ+型コンタクト領域６ａは、略正六角形状の平面形状を有し、内周セル２４ａの略中央部に配置されている。ｎ+型ソース領域５、第２ｐ型ベース領域４ａおよびｎ型ＪＦＥＴ領域７は、ｐ+型コンタクト領域６ａ側からｐ+型コンタクト領域６ａと離れる方向に向かって順に配置され、当該ｐ+型コンタクト領域６ａの周囲を略正六角形状に囲む。隣接する内周セル２４ａ同士は、ｎ型ＪＦＥＴ領域７の１辺同士で接する。図示省略する第１ｐ型ベース領域３ａは、第２ｐ型ベース領域４ａと略同じ大きさの略正六角形状の平面形状を有し、第２ｐ型ベース領域４ａのドレイン側（図面の奥行き側）に配置されている。
最外周セル２４ｂは、内周セル２４ａと同じ平面形状を有する。最外周セル２４ｂの対角線の長さ（最外周セル２４ｂが円形状の平面形状である場合は直径）ｄ２は、内周セル２４ａの対角線の長さｄ１と同じである。すなわち、最外周セル２４ｂの基板おもて面に平行な面積（平面的に見た面積：以下、表面積とする）は、内周セル２４ａの表面積に等しい。最外周セル２４ｂは、最も外側の内周セル２４ａに連続して、境界領域２３に隙間なく並べた状態に配置されている。すなわち、活性領域２１から境界領域２３にわたってベースコンタクト（ｐ+型コンタクト領域６ａ，６ｂ）が等間隔に離して配置されている。
具体的には、ｐ+型コンタクト領域６ｂは、略正六角形状の平面形状を有し、最外周セル２４ｂの略中央部に配置されている。ｐ+型コンタクト領域６ｂの対角線の長さｄ４は、内周セル２４ａのｐ+型コンタクト領域６ａの対角線の長さｄ３よりも短い。すなわち最外周セル２４ｂのｐ+型コンタクト領域６ｂの抵抗値は内周セル２４ａのｐ+型コンタクト領域６ａの抵抗値よりも高い。ここで、ｐ+型コンタクト領域６ｂの表面積Ｓ２は内周セル２４ａのｐ+型コンタクト領域６ａの表面積Ｓ１よりも小さく、好ましくは下記（１）式を満たすことがよい。その理由は、次の通りである。
上述したように最外周セル２４ｂのｐ+型コンタクト領域６ｂはＭＯＳＦＥＴのオフ時にホールをソース電極１２へ引き抜く機能を有する。このため、最外周セル２４ｂの表面積に対してｐ+型コンタクト領域６ｂの表面積が小さくなるほど、ｐ+型コンタクト領域６ｂによるホール引き抜き効果が低減する。Ｓ２＜０．５・Ｓ１である場合、ｐ+型コンタクト領域６ｂによるホール引き抜き効果が低いことで、最外周セル２４ｂのｐ+型コンタクト領域６ｂおよび第１ｐ型ベース領域３ｂをアノードとし、ｎ-型ドリフト領域２をカソードとする寄生ダイオード（以下、単に寄生ダイオードとする）の逆回復時間が増大し、スイッチング速度が低下したり、スイッチング損失が増大するなどの問題が生じるからである。０．９・Ｓ１＜Ｓ２である場合、後述する最外周セル２４ｂのｐ+型コンタクト領域６ｂの直下の部分で電子・正孔対の再結合発生率を低減する効果が小さいからである。
０．５・Ｓ１≦Ｓ２≦０．９・Ｓ１ ・・・（１）
第２ｐ型ベース領域４ｂは、ｐ+型コンタクト領域６ｂの周囲を略正六角形状囲む。図示省略する第１ｐ型ベース領域３ｂは、第２ｐ型ベース領域４ｂと略同じ大きさの略正六角形状の平面形状を有し、第２ｐ型ベース領域４ｂのドレイン側（図面の奥行き側）に配置されている。最外周セル２４ｂの、隣接する内周セル２４ａと接する２辺に沿ってｎ型ＪＦＥＴ領域７が配置され、第２ｐ型ベース領域４ｂの内側の部分を囲む。すなわち、最外周セル２４ｂは、隣接する内周セル２４ａとｎ型ＪＦＥＴ領域７の１辺同士で接する。隣接する最外周セル２４ｂ同士は、第２ｐ型ベース領域４ｂの１辺同士で接する。
この図１，２の実施の形態１にかかる炭化珪素半導体装置の動作について、一般的なＭＯＳＦＥＴおよび図３の比較例１のＭＯＳＦＥＴを参照して説明する。図３の比較例１のＭＯＳＦＥＴが実施の形態１にかかる炭化珪素半導体装置と異なる点は、最外周セル２４ｂの対角線の長さｄ５が内周セル２４ａのｐ+型コンタクト領域６ａの対角線の長さｄ３よりも長い点である。すなわち、比較例１のＭＯＳＦＥＴの最外周セル２４ｂのｐ+型コンタクト領域６ｃの表面積は、内周セル２４ａのｐ+型コンタクト領域６ａの表面積よりも大きい。一般的なＭＯＳＦＥＴとは、実施の形態１にかかる炭化珪素半導体装置の内周セル２４ａと同じ構成のｎチャネル型ＭＯＳＦＥＴである。
一般的なＭＯＳＦＥＴでは、ソース電極に対して正電圧がドレイン電極に印加される。この状態で、ゲート電極にしきい値電圧以上の電圧が印加されると、ｐ型ベース領域の、ゲート電極直下の表面領域（ゲート絶縁膜を挟んでゲート電極と対向する部分）にｎ型の反転層（チャネル）が形成される。それによって、ｎ+型半導体基板、ｎ型ドリフト領域、ｐ型ベース領域の表面反転層およびｎ+型ソース領域の経路で主電流が流れる。この状態がＭＯＳＦＥＴのオン状態である。一方、ゲート電極にしきい値電圧未満の電圧が印加されると、ｐ型ベース領域とｎ型ドリフト領域との間のｐｎ接合が逆バイアスされた状態となるため、主電流は流れない。すなわち、ＭＯＳＦＥＴはオフ状態を維持する。
ＭＯＳＦＥＴはオフ時に、ＭＯＳＦＥＴの電流経路に存在する寄生ダイオードが順方向に通電し、寄生ダイオードの順方向電流をベース電流として、ｎ+型ソース領域をエミッタとし、ｐ型ベース領域をベースとし、ｎ型ドリフト領域をコレクタとする寄生ｎｐｎバイポーラトランジスタが動作する。ＭＯＳＦＥＴの電流経路に存在する寄生ダイオードとは、ｐ+型コンタクト領域およびｐベース領域をアノードとし、ｎ-型ドリフト領域をカソードとするダイオードである。図４に示すように、寄生ｎｐｎバイポーラトランジスタの動作時、炭化珪素基板（半導体チップ）内での電子・正孔対の再結合発生率はｐ型ベース領域５３で最も大きくなる。符号５１，５２は、それぞれｎ+型出発基板およびｎ型ドリフト領域である。
このため、図３の比較例１のＭＯＳＦＥＴのように、炭化珪素基板内に他のベースコンタクト（ｐ+型コンタクト領域６ａ）よりも表面積の大きいベースコンタクト（ｐ+型コンタクト領域６ｃ）が存在すると、当該表面積の大きいベースコンタクトの直下（ドレイン側）の部分で電流密度が高くなる。この場合、内周セル２４ａのｐ+型コンタクト領域６ａの直下の部分よりも最外周セル２４ｂのｐ+型コンタクト領域６ｃの直下の部分で電子・正孔対の再結合発生率が高くなり、最外周セル２４ｂのｐ+型コンタクト領域６ｃの直下の部分において、ｎ+型出発基板５１内の基底面転位が積層欠陥に成長しやすくなる。このため、境界領域２３の最外周セル２４ｂの構造でデバイスの設計条件が決定されてしまう。
一方、本発明においては、上述したように内周セル２４ａのｐ+型コンタクト領域６ａの表面積Ｓ１よりも最外周セル２４ｂのｐ+型コンタクト領域６ｃの表面積Ｓ２が小さい。このため、最外周セル２４ｂのｐ+型コンタクト領域６ｃの直下の部分よりも内周セル２４ａのｐ+型コンタクト領域６ａの直下の部分で電子・正孔対の再結合発生率が高くなる。したがって、内周セル２４ａのｐ+型コンタクト領域６ａの直下の部分において、ｎ+型出発基板１内の基底面転位が積層欠陥に成長しやすい。したがって、デバイス特性に大きく影響し、チップ面積に対する占有面積の大きい活性領域２１の内周セル２４ａの構造でデバイスの設計条件を決定することができる。
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。まず、ｎ+型ドレイン領域となるｎ+型出発基板（出発ウエハ）１を用意する。ｎ+型出発基板１は、例えば、窒素（Ｎ）ドープされた４Ｈ−ＳｉＣ（四層周期六方晶）からなる直径３インチのｎ+型単結晶基板を用いてもよい。ｎ+型出発基板１のおもて面は、例えば、＜１１−２０＞方向に４度程度のオフ角を有する（０００１）面、いわゆるＳｉ面であってもよい。次に、ｎ+型出発基板１のおもて面に、例えば窒素などのｎ型不純物をドープしたｎ-型炭化珪素層３１をエピタキシャル成長させる。ｎ-型炭化珪素層３１の不純物濃度および厚さは、それぞれ、例えば１×１０16／ｃｍ3程度および１０μｍ程度であってもよい。
次に、例えばアルミニウム（Ａｌ）などのｐ型不純物のイオン注入により、ｎ-型炭化珪素層３１の表面層に第１ｐ型ベース領域３ａ，３ｂを選択的に形成する。第１ｐ型ベース領域３ａ，３ｂの不純物濃度は、例えば１×１０18／ｃｍ3程度であってもよい。ｎ-型炭化珪素層３１の、第１ｐ型ベース領域３ａ，３ｂ以外の部分がｎ-型ドリフト領域２となる。次に、ｎ-型炭化珪素層３１の表面に、例えばアルミニウムなどのｐ型不純物をドープしたｐ型炭化珪素層３２をエピタキシャル成長させる。ｐ型炭化珪素層３２の不純物濃度および厚さは、それぞれ、例えば１×１０16／ｃｍ3程度および０．５μｍ程度であってもよい。ここまでの工程で、ｎ+型出発基板１のおもて面上にｎ-型炭化珪素層３１およびｐ型炭化珪素層３２を順に積層した炭化珪素基板（半導体ウエハ）１０が作製される。
次に、エッチングにより、エッジ終端領域２２の全域にわたってｐ型炭化珪素層３２を除去する。このとき、ｐ型炭化珪素層３２とともにｎ-型炭化珪素層３１の表面層が若干除去されてもよい。これによって、炭化珪素基板１０のおもて面にエッジ終端領域２２を境界領域２３よりも低くした段差４１が形成され、エッジ終端領域２２において基板おもて面にｎ-型炭化珪素層３１が露出される。最外周セル２４ｂを形成可能な幅（内側から外側へ向かう方向の幅）で境界領域２３にｎ-型炭化珪素層３１が残っていればよく、エッジ終端領域２２の全域にわたってｐ型炭化珪素層３２を除去する際に、境界領域２３の外周部分までｐ型炭化珪素層３２が除去されてもよい。
次に、異なる条件でイオン注入を繰り返し行い、所定の平面形状で、ｎ+型ソース領域５、ｐ+型コンタクト領域６ａ，６ｂ、ｎ型ＪＦＥＴ領域７および第１，２ＪＴＥ領域４２，４３をそれぞれ選択的に形成する。ｐ+型コンタクト領域６ａ，６ｂは、例えば略正六角形状の平面形状に形成する。ｐ+型コンタクト領域６ａ，６ｂの不純物濃度は、例えば１×１０20／ｃｍ3程度であってもよい。ｐ+型コンタクト領域６ａの対角線の長さｄ３は例えば２μｍ程度であり、ｐ+型コンタクト領域６ｂの対角線の長さｄ４は例えば１μｍ程度である。ｐ+型コンタクト領域６ａ，６ｂは同時に形成されてもよい。
ｎ+型ソース領域５は、例えば、ｐ+型コンタクト領域６ａの周囲を略正六角形状囲む平面形状に形成する。ｎ型ＪＦＥＴ領域７は、例えば、ｎ+型ソース領域５と離して、ｎ+型ソース領域５の周囲を略正六角形状に囲む平面形状に形成する。ｎ+型ソース領域５、ｐ+型コンタクト領域６ａ，６ｂ、ｎ型ＪＦＥＴ領域７、第１，２ＪＴＥ領域４２，４３の形成順序は入れ換え可能である。ｐ型炭化珪素層３２の、ｎ+型ソース領域５、ｐ+型コンタクト領域６ａ，６ｂ、ｎ型ＪＦＥＴ領域７以外の部分が第２ｐ型ベース領域４ａ，４ｂになる。内周セル２４ａの対角線の長さｄ１および最外周セル２４ｂの対角線の長さｄ２は、例えば１２μｍ程度である。
次に、イオン注入により形成した全ての領域を活性化するための熱処理（活性化アニール）を行う。活性化アニールは、イオン注入を行うごとに行ってもよい。次に、炭化珪素基板１０のおもて面（ｐ型炭化珪素層３２の表面）にゲート絶縁膜８を形成する。ゲート絶縁膜８上に例えばリンドープのポリシリコン（ｐｏｌｙ−Ｓｉ）を堆積してパターニングすることで、ゲート電極９となる部分のポリシリコンを残す。次に、ゲート電極９を覆うように、炭化珪素基板１０のおもて面全面に層間絶縁膜１１を形成する。次に、層間絶縁膜１１およびゲート絶縁膜８をパターニングしてコンタクトホールを形成し、ｎ+型ソース領域５、ｐ+型コンタクト領域６ａ，６ｂおよび第２ｐ型ベース領域４ｂを露出させる。
次に、熱処理（リフロー）により層間絶縁膜１１を平坦化する。次に、コンタクトホールに埋め込むように、層間絶縁膜１１上にソース電極１２を形成してパターニングする。次に、炭化珪素基板１０の裏面（ｎ+型出発基板１の裏面）に、ドレイン電極１３を形成する。その後、半導体ウエハを切断してチップ状に個片化することで、図１，２に示す炭化珪素半導体装置が完成する。この実施の形態１にかかる炭化珪素半導体装置の製造方法において、イオン注入やエッチングに用いるマスクには、例えばレジストマスクや酸化膜マスクを用いてもよい。
（実施例１）
次に、上述した実施の形態１にかかる炭化珪素半導体装置について、積層欠陥の発生の有無を検証した。まず、上述した実施の形態１にかかる炭化珪素半導体装置の製造方法にしたがって、上記諸条件で図１，２に示すＭＯＳＦＥＴを作製した（以下、実施例１とする）。そして、実施例１の内周セル２４ａのｐ+型コンタクト領域６ａおよび第１ｐ型ベース領域３ａをアノードとし、ｎ-型ドリフト領域２をカソードとする寄生ダイオード（以下、単に寄生ダイオードとする）を順方向に２５００［Ａ／ｃｍ2］の電流密度で通電した。また、図３の比較例１のＭＯＳＦＥＴの内周セル２４ａの寄生ダイオードを、実施例１と同様の電流密度で順方向に通電した。
その結果、図３の比較例１のように、最外周セル２４ｂのｐ+型コンタクト領域６ｃの表面積が内周セル２４ａのｐ+型コンタクト領域６ａの表面積よりも大きい場合、最外周セル２４ｂのｐ+型コンタクト領域６ｃの直下の部分で、ｎ+型出発基板１の基底面転位を起点として積層欠陥が拡張することが確認された。それに対して、実施例１のように、最外周セル２４ｂのｐ+型コンタクト領域６ｂの表面積が内周セル２４ａのｐ+型コンタクト領域６ａの表面積よりも小さい場合には、最外周セル２４ｂのｐ+型コンタクト領域６ｂの直下の部分で、ｎ+型出発基板１内の基底面転位を起点とする積層欠陥が発生しないことが確認された。
以上、説明したように、実施の形態１によれば、最外周セルのｐ+型コンタクト領域の表面積を内周セルのｐ+型コンタクト領域の表面積よりも小さくすることで、最外周セルのｐ+型コンタクト領域の抵抗値を内周セルのｐ+型コンタクト領域の抵抗値よりも高くしている。このため、ＭＯＳＦＥＴがオフして寄生ダイオードがオンしたときに、最外周セルのｐ+型コンタクト領域の直下の部分での電流集中を低減させることができる。これにより、最外周セルのｐ+型コンタクト領域の直下の部分での電子・正孔対の再結合発生率を低減することができ、境界領域での積層欠陥の発生を抑制することができる。これによって、チップ内で大きな面積を占有する内部セルのセル構造で積層欠陥の発生しやすさを設定して、積層欠陥の発生を抑制することができる。例えば、内部セルの設計条件によっては積層欠陥が発生しないＭＯＳＦＥＴを提供可能である。
また、実施の形態１によれば、ＭＯＳＦＥＴのオン時に通電しない領域（上記特許文献の電流制限領域や欠陥停止領域）を活性領域に設けないため、ＭＯＳＦＥＴの電流能力が低下しない。すなわち、電流能力を維持し、かつ積層欠陥の発生を抑制したＭＯＳＦＥＴを提供することができる。したがって、実施の形態１にかかる炭化珪素半導体装置を搭載したパワーモジュールの導通損失が増大することを防止することができる。パワーモジュールとは、例えばインバータの主変換回路に用いられるようなパワーモジュールや、自動車や鉄道に用いるインテリジェントパワーモジュール（ＩＰＭ：Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）である。また、実施の形態１によれば、最外周セルのｐ+型コンタクト領域の平面寸法を変更するだけでよいため、従来と同様の炭化珪素半導体装置の製造方法を用いることができる。
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図５は、実施の形態２にかかる炭化珪素半導体装置の要部の平面レイアウトを示す平面図である。図５の切断線Ａ−Ａ’における断面構造は、図１と同様である。実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、最外周セル２４ｂのセル密度を減少させた点である。すなわち、境界領域２３には、最外周セル２４ｂが一定間隔で間引いて配置されている。最外周セル２４ｂを間引くとは、最外周セル２４ｂと同じ表面積を有し、かつｐ+型コンタクト領域６ｂを配置しない領域（以下、間引き領域とする）２４ｃが最外周セル２４ｂ間に１つ以上存在することである。
間引き領域２４ｃには、最外周セル２４ｂから第２ｐ型ベース領域４ｂが延在している。境界領域２３に配置したｐ+型コンタクト領域６ｂの表面積の総和（面積密度）Ｓ１２が活性領域２１に配置した内周セル２４ａのｐ+型コンタクト領域６ａの表面積の総和（面積密度）Ｓ１１よりも小さければよく、最外周セル２４ｂのｐ+型コンタクト領域６ｂの表面積は種々変更可能である。図５には、最外周セル２４ｂのｐ+型コンタクト領域６ｂの表面積を内周セル２４ａのｐ+型コンタクト領域６ａの表面積と同じにした場合（すなわちｄ４＝ｄ３）を示す。
好ましくは、境界領域２３に配置したｐ+型コンタクト領域６ｂの表面積の総和Ｓ１２は、下記（２）式を満たすことがよい。その理由は、次の通りである。境界領域２３の表面積に対してｐ+型コンタクト領域６ｂの表面積の総和Ｓ１２が小さくなるほど、ｐ+型コンタクト領域６ｂによるホール引き抜き効果が低減する。Ｓ１２＜０．５・Ｓ１１である場合、ｐ+型コンタクト領域６ｂによるホール引き抜き効果が低いことで、最外周セル２４ｂの寄生ダイオードの逆回復時間が増大し、スイッチング速度が低下したり、スイッチング損失が増大するなどの問題が生じるからである。０．９・Ｓ１１＜Ｓ１２である場合、最外周セル２４ｂのｐ+型コンタクト領域６ｂの直下の部分で電子・正孔対の再結合発生率を低減する効果が小さいからである。
０．５・Ｓ１１≦Ｓ１２≦０．９・Ｓ１１ ・・・（２）
実施の形態２にかかる炭化珪素半導体装置の製造方法は、実施の形態１にかかる炭化珪素半導体装置の製造方法において、境界領域２３に形成されるｐ+型コンタクト領域６ｂの面積密度が活性領域２１に形成される内周セル２４ａのｐ+型コンタクト領域６ａの面積密度よりも小さくなるように、イオン注入マスクを変更すればよい。
（実施例２）
次に、上述した実施の形態２にかかる炭化珪素半導体装置について、積層欠陥の発生の有無を検証した。まず、上述した実施の形態２にかかる炭化珪素半導体装置の製造方法にしたがって、上記諸条件で図５に示すＭＯＳＦＥＴを作製した（以下、実施例２とする）。そして、実施例２の内周セル２４ａの寄生ダイオードを順方向に２５００［Ａ／ｃｍ2］の電流密度で通電した。その結果、実施例２においても、実施例１と同様に、最外周セル２４ｂのｐ+型コンタクト領域６ｂの直下の部分で、ｎ+型出発基板１内の基底面転位を起点とする積層欠陥が発生しないことが確認された。
以上、説明したように、実施の形態２によれば、最外周セルのセル密度を減少させることで、実効的に最外周セルのｐ+型コンタクト領域の抵抗値を高くして、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図６は、実施の形態３にかかる炭化珪素半導体装置の要部の平面レイアウトを示す平面図である。図６の切断線Ｂ−Ｂ’における断面構造は、図１の符号４ａ，４ｂ，５，６ａ，６ｂ，７，ｄ３，ｄ４をそれぞれ符号６４ａ，６４ｂ，６５，６６ａ，６６ｂ，６７，ｄ１１，ｄ１２に代えたものと同様である。実施の形態３にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、内周セル２４ａの各部を同じ方向（以下、第１方向とする）Ｘに延びるストライプ状の平面レイアウトに配置し、最外周セル２４ｂのｐ+型コンタクト領域６６ｂを第１方向Ｘに延びる直線部を含む平面形状に配置した点である。
具体的には、内周セル２４ａのｐ+型コンタクト領域６６ａ、ｎ+型ソース領域６５、第２ｐ型ベース領域６４ａおよびｎ型ＪＦＥＴ領域６７は、第１方向Ｘに延びる略直線状の平面形状を有する。ｐ+型コンタクト領域６６ａ、ｎ+型ソース領域６５、第２ｐ型ベース領域６４ａおよびｎ型ＪＦＥＴ領域６７の第１方向Ｘの各端部は、例えば、活性領域２１と境界領域２３との境界で終端する。ｐ+型コンタクト領域６６ａは、内周セル２４ａの略中央部に配置されている。ｎ+型ソース領域６５は、第１方向Ｘと直交し、かつ基板おもて面に平行な方向（以下、第２方向とする）Ｙにおいてｐ+型コンタクト領域６６ａの両側に配置されている。
第２ｐ型ベース領域６４ａは、第２方向Ｙにおいてｐ+型コンタクト領域６６ａの両側に、ｐ+型コンタクト領域６６ａとの間にｎ+型ソース領域６５を挟むように配置されている。内周セル２４ａの図示省略する第１ｐ型ベース領域は、ｐ+型コンタクト領域６６ａ、ｎ+型ソース領域６５および第２ｐ型ベース領域６４ａの合わせた大きさの略矩形状の平面形状を有し、これらの領域のドレイン側（図面の奥行き側）に配置される。ｎ型ＪＦＥＴ領域６７は、第２方向Ｙにおいてｐ+型コンタクト領域６６ａの両側に、ｐ+型コンタクト領域６６ａとの間にｎ+型ソース領域６５および第２ｐ型ベース領域６４ａを挟むように配置されている。
１つのｎ型ＪＦＥＴ領域６７の幅（第２方向Ｙの幅）の中心から当該ｎ型ＪＦＥＴ領域６７に隣り合う他のｎ型ＪＦＥＴ領域６７の幅の中心までが１つの内周セル２４ａである。内周セル２４ａ同士は、第２方向Ｙに隣接して配置される。隣接する内周セル２４ａ同士は、ｎ型ＪＦＥＴ領域６７同士で接する。図示省略するゲート絶縁膜は、第２ｐ型ベース領域６４ａの、ｎ型ＪＦＥＴ領域６７とｎ+型ソース領域６５とに挟まれた部分の表面上に、ｎ型ＪＦＥＴ領域６７からｎ+型ソース領域６５にわたって配置されている。図示省略するゲート電極は、ゲート絶縁膜上に配置され、第１方向Ｘに延びる略直線状の平面形状を有する。符号Ｚは、炭化珪素基板１０の深さ方向である。
最外周セル２４ｂは、第１方向Ｘに延びる直線部を含む平面レイアウトに配置されている。具体的には、最外周セル２４ｂは、例えば、活性領域２１の周囲を囲む略矩形状の平面レイアウトに配置されている。最外周セル２４ｂの第２ｐ型ベース領域６４ｂおよびｐ+型コンタクト領域６６ｂは、活性領域２１の外周に沿って、かつ活性領域２１から離して、活性領域２１の周囲を矩形状に囲む平面形状（以下、略矩形枠状の平面形状とする）を有する。第２ｐ型ベース領域６４ｂは、第２方向Ｙにおいて最も外側のｎ型ＪＦＥＴ領域６７に接し、第１方向Ｘにおいて内周セル２４ａの各部の第１方向Ｘの各端部に接する。図６には、第２ｐ型ベース領域４ｂと、内周セル２４ａの第２ｐ型ベース領域４ａと、の境界を破線で示す（図７，８においても同様）。最外周セル２４ｂの図示省略する第１ｐ型ベース領域は、ｐ+型コンタクト領域６６ｂおよび第２ｐ型ベース領域６４ｂの合わせた大きさの略矩形状の平面形状を有し、これらの領域のドレイン側（図面の奥行き側）に配置される。
ｐ+型コンタクト領域６６ｂは、活性領域２１と境界領域２３との境界から離して配置される。ｐ+型コンタクト領域６６ｂの幅ｄ１２は、内周セル２４ａのｐ+型コンタクト領域６６ａの幅（第２方向Ｙの幅）ｄ１１よりも狭い。すなわち、ｐ+型コンタクト領域６６ｂの、第２方向Ｙに内周セル２４ａと対向する部分２４ｄの表面積は、内周セル２４ａのｐ+型コンタクト領域６６ａの表面積よりも小さい。ｐ+型コンタクト領域６６ｂの、第２方向Ｙに内周セル２４ａと対向する部分２４ｄとは、ｐ+型コンタクト領域６６ｂのうち、第１方向Ｘに平行で、かつ内周セル２４ａのｐ+型コンタクト領域６６ａと同じ長さ（第１方向Ｘの長さ）の部分である。
好ましくは、ｐ+型コンタクト領域６６ｂの幅ｄ１２は、下記（３）式を満たすことがよい。その理由は、次の通りである。ｐ+型コンタクト領域６６ｂの幅ｄ１２を狭くするほど、境界領域２３の表面積に対するｐ+型コンタクト領域６６ｂの表面積が小さくなるため、ｐ+型コンタクト領域６６ｂによるホール引き抜き効果が低減する。ｄ１２＜０．５・ｄ１１である場合、ｐ+型コンタクト領域６６ｂによるホール引き抜き効果が低いことで、最外周セル２４ｂの寄生ダイオードの逆回復時間が増大し、スイッチング速度が低下したり、スイッチング損失が増大するなどの問題が生じるからである。０．９・ｄ１１＜ｄ１２である場合、最外周セル２４ｂのｐ+型コンタクト領域６６ｂの直下の部分で電子・正孔対の再結合発生率を低減する効果が小さいからである。
０．５・ｄ１１≦ｄ１２≦０．９・ｄ１１ ・・・（３）
実施の形態３にかかる炭化珪素半導体装置の製造方法は、実施の形態１にかかる炭化珪素半導体装置の製造方法において、内周セル２４ａの各部および最外周セル２４ｂのｐ+型コンタクト領域６６ｂを形成するためのイオン注入マスクを変更すればよい。
（実施例３）
次に、上述した実施の形態３にかかる炭化珪素半導体装置について、積層欠陥の発生の有無を検証した。図７は、比較例２の炭化珪素半導体装置の平面レイアウトを示す平面図である。まず、上述した実施の形態３にかかる炭化珪素半導体装置の製造方法にしたがって、上記諸条件で図６に示すＭＯＳＦＥＴを作製した（以下、実施例３とする）。そして、実施例３の内周セル２４ａの寄生ダイオードを順方向に２５００［Ａ／ｃｍ2］の電流密度で通電した。また、図７の比較例２のＭＯＳＦＥＴの内周セル２４ａの寄生ダイオードを、実施例３と同様の電流密度で順方向に通電した。比較例２のＭＯＳＦＥＴが実施例３と異なる点は、最外周セル２４ｂのｐ+型コンタクト領域６６ｃの幅ｄ１３が内周セル２４ａのｐ+型コンタクト領域６６ａの幅ｄ１１よりも広い点である。
その結果、比較例２では、比較例１と同様に、最外周セル２４ｂのｐ+型コンタクト領域６６ｃの直下の部分で、ｎ+型出発基板１の基底面転位を起点として積層欠陥が拡張することが確認された。それに対して、実施例３においても、実施例１と同様に、最外周セル２４ｂのｐ+型コンタクト領域６６ｂの直下の部分で、ｎ+型出発基板１内の基底面転位を起点とする積層欠陥が発生しないことが確認された。
以上、説明したように、実施の形態３によれば、内周セルをストライプ状の平面レイアウトに配置した場合においても、最外周セルのｐ+型コンタクト領域を活性領域の周囲を囲む略矩形枠状の平面形状とし、かつ、その幅を内周セルのｐ+型コンタクト領域の幅よりも狭くすることで、実施の形態１，２と同様の効果を得ることができる。
（実施の形態４）
次に、実施の形態４にかかる炭化珪素半導体装置の構造について説明する。図８は、実施の形態４にかかる炭化珪素半導体装置の要部の平面レイアウトを示す平面図である。図８の切断線Ｂ−Ｂ’における断面構造は、図１の符号４ａ，４ｂ，５，６ａ，６ｂ，７，ｄ３，ｄ４をそれぞれ符号６４ａ，６４ｂ，６５，６６ａ，６６ｄ，６７，ｄ１１，ｄ１４に代えたものと同様である。実施の形態４にかかる炭化珪素半導体装置が実施の形態３にかかる炭化珪素半導体装置と異なる点は、第２方向Ｙに内周セル２４ａと対向する部分２４ｄにおいて、最外周セル２４ｂのｐ+型コンタクト領域６６ｄの表面積の総和（面積密度）を減少させた点である。
具体的には、最外周セル２４ｂのｐ+型コンタクト領域６６ｄは、活性領域２１の外周に沿って、かつ活性領域２１から離して、活性領域２１の周囲を囲む平面レイアウトに点在して複数配置されている。境界領域２３に配置した各ｐ+型コンタクト領域６６ｄは、それぞれ、略矩形状の平面形状を有する。境界領域２３に配置したｐ+型コンタクト領域６６ｄのうち、第２方向Ｙに内周セル２４ａと対向する部分２４ｄのｐ+型コンタクト領域６６ｄは、下記（４）式を満たす寸法ｄ１４，Ｌ１に設定されている。寸法ｄ１４，Ｌ１は、ｐ+型コンタクト領域６６ｄの１つの頂点を共有する２辺の寸法である。ピッチＬ２は、隣り合うｐ+型コンタクト領域６６ｄ間の間隔である。境界領域２３に配置したｐ+型コンタクト領域６６ｄは、第２方向Ｙに内周セル２４ａと対向する部分２４ｄと、第１方向Ｘに内周セル２４ａと対向する部分２４ｅと、で寸法ｄ１４，Ｌ１およびピッチＬ２が異なっていてもよい。
０．５・ｄ１１≦ｄ１４・Ｌ１／（Ｌ１＋Ｌ２）≦０．９・ｄ１１ ・・・（４）
境界領域２３に配置したｐ+型コンタクト領域６６ｄのうち、第２方向Ｙに内周セル２４ａと対向する部分２４ｄのｐ+型コンタクト領域６６ｄを上記（４）式を満たす寸法ｄ１４，Ｌ１に設定する理由は、次の通りである。境界領域２３の表面積に対してｐ+型コンタクト領域６６ｄの面積密度（ｐ+型コンタクト領域６６ｄの表面積の総和）が小さくなるほど、ホール引き抜き効果が低減する。ｄ１４・Ｌ１／（Ｌ１＋Ｌ２）＜０．５・ｄ１１である場合、ｐ+型コンタクト領域６６ｄによるホール引き抜き効果が低くなることで、最外周セル２４ｂの寄生ダイオードの逆回復時間が増大し、スイッチング速度が低下したり、スイッチング損失が増大するなどの問題が生じるからである。０．９・ｄ１１＜ｄ１４・Ｌ１／（Ｌ１＋Ｌ２）である場合、最外周セル２４ｂのｐ+型コンタクト領域６６ｄの直下の部分で電子・正孔対の再結合発生率を低減する効果が小さいからである。
実施の形態４にかかる炭化珪素半導体装置の製造方法は、実施の形態３にかかる炭化珪素半導体装置の製造方法において、最外周セル２４ｂのｐ+型コンタクト領域６６ｄを形成するためのイオン注入マスクを変更すればよい。
（実施例４）
次に、上述した実施の形態４にかかる炭化珪素半導体装置について、積層欠陥の発生の有無を検証した。まず、上述した実施の形態４にかかる炭化珪素半導体装置の製造方法にしたがって、上記諸条件で図８に示すＭＯＳＦＥＴを作製した（以下、実施例４とする）。そして、実施例４の内周セル２４ａの寄生ダイオードを順方向に２５００［Ａ／ｃｍ2］の電流密度で通電した。その結果、実施例４においても、実施例３と同様に、最外周セル２４ｂのｐ+型コンタクト領域６６ｄの直下の部分で、ｎ+型出発基板１内の基底面転位を起点とする積層欠陥が発生しないことが確認された。
以上、説明したように、実施の形態４によれば、内周セルをストライプ状の平面レイアウトに配置した場合において、最外周セルのｐ+型コンタクト領域を活性領域の周囲を囲む略矩形状の平面レイアウトに点在して複数配置することで、最外周セルのｐ+型コンタクト領域の表面積に依らず、実施の形態１〜３と同様の効果を得ることができる。
（実施の形態５）
次に、実施の形態５にかかる炭化珪素半導体装置の構造について説明する。図９は、実施の形態５にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態５にかかる炭化珪素半導体装置の内周セル２４ａおよび最外周セル２４ｂの平面レイアウトは、図２と同様である。実施の形態５にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、内周セル２４ａのＭＯＳゲート構造を、プレーナゲート構造に代えてトレンチゲート構造とした点である。
具体的には、内周セル２４ａのＭＯＳゲート構造は、ｐ型ベース領域７１、ｎ+型ソース領域５、ｐ+型コンタクト領域６ａ、トレンチ７２、ゲート絶縁膜７３およびゲート電極７４で構成される。炭化珪素基板１０は、炭化珪素からなるｎ+型出発基板１のおもて面上にｎ-型ドリフト領域２およびｐ型ベース領域７１となる各炭化珪素層３３，３４を順にエピタキシャル成長させたエピタキシャル基板である。ｐ型ベース領域７１は、活性領域２１からエッジ終端領域２２にまで延在する。また、ｐ型ベース領域７１は、境界領域２３とエッジ終端領域２２との段差４１のステア４１ａに設けられたｐ型領域により第１ＪＴＥ領域４２に連結されている。
ｎ+型ソース領域５およびｐ+型コンタクト領域６ａは、ｐ型ベース領域７１の内部にそれぞれ選択的に設けられている。トレンチ７２は、ｎ+型ソース領域５およびｐ型ベース領域７１を貫通してｎ-型ドリフト領域２に達する。ゲート絶縁膜７３は、トレンチ７２の内壁に沿って設けられている。ゲート電極７４は、トレンチ７２の内部においてゲート絶縁膜７３上に、トレンチ７２の内部に埋め込むように設けられている。１つのトレンチ７２の幅の中心から当該トレンチ７２に隣り合う他のトレンチ７２の幅の中心までが１つの内周セル２４ａである。層間絶縁膜１１は、活性領域２１からエッジ終端領域２２にわたって基板おもて面全面に設けられ、ゲート電極７４を覆う。
ソース電極１２、ドレイン電極１３およびエッジ終端領域２２の構成は、実施の形態１と同様である。トレンチ７２間（メサ部）に設けた溝の内部にソース電極１２を埋め込んで、当該溝の内壁においてｎ+型ソース領域５およびｐ+型コンタクト領域６ａとソース電極１２とのコンタクトを形成してもよい。最も外側のトレンチ７２の幅の中心から外側に所定距離（長さｄ２）までの部分に、最外周セル２４ｂが配置される。最外周セル２４ｂのｐ+型コンタクト領域６ｂは、境界領域２３においてｐ型ベース領域７１の内部に選択的に設けられている。最外周セル２４ｂのｐ+型コンタクト領域６ｂの構成は、実施の形態１と同様である。
実施の形態５にかかる炭化珪素半導体装置の製造方法は、実施の形態１にかかる炭化珪素半導体装置の製造方法において、次の３点の工程を変更すればよい。１つ目の変更点は、ｎ+型出発基板（出発ウエハ）１上にｎ-型炭化珪素層３３およびｐ型炭化珪素層３４を順に続けてエピタキシャル成長させて炭化珪素基板（半導体ウエハ）１０を作製する点である。２つ目の変更点は、異なる条件でイオン注入を繰り返し行い、ｎ+型ソース領域５、ｐ+型コンタクト領域６ａ，６ｂ、および第１，２ＪＴＥ領域４２，４３をそれぞれ選択的に形成する点である。３つ目の相違点は、活性化アニールの後、ゲート絶縁膜７３の形成前に、トレンチ７２を形成する点である。
実施の形態５を実施の形態２〜４に適用して、内周セル２４ａや最外周セル２４ｂの平面レイアウトを変更してもよい。
以上、説明したように、実施の形態５によれば、単位セルのセル構造をトレンチゲート構造とした場合においても、実施の形態１〜４と同様の効果を得ることができる。
（実施の形態６）
次に、実施の形態６にかかる炭化珪素半導体装置の構造について説明する。実施の形態６にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、次の２点である。１つ目の相違点は、最外周セル２４ｂのｐ+型コンタクト領域６ｂの表面積Ｓ２が内周セル２４ａのｐ+型コンタクト領域６ａの表面積Ｓ１と等しい点である。２つ目の相違点は、最外周セル２４ｂのｐ+型コンタクト領域６ｂの不純物濃度が内周セル２４ａのｐ+型コンタクト領域６ａの不純物濃度よりも低い点である。
すなわち、最外周セル２４ｂのｐ+型コンタクト領域６ｂの抵抗値Ｒ２は、内周セル２４ａのｐ+型コンタクト領域６ａの抵抗値Ｒ１よりも高く、好ましくは下記（５）式を満たすことが好ましい。その理由は、実施の形態１において、ｐ+型コンタクト領域６ｂの表面積Ｓ２が上記（１）式を満たすことが好ましい理由と同じである。すなわち、最外周セル２４ｂのｐ+型コンタクト領域６ｂの面積密度を低減させることに代えて、最外周セル２４ｂのｐ+型コンタクト領域６ｂの不純物濃度を低減させた場合においても、実施の形態１と同様の効果が得られる。
１．１・Ｒ１≦Ｒ２≦２．０・Ｒ１ ・・・（５）
実施の形態６を実施の形態３に適用して、内周セル２４ａをストライプ状の平面レイアウトに配置した場合において、最外周セル２４ｂのｐ+型コンタクト領域の幅を内周セル２４ａのｐ+型コンタクト領域の幅と等しくし、かつ、最外周セル２４ｂのｐ+型コンタクト領域の不純物濃度を内周セル２４ａのｐ+型コンタクト領域の不純物濃度よりも低くしてもよい。
以上、説明したように、実施の形態６によれば、内周セルおよび最外周セルのｐ+型コンタクト領域の面積密度が同じ場合であっても、最外周セルのｐ+型コンタクト領域の不純物濃度を内周セルのｐ+型コンタクト領域の不純物濃度よりも低くすることで、最外周セルのｐ+型コンタクト領域の抵抗値を内周セルのｐ+型コンタクト領域の抵抗値よりも高く設定できる。このため、実施の形態１〜５と同様の効果を得ることができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、実施の形態１〜５において、最外周セルのｐ+型コンタクト領域の不純物濃度を内周セルのｐ+型コンタクト領域の不純物濃度よりも低くしてもよい。例えば、上述した実施の形態では、ＭＯＳＦＥＴを例に説明しているが、ｐ+型コンタクト領域を構成部として形成される寄生素子により炭化珪素基板内で電子・正孔対の再結合が発生する構造を備えた様々なデバイスに適用可能である。具体的には、本発明は、例えば、ｐｎ接合ダイオードやＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ：ジャンクションバリアショットキー）ダイオード等のデバイスに適用可能である。この場合、最外周セルのダイオード構造を構成する各領域の不純物濃度を、それぞれ内周セルのダイオード構造を構成する対応する各領域の不純物濃度よりも低くすればよい。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置は、自動車や鉄道などに使用されるパワー半導体装置に有用である。
１ ｎ+型出発基板
２ ｎ-型ドリフト領域
３ａ，３ｂ，４ａ，４ｂ，６４ａ，６４ｂ，７１ ｐ型ベース領域
５，６５ ｎ+型ソース領域
６ａ，６ｂ，６６ａ，６６ｂ，６６ｄ ｐ+型コンタクト領域
７，６７ ｎ型ＪＦＥＴ領域
８，７３ ゲート絶縁膜
９，７４ ゲート電極
１０ 炭化珪素基板
１１ 層間絶縁膜
１２ ソース電極
１３ ドレイン電極
２１ 活性領域
２２ エッジ終端領域
２３ 境界領域
２４ａ 内周セル（単位セル）
２４ｂ 最外周セル（単位セル）
２４ｃ 最外周セルの間引き領域
２４ｄ 最外周セルの、第２方向に内周セルと対向する部分
２４ｅ 最外周セルの、第１方向に内周セルと対向する部分
３１，３３ ｎ-型炭化珪素層
３２，３４ ｐ型炭化珪素層
４１ 境界領域とエッジ終端領域との段差
４１ａ 境界領域とエッジ終端領域との段差のステア
４２，４３ ＪＴＥ領域
７２ トレンチ
Ｌ１ 最外周セルのｐ+型コンタクト領域の１辺の長さ
Ｌ２ 最外周セルのｐ+型コンタクト領域の配置間隔（ピッチ）
Ｘ 基板おもて面に平行な方向（第１方向）
Ｙ 第１方向と直交し、かつ基板おもて面に平行な方向（第２方向）
ｄ１ 内周セルの対角線の長さ
ｄ２ 最外周セルの対角線の長さ
ｄ３ 内周セルのｐ+型コンタクト領域の対角線の長さ
ｄ４ 最外周セルのｐ+型コンタクト領域の対角線の長さ
ｄ１１ 内周セルのｐ+型コンタクト領域の幅
ｄ１２ 最外周セルのｐ+型コンタクト領域の幅
ｄ１４ 最外周セルのｐ+型コンタクト領域の１辺の長さ

Claims (9)

  1. 炭化珪素からなる半導体基板と、
    前記半導体基板の第１主面の表面層に設けられた第１導電型の第１半導体領域と、
    前記半導体基板の第２主面の表面層に選択的に設けられた第２導電型の第２半導体領域と、
    前記第１半導体領域と前記第２半導体領域との間に、前記第１半導体領域および前記第２半導体領域に接して設けられた、前記第１半導体領域よりも不純物濃度の低い第１導電型の第３半導体領域と、
    前記第２半導体領域の内部に選択的に設けられた第１導電型の第４半導体領域と、
    前記第２半導体領域の内部に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第１導電型の第５半導体領域と、
    前記第２半導体領域の、前記第３半導体領域と前記第４半導体領域との間の領域に接して設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を挟んで前記第２半導体領域の反対側に設けられたゲート電極と、
    前記第４半導体領域および前記第５半導体領域に接する第１電極と、
    前記第１半導体領域に接する第２電極と、
    前記第２半導体領域、前記第４半導体領域、前記第５半導体領域、前記ゲート絶縁膜および前記ゲート電極を有する第１セルと、
    前記第２半導体領域および前記第５半導体領域を有し、前記第１セルよりも前記半導体基板の外側に配置された第２セルと、
    を備え、
    前記第２セルの前記第５半導体領域の抵抗値は、前記第１セルの前記第５半導体領域の抵抗値よりも大きいことを特徴とする炭化珪素半導体装置。
  2. 前記第１セルは、活性領域にマトリクス状のレイアウトに複数配置され、
    前記第２セルは、前記活性領域の外周に沿って前記活性領域の周囲を囲むレイアウトに複数配置され、
    １つの前記第２セルの前記第５半導体領域の表面積は、１つの前記第１セルの前記第５半導体領域の表面積よりも小さいことを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記第１セルは、活性領域にマトリクス状のレイアウトに複数配置され、
    前記第２セルは、前記活性領域の外周に沿って前記活性領域の周囲を囲むレイアウトに複数配置され、
    前記第２セルの個数は、複数の前記第１セルのうち、前記活性領域の外周に沿って配置された前記第１セルの個数よりも少ないことを特徴とする請求項１に記載の炭化珪素半導体装置。
  4. 複数の前記第２セルの前記第５半導体領域は等間隔に離して配置されていることを特徴とする請求項１〜３のいずれか一つに記載の炭化珪素半導体装置。
  5. 前記第１セルは、活性領域にマトリクス状のレイアウトに複数配置され、
    前記第２セルは、前記活性領域の外周に沿って前記活性領域の周囲を囲むレイアウトに複数配置され、
    前記第２セルの前記第５半導体領域の不純物濃度は、前記第１セルの前記第５半導体領域の不純物濃度よりも低いことを特徴とする請求項１に記載の炭化珪素半導体装置。
  6. 前記第１セルは、活性領域にストライプ状のレイアウトに配置され、
    前記第２セルは、前記活性領域の外周に沿って前記活性領域の周囲を矩形状に囲む平面形状を有し、
    前記第２セルの前記第５半導体領域の幅は、１つの前記第１セルの前記第５半導体領域の幅よりも小さいことを特徴とする請求項１に記載の炭化珪素半導体装置。
  7. 前記第１セルは、活性領域にストライプ状のレイアウトに配置され、
    前記第２セルは、前記活性領域の外周に沿って前記活性領域の周囲を矩形状に囲む平面形状を有し、
    前記第２セルの前記第５半導体領域は、前記活性領域の外周に沿って前記活性領域の周囲を囲むレイアウトに複数配置され、
    前記第２セルの複数の前記第５半導体領域のうち、前記第１セルがストライプ状に延びる第１方向に沿って配置された前記第５半導体領域の表面積の総和は、１つの前記第１セルの前記第５半導体領域の表面積よりも小さいことを特徴とする請求項１に記載の炭化珪素半導体装置。
  8. 前記第１セルは、活性領域にストライプ状のレイアウトに配置され、
    前記第２セルは、前記活性領域の外周に沿って前記活性領域の周囲を矩形状に囲む平面形状を有し、
    前記第２セルの前記第５半導体領域の不純物濃度は、前記第１セルの前記第５半導体領域の不純物濃度よりも低いことを特徴とする請求項１に記載の炭化珪素半導体装置。
  9. パワーモジュールに搭載されることを特徴とする請求項１〜８のいずれか一つに記載の炭化珪素半導体装置。
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