JP5680299B2

JP5680299B2 - 半導体装置

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Publication number: JP5680299B2
Application number: JP2009294344A
Authority: JP
Inventors: 永岡　達司; 達司永岡; 杉山　隆英; 隆英杉山
Original assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Current assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Priority date: 2009-12-25
Filing date: 2009-12-25
Publication date: 2015-03-04
Anticipated expiration: 2029-12-25
Also published as: JP2011134950A

Description

本発明は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）が形成されている半導体基板を備えている半導体装置に関する。

特許文献１に、ＩＧＢＴが半導体基板に形成されている半導体装置が記載されている。この半導体装置では、半導体基板の裏面側に形成されたｐ型のコレクタ層の一部が、ｎ型の半導体層に置き換わっている。このｎ型の半導体層は、半導体装置に逆バイアス電圧が印加された場合に、還流ダイオードのカソード層として機能する。

ＩＧＢＴを備えた半導体装置では、ＩＧＢＴ動作時の発熱によって、半導体基板の平面中央部（半導体基板を平面視した場合の中央部）の温度が上昇し、半導体特性に異常が発生する場合がある。このような半導体基板の平面中央部の温度上昇を防ぐ方法として、特許文献２や特許文献３には、半導体基板の平面中央部において、セルを間引いたり、セル間隔を大きくしたりするといった、半導体基板の表面側に形成される素子構造を変える方法を用いている。

特開２００５−３１７７５１号公報特開２００７−２７４４０号公報特開２００６−２５３６３６号公報

特許文献２や特許文献３に記載されているように、半導体基板の平面中央部において半導体基板の表面側の素子構造を変えると、半導体基板の平面中央部の温度上昇を抑制できる一方で、半導体装置がコスト高になったり、半導体装置の特性が低下したりするという問題が生じ得る。具体的には、セルを間引くと、半導体素子として機能しない無効領域が増加し、素子が大型化してコスト高となる。また、セル間隔を大きくすると、半導体装置のオフ時の電位分布が歪み、電解集中が起きて耐圧が低下する等の問題が発生し得る。

本願は、ＩＧＢＴが形成されている半導体基板を備えている半導体装置において、半導体基板の表面側に形成された素子構造を変えることなく、半導体基板の平面中央部の温度上昇を抑制することを目的とする。

本明細書は、ＩＧＢＴが形成されている半導体基板を備えている、第１ないし第４の半導体装置を提供する。これらの半導体装置の半導体基板には、第１導電型のドリフト層と、ドリフト層の表面側に設けられており、少なくともその一部が半導体基板の表面に露出している第２導電型のボディ層と、ボディ層の表面に設けられており、ボディ層によってドリフト層と隔離されている第１導電型のエミッタ層と、エミッタ層とドリフト層との間に位置するボディ層に接する絶縁ゲートと、半導体基板の厚み方向において、ドリフト層を介してボディ層もしくは絶縁ゲートと対向する位置に設けられている、第１導電型のカソード／アノード層および第２導電型のコレクタ層とを備えている。第１の半導体装置では、半導体基板を平面視した場合に、複数のカソード／アノード層が間隔を空けて配置されると共に、隣接するカソード／アノード層間にコレクタ層が配置されており、複数の隣接するカソード／アノード層の間隔Ｐ _２は、半導体基板を平面視した場合の中央に近いほど密であり、周縁に向かうほど疎である。

ここで、第１導電型がｎ型で第２導電型がｐ型の場合には、カソード／アノード層はｎ型のカソード層となり、ボディ層がアノード層として機能する。逆に第１導電型がｐ型で第２導電型がｎ型の場合には、カソード／アノード層はｐ型のアノード層となり、ボディ層がアノード層として機能する。

上記の半導体装置では、半導体基板に、表面側がエミッタ層であり、裏面側がコレクタ層であるＩＧＢＴが形成されており、裏面側には、コレクタ層の他に、カソード／アノード層が形成されている。カソード／アノード層は、ＩＧＢＴの逆導通時に、還流ダイオードのカソード層またはアノード層として機能する一方で、ＩＧＢＴ動作時には、電流が流れない。さらに、第１の半導体装置では、半導体基板を平面視した場合に、複数のカソード／アノード層が間隔を空けて配置されると共に、隣接するカソード／アノード層間にコレクタ層が配置されており、複数の隣接するカソード／アノード層の間隔Ｐ _２は、半導体基板を平面視した場合の中央に近いほど密であり、周縁に向かうほど疎である。すなわち、温度が上昇し易い半導体基板を平面視した場合の中央において、複数の隣接するカソード／アノード層の間隔が密となり、発熱し易いＩＧＢＴとして動作するコレクタ層の面積の割合が小さくなっているため、半導体基板の平面中央の温度上昇を抑制できる。

複数のカソード／アノード層が設けられている場合には、複数の隣接するカソード／アノード層の間隔Ｐ_２は、半導体基板を平面視した場合の中央よりも、周縁の方が大きくなっていてもよい。また、カソード／アノード層の半導体基板を平面視した場合の中央から周縁に向かう方向の幅Ｑ_２は、半導体基板を平面視した場合の中央に近いほど大きく、周縁に近いほど小さくなっていてもよい。

複数のコレクタ層が設けられている場合には、複数の隣接するコレクタ層の間隔Ｐ_１は、半導体基板を平面視した場合の中央に近いほど疎であり、周縁に近いほど密であっていてもよい。また、コレクタ層の半導体基板を平面視した場合の中央から周縁に向かう方向の幅Ｑ_１は、半導体基板を平面視した場合の中央に近いほど小さく、周縁に近いほど大きくなっていてもよい。また、半導体基板を平面視した場合のコレクタ層の面積Ｓ _１と、半導体基板を平面視した場合のカソード／アノード層の面積Ｓ _２との比である、Ｓ _２／Ｓ _１は、半導体基板を平面視した場合の中央に近いほど大きく、周縁に近いほど小さくなっていてもよい。

本願によれば、ＩＧＢＴが形成されている半導体基板を備えている半導体装置において、半導体基板の表面側に形成された素子構造を変えることなく、半導体基板の平面中央部の温度上昇を抑制することができる。

実施例１の半導体装置の裏面図。図１のＩＩ−ＩＩ線断面図。実施例２の半導体装置の裏面図図３のＩＶ−ＩＶ線断面図。実施例３の半導体装置の裏面図。図５のＶＩ−ＶＩ線断面図。変形例の半導体装置の裏面図。変形例の半導体装置の裏面図。変形例の半導体装置の裏面図。変形例の半導体装置の裏面図。変形例の半導体装置の裏面図。変形例の半導体装置の裏面図。変形例の半導体装置の裏面図。

以下、本発明の実施例および変形例について、図面を参照しながら説明する。実施例および変形例では、第１導電型がｎ型であり、第２導電型がｐ型である半導体装置を例示して説明する。この場合、半導体基板の裏面側に設けられる「カソード／アノード層」は、ｎ型のカソード層であり、半導体基板の表面側のｐ型のボディコンタクト層（ボディ層の一部）が、ダイオード動作時にはアノード層として機能する。

図１は、実施例１に係る半導体装置１０の裏面図であり、図２は図１のＩＩ−ＩＩ線断面図である。

図２に示すように、半導体装置１０は、素子部１１と周辺耐圧部１２が形成されている半導体基板１００を備えている。半導体基板１００は、ｎ⁻型のドリフト層１０４と、ドリフト層１０４の表面側に設けられたｐ型のボディ層１０５と、ボディ層１０５の表面に設けられており、ボディ層１０５によってドリフト層１０４と隔離されているｎ^＋型のエミッタ層１０６を備えている。ボディ層１０５の一部として、半導体基板１００の表面に露出するｐ^＋型のボディコンタクト層１０７が設けられている。ボディコンタクト層１０７はボディ層１０５に含まれている。ドリフト層１０４の裏面側にはｎ型のバッファ層１０３が設けられている。バッファ層１０３はドリフト層１０４に含まれている。ドリフト層１０４の裏面側には、ｎ^＋型のカソード層１０１と、ｐ^＋型のコレクタ層１０２が設けられている。コレクタ層１０２は、カソード層１０１と隣接している。絶縁ゲート１２０は、エミッタ層１０６とドリフト層１０４との間に位置するボディ層１０５に接するように形成されている。絶縁ゲート１２０は、トレンチゲートであり、半導体基板１００の表面からボディ層１０５を貫通し、ドリフト層１０４に達するトレンチ１２１と、トレンチ１２１の内壁面に形成された絶縁膜１２２と、絶縁膜１２２に被覆されてトレンチ１２１に充填されているゲート電極１２３とを備えている。周辺耐圧部１２は、不活性領域であり、ドリフト層１０４の表面側にｐ型の半導体層が設けられている。図２に示すように、カソード層１０１およびコレクタ層１０２は、ドリフト層１０４を介してボディ層１０５もしくは絶縁ゲート１２０と対向する位置に設けられている。

半導体基板１００の素子部１１には、ＩＧＢＴが形成されている。コレクタ層１０２と、その表面側のバッファ層１０３を含むドリフト層１０４、ボディコンタクト層１０７を含むボディ層１０５、エミッタ層１０６がＩＧＢＴとして動作する。半導体装置１００では、ＩＧＢＴのコレクタ層１０２の一部がカソード層１０１に置き換わっているため、ＩＧＢＴの逆バイアス電圧が印加された場合には、カソード層１０１と、その表面側のバッファ層１０３を含むドリフト層１０４と、ボディコンタクト層１０７を含むボディ層１０５とを、還流ダイオードとして利用できる。ボディコンタクト層１０７はアノード層として機能し、カソード層１０１とボディコンタクト層１０７の間に存在する層（バッファ層１０３を含むドリフト層１０４、ボディ層１０５の一部）は導電層となる。

半導体基板１００の裏面側のカソード層１０１とコレクタ層１０２とは、図１および図２に示すようにパターニングされている。半導体基板１００の裏面全体にコレクタ層１０２が形成されており、点状のカソード層１０１が正方形を描くようにコレクタ層１０２内に分布している。図１に示すように、点状のカソード層１０１の間隔は、半導体基板１００の平面中央部において密となっており、半導体基板１００の周縁部に向かうほど、疎となっている。

すなわち、隣接するカソード層１０１の間隔（ピッチ）であるＰ_２は、半導体基板１００の平面中央部で密となっており、半導体基板１００の周縁部に向かうほど、疎となっている。半導体基板１００の平面中央部におけるＰ_２の値を１としたとき、最も外側に位置するカソード層１０１のＰ_２の値は３程度となっている。

このようにカソード層１０１とコレクタ層１０２とをレイアウトすることによって、コレクタ層１０２の半導体基板１００の平面方向の面積Ｓ_１と、カソード層１０１の半導体基板１００の平面方向の面積Ｓ_２との比である、Ｓ_２／Ｓ_１は、半導体基板１００の平面中央部よりも、周縁部の方が小さくなる。

上記のとおり、本実施例に係る半導体装置１０では、コレクタ層１０２の半導体基板１００の平面方向の面積Ｓ_１と、カソード層１０１の半導体基板１００の平面方向の面積Ｓ_２との比である、Ｓ_２／Ｓ_１は、半導体基板１００を平面視した場合の中央部（平面中央部）よりも、周縁部の方が小さくなっている。すなわち、温度が上昇し易い半導体基板１００の平面中央部において、発熱し易いＩＧＢＴ領域のコレクタ層１０２の面積の割合が小さくなっている。このため、半導体基板１００の平面中央部の温度上昇を抑制できる。

（変形例）
図７に示すように、半導体装置は、その裏面全体にカソード層５１１が形成されており、点状のコレクタ層５１２がカソード層５１１内に分布している半導体基板５１０を備えるものであってもよい。この場合、隣接するコレクタ層５１２の間隔（ピッチ）であるＰ_１が、半導体基板５１０の平面中央部で疎となり、半導体基板５１０の周縁部に向かうほど密となるように配置する。これによって、コレクタ層５１２の半導体基板５１０の平面方向の面積Ｓ_１と、カソード層５１１の半導体基板５１０の平面方向の面積Ｓ_２との比である、Ｓ_２／Ｓ_１は、半導体基板５１０の平面中央部よりも、周縁部の方が小さくなる。

また、点状のカソード層もしくはコレクタ層は、正方形状に分布するものに限定されない。例えば、図１１に示すように、半導体装置は、その裏面全体にコレクタ層５５２が形成されており、点状のアノード層５５１が円を描くようにコレクタ層５５２内に分布している半導体基板５５０を備えるものであってもよい。

図３は、実施例２に係る半導体装置２０の裏面側を示す図であり、図４は図１のＩＶ−ＩＶ線断面図である。図１〜図４に示すように、実施例１に係る半導体装置１０と実施例２に係る半導体装置２０は、半導体基板２００の裏面に設けられたカソード層２０１およびコレクタ層２０２のパターニングが相違している。半導体基板２００は、半導体基板１００と同様に、素子部２１と周辺耐圧部２２とを備えており、素子部２１には、ＩＧＢＴが形成されている。半導体装置２０では、半導体基板２００のバッファ層２０３を含むドリフト層２０４よりも表面側の構成は、半導体装置１０と同様であるため、半導体装置１０における１００番台を２００番台に読み替えることで重複説明を省略する。

半導体基板２００の裏面側のカソード層２０１とコレクタ層２０２とは、図３および図４に示すようにパターニングされている。半導体基板２００の平面中央部の裏面側には、カソード層２０１が形成されており、その周囲には、四角形の枠状のコレクタ層２０２とカソード層２０１とが交互に形成されている。カソード層２０１の間に形成されているコレクタ層２０２の幅はほぼ同一であり、カソード層２０１の幅は、中央部で大きくなっている。

１つのカソード層２０１の幅Ｑ_２は、半導体基板２００の平面中央部よりも、周縁部の方が小さくなっている。図３に示すように、半導体基板２００の平面中央部に設けられたカソード層２０１の幅よりも、半導体基板２００の周縁部に設けられたカソード層２０１の幅の方が小さくなっている。半導体基板２００の平面中央部に位置するカソード層２０１のＱ_２の値を３としたとき、最も外側に位置するカソード層２０１のＱ_２の値は１程度となっている。また、複数の隣接するコレクタ層２０２の間隔Ｐ_１は、半導体基板２００を平面視した場合の中央部よりも、周縁部の方が小さくなっている。

このようにカソード層２０１とコレクタ層２０２とをレイアウトすることによって、コレクタ層２０２の半導体基板２００の平面方向の面積Ｓ_１と、カソード層２０１の半導体基板２００の平面方向の面積Ｓ₂との比である、Ｓ_２／Ｓ_１は、半導体基板２００の平面中央部よりも、周縁部の方が小さくなる。

実施例２においても、実施例１と同様に、温度が上昇し易い半導体基板２００の平面中央部において、発熱し易いＩＧＢＴ領域のコレクタ層２０２の面積が小さくなっている。このため、半導体基板２００の平面中央部の温度上昇を抑制できる。

（変形例）
半導体装置は、図８に示すように、四角形の枠状のカソード層５２１とコレクタ層５２２がレイアウトされている半導体基板５２０を備えていてもよい。図８では、コレクタ層５２２の間に形成されているカソード層５２１の幅はほぼ同一である。コレクタ層５２２の幅Ｑ_１は、半導体基板５２０の平面中央部よりも、周縁部の方が大きくなっている。これによって、コレクタ層５２２の半導体基板５２０の平面方向の面積Ｓ_１と、カソード層５２１の半導体基板５２０の平面方向の面積Ｓ_２との比である、Ｓ_２／Ｓ_１は、半導体基板５２０の平面中央部よりも、周縁部の方が小さくなる。

また、枠状のカソード層またはコレクタ層は、四角形の枠状のものに限定されない。例えば、図１０に示すように、半導体装置は、その裏面側に、円形の枠状のコレクタ層５４２とカソード層５４１がレイアウトされている半導体基板５４０を備えるものであってもよい。

図５は、実施例３に係る半導体装置３０の裏面側を示す図であり、図６は図１のＶＩ−ＶＩ線断面図である。図１、図２、図５、図６に示すように、実施例１に係る半導体装置１０に対して、実施例３に係る半導体装置３０は、半導体基板３００の裏面に設けられたカソード層３０１およびコレクタ層３０２のパターニングが異なっている。半導体基板３００は、半導体基板１００と同様に、素子部３１と周辺耐圧部３２とを備えており、素子部３１には、ＩＧＢＴが形成されている。半導体装置３０では、半導体基板３００のバッファ層３０３を含むドリフト層３０４よりも表面側の構成は、半導体装置１０と同様であるため、半導体装置１０における１００番台を３００番台に読み替えることで重複説明を省略する。

半導体基板３００の裏面側のカソード層３０１とコレクタ層３０２とは、図５および図６に示すようにパターニングされている。半導体基板３００の平面中央部の裏面側には、ライン状のカソード層３０１が形成されており、その両側には、ライン状のコレクタ層３０２とカソード層３０１とが交互に形成されている。カソード層３０１の間に形成されているコレクタ層３０２の幅はほぼ同一であり、カソード層３０１の幅は、中央部で大きくなっている。

１つのカソード層３０１の幅Ｑ_２は、半導体基板３００の平面中央部よりも、周縁部の方が小さくなっている。図５に示すように、半導体基板３００の平面中央部に設けられたカソード層３０１の幅よりも、半導体基板３００の周縁部に設けられたカソード層３０１の幅の方が小さくなっている。半導体基板３００の平面中央部に位置するカソード層３０１のＱ_２の値を３としたとき、最も外側に位置するカソード層３０１のＱ_２の値は１程度となっている。また、複数の隣接するコレクタ層３０２の間隔Ｐ_１は、半導体基板３００を平面視した場合の中央部よりも、周縁部の方が小さくなっている。

このようにカソード層３０１とコレクタ層３０２とをレイアウトすることによって、コレクタ層３０２の半導体基板３００の平面方向の面積Ｓ_１と、カソード層３０１の半導体基板３００の平面方向の面積Ｓ_２との比である、Ｓ_２／Ｓ_１は、半導体基板３００の平面中央部よりも、周縁部の方が小さくなる。

実施例３においても、実施例１と同様に、温度が上昇し易い半導体基板３００の平面中央部において、発熱し易いＩＧＢＴ領域のコレクタ層３０２の面積が小さくなっている。このため、半導体基板３００の平面中央部の温度上昇を抑制できる。

（変形例）
半導体装置は、図９に示すように、ライン状のカソード層とコレクタ層が交互に形成されている半導体基板５３０を備えるものであってもよい。図９では、コレクタ層５３２の間に形成されているカソード層５３１の幅はほぼ同一である。コレクタ層５３２の幅Ｑ_１は、半導体基板５３０の平面中央部よりも、周縁部の方が大きくなっている。これによって、コレクタ層５３２の半導体基板５３０の平面方向の面積Ｓ_１と、カソード層５３１の半導体基板５３０の平面方向の面積Ｓ_２との比である、Ｓ_２／Ｓ_１は、半導体基板５３０の平面中央部よりも、周縁部の方が小さくなる。

上記のとおり、実施例１〜３において、カソード層、コレクタ層が点状、枠状、ライン状である場合の半導体基板の裏面側のレイアウトを例示して説明したが、カソード層、コレクタ層の形状は、これに限定されない。例えば、図１２に示すように、半導体装置は、十字状のカソード層５６１と、その周囲に設けられたコレクタ層５６２が裏面側に形成された半導体基板５６０を備えていてもよい。同様に、図１３に示すように、半導体装置は、２つの十字が４５°ずれて重なった形状のカソード層５７１と、その周囲に設けられたコレクタ層５７２が裏面側に形成された半導体基板５７０を備えていてもよい。

また、実施例および変形例では、第１導電型がｎ型であり、第２導電型がｐ型である半導体装置を例示して説明したが、第１導電型がｐ型であり、第２導電型がｎ型である半導体装置であってもよい。この場合、半導体基板の裏面側に設けられる「カソード／アノード層」は、ｐ型のアノード層であり、半導体基板の表面側のｎ型のボディコンタクト層（ボディ層の一部）が、ダイオード動作時にはカソード層として機能する。

以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。

本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０、２０、３０半導体装置
１１、２１、３１素子部
１２、２２，３２周辺耐圧部
１００，２００，３００半導体基板
１０１，２０１，３０１カソード層
１０２，２０２，３０２コレクタ層
１０３，２０３，３０３バッファ層
１０４，２０４，３０４ドリフト層
１０５，２０５，３０５ボディ層
１０６，２０６，３０６エミッタ層
１０７，２０７，３０７ボディコンタクト層
１２０，２２０，３２０絶縁ゲート
１２１，２２１，３２１トレンチ
１２２，２２２，３２２絶縁膜
１２３，２２３，３２３ゲート電極
５１０，５２０，５３０，５４０，５５０，５６０，５７０半導体基板
５１１，５２１，５３１，５４１，５５１，５６１，５７１カソード層
５１２，５２２，５３２，５４２，５５２，５６２，５７２コレクタ層

Claims

ＩＧＢＴが形成されている半導体基板を備えている半導体装置であって、
半導体基板は、
第１導電型のドリフト層と、
ドリフト層の表面側に設けられており、少なくともその一部が半導体基板の表面に露出している第２導電型のボディ層と、
ボディ層の表面に設けられており、ボディ層によってドリフト層と隔離されている第１導電型のエミッタ層と、
エミッタ層とドリフト層との間に位置するボディ層に接する絶縁ゲートと、
半導体基板の厚み方向において、ドリフト層を介してボディ層もしくは絶縁ゲートと対向する位置に設けられている、第１導電型のカソード／アノード層および第２導電型のコレクタ層とを備えており、
半導体基板を平面視した場合に、複数のカソード／アノード層が間隔を空けて配置されると共に、隣接するカソード／アノード層間にコレクタ層が配置されており、
複数の隣接するカソード／アノード層の間隔Ｐ₂は、半導体基板を平面視した場合の中央に近いほど密であり、周縁に向かうほど疎である、半導体装置。
ＩＧＢＴが形成されている半導体基板を備えている半導体装置であって、
半導体基板は、
第１導電型のドリフト層と、
ドリフト層の表面側に設けられており、少なくともその一部が半導体基板の表面に露出している第２導電型のボディ層と、
ボディ層の表面に設けられており、ボディ層によってドリフト層と隔離されている第１導電型のエミッタ層と、
エミッタ層とドリフト層との間に位置するボディ層に接する絶縁ゲートと、
半導体基板の厚み方向において、ドリフト層を介してボディ層もしくは絶縁ゲートと対向する位置に設けられている、第１導電型のカソード／アノード層および第２導電型のコレクタ層とを備えており、
半導体基板を平面視した場合に、複数のカソード／アノード層が間隔を空けて配置されると共に、隣接するカソード／アノード層間にコレクタ層が配置されており、
カソード／アノード層の半導体基板を平面視した場合の中央から周縁に向かう方向の幅Ｑ₂は、半導体基板を平面視した場合の中央に近いほど大きく、周縁に近いほど小さくなっている、半導体装置。
ＩＧＢＴが形成されている半導体基板を備えている半導体装置であって、
半導体基板は、
第１導電型のドリフト層と、
ドリフト層の表面側に設けられており、少なくともその一部が半導体基板の表面に露出している第２導電型のボディ層と、
ボディ層の表面に設けられており、ボディ層によってドリフト層と隔離されている第１導電型のエミッタ層と、
エミッタ層とドリフト層との間に位置するボディ層に接する絶縁ゲートと、
半導体基板の厚み方向において、ドリフト層を介してボディ層もしくは絶縁ゲートと対向する位置に設けられている、第１導電型のカソード／アノード層および第２導電型のコレクタ層とを備えており、
半導体基板を平面視した場合に、複数のコレクタ層が間隔を空けて配置されると共に、隣接するコレクタ層間にカソード／アノード層が配置されており、
複数の隣接するコレクタ層の間隔Ｐ₁は、半導体基板を平面視した場合の中央に近いほど疎であり、周縁に近いほど密である、半導体装置。
ＩＧＢＴが形成されている半導体基板を備えている半導体装置であって、
半導体基板は、
第１導電型のドリフト層と、
ドリフト層の表面側に設けられており、少なくともその一部が半導体基板の表面に露出している第２導電型のボディ層と、
ボディ層の表面に設けられており、ボディ層によってドリフト層と隔離されている第１導電型のエミッタ層と、
エミッタ層とドリフト層との間に位置するボディ層に接する絶縁ゲートと、
半導体基板の厚み方向において、ドリフト層を介してボディ層もしくは絶縁ゲートと対向する位置に設けられている、第１導電型のカソード／アノード層および第２導電型のコレクタ層とを備えており、
半導体基板を平面視した場合に、複数のコレクタ層が間隔を空けて配置されると共に、隣接するコレクタ層間にカソード／アノード層が配置されており、
コレクタ層の半導体基板を平面視した場合の中央から周縁に向かう方向の幅Ｑ₁は、半導体基板を平面視した場合の中央に近いほど小さく、周縁に近いほど大きくなっている、半導体装置。