JPWO2019017104A1 - 半導体装置 - Google Patents

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Abstract

半導体チップ（１０）の活性領域（１１）に、ＩＧＢＴを配置したＩＧＢＴ領域（１）と、当該ＩＧＢＴに逆並列に接続されたＦＷＤを配置したＦＷＤ領域（２）と、が設けられる。ＦＷＤ領域（２）は、活性領域（１１）に互いに離して複数配置される。ＩＧＢＴ領域（１）は、複数のＦＷＤ領域（２）の間に挟まれた連続した領域である。ＩＧＢＴ領域（１）およびＦＷＤ領域（２）には、それぞれ半導体チップ（１０）のおもて面に平行で、かつ同一の第１方向（Ｘ）に延びるストライプ状のレイアウトに第１，２ゲートトレンチ（３１，３２）が配置される。ＦＷＤ領域（２）のＦＷＤの第２ゲートトレンチ（３２）は、ＩＧＢＴ領域（１）のＩＧＢＴの第１ゲートトレンチ（３１）と離して配置される。この構造を備えることによって、素子特性の悪化を防止することができ、半導体チップ（１０）の放熱性を向上させることができ、かつ設計自由度を向上させることができる。

Description

この発明は、半導体装置に関する。
従来、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）と、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ：還流ダイオード）と、を同一の半導体チップに内蔵して一体化した逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）が公知である。ＲＣ−ＩＧＢＴでは、ＦＷＤが配置された領域（以下、ＦＷＤ領域とする）は、半導体チップのおもて面から見てストライプ状のレイアウトに配置される。
従来のＲＣ−ＩＧＢＴのＦＷＤ領域の、半導体チップのおもて面から見たレイアウト（以下、平面レイアウトとする）について説明する。図１１，１２は、従来の半導体装置の平面レイアウトの一例を示す平面図である。図１１には、半導体チップ１１０ａにＩＧＢＴおよびＦＷＤを配置した一例（以下、小チップＩＧＢＴとする）である。図１２は、電流とチップ温度の検出・制御を行うためのＩＧＢＴ（以下、センスＩＧＢＴとする）と同一の半導体チップ１１０ｂにＦＷＤを配置した一例である。
図１１，１２に示す従来の半導体装置は、活性領域１１１にＩＧＢＴ領域１０１とＦＷＤ領域１０２とを有する。ＩＧＢＴ領域１０１は、ＩＧＢＴが配置された領域であり、活性領域１１１のうち、ＦＷＤ領域１０２以外の領域である。ＩＧＢＴ領域１０１の表面積とＦＷＤ領域１０２の表面積との総和が活性領域１１１の表面積となる。ＦＷＤ領域１０２はストライプ状のレイアウトに配置され、その両端部は活性領域１１１とエッジ終端領域１１２との境界に達している。すなわち、ＦＷＤ領域１０２の長さ（長手方向の長さ）Ｌ１０２は、略矩形状の平面形状の活性領域１１１の、ＦＷＤ領域１０２のストライプの方向に平行な１辺の長さＬ１０１と略同じである。
ＦＷＤ領域１０２により、ＩＧＢＴ領域１０１のＩＧＢＴの単位セル（素子の構成単位）は複数の領域に分離して配置されている。また、活性領域１１１には、ゲートパッド（電極パッド）１０３や、電流・温度センス用のセンスパッド１０４〜１０７等の電極パッドが配置されている。図１１には、活性領域１１１の１つの頂点付近にゲートパッド１０３を配置した場合を示す。図１２には、活性領域１１１の、ＦＷＤ領域１０２のストライプと直交する１辺に沿ってゲートパッド１０３およびセンスパッド１０４〜１０６を配置し、かつ中央付近にセンスパッド１０７を配置した場合を示す。
従来のＲＣ−ＩＧＢＴとして、４つのダイオード領域がマトリクス状の平面レイアウトに配置され、当該４つのダイオード領域を囲むようにＩＧＢＴ領域を配置した装置が提案されている（例えば、下記特許文献１（第００１２段落、図１，２，８，１０）参照。）。下記特許文献１では、ＩＧＢＴ領域のゲートトレンチとダイオード領域のゲートトレンチとが、同一ストライプ上に当該ストライプの延びる方向に互いに離してそれぞれストライプ状に配置され、その端部同士がｐ型ウェル層を介して対向している。
また、従来のＲＣ−ＩＧＢＴの別の一例として、短冊形状の複数のＩＧＢＴ領域および複数のダイオード領域と直交するように、当該複数のＩＧＢＴ領域と複数のダイオード領域との間に、活性領域として機能しない非活性領域を配置した装置が提案されている（例えば、下記特許文献２（第００６７段落、第１，２図）参照。）。下記特許文献２では、ダイオードセル領域がストライプ状に延びる方向にダイオードセル領域同士が互いに離して配置され、その端部同士が非活性領域を介して対向している。
特開２０１６−０９６２２２号公報 特開２０１３−１３８０６９号公報
半導体チップ１１０ａの温度上昇を抑制するためには、活性領域１１１に配置するＦＷＤ領域１０２の本数を多くすることでＩＧＢＴ領域１０１とＦＷＤ領域１０２との温度差が無くなるので好ましい。しかしながら、従来のＲＣ−ＩＧＢＴでは、小チップＩＧＢＴとした場合（図１１参照）、活性領域１１１にＦＷＤ領域１０２を１〜２本程度しか配置することができない。このため、半導体チップの放熱性が悪くなるという問題がある。そこで、半導体チップの放熱性を最適化する場合、ＦＷＤ領域１０２の面積を調整する際にＦＷＤ領域１０２の面積によっては、ＦＷＤ領域１０２の幅ｗ１０２を狭くし、ＦＷＤ領域１０２の幅ｗ１０２を狭くした面積分を、ＦＷＤ領域１０２の本数を増やすことに用いる必要がある。しかしながら、ＦＷＤ領域１０２の幅ｗ１０２を狭くしすぎると、ＩＧＢＴの一般的なゲート閾値電圧である１５Ｖ以上のゲート電圧印加時にＦＷＤの順方向特性が悪化するという問題がある。一方、チップサイズが大きい場合であっても、ＦＷＤ領域１０２の面積を調整する際に、ＦＷＤ領域１０２の幅ｗ１０２を狭くする必要があり、小チップＩＧＢＴと同様の問題が生じる。
また、センスＩＧＢＴとした場合（図１２参照）、ゲートパッド１０３にＦＷＤ領域１０２が接してしまうため、ＦＷＤ領域１０２の平面レイアウトを工夫する必要がある。また、電極パッドを配置した部分でＩＧＢＴ領域１０１の幅ｗ１０１が狭くなる。かつ、小チップＩＧＢＴと同様に、ＦＷＤ領域１０２の幅ｗ１０２も狭い。このため、ＩＧＢＴの電子電流がＦＷＤ領域１０２に抜けやすい構造となる等、ＩＧＢＴとＦＷＤとの境界で相互干渉が生じ、素子特性が悪化するという問題がある。
この発明は、上述した従来技術による問題点を解消するため、素子特性の悪化を防止する、または、半導体チップの放熱性を向上させることができる半導体装置を提供することを目的とする。さらに、上述した従来技術による問題点を解消するため、ＦＷＤ領域の設計自由度を向上させることができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板に、電流が流れる活性領域が設けられている。前記活性領域に、第１素子領域が設けられている。前記第１素子領域には、第１のトレンチゲート構造を有する第１素子が配置されている。前記活性領域に、第２素子領域が設けられている。前記第２素子領域には、第２のトレンチゲート構造を有する第２素子が配置されている。前記第１のトレンチゲート構造は、第１トレンチおよび第１ゲート電極を有する。前記第１トレンチは、前記半導体基板の第１主面側に設けられている。第１ゲート電極は、前記第１トレンチの内部に第１ゲート絶縁膜を介して設けられている。前記第２のトレンチゲート構造は、第２トレンチおよび第２ゲート電極を有する。前記第２トレンチは、前記半導体基板の第１主面側に、前記第１トレンチと離して設けられている。前記第２ゲート電極は、前記第２トレンチの内部に第２ゲート絶縁膜を介して設けられている。前記第２素子領域は、互いに離して複数配置されている。前記第１素子領域は、複数の前記第２素子領域の間に挟まれた連続した領域である。
また、この発明にかかる半導体装置は、上述した発明において、前記第２素子領域は、前記活性領域の外周寄りに配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、複数の前記第２素子領域は、前記半導体基板の第１主面に平行で、かつ矩形状の平面形状を有する前記活性領域の外周を構成する１組の対辺それぞれからもう１組の対辺に平行な第１方向に延びるストライプ状のレイアウトに配置されている。前記活性領域の前記第１方向に対向する１組の対辺のうち、一方の辺側に配置された前記第２素子領域と、他方の辺側に配置された前記第２素子領域と、は前記第１方向と直交する第２方向に互い違いに配置されており、チップ中心ラインからのＦＷＤ本数を同数とすることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２素子領域の前記第１方向の長さは、前記第２素子領域の前記第２方向の幅よりも長いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、隣り合う前記第２素子領域の間の幅は、前記第２素子領域の前記第２方向の幅以上であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２素子領域の前記第２方向の幅は、５０μｍ以上であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１素子は、第１導電型の第１，３半導体領域、第２導電型の第２，４半導体領域、前記第１トレンチ、前記第１ゲート電極および第１，２電極を有する。前記第１半導体領域は、前記半導体基板に設けられている。前記第２半導体領域は、前記半導体基板の第１主面の表面層に、前記第１半導体領域に接して設けられている。前記第３半導体領域は、前記第２半導体領域の内部に選択的に設けられている。前記第１トレンチは、前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。前記第４半導体領域は、前記半導体基板の第２主面の表面層に、前記第１半導体領域に接して設けられている。前記第１電極は、前記第２半導体領域および前記第３半導体領域に接する。前記第２電極は、前記第４半導体領域に接する。前記第２素子は、前記第１素子領域から前記第２素子領域に延在する前記第１半導体領域および前記第２半導体領域と、第１導電型の第５半導体領域と、前記第２トレンチと、前記第２ゲート電極と、前記第１，２電極と、を有する。前記第２トレンチは、前記第２半導体領域を貫通して前記第１半導体領域に達する。前記第５半導体領域は、前記半導体基板の第２主面の表面層に、前記第１半導体領域および前記第４半導体領域に接して設けられている。前記第１電極は、前記第２半導体領域に接する。前記第２電極は、前記第５半導体領域に接する。
また、この発明にかかる半導体装置は、上述した発明において、前記第１トレンチは、前記半導体基板の第１主面に平行な方向で、かつ前記第１方向に延びるストライプ状のレイアウトに配置されている。前記第２トレンチは、前記半導体基板の第１主面に平行な方向で、かつ前記第１方向に延びるストライプ状のレイアウトに配置されている。前記第１トレンチと前記第２トレンチとは、前記第１方向に端部同士が対向する。前記第１トレンチと前記第２トレンチとの端部間に設けられ、前記第１トレンチの端部および前記第２トレンチとの端部に接する第２導電型の第６半導体領域をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１トレンチは、前記半導体基板の第１主面に平行な方向で、かつ前記第１方向に延びるストライプ状のレイアウトに配置されている。前記第２トレンチは、前記半導体基板の第１主面に平行な方向で、かつ前記第１方向に延びるストライプ状のレイアウトに配置されている。前記第１トレンチと前記第２トレンチとは、前記第１方向に端部同士が対向する。前記第１トレンチと前記第２トレンチとの端部間に設けられ、前記第１トレンチの端部および前記第２トレンチとの端部に接する第２導電型の第６半導体領域をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第６半導体領域の深さは、前記第１トレンチの深さおよび前記第２トレンチの深さよりも深いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１素子領域と前記第２素子領域との間に境界領域をさらに備える。前記境界領域には、前記第１半導体領域の表面層に前記第２半導体領域が配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記境界領域の前記第２半導体領域に、第２導電型の第７半導体領域および第１導電型の第８半導体領域を備える。前記第７半導体領域は、前記第２半導体領域の表面層に配置されている。前記第７半導体領域は、前記第２半導体領域よりも不純物濃度が高い。前記第８半導体領域は、前記第２半導体領域の下面に配置されている。前記第８半導体領域は、前記第１半導体領域よりも不純物濃度が高い。
また、この発明にかかる半導体装置は、上述した発明において、前記第７半導体領域は、前記第２ゲート電極と電気的に接続されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１素子領域と前記第２素子領域との間には境界領域をさらに備える。前記境界領域に、前記第６半導体領域および第２導電型の第９半導体領域を備える。前記第６半導体領域は、前記第１半導体領域の表面層に設けられ、前記第１トレンチおよび前記第２トレンチの底部を覆う。前記第９半導体領域は、前記第６半導体領域の表面層に設けられている。前記第９半導体領域は、前記第６半導体領域よりも不純物濃度が高い。
また、この発明にかかる半導体装置は、上述した発明において、前記第９半導体領域は、前記第２ゲート電極と電気的に接続されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１素子領域は絶縁ゲート型バイポーラトランジスタであり、前記第２素子領域は還流ダイオードであることを特徴とする。
上述した発明によれば、第１素子領域と第２素子領域との表面積比率を維持した状態で、第２素子領域の所定幅を広くすることができ、かつ、活性領域に配置する第２素子領域の個数を増やすことができる。
本発明にかかる半導体装置によれば、素子特性の悪化を防止する、または、半導体チップの放熱性を向上させることができるという効果を奏する。さらに、本発明にかかる半導体装置によれば、設計自由度を向上させることができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。 図２は、図１の一部を拡大して示す平面図である。 図３は、図１の一部を拡大して示す平面図である。 図４は、図１〜３の切断線Ａ−Ａ’における断面構造を示す断面図である。 図５は、図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。 図６は、ＩＧＢＴ領域とＦＷＤ領域の幅による温度の振幅を示す図である。 図７は、実施の形態２にかかる半導体装置の平面レイアウトを示す平面図の変形例である。 図８は、実施の形態３にかかる半導体装置の平面レイアウトを示す平面図である。 図９は、実施の形態４にかかる半導体装置の平面レイアウトを示す平面図である。 図１０は、実施の形態５にかかる半導体装置の平面レイアウトを示す平面図である。 図１１は、従来の半導体装置の平面レイアウトの一例を示す平面図である。 図１２は、従来の半導体装置の平面レイアウトの一例を示す平面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。平面レイアウトとは、チップおもて面（半導体チップ（半導体基板）１０のおもて面）から見た各部の平面形状および配置構成である。図１では、ＩＧＢＴ領域１およびＦＷＤ領域２にそれぞれ配置されるＩＧＢＴおよびＦＷＤの素子構造を図示省略する。また、図１には、略長方形状の平面形状の半導体チップ１０を示すが（図８〜１０においても同様）、半導体チップ１０の平面形状は正方形状であってもよい。
図２，３は、図１の一部を拡大して示す平面図である。図２，３では、ＩＧＢＴ領域１およびＦＷＤ領域２にそれぞれ配置される第１，２ゲートトレンチ３１，３２の配置を明確にするために、第１，２ゲートトレンチ３１，３２内のゲート絶縁膜４６や、チップおもて面上の層間絶縁膜５０を図示省略する。図２には、活性領域１１の中央部１１ｅ側におけるＩＧＢＴ領域１とＦＷＤ領域２との境界付近１３を示す。図３には、活性領域１１とエッジ終端領域１２との境界付近１４におけるＩＧＢＴ領域１およびＦＷＤ領域２を示す。
まず、実施の形態１にかかる半導体装置の平面レイアウトについて説明する。図１に示す実施の形態１にかかる半導体装置は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）と当該ＩＧＢＴに逆並列に接続されたＦＷＤ（還流ダイオード）とを同一の半導体チップ１０に内蔵して一体化した構造のＲＣ−ＩＧＢＴ（逆導通型ＩＧＢＴ）であり、活性領域１１にＩＧＢＴ領域１とＦＷＤ領域２とを有する。
活性領域１１は、オン状態のときに電流が流れる（電流駆動を担う）領域である。活性領域１１は、例えば略矩形状の平面形状を有する。活性領域１１の周囲は、エッジ終端領域１２に囲まれている。エッジ終端領域１２は、活性領域１１と半導体チップ１０のチップ端との間の領域であり、活性領域１１のｎ-型ドリフト領域４１（図４，５参照）およびｐ型ベース領域４２から発生する等電位線をエッジ終端領域１２に抜けさせ、チップおもて面側の電界を緩和しチップ全体の耐圧（耐電圧）を保持するための領域である。耐圧とは、チップおもて面側の電界が強くなり、アバランシェ電流が発生するときの電圧である。
エッジ終端領域１２には、例えばフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）等の一般的な耐圧構造（不図示）が設けられている。ＩＧＢＴ領域１は、ＩＧＢＴが配置された領域であり、活性領域１１の、ＦＷＤ領域２以外の領域である。すなわち、ＩＧＢＴ領域１の表面積とＦＷＤ領域２の表面積との総和が活性領域１１の表面積となる。図２，３には、ＩＧＢＴ領域１にＩＧＢＴの複数の単位セル（素子の構成単位）が並列に配置され、ＦＷＤ領域２にＦＷＤの複数の単位セルが並列に配置された状態を示す（図４，５においても同様）。
ＦＷＤ領域２は、ＦＷＤが配置された領域である。ＦＷＤ領域２は、例えば矩形状の平面形状を有し、互いに離して複数配置されている。活性領域１１におけるＩＧＢＴ領域１とＦＷＤ領域２との表面積の比率で、ＦＷＤ領域２の個数が決定されてもよい。複数のＦＷＤ領域２は、活性領域１１の全体に分散されて配置されていることがよい。その理由は、次の通りである。ＲＣ−ＩＧＢＴの特徴として、ＩＧＢＴ領域１とＦＷＤ領域２とが隣り合わせで配置されている。このため、ＩＧＢＴ領域１およびＦＷＤ領域２からの発熱をそれぞれ分担することができる。これにより、ＩＧＢＴ領域１及びＦＷＤ領域２単体よりも発熱を抑えることができるからである。ＦＷＤ領域２は、ＩＧＢＴ領域１に比べて表面積を狭くすることができるため電流密度が高い。しかし、このＲＣ−ＩＧＢＴの構造で発熱は分担されるが、ＩＧＢＴ領域１およびＦＷＤ領域２の幅や本数によっては発熱差が生じてしまい、半導体チップ１０の温度が上がりやすい問題がある。そこで、複数のＦＷＤ領域２を分散して配置することで、１つのＦＷＤ領域２を配置する場合に比べて、各ＦＷＤ領域２での発熱を抑制することができる。
図６は、ＩＧＢＴ領域とＦＷＤ領域の幅による温度の振幅を示す図である。図６には、ＩＧＢＴ領域１とＦＷＤ領域２の幅による温度の振幅を示す。図６（ａ）は、ＩＧＢＴ領域１の幅ＳがＦＷＤ領域２の幅よりも広い場合を示す。図６（ｂ）は、ＩＧＢＴ領域１の幅ＳがＦＷＤ領域２の幅よりも狭い場合を示す。図６（ｃ）は、図６（ａ）および図６（ｂ）の温度を示す。図６（ａ）、６（ｂ）の図中の点線は、図６（ｃ）の点線部分の位置を示している。ＦＷＤ領域２の中央部で温度が高くなり、ＩＧＢＴ領域１の中央部で温度が低くなる傾向を示している。
図６（ｃ）の結果から、例えば、ＩＧＢＴ領域１の幅ＳがＦＷＤ領域２の幅よりも広い（ＦＷＤ領域２の本数が少ない）場合、ＩＧＢＴ領域１とＦＷＤ領域２の温度差が生じやすくなるため、温度差を示す振幅が大きくなりやすい。そのため、ＦＷＤ領域２で発熱しやすくなる。逆にＩＧＢＴ領域１の幅ＳがＦＷＤ領域２の幅よりも狭い（ＦＷＤ領域２の本数が多い）場合には、ＦＷＤ領域２間の距離が狭くなるため、温度差が小さくなり、ＦＷＤ領域２の発熱を抑制することができる。このときのＦＷＤ領域２間の距離（ＩＧＢＴ領域１の幅Ｓ）は、ＦＷＤ領域２の幅の５０％以上が望ましい。その理由として、ＩＧＢＴ領域１の幅Ｓが狭くなると、導通損失のスナップバック現象が起こりやすくなるからである。しかし実際には半導体チップ１０のチップサイズは決まっており、ＩＧＢＴ領域１とＦＷＤ領域２との表面積比率を変えたくない場合は、ＦＷＤ領域２の本数を増やすことができない。そこで、上述した（図１参照）ようにＩＧＢＴ領域１およびＦＷＤ領域２を配置することで、半導体チップ１０内にＦＷＤ領域２の本数を増やすことが可能である。一方、放熱性のみを向上させたい場合は、ＦＷＤ領域２の幅を狭くして、その分の面積をＦＷＤ領域２の本数増加に使用してもよい。
また、これら複数のＦＷＤ領域２は、等間隔に配置することが好ましい。その理由は、次の通りである。ＩＧＢＴとＦＷＤとは交互に動作することから、ＩＧＢＴ領域１とＦＷＤ領域２とで発熱のタイミングは１周期ずれている。このため、これら複数のＦＷＤ領域２を略等間隔に配置することで、ＩＧＢＴ領域１とＦＷＤ領域２との間で相互に熱が分散されやすくなり、半導体チップ１０の全体の発熱を半導体チップ１０の面内でほぼ均一にすることができるからである。
また、ＦＷＤ領域２は、その長さＬ２を短くして、可能な限り活性領域１１とエッジ終端領域１２との境界側に配置することが好ましい。その理由は、次の通りである。半導体チップ１０のおもて面上には、後述するようにＦＷＤ領域２に配置される第２ゲートトレンチ３２のエッジ終端領域１２側の端部を覆うようにポリシリコン層３５が配置される。このため、素子表面（後述するおもて面電極５１の表面：図４参照）には、このポリシリコン層３５による凹凸が生じる。このポリシリコン層３５によって生じた凹凸部分にボンディングワイヤー（または外部接続用端子、不図示）を接合した場合、おもて面電極５１に割れやクラックが生じる虞がある。このため、ＦＷＤ領域２を活性領域１１とエッジ終端領域１２との境界側に配置して、ポリシリコン層３５による凹凸を可能な限り外側に配置することが好ましい。これによって、ボンディングワイヤーを接合する例えば半導体チップ１０の中央部（活性領域１１の中央部１１ｅ）の平坦面を広げることができる。このため、ボンディングワイヤーの径（直径）を大きくすることができ、コンタクト抵抗を低減させることができる。
具体的には、複数のＦＷＤ領域２は、活性領域１１の外周を構成する１組の対辺（長辺）１１ａ，１１ｂからそれぞれ当該辺１１ａ，１１ｂと直交して活性領域１１の外周を構成するもう１組の対辺（短辺）１１ｃ，１１ｄに平行に活性領域１１の中央部１１ｅ側に延びるストライプ状の平面レイアウトに配置されている。活性領域１１の各辺１１ａ〜１１ｄは、活性領域１１とエッジ終端領域１２との境界である。図１には、略長方形状の平面形状に配置された活性領域１１の長辺を辺１１ａ，１１ｂとし、短辺を辺１１ｃ，１１ｄとしている。
活性領域１１の１組の対辺１１ａ，１１ｂのうち、一方の辺１１ａ側のＦＷＤ領域２と、他方の辺１１ｂ側のＦＷＤ領域２とは、互い違いに配置され、当該ＦＷＤ領域２がストライプ状に延びる方向（ストライプの長手方向を示す。以下、第１方向とする）Ｘに対向しない。このため、活性領域１１に複数のＦＷＤ領域２を分散して配置したとしても、後述するようにＩＧＢＴ領域１にストライプ状の平面レイアウトに配置されたすべてのゲート電極（不図示）を、ゲートトレンチ（不図示）の端部でゲートランナー（不図示）に接続することができる。また、１組の対辺１１ａ、１１ｂに接するＦＷＤ領域２の本数は、同数であることが望ましい。その理由は、ボンディングワイヤーが半導体チップ１０の中心に接続される際に、ＦＷＤ領域２の本数が異なる場合、ＦＷＤ領域２が少ない方に電流集中が発生しやすくなり、放熱性が悪化する場合があるからである。
また、各ＦＷＤ領域２は、活性領域１１の辺１１ａ，１１ｂから活性領域１１の中央部１１ｅに達しない長さ（第１方向Ｘ（長手方向）に延在する長さ）Ｌ２で、第１方向Ｘに延在していることが好ましい。すなわち、各ＦＷＤ領域２の長さＬ２は、活性領域１１の、ＦＷＤ領域２のストライプに平行する辺１１ｃ，１１ｄの長さＬ１の半分よりも短い（Ｌ２＜Ｌ１／２）。この場合、活性領域１１の一方の辺１１ａ側のＦＷＤ領域２と、他方の辺１１ｂ側のＦＷＤ領域２とは、第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに対向しない。
このように各ＦＷＤ領域２の長さＬ２を短くすることで、ＩＧＢＴ領域１の、活性領域１１の一方の辺１１ａ側のＦＷＤ領域２間に挟まれた部分１ａと、他方の辺１１ｂ側のＦＷＤ領域２間に挟まれた部分１ｂと、が第１方向Ｘに対して斜めの方向に距離Ｄ１だけ離して配置される。かつ、活性領域１１の一方の辺１１ａ側のＦＷＤ領域２と、他方の辺１１ｂ側のＦＷＤ領域２と、が第１方向Ｘに対して斜めの方向に距離Ｄ２だけ離して配置される。これにより、第１方向ＸにＦＷＤ領域２同士が対向する場合と比べて、当該距離Ｄ１，Ｄ２を長くすることができる。これにより、ＦＷＤ領域２の間が狭くなることによるオン電圧のスナップバック現象による特性悪化を防ぐことができ、かつ、当該距離Ｄ１，Ｄ２を長くすることでＦＷＤ領域２の本数をさらに増加させることができるため、放熱性を向上することができる。
また、例えば産業用途（インバータ等）では、ＩＧＢＴの一般的なゲート閾値電圧である１５Ｖ以上のゲート電圧印加によりＩＧＢＴをオンさせたときに、ＦＷＤもオンしてしまう虞がある。この場合、ＦＷＤの電子電流が当該ＦＷＤに隣接するＩＧＢＴのチャネル（ｎ型の反転層）に引き抜かれてしまい、ＦＷＤの順方向特性が悪化する等の問題が生じる。このようなＩＧＢＴとＦＷＤとの境界での相互干渉は、ＦＷＤ領域２の幅（第２方向Ｙ（短手方向）に平行な長さ）ｗ１が狭いほど生じやすい。このため、ＦＷＤ領域２の幅ｗ１は、例えば５０μｍ以上であることが好ましい。また、第２方向Ｙに隣り合うＦＷＤ領域２間の幅（間隔）ｗ２は、ＦＷＤ領域２の幅ｗ１以上であることが好ましい（ｗ２≧ｗ１）。その理由は、第２方向Ｙに隣り合うＦＷＤ領域２間の幅ｗ２がＦＷＤ領域２の幅ｗ１未満である場合、スナップバック現象により伝導度変調が遅くなるからである。
また、活性領域１１には、おもて面電極パッド（不図示）およびゲートパッド（電極パッド）３が互いに離して配置されている。おもて面電極パッドは、例えば、活性領域１１のゲートパッド３に覆われた部分以外の部分全体にわたって半導体チップ１０のおもて面を覆う。図１には、活性領域１１の、エッジ終端領域１２との境界において、活性領域１１の１つの頂点にゲートパッド３を配置した場合を示す。この場合、おもて面電極パッドは、例えば、略矩形状の平面形状を有するゲートパッド３の、連続する２辺に対向する略Ｌ字状の平面形状を有する。
図２に示すように、ＩＧＢＴ領域１およびＦＷＤ領域２には、それぞれ第１，２ゲートトレンチ３１，３２が配置されている。第１，２ゲートトレンチ３１，３２は、第１方向Ｘに平行で同一ピッチのストライプ上に互いに離して、それぞれストライプ状に配置されている。第１，２ゲートトレンチ３１，３２は、互いに離して配置されている。また、第１方向Ｘに隣り合う第１，２ゲートトレンチ３１，３２は、ＩＧＢＴ領域１とＦＷＤ領域２との境界領域１５を挟んで端部同士が第１方向Ｘに対向する。境界領域１５は、第１方向Ｘにおける第１，２ゲートトレンチ３１，３２間の領域であり、活性領域１１間に配置された耐圧を保持するための領域である。
第１方向Ｘに平行なストライプ状の平面レイアウトを構成する各第１ゲートトレンチ３１は、第１方向Ｘに平行な直線状の平面形状を有していてもよいし、第１方向Ｘに平行な隣り合う直線部の端部同士を連結した環状の平面形状を有していてもよい。第１方向Ｘに平行なストライプ状の平面レイアウトを構成する各第２ゲートトレンチ３２は、第１方向Ｘに平行な直線状の平面形状を有していてもよいし、第１方向Ｘに平行な隣り合う直線部の端部同士を連結した環状の平面形状を有していてもよい。
また、活性領域１１の中央部１１ｅを挟んで距離Ｄ２（図１参照）だけ離して配置されたＦＷＤ領域２同士は、第２方向Ｙに、少なくとも、直線状の平面形状の第１ゲートトレンチ３１を２つ、または、環状の平面形状の第１ゲートトレンチ３１を１つ、挟んで対向する。すなわち、第２方向Ｙに最もＩＧＢＴ領域１側の第２ゲートトレンチ３２間に、少なくとも、直線状の平面形状の２つの第１ゲートトレンチ３１、または、環状の平面形状の１つの第１ゲートトレンチ３１が配置される。
第１方向Ｘに隣り合う第１，２ゲートトレンチ３１，３２の端部間には、ＩＧＢＴ領域１とＦＷＤ領域２との境界領域１５に、当該第１，２ゲートトレンチ３１，３２の端部に接するようにｐ+型コンタクト領域３３が設けられている。ｐ+型コンタクト領域３３は、第２方向Ｙに平行な直線状の平面形状を有する。ｐ+型コンタクト領域３３は、ＩＧＢＴ領域１とＦＷＤ領域２との境界領域１５に、エミッタ電位のおもて面電極５１（図４参照）とのコンタクト（電気的接触部）が形成されるコンタクトホール３４ａを形成する。
また、隣り合う第１ゲートトレンチ３１間、隣り合う第２ゲートトレンチ３２間、および隣り合う第１，２ゲートトレンチ３１，３２間にも、それぞれ、おもて面電極５１とのコンタクトホール３４ｂが第１方向Ｘに延びる直線状の平面形状に設けられている。第１，２ゲートトレンチ３１，３２が環状の平面形状を有する場合には、環状の平面形状の各第１，２ゲートトレンチ３１，３２で囲まれた領域（第１，２ゲートトレンチ３１，３２の内側）にも、コンタクトホール３４ｂが第１方向Ｘに延びる直線状の平面形状に設けられる。
図３に示すように、第１，２ゲートトレンチ３１，３２のエッジ終端領域１２側の端部は、エッジ終端領域１２にまで延在している。第１ゲートトレンチ３１のエッジ終端領域１２側の端部は、例えば、第２ゲートトレンチ３２のエッジ終端領域１２側の端部よりも外側（半導体チップ１０の端部側）に延在している。エッジ終端領域１２には、第２ゲートトレンチ３２のエッジ終端領域１２側の端部を覆うように、ＩＧＢＴのエミッタ電位のポリシリコン（ｐｏｌｙ−Ｓｉ）層３５が設けられている。
ポリシリコン層３５は、例えば、すべての第２ゲートトレンチ３２のエッジ終端領域１２側の端部に対向するように第２方向Ｙに延びる直線状の平面形状に設けられる。図３には、ポリシリコン層３５を細かい破線で示す。ポリシリコン層３５は、第２ゲートトレンチ３２のエッジ終端領域１２側の端部において、第２ゲート電極４９に電気的に接続されている。また、ポリシリコン層３５は、第２ゲートトレンチ３２のエッジ終端領域１２側の端部付近において、コンタクトホール３４ｃを介して後述するｐ型ウェル領域６２に電気的に接続されている（図５参照）。
コンタクトホール３４ｃは、例えば、すべての第２ゲートトレンチ３２のエッジ終端領域１２側の端部に対向するように第２方向Ｙに延びる直線状の平面形状に設けられる。複数（図５では３つ）のコンタクトホール３４ｃが第２方向Ｙに延びるストライプ状の平面レイアウトに配置されていてもよい。コンタクトホール３４ｃには、例えばタングステン（Ｗ）からなるプラグが埋め込まれる。このため、コンタクトホール３４ｃの幅は狭いことが好ましい。複数のコンタクトホール３４ｃを設けることで、ポリシリコン層３５とｐ型ウェル領域６２との例えばマスクずれによる接続不良を防止することができる。
また、エッジ終端領域１２には、第１ゲートトレンチ３１のエッジ終端領域１２側の端部を覆うように、ＩＧＢＴのゲート電位のゲートランナー３６が設けられている。ゲートランナー３６は、例えばポリシリコンで形成される。ゲートランナー３６は、エミッタ電位のポリシリコン層３５よりも外側に当該ポリシリコン層３５と離して配置され、活性領域１１の周囲を囲む。ゲートランナー３６には、各第１ゲートトレンチ３１のエッジ終端領域１２側の端部において、第１ゲートトレンチ３１の内部の第１ゲート電極４７が電気的に接続されている。ゲートランナー３６は、ゲートパッド３（図１参照）に電気的に接続されている。図３には、ゲートランナー３６を、ポリシリコン層３５よりも粗い破線で示す。
次に、実施の形態１にかかる半導体装置の断面構造について説明する。図４は、図１〜３の切断線Ａ−Ａ’における断面構造を示す断面図である。図５は、図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。図３の切断線Ｂ１−Ｂ１’、切断線Ｂ３−Ｂ３’、および図２の切断線Ｂ２−Ｂ２’は、図１の切断線Ｂ−Ｂ’の一部である。まず、ＩＧＢＴ領域１とＦＷＤ領域２との境界１６を第２方向Ｙに平行に通る切断線Ａ−Ａ’の断面構造について、図４を参照して説明する。
図４に示すように、ｎ-型ドリフト領域４１となるｎ-型の半導体チップ（半導体基板）１０には、ＩＧＢＴ領域１とＦＷＤ領域２とが第２方向Ｙに並列に配置されている。ＩＧＢＴ領域１において、半導体チップ１０のおもて面の表面層には、ｐ型ベース領域４２が設けられている。半導体チップ１０の、ｐ型ベース領域４２、後述するｎ型キャリア蓄積（ＣＳ：Ｃａｒｒｉｅｒ Ｓｔｏｒａｇｅ）領域４５、ｎ型フィールドストップ（ＦＳ：Ｆｉｅｌｄ Ｓｔｏｐ）領域５２、ｐ+型コレクタ領域５３およびｎ+型カソード領域５４以外の部分がｎ-型ドリフト領域４１である。
ｐ型ベース領域４２の内部には、互いに接するようにｎ+型エミッタ領域４３およびｐ+型コンタクト領域４４が選択的に設けられている。ｐ型ベース領域４２とｎ-型ドリフト領域４１との間には、ｎ型ＣＳ領域４５が設けられている。ｎ型ＣＳ領域４５の不純物濃度は、ｎ-型ドリフト領域４１の不純物濃度よりも高く、かつｎ+型エミッタ領域４３の不純物濃度よりも低い。ｎ型ＣＳ領域４５は、ＩＧＢＴのオン時に正孔を蓄積させ、表面抵抗を下げる機能を有する。このため、ｎ型ＣＳ領域４５を設けることで、オン抵抗を改善することができる。第１ゲートトレンチ３１は、半導体チップ１０のおもて面から深さ方向Ｚにｎ+型エミッタ領域４３、ｐ型ベース領域４２およびｎ型ＣＳ領域４５を貫通してｎ-型ドリフト領域４１に達する。深さ方向Ｚとは、半導体チップ１０のおもて面から裏面に向かう方向である。
第１ゲートトレンチ３１の内部には、第１ゲート絶縁膜４６を介して第１ゲート電極４７が設けられている。第１ゲート電極４７とｎ+型エミッタ領域４３とは、第１ゲートトレンチ３１の側壁の第１ゲート絶縁膜４６を挟んで対向する。図４には、第１ゲートトレンチ３１の側壁に沿った部分にのみｎ+型エミッタ領域４３を配置し、隣り合う第１ゲートトレンチ３１間の中央部にｐ+型コンタクト領域４４を配置した場合を示す。この場合、ｎ+型エミッタ領域４３およびｐ+型コンタクト領域４４は、第１ゲートトレンチ３１の側壁に沿って第１方向Ｘに延びる直線状の平面形状を有する。
図示省略するが、隣り合う第１ゲートトレンチ３１間に、ｎ+型エミッタ領域４３とｐ+型コンタクト領域４４とを第１方向Ｘに交互に繰り返し配置してもよい。この場合、ｎ+型エミッタ領域４３およびｐ+型コンタクト領域４４とは、第１ゲートトレンチ３１の側壁の第１ゲート絶縁膜４６を挟んで第１ゲート電極４７と対向する。かつ、第１ゲートトレンチ３１は、半導体チップ１０のおもて面から深さ方向Ｚにｎ+型エミッタ領域４３、ｐ+型コンタクト領域４４、ｐ型ベース領域４２およびｎ型ＣＳ領域４５を貫通してｎ-型ドリフト領域４１に達する。
ｐ+型コンタクト領域３３は、ＩＧＢＴ領域１とＦＷＤ領域２との境界領域１５に、エミッタ電位のおもて面電極５１（図４参照）とのコンタクト（電気的接触部）が形成されるコンタクトホール３４ａに露出するように形成されている。ｐ+型コンタクト領域３３の下面には後述するｐ型ベース領域４２が配置される。また、ｐ型ベース領域４２の下面には後述するｎ型ＣＳ領域４５が配置される。
おもて面電極５１は、コンタクトホール３４ｂを介して、ｎ+型エミッタ領域４３およびｐ+型コンタクト領域４４に接し、これらｎ+型エミッタ領域４３およびｐ+型コンタクト領域４４に電気的に接続されている。また、おもて面電極５１は、層間絶縁膜５０によって第１ゲート電極４７と電気的に絶縁されている。おもて面電極５１は、おもて面電極パッドとして機能する。ｐ型ベース領域４２、層間絶縁膜５０およびおもて面電極５１は、ＩＧＢＴ領域１からＦＷＤ領域２にわたって設けられている。ＦＷＤ領域２には、ｎ+型エミッタ領域４３およびｐ+型コンタクト領域４４は設けられていない。
ＦＷＤ領域２において、ｐ型ベース領域４２はｐ型アノード領域として機能し、おもて面電極５１はアノード電極を兼ねる。また、ＦＷＤ領域２には、第２ゲートトレンチ３２が設けられている。第２ゲートトレンチ３２は、半導体チップ１０のおもて面から深さ方向Ｚにｐ型ベース領域４２およびｎ型ＣＳ領域４５を貫通してｎ-型ドリフト領域４１に達する。第２ゲートトレンチ３２の配置は、例えば、ＩＧＢＴ領域１での第１ゲートトレンチ３１の配置と同様である。
第２ゲートトレンチ３２の内部には、第２ゲート絶縁膜４８を介して第２ゲート電極４９が設けられている。第２ゲート電極４９は、第１ゲート電極４７と電気的に分離されている。すなわち、ＦＷＤ領域２には、ＩＧＢＴ領域１におけるｐ型ベース領域４２、第１ゲートトレンチ３１、第１ゲート絶縁膜４６および第１ゲート電極４７と同様に、ｐ型ベース領域４２、第２ゲートトレンチ３２、第２ゲート絶縁膜４８および第２ゲート電極４９が設けられている。
おもて面電極５１は、コンタクトホール３４ｂを介して、ｐ型ベース領域４２に接し、ｐ型ベース領域４２に電気的に接続されている。おもて面電極５１は、コンタクトホール３４ｃを介して、後述するｐ型ウェル領域６２に接し、ｐ型ウェル領域６２に電気的に接続されている。また、おもて面電極５１は、第２ゲート電極４９と電気的に接続され、第２ゲート電極４９をＩＧＢＴのエミッタ電位に固定している。おもて面電極５１は、層間絶縁膜５０によって第１ゲート電極４７と電気的に絶縁されている。
半導体チップ１０の裏面の表面層には、ＩＧＢＴ領域１からＦＷＤ領域２にわたってｎ型ＦＳ領域５２が設けられている。ｎ型ＦＳ領域５２は、ＩＧＢＴのオフ時にｐ型ベース領域４２とｎ-型ドリフト領域４１とのｐｎ接合から伸びる空乏層の伸びを抑制する機能を有する。また、半導体チップ１０の裏面の表面層には、半導体チップ１０の裏面からｎ型ＦＳ領域５２よりも浅い位置において、ＩＧＢＴ領域１にｐ+型コレクタ領域５３が設けられ、ＦＷＤ領域２にｎ+型カソード領域５４が設けられている。
ｐ+型コレクタ領域５３およびｎ+型カソード領域５４は、例えばｎ型ＦＳ領域５２に接する。また、ｐ+型コレクタ領域５３とｎ+型カソード領域５４とは互いに接し、かつ半導体チップ１０の裏面に平行する方向に並列に配置されている。裏面電極５５は、半導体チップ１０の裏面全面に設けられｐ+型コレクタ領域５３およびｎ+型カソード領域５４に接し、これらｐ+型コレクタ領域５３およびｎ+型カソード領域５４に電気的に接続されている。裏面電極５５は、コレクタ電極およびカソード電極を兼ねる。
次に、ＩＧＢＴ領域１とＦＷＤ領域２との境界領域１５および第１，２ゲートトレンチ３１，３２の内部を第１方向Ｘに平行に通る切断線Ｂ−Ｂ’の断面構造について、図５を参照して説明する。図５に示すように、ＩＧＢＴ領域１とＦＷＤ領域２との境界領域１５において、半導体チップ１０のおもて面の表面層には、ｐ型ベース領域４２が設けられている。かつ、ｐ型ベース領域４２とｎ-型ドリフト領域４１との間に、ｎ型ＣＳ領域４５が設けられている。ｐ型ベース領域４２の内部には、ｐ+型コンタクト領域３３が選択的に設けられている。
第１方向Ｘにおける第１，２ゲートトレンチ３１，３２間の幅（すなわちＩＧＢＴ領域１とＦＷＤ領域２との境界領域１５の幅）ｗ４は、隣り合う第１ゲートトレンチ３１間の幅（メサ幅）ｗ３以下とすることが好ましい（ｗ４≦ｗ３）。その理由は、ＩＧＢＴ領域１とＦＷＤ領域２との境界領域１５の幅ｗ４がメサ幅ｗ３を超える場合、耐圧が低下するからである。
ｐ型ベース領域４２およびｎ型ＣＳ領域４５に代えて、破線で示すように、ＩＧＢＴ領域１とＦＷＤ領域２との境界領域１５にエミッタ電位のｐ型ウェル領域６１を設けてもよい。この場合、ＩＧＢＴ領域１とＦＷＤ領域２との境界領域１５の幅ｗ４をメサ幅ｗ３よりも広くしたとしても、耐圧低下は生じない。このため、ＩＧＢＴ領域１とＦＷＤ領域２との境界領域１５の幅ｗ４をメサ幅ｗ３よりも広くしてもよい。
ｐ型ウェル領域６１は、半導体チップ１０のおもて面から、第１，２ゲートトレンチ３１，３２よりも深い位置にまで達する。また、ｐ型ウェル領域６１は、第１，２ゲートトレンチ３１，３２の、境界領域１５を挟んで対向する端部の側壁から底面にわたって設けられ、第１，２ゲートトレンチ３１，３２の底面コーナー部を覆う。第１，２ゲートトレンチ３１，３２の底面コーナー部とは、第１，２ゲートトレンチ３１，３２の側壁と底面との境界である。
第１，２ゲートトレンチ３１，３２のエッジ終端領域１２側の端部は、上述したように、エッジ終端領域１２にまで延在している。エッジ終端領域１２において、半導体チップ１０のおもて面の表面層に、第１，２ゲートトレンチ３１，３２よりも外側に、活性領域１１の周囲を囲むようにｐ型ウェル領域６２が設けられている。ｐ型ウェル領域６２は、半導体チップ１０のおもて面から、第１，２ゲートトレンチ３１，３２よりも深い位置にまで達する。また、ｐ型ウェル領域６２は、第１，２ゲートトレンチ３１，３２のエッジ終端領域１２側の端部の側壁から底面にわたって設けられ底面コーナー部を覆う。
また、エッジ終端領域１２において、半導体チップ１０のおもて面の表面層には、ｐ型ウェル領域６２よりも外側に、例えばＦＬＲ等の耐圧構造（不図示）が設けられている。また、エッジ終端領域１２において、半導体チップ１０のおもて面上には、エミッタ電位のポリシリコン層３５と、ゲート電位のゲートランナー３６と、が互いに離して設けられている。ポリシリコン層３５は、第２ゲートトレンチ３２のエッジ終端領域１２側の端部から外側に延在し、半導体チップ１０のおもて面上の例えば第２ゲート絶縁膜４８（または層間絶縁膜５０）を挟んでｐ型ウェル領域６２の一部と深さ方向Ｚに対向する。
ポリシリコン層３５は、第２ゲートトレンチ３２の内部の第２ゲート電極４９に接し、この第２ゲート電極４９に電気的に接続されている。また、ポリシリコン層３５は、第２ゲート絶縁膜４８を深さ方向Ｚに貫通するコンタクトホール３４ｃを介してｐ型ウェル領域６２に接し、このｐ型ウェル領域６２に電気的に接続されている。ゲートランナー３６は、半導体チップ１０のおもて面上の例えば第１，２ゲート絶縁膜４６，４８（または層間絶縁膜５０）を挟んでｐ型ウェル領域６２と深さ方向Ｚに対向する。また、ポリシリコン層３５は、第２ゲートトレンチ３２の内部の第２ゲート電極４９に接し、この第２ゲート電極４９に電気的に接続され、かつおもて面電極５１およびコンタクトホール３４ａを介して、境界領域１５のｐ+型コンタクト領域３３に電気的に接続されている。
また、ゲートランナー３６は、第１ゲートトレンチ３１のエッジ終端領域１２側の端部の、エッジ終端領域１２に延在している部分を覆う。ゲートランナー３６は、第１ゲートトレンチ３１のエッジ終端領域１２側の端部を覆う部分で、第１ゲートトレンチ３１の内部の第１ゲート電極４７に接し、この第１ゲート電極４７に電気的に接続されている。ＩＧＢＴ領域１は、ゲートランナー３６の内側（活性領域１１の中央部側）の端部から、ＩＧＢＴ領域１とＦＷＤ領域２との境界領域１５までの領域である。ＦＷＤ領域２は、ポリシリコン層３５の内側の端部から、ＩＧＢＴ領域１とＦＷＤ領域２との境界領域１５までの領域である。
おもて面電極５１は、活性領域１１と、ＩＧＢＴ領域１とＦＷＤ領域２との境界領域１５と、の全体を覆う。また、おもて面電極５１は、エッジ終端領域１２に延在し、層間絶縁膜５０を介してポリシリコン層３５を覆う。おもて面電極５１は、層間絶縁膜５０を深さ方向に貫通するコンタクトホールを介してポリシリコン層３５に接し、ポリシリコン層３５に電気的に接続されている。ゲートパッド３は、層間絶縁膜５０を介してゲートランナー３６上に設けられている。ゲートパッド３は、層間絶縁膜５０を深さ方向に貫通するコンタクトホールを介してゲートランナー３６に接し、ゲートランナー３６に電気的に接続されている。
ｐ+型コレクタ領域５３は、ＩＧＢＴ領域１から、ＩＧＢＴ領域１とＦＷＤ領域２との境界領域１５にわたって設けられている。また、ｐ+型コレクタ領域５３は、ＩＧＢＴ領域１とＦＷＤ領域２との境界領域１５からＦＷＤ領域２に延在し、第２ゲートトレンチ３２の境界領域１５側の端部に深さ方向Ｚに対向していることが好ましい。その理由は、ＦＷＤ領域２におけるｎ+型カソード領域５４の電子の拡散がＩＧＢＴ領域１におけるｐ+型コンタクト領域３３から正孔が発生しやすくなるため、ＳＷ損失が悪化しやすいからである。
以上、説明したように、実施の形態１によれば、活性領域にＦＷＤ領域を互いに離して複数配置し、当該複数のＦＷＤ領域の間に挟まれたＩＧＢＴ領域を連続した領域とする。具体的には、活性領域とエッジ終端領域との境界から当該境界と直交する方向へ延び、かつ活性領域の中央部付近で終端するストライプ状の平面レイアウトにＦＷＤ領域を配置し、活性領域の、ＦＷＤ領域以外の部分をＩＧＢＴ領域とする。ＦＷＤ領域は、ＩＧＢＴ領域を挟んで同じ数で配置される。これにより、半導体チップの縮小化を図ったとしても、ＩＧＢＴ領域とＦＷＤ領域との表面積比率を維持した状態で、ＦＷＤ領域の所定幅に広くすることができ、かつ活性領域に配置するＦＷＤ領域の個数を増やすことができる。
例えば、ＦＷＤ領域の両端部が活性領域とエッジ終端領域との境界に達する従来構造（図１１，１２参照）では、ＩＧＢＴ領域とＦＷＤ領域との表面積比率を優先させると、ＦＷＤ領域の幅または個数（本数）が制限される。一方、実施の形態１によれば、ＦＷＤ領域の長さを調整することで、ＦＷＤ領域を所定幅および所定個数で配置することができるため、従来構造と比べて設計の自由度が高い。
また、例えば、ＦＷＤ領域の幅を５０μｍ以上とすることで、ＩＧＢＴの一般的なゲート閾値電圧である１５Ｖ以上のゲート電圧印加時におけるＦＷＤの順方向特性の悪化を許容の範囲内とすることができる。また、例えば、ＦＷＤ領域の幅を４００μｍ以上とすることで、ＩＧＢＴの一般的なゲートしきい値電圧である１５Ｖ以上のゲート電圧印加時におけるＦＷＤの順方向特性の悪化を防止することができる。
また、ＦＷＤ領域の個数を増やすことで、ＦＷＤの放熱性を向上させることができる。チップサイズが同じで、かつＩＧＢＴ領域とＦＷＤ領域と表面積比率が同じ場合、従来構造と比べて、半導体チップ全体の発熱量を２０％〜３０％程度低減させることができる。
また、実施の形態１によれば、ＦＷＤ領域の長さを短くすることで、従来構造と比べて、ＩＧＢＴ領域とＦＷＤ領域とが隣り合う配置が少なくなる。例えば、図１に示すように、活性領域とエッジ終端領域との境界から活性領域の中央部に達しない長さでＦＷＤ領域を配置した場合、活性領域の中央部にはＩＧＢＴのみが配置される。このため、ＩＧＢＴとＦＷＤとの相互干渉を抑制することができる。
また、実施の形態１によれば、活性領域の１組の対辺のうち、一方の辺側のＦＷＤ領域と、他方の辺側のＦＷＤ領域とを互い違いに配置することで、活性領域の周囲を囲むゲートランナーに、各第１ゲートトレンチの端部の位置でＩＧＢＴのゲート電極を接続することができる。このため、ＩＧＢＴのゲート電極とゲートランナーとの接続が容易である。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図７は、実施の形態２にかかる半導体装置の平面レイアウトを示す平面図である。実施の形態２にかかる半導体装置が実施の形態１に係る半導体装置と異なる点は、ＦＷＤ領域２の長さＬ２を短くした点である。図７（ａ）には、第１方向ＸにＦＷＤ領域２同士が対向して配置された状態を示している。図７（ｂ）は、実施の形態１と同様に、第１方向ＸにＦＷＤ領域２同士が対向しないように配置された状態を示している。
図７（ｃ）は、図７（ａ）と同じく、第１方向ＸにＦＷＤ領域２同士が対向するように配置された状態を示している。さらに、活性領域１１の両端（第２方向Ｙの端部）に配置されているＦＷＤ領域２は、対向するＦＷＤ領域２が長手方向（第１方向Ｘ）でつながって配置されている。なお、ＦＷＤ領域２の本数は、ＩＧＢＴ領域１とＦＷＤ領域２との表面積比率によって決められる。ＩＧＢＴ領域１およびＦＷＤ領域２の断面構造は、後述するようにおもて面電極５１の下部にＦＷＤ領域２を設けない点を除いて、実施の形態１と同様である。
ＦＷＤ領域２の長さＬ２が短いことにより、ＩＧＢＴ領域のうち、第１方向Ｘに対して斜めの方向に離れた部分間の距離Ｄ１、および、第１方向Ｘに対して斜めの方向に離れたＦＷＤ領域２間の距離Ｄ２をさらに長くとることができる。そのため、半導体チップ１０の中央部のおもて面電極５１の下部にはＦＷＤ領域２が設けられていない。おもて面電極５１には、ボンディングワイヤー（不図示）が接続される。おもて面電極５１に接続されたボンディングワイヤーの接合面とＦＷＤ領域２との間を一定の距離で離すことができる。ボンディングワイヤーの接合面とＦＷＤ領域２とを一定の距離で離すことにより、ＦＷＤ領域２の発熱を抑制することができる。また、ＦＷＤ領域２とボンディングワイヤーの接合面とを一定の距離で離すことにより、ボンディングワイヤーの接合面とＦＷＤ領域２との間のおもて面電極５１のシート抵抗が大きくなるため、ＦＷＤ領域２の電流集中による放熱性悪化をさらに防ぐことができる。
また、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ＦＷＤ領域の長さを短くすることで、ＦＷＤ領域の発熱をさらに抑制することができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図８は、実施の形態３にかかる半導体装置の平面レイアウトを示す平面図である。実施の形態３にかかる半導体装置は、電流の検出・制御を行うためのＩＧＢＴ（センスＩＧＢＴ）に実施の形態１にかかる半導体装置を適用したものである。
具体的には、図８に示すように、活性領域１１には、ＩＧＢＴ領域７１のＩＧＢＴおよびＦＷＤ領域７２のＦＷＤの他に、電流センス部、温度センス部および過電圧保護部が配置されている。電流センス部（不図示）は縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）であり、ＩＧＢＴ領域７１のＩＧＢＴに流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部のソース電極は、電流センス用のセンスパッド（以下、ＯＣパッドとする）７６を兼ねる。電流センス部は、例えばＯＣパッド７６の直下（深さ方向Ｚに対向する部分）に配置される。
温度センス部（不図示）はダイオードであり、当該ダイオードの温度特性を利用してＩＧＢＴ領域１のＩＧＢＴの温度を検出する機能を有する。温度センス部のアノード電極およびカソード電極は、それぞれアノードパッド７４およびカソードパッド７５を兼ねる。温度センス部は、例えばアノードパッド７４およびカソードパッド７５の直下に配置される。過電圧保護部（不図示）はダイオードであり、例えばサージ等の過電圧（ＯＶ：Ｏｖｅｒ Ｖｏｌｔａｇｅ）からＩＧＢＴ領域７１のＩＧＢＴを保護する。過電圧保護部のアノード電極は、過電圧保護用のセンスパッド（以下、ＯＶパッドとする）７７を兼ねる。過電圧保護部は、例えばＯＶパッド７７の直下に配置される。
温度センス部および過電圧保護部は、例えば、半導体チップ１０上に絶縁膜を介して設けられたｐ型ポリシリコン層とｎ型ポリシリコン層とのｐｎ接合で構成された横型のダイオードであってもよいし、半導体チップ１０の内部に設けられたｐ型拡散領域とｎ型拡散領域とのｐｎ接合で構成された縦型のダイオードであってもよい。ＩＧＢＴのおもて面電極パッド（不図示）およびゲートパッド７３や、温度センス部のアノードパッド７４およびカソードパッド７５、電流センス部のＯＣパッド７６、過電圧保護部のＯＶパッド７７等の電極パッドは、ＩＧＢＴ領域７１において、半導体チップ１０のおもて面上に、ＦＷＤ領域７２と離して配置される。
図８には、活性領域１１の、エッジ終端領域１２との境界付近に、活性領域１１の、ＦＷＤ領域７２のストライプと直交する１辺１１ｂに沿ってゲートパッド７３、アノードパッド７４、カソードパッド７５およびＯＣパッド７６を配置し、かつ活性領域１１の中央部１１ｅ付近にＯＶパッド７７を配置した場合を示すが、これら電極パッドの配置は種々変更可能である。ＩＧＢＴ領域７１およびＦＷＤ領域７２の構成は、ＦＷＤ領域７２およびゲートパッド７３の配置、おもて面電極パッド（不図示）の平面形状が異なる以外は実施の形態１と同様である。
ＩＧＢＴ領域７１のＩＧＢＴのおもて面電極５１（図４参照）は、温度センス部のカソード電極および過電圧保護部のアノード電極に電気的に接続されている。ＦＷＤ領域７２は、例えば、活性領域１１の、ゲートパッド７３等を配置した一方の辺１１ｂの対向する他方の辺１１ａから活性領域１１の中央部１１ｅ側に延びるストライプ状の平面レイアウトに配置され、活性領域１１の中央部１１ｅ付近で終端している。ＩＧＢＴ領域７１は、実施の形態１と同様に、活性領域１１の、ＦＷＤ領域７２以外の領域である。
例えば、従来構造（図１２参照）のように、ストライプ状のレイアウトに配置したＦＷＤ領域１０２の両端部が活性領域１１１とエッジ終端領域１１２との境界に達しているとする。この場合、ゲートパッド１０３やセンスパッド１０４〜１０７を配置した部分で、ＩＧＢＴ領域１０１の幅ｗ１０１’が狭くなり、ＩＧＢＴ動作が阻害される虞がある。一方、本発明においては、ＦＷＤ領域７２の長さＬ２を短くして、ＦＷＤ領域７２を活性領域１１の中央部１１ｅ付近で終端させた平面レイアウトとすることで、ＩＧＢＴ領域７１の幅を広く確保することができるため、ＩＧＢＴ特性の悪化を防止することができる。
また、本発明においては、ＦＷＤ領域７２の長さＬ２を短くして、ＦＷＤ領域７２を活性領域１１の中央部１１ｅ付近で終端させた平面レイアウトとすることで、ゲートパッド７３やセンスパッド７４〜７７と離してＦＷＤ領域７２を配置することができる。これによって、幅ｗ１の広いＦＷＤ領域７２を配置することができる。各ＦＷＤ領域７２の幅ｗ１を広くすることで、各ＦＷＤ領域７２での熱抵抗が低くなり、ＦＷＤの順方向特性や逆回復特性の悪化を防止することができる。
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態３によれば、ＩＧＢＴ特性やＦＷＤ特性の悪化を防止することができる。
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図９は、実施の形態４にかかる半導体装置の平面レイアウトを示す平面図である。実施の形態４にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、各ＦＷＤ領域７２の幅ｗ１を狭くして、各ＦＷＤ領域７２の放熱性を向上させた点である。各ＦＷＤ領域７２の幅ｗ１を狭くした分、例えば、ＦＷＤ領域７２の個数を増やすことで、ＦＷＤ領域７２の総表面積を所定の大きさ（例えば従来構造のＦＷＤ領域１０２の総表面積と同程度）で維持することができる。
ＩＧＢＴのおもて面電極パッド（不図示）およびゲートパッド７３や、温度センス部のアノードパッド７４およびカソードパッド７５、電流センス部のＯＣパッド７６、過電圧保護部のＯＶパッド７７等の電極パッドは、ＦＷＤ領域７２上や、ＩＧＢＴ領域７１からＦＷＤ領域７２にわたるように配置されてもよい。図９には、ＦＷＤ領域７２の、電極パッドで覆われた部分を破線で示す。この場合、温度センス部および過電圧保護部は、ＦＷＤ領域７２のＦＷＤの一部を用いて構成された縦型のダイオードであってもよい。
以上、説明したように、実施の形態４によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態４によれば、ＦＷＤ領域の幅を狭くして、ＦＷＤ領域を複数に分散して配置することで、活性領域に１つのＦＷＤ領域を配置する場合と比べて、各ＦＷＤ領域の発熱が抑制され、ＦＷＤ領域の放熱性を向上させることができる。
（実施の形態５）
次に、実施の形態５にかかる半導体装置の構造について説明する。図１０は、実施の形態５にかかる半導体装置の平面レイアウトを示す平面図である。実施の形態５にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、活性領域１１の一方の辺１１ａ側のＦＷＤ領域８２の一部と、他方の辺１１ｂ側のＦＷＤ領域８２の一部とが、第２方向Ｙに対向する点である。ＩＧＢＴ領域８１は、実施の形態１と同様に、活性領域１１の、ＦＷＤ領域８２以外の領域である。
具体的には、各ＦＷＤ領域８２は、活性領域１１の対辺１１ａ，１１ｂのうち、一方の辺１１ａ（または辺１１ｂ）から活性領域１１の中央部１１ｅを越えて、対向する他方の辺１１ｂ（または辺１１ａ）側へ延在している。ＦＷＤ領域８２の他方の辺１１ｂ（または辺１１ａ）側の端部と当該他方の辺１１ｂ（または辺１１ａ）との間の距離ｗ５は、ＦＷＤ領域８２の幅ｗ１以上であることが好ましい（ｗ５≧ｗ１）。活性領域１１の一方の辺１１ａ側のＦＷＤ領域８２の他方の辺１１ｂ側の部分と、もう一方の辺１１ｂ側のＦＷＤ領域８２の他方の辺１１ａ側の部分と、が第２方向Ｙに対向する。
以上、説明したように、実施の形態５によれば、ＦＷＤ領域の長さを長くしたとしても、ＦＷＤ領域の一方の端部が活性領域とエッジ終端領域との境界に達していなければ、実施の形態１〜３と同様の効果を得ることができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、略長方形状の活性領域の短辺に平行なストライプ状の平面レイアウトにＦＷＤ領域を配置した場合を例に説明しているが、略長方形状の活性領域の長辺に平行なストライプ状の平面レイアウトにＦＷＤ領域を配置してもよい。また、ＦＷＤ領域の個数は偶数であってもよいし、奇数であってもよい。また、上述した各実施の形態では、小チップＩＧＢＴである場合を例に説明しているが、チップサイズが大きい場合にも適用可能であり、ＦＷＤ領域の表面積を小さくした場合に同様の効果を奏する。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用される耐圧６００Ｖ以上の半導体装置に有用であり、特にインバータやＩＰＭ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ：インテリジェントパワーモジュール）等に用いるＲＣ−ＩＧＢＴに適している。
１，７１，８１ ＩＧＢＴ領域
１ａ ＩＧＢＴ領域の、活性領域の一方の辺側のＦＷＤ領域間に挟まれた部分
１ｂ ＩＧＢＴ領域の、活性領域の他方の辺側のＦＷＤ領域間に挟まれた部分
２，７２，８２ ＦＷＤ領域
３ ゲートパッド
１０ 半導体チップ
１１ 活性領域
１１ａ〜１１ｄ 活性領域の辺
１１ｅ 活性領域の中央部
１２ エッジ終端領域
１３ 活性領域の中央部側におけるＩＧＢＴ領域とＦＷＤ領域との境界付近
１４ 活性領域とエッジ終端領域との境界付近
１５ ＩＧＢＴ領域とＦＷＤ領域との境界領域
１６ ＩＧＢＴ領域とＦＷＤ領域との境界
２１ ＩＧＢＴ領域
３１ 第１ゲートトレンチ
３２ 第２ゲートトレンチ
３３ ｐ+型コンタクト領域
３４ａ〜３４ｃ コンタクトホール
３５ ポリシリコン層
３６ ゲートランナー
４１ ｎ-型ドリフト領域
４２ ｐ型ベース領域
４３ ｎ+型エミッタ領域
４４ ｐ+型コンタクト領域
４５ ｎ型ＣＳ領域
４６ 第１ゲート絶縁膜
４７ ゲート電位の第１ゲート電極
４８ 第２ゲート絶縁膜
４９ エミッタ電位の第２ゲート電極
５０ 層間絶縁膜
５１ おもて面電極
５２ ｎ型ＦＳ領域
５３ ｐ+型コレクタ領域
５４ ｎ+型カソード領域
５５ 裏面電極
６１ ｐ型ウェル領域
６２ ｐ型ウェル領域
７３ ゲートパッド
７４ アノードパッド
７５ カソードパッド
７６ ＯＣパッド
７７ ＯＶパッド
Ｄ１ ＩＧＢＴ領域のうち、第１方向Ｘに対して斜めの方向に離れた部分間の距離
Ｄ２ 第１方向Ｘに対して斜めの方向に離れたＦＷＤ領域間の距離
Ｘ ＦＷＤ領域がストライプ状に延びる方向（第１方向）
Ｙ ＦＷＤ領域がストライプ状に延びる方向と直交する方向（第２方向）
Ｚ 深さ方向
ｗ１ ＦＷＤ領域の幅
ｗ２ 第２方向に隣り合うＦＷＤ領域間の幅
ｗ３ 隣り合う第１ゲートトレンチ間の幅（メサ幅）
ｗ４ 第１方向における第１，２ゲートトレンチ間の幅
ｗ５ ＦＷＤ領域の他方の辺側の端部と当該他方の辺との間の距離
Ｓ ＩＧＢＴ領域の幅
第１方向Ｘに隣り合う第１，２ゲートトレンチ３１，３２の端部間には、ＩＧＢＴ領域１とＦＷＤ領域２との境界領域１５に、当該第１，２ゲートトレンチ３１，３２の端部に接するようにｐ+型コンタクト領域３３が設けられている。ｐ+型コンタクト領域３３は、第２方向Ｙに平行な直線状の平面形状を有する。ｐ+型コンタクト領域３３は、ＩＧＢＴ領域１とＦＷＤ領域２との境界領域１５に、エミッタ電位のおもて面電極５１（図４参照）とのコンタクト（電気的接触部）が形成されるコンタクトホール３４ａに露出されている。

Claims (16)

  1. 半導体基板に設けられた、電流が流れる活性領域と、
    前記活性領域に設けられ、第１のトレンチゲート構造を有する第１素子が配置された第１素子領域と、
    前記活性領域に設けられ、第２のトレンチゲート構造を有する第２素子が配置された第２素子領域と、
    を備え、
    前記第１のトレンチゲート構造は、
    前記半導体基板の第１主面側に設けられた第１トレンチと、
    前記第１トレンチの内部に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、を有し、
    前記第２のトレンチゲート構造は、
    前記半導体基板の第１主面側に、前記第１トレンチと離して設けられた第２トレンチと、
    前記第２トレンチの内部に第２ゲート絶縁膜を介して設けられた第２ゲート電極と、を有し、
    前記第２素子領域は、互いに離して複数配置され、
    前記第１素子領域は、複数の前記第２素子領域の間に挟まれた連続した領域であることを特徴とする半導体装置。
  2. 前記第２素子領域は、前記活性領域の外周寄りに配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 複数の前記第２素子領域は、前記半導体基板の第１主面に平行で、かつ矩形状の平面形状を有する前記活性領域の外周を構成する１組の対辺それぞれからもう１組の対辺に平行な第１方向に延びるストライプ状のレイアウトに配置されており、
    前記活性領域の前記第１方向に対向する１組の対辺のうち、一方の辺側に配置された前記第２素子領域と、他方の辺側に配置された前記第２素子領域と、は前記第１方向と直交する第２方向に互い違いに配置され、かつ本数を同数とすることを特徴とする請求項１に記載の半導体装置。
  4. 前記第２素子領域の前記第１方向の長さは、前記第２素子領域の前記第２方向の幅よりも長いことを特徴とする請求項３に記載の半導体装置。
  5. 隣り合う前記第２素子領域の間の幅は、前記第２素子領域の前記第２方向の幅以上であることを特徴とする請求項３に記載の半導体装置。
  6. 前記第２素子領域の前記第２方向の幅は、５０μｍ以上であることを特徴とする請求項３に記載の半導体装置。
  7. 前記第１素子は、
    前記半導体基板に設けられた第１導電型の第１半導体領域と、
    前記半導体基板の第１主面の表面層に、前記第１半導体領域に接して設けられた第２導電型の第２半導体領域と、
    前記第２半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と、
    前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する前記第１トレンチと、
    前記第１ゲート電極と、
    前記半導体基板の第２主面の表面層に、前記第１半導体領域に接して設けられた第２導電型の第４半導体領域と、
    前記第２半導体領域および前記第３半導体領域に接する第１電極と、
    前記第４半導体領域に接する第２電極と、を有し、
    前記第２素子は、
    前記第１素子領域から前記第２素子領域に延在する前記第１半導体領域および前記第２半導体領域と、
    前記第２半導体領域を貫通して前記第１半導体領域に達する前記第２トレンチと、
    前記第２ゲート電極と、
    前記半導体基板の第２主面の表面層に、前記第１半導体領域および前記第４半導体領域に接して設けられた第１導電型の第５半導体領域と、
    前記第２半導体領域に接する前記第１電極と、
    前記第５半導体領域に接する前記第２電極と、を有することを特徴とする請求項３に記載の半導体装置。
  8. 前記第１トレンチは、前記半導体基板の第１主面に平行な方向で、かつ前記第１方向に延びるストライプ状のレイアウトに配置され、
    前記第２トレンチは、前記半導体基板の第１主面に平行な方向で、かつ前記第１方向に延びるストライプ状のレイアウトに配置され、
    前記第１トレンチと前記第２トレンチとは、前記第１方向に端部同士が対向し、
    前記第１トレンチと前記第２トレンチとの端部間に設けられ、前記第１トレンチの端部および前記第２トレンチとの端部に接する第２導電型の第６半導体領域をさらに備えることを特徴とする請求項３に記載の半導体装置。
  9. 前記第１トレンチは、前記半導体基板の第１主面に平行な方向で、かつ前記第１方向に延びるストライプ状のレイアウトに配置され、
    前記第２トレンチは、前記半導体基板の第１主面に平行な方向で、かつ前記第１方向に延びるストライプ状のレイアウトに配置され、
    前記第１トレンチと前記第２トレンチとは、前記第１方向に端部同士が対向し、
    前記第１トレンチと前記第２トレンチとの端部間に設けられ、前記第１トレンチの端部および前記第２トレンチとの端部に接する第２導電型の第６半導体領域をさらに備えることを特徴とする請求項７に記載の半導体装置。
  10. 前記第６半導体領域の深さは、前記第１トレンチの深さおよび前記第２トレンチの深さよりも深いことを特徴とする請求項８に記載の半導体装置。
  11. 前記第１素子領域と前記第２素子領域との間に境界領域をさらに備え、
    前記境界領域には、
    前記第１半導体領域の表面層に前記第２半導体領域が配置されていることを特徴とする請求項７に記載の半導体装置。
  12. 前記境界領域の前記第２半導体領域に、
    前記第２半導体領域の表面層に配置された、前記第２半導体領域よりも不純物濃度の高い第２導電型の第７半導体領域と、
    前記第２半導体領域の下面に配置された、前記第１半導体領域よりも不純物濃度の高い第１導電型の第８半導体領域と、を備えることを特徴とする請求項１１に記載の半導体装置。
  13. 前記第７半導体領域は、前記第２ゲート電極と電気的に接続されていることを特徴とする請求項１２に記載の半導体装置。
  14. 前記第１素子領域と前記第２素子領域との間に境界領域をさらに備え、
    前記境界領域に、
    前記第１半導体領域の表面層に設けられ、前記第１トレンチおよび前記第２トレンチの底部を覆う前記第６半導体領域と、
    前記第６半導体領域の表面層に設けられた、前記第６半導体領域よりも不純物濃度の高い第２導電型の第９半導体領域と、備えることを特徴とする請求項９に記載の半導体装置。
  15. 前記第９半導体領域は、前記第２ゲート電極と電気的に接続されていることを特徴とする請求項１４に記載の半導体装置。
  16. 前記第１素子領域は絶縁ゲート型バイポーラトランジスタであり、
    前記第２素子領域は還流ダイオードであることを特徴とする請求項１〜１５のいずれか一つに記載の半導体装置。
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