JP7181341B2 - 電力半導体素子および電力半導体チップ - Google Patents

電力半導体素子および電力半導体チップ Download PDF

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Description

本発明は、半導体装置に関し、より詳しくは、電力伝達をスイッチングするための電力半導体素子および電力半導体チップに関する。
電力半導体素子は、高電圧および高電流の環境下で動作する半導体素子である。このような電力半導体素子は、高電力スイッチングが必要な分野、例えば、インバータ素子に用いられている。例えば、電力半導体素子としては、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、電力ＭＯＳＦＥＴ（Ｐｏｗｅｒ ＭＯＳＦＥＴ）などが挙げられる。かかる電力半導体素子は、高電圧に対する耐圧特性が基本的に求められ、最近では付加的に高速スイッチング動作が求められている。
かかる半導体素子は、チャネルから注入される電子とコレクタから注入される正孔が流れることで動作する。しかし、トレンチゲート型の電力半導体素子において、正孔がトレンチゲートに過剰に蓄積されると、ネガティブゲートチャージング（ｎｅｇａｔｉｖｅ ｇａｔｅ ｃｈａｒｇｉｎｇ、ＮＧＣ）現象が発生するとともに、ゲートの方向に変位電流（ｄｉｓｐｌａｃｅｍｅｎｔ ｃｕｒｒｅｎｔ）が発生することになる。かかるトレンチゲート型の電力半導体素子は、ゲート－コレクタ間容量（Ｃｇｃ）が大きいため、このようなネガティブゲートチャージング（ＮＧＣ）の影響を多く受けることになり、スイッチングの安定性に課題が生じている。
大韓民国公開特許公報第２０１４－００５７６３０号（２０１４．０５．１３．公開）
本発明は、前述の問題点を解決するためのものであって、高電圧に対する耐圧特性を確保しつつ、ネガティブゲートチャージングの影響を減少させ、動作の安定性を高めることができる電力半導体素子および電力半導体チップを提供することを目的とする。
しかし、かかる課題は、例示的なものであって、これによって本発明の範囲が限定されるものではない。
前記課題を解決するための本発明の一観点に係る電力半導体素子は、半導体層と、前記半導体層の表面から前記半導体層の内部に所定の深さだけ窪むように形成され、第１の深さを有する一対のライン部および前記一対のライン部の間を連結し、前記第１の深さよりも浅い第２の深さを有する複数の連結部を含むラダー形状を有する少なくとも１つのトレンチと、前記少なくとも１つのトレンチの前記一対のライン部の間および前記複数の連結部の間の前記半導体層に限定されたウェル領域と、前記少なくとも１つのトレンチの少なくとも前記一対のライン部の外側の前記半導体層に限定されたフローティング領域と、前記少なくとも１つのトレンチの内壁上に形成されたゲート絶縁層と、前記少なくとも１つのトレンチを埋め立てるように前記ゲート絶縁層上に形成され、前記一対のライン部を埋め立てて形成された第１の部分および前記複数の連結部を埋め立てて形成された第２の部分を含み、前記第２の部分の深さが前記第１の部分の深さよりも浅いゲート電極層と、を含む。
前記電力半導体素子によると、前記少なくとも１つのトレンチの前記連結部のそれぞれの幅は、前記一対のライン部のそれぞれの幅よりも大きく、前記ゲート電極層の前記第２の部分の幅は、前記第１の部分の幅よりも大きくてもよい。
前記電力半導体素子によると、前記フローティング領域は、前記ゲート電極層の前記第１の部分の底面を取り囲むように、前記少なくとも一対のライン部の下部に延びており、前記ゲート電極層の前記第２の部分の底面は、前記フローティング領域から露出してもよい。
前記電力半導体素子によると、前記ゲート電極層の前記第２の部分の深さは、前記ウェル領域よりも深くてもよい。
前記電力半導体素子によると、前記ウェル領域内の前記ゲート電極層の前記第２の部分に隣接して、前記ゲート電極層の前記第１の部分の延び方向に沿って離隔配置されたソース領域またはエミッタ領域をさらに含むことができる。
前記電力半導体素子によると、前記ウェル領域の下部の前記半導体層に限定されたドリフト領域をさらに含むことができる。
前記電力半導体素子によると、前記ドリフト領域および前記ソース領域またはエミッタ領域は、第１導電型の不純物でドーピングされ、前記ウェル領域および前記フローティング領域は、前記第１導電型の反対である第２導電型の不純物でドーピングされることができる。
前記課題を解決するための本発明の他の観点に係る電力半導体チップは、メインセル領域およびセンサ領域を含む半導体層と、前記メインセル領域に形成され、前述の電力半導体素子を含む複数の電力半導体トランジスタと、前記電力半導体トランジスタの電流をモニタリングするために、前記センサ領域に形成された複数の電流センサトランジスタと、前記複数の電力半導体トランジスタのエミッタ電極と連結されるエミッタ端子と、前記複数の電流センサトランジスタのエミッタ電極と連結される電流センサ端子と、前記電力半導体トランジスタのゲート電極および前記複数の電流センサトランジスタのゲート電極と連結されるゲート端子と、を含む。
前述のように構成された本発明の一実施形態に係る電力半導体素子および電力半導体チップによると、高電圧に対する耐圧特性を維持しながら、ネガティブゲートチャージング（ＮＧＣ）現象を抑制して、スイッチングの安定性を高めることができる。
もちろん、かかる効果は、例示的なものであり、かかる効果によって、本発明の範囲が限定されるものではない。
本発明の一実施形態に係る電力半導体チップを示す概略平面図である。 本発明の一実施形態に係る電力半導体チップを示す回路図である。 図２の電力半導体チップの一部を示す回路図である。 本発明の一実施形態に係る電力半導体素子を示す平面図である。 図４の電力半導体素子のＶ－Ｖ線で切り取った断面図である。 図４の電力半導体素子のＶＩ－ＶＩ線で切り取った断面図である。
以下、添付された図面を参照して、本発明の実施形態を詳細に説明すると次の通りである。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で実現することができるものであって、以下の実施形態は、本発明の開示が完全であるようにして、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。また、説明の便宜のために、図面では、少なくとも一部の構成要素は、その大きさが誇張または縮小され得る。図面において、同一の符号は同一の要素を示す。
特に定義されない限り、ここで使用される全ての用語は、当該技術分野における通常の知識を有する者によって一般的に理解されるものと同じ意味で使用される。図面において、層および領域の大きさは、説明のために誇張されており、そのため、本発明の一般的な構造を説明するために提供される。
同一の参照符号は、同一の構成要素を示す。層、領域または基板のような１つの構成が、他の構成の上（ｏｎ）にあるとする場合、それは他の構成の真上のトレンチにあるか、またはその間に介在された他の構成が存在し得るものと理解されるだろう。これに対し、１つの構成が他の構成の「真上（ｄｉｒｅｃｔｌｙ ｏｎ）」にあるとする場合、中間に介在する構成が存在しないものと理解される。
図１は、本発明の一実施形態に係る電力半導体チップ５０を示す概略平面図であり、図２は、本発明の一実施形態に係る電力半導体チップ５０を示す回路図であり、図３は、図２の電力半導体チップの一部を示す回路図である。
図１を参照すると、電力半導体チップ５０は、メインセル領域ＭＣおよびセンサ領域ＳＡを含む半導体層１０５を用いて形成されることができる。かかる電力半導体チップ５０は、ウェハダイ（ｄｉｅ）またはパッケージング構造を含むことができる。
メインセル領域ＭＣには、複数の電力半導体トランジスタ（ｐｏｗｅｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｒａｎｓｉｓｔｏｒｓ、図３のＰＴ）が形成されることができる。センサ領域ＳＡには、電力半導体トランジスタＰＴの電流をモニタリングするために、複数の電流センサトランジスタ（図３のＳＴ）が形成されることができる。
例えば、電力半導体トランジスタＰＴおよび電流センサトランジスタＳＴは、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ、ＩＧＢＴ）または電力ＭＯＳＦＥＴ（ｐｏｗｅｒ ＭＯＳＦＥＴ）の構造を含むことができる。ＩＧＢＴは、ゲート電極、エミッタ電極（ｅｍｉｔｔｅｒ ｅｌｅｃｔｒｏｄｅ）およびコレクタ電極（ｃｏｌｌｅｃｔｏｒ ｅｌｅｃｔｒｏｄｅ）を含むことができる。図２～図３では、電力半導体トランジスタＰＴおよび電流センサトランジスタＳＴがＩＧＢＴである場合を例として説明する。
図１～図３をともに参照すると、電力半導体チップ５０は、外部との連結のための複数の端子を含むことができる。
例えば、電力半導体チップ５０は、電力半導体トランジスタＰＴのエミッタ電極に連結されるエミッタ端子６９、電力半導体トランジスタＰＴのケルビンエミッタ電極に連結されるケルビンエミッタ端子６６、電流をモニタリングするための電流センサトランジスタＳＴのエミッタ電極と連結される電流センサ端子６４、電力半導体トランジスタＰＴのゲート電極および電流センサトランジスタＳＴのゲート電極と連結されるゲート端子６２、温度をモニタリングするための温度センサＴＣと連結される温度センサ端子６７，６８および／または電力半導体トランジスタＰＴおよび電流センサトランジスタＳＴのコレクタ電極と連結されるコレクタ端子６１を含むことができる。
図２において、コレクタ端子６１は、図１の半導体層１０５の背面上に形成されており、図２において、エミッタ端子６９は、図１のメインセル領域ＭＣ上に形成されることができる。
温度センサＴＣは、温度センサ端子６７，６８と連結されているジャンクションダイオード（ｊｕｎｃｔｉｏｎ ｄｉｏｄｅ）を含むことができる。ジャンクションダイオードは、少なくとも１つのｎ型不純物領域と少なくとも１つのｐ型不純物領域との接合構造、例えば、Ｐ－Ｎ接合構造、Ｐ－Ｎ－Ｐ接合構造、Ｎ－Ｐ－Ｎ接合構造などを含むことができる。
本構造は、電力半導体チップ５０内に温度センサＴＣが組み込まれている構造を例示的に説明しているが、この実施形態の変形された例では、温度センサＴＣが省略されることもある。
電力半導体トランジスタＰＴは、エミッタ端子６９とコレクタ端子６１との間に接続され、電流センサトランジスタＳＴは、電流センサ端子６４とコレクタ端子６１との間に電力半導体トランジスタＰＴと一部並列的に接続される。電流センサトランジスタＳＴのゲート電極と電力半導体トランジスタＰＴのゲート電極とは、所定の抵抗を介してゲート端子６２に共有して連結される。
電流センサトランジスタＳＴは、電力半導体トランジスタＰＴと実質的に同じ構造で形成され、但し、所定の比で縮小されて形成され得る。これによって、電流センサトランジスタＳＴの出力電流をモニタリングすることで、電力半導体トランジスタＰＴの出力電流を間接にモニタリングすることができる。
例えば、電力半導体トランジスタＰＴおよび／または電流センサトランジスタＳＴは、図４～図６の電力半導体素子１００の構造を含むことができる。一部の実施形態では、電力半導体トランジスタＰＴと電力半導体素子１００とが同じ意味で使用されることもできる。
図４は、本発明の一実施形態に係る電力半導体素子１００を示す断面図であり、図５は、図４の電力半導体素子のＶ－Ｖ線で切り取った断面図であり、図６は、図４の電力半導体素子のＶＩ－ＶＩ線で切り取った断面図である。
図４～図６を参照すると、半導体層１０５は、１つまたは複数の半導体物質層を示すことができ、例えば、半導体基板の一部および／または１つまたは多層のエピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）を示すこともできる。
少なくとも１つのトレンチ１１６は、半導体層１０５の表面から半導体層１０５の内部に所定の深さだけ窪むように形成されることができる。トレンチ１１６の数は、電力半導体素子１００の性能に応じて適宜選択することができ、この実施形態の範囲を制限しない。
トレンチ１１６は、一対のライン部１１６ａと、一対のライン部１１６ａの間を連結する複数の連結部１１６ｂを含むラダー（ｌａｄｄｅｒ）形状を有することができる。連結部１１６ｂは、ライン部１１６ａの間に一定の間隔で離隔して形成されることができる。
例えば、トレンチ１１６において、ライン部１１６ａは、第１の深さＤ１を有し、連結部１１６ｂは、第２の深さＤ２を有することができる。第２の深さＤ２は、第１の深さＤ１よりも小さく、そのため、連結部１１６ｂの深さは、ライン部１１６ａの深さよりも浅くてもよい。さらに、トレンチ１１６の連結部１１６ｂのそれぞれの幅Ｗ２は、ライン部１１６ａのそれぞれの幅Ｗ１よりも大きくてもよい。かかる構造は、連結部１１６ｂの近くで電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）のストレスの緩和効果に関連している。
さらに、トレンチ１１６は、電界が集中することを抑制するために、そのエッジ、例えば下端のエッジがラウンディング処理されることができる。
例えば、半導体層１０５は、ドリフト領域１０７およびウェル領域１１０を含むことができる。さらに、半導体層１０５は、ウェル領域１１０内のエミッタ領域１１２をさらに含むことができる。ここで、エミッタ領域１１２は、ソース領域と呼ばれることもでき、以下ではエミッタ領域１１２は、ソース領域を意味することもできる。さらに、半導体層１０５は、フローティング領域１２５をさらに含むことができる。
より具体的に説明すると、ウェル領域１１０は、トレンチ１１６のライン部１１６ａの間および連結部１１６ｂの間の半導体層１０５に限定されることができる。即ち、ウェル領域１１０は、ラダー形状のトレンチ１１６によって取り囲まれる正方形の半導体層１０５の領域であってもよい。
フローティング領域１２５は、トレンチ１１６のライン部１１６ａの外側の半導体層１０５に限定されることができる。例えば、フローティング領域１２５は、ラダー形状のトレンチ１１６の外側の領域の半導体層１０５に形成されることができる。
フローティング領域１２５は、電界緩和のために、トレンチ１１６のライン部１１６ａの底面を取り囲むように、ライン部１１６ａの下部にさらに延びることができる。但し、フローティング領域１２５は、連結部１１６ｂの下部には延びていないこともある。したがって、図６に示すように、図４のＶＩ－ＶＩ線に沿って、ウェル領域１１０および連結部１１６ｂの下部には、フローティング領域１２５が存在しないことがある。
図４で、ウェル領域１１０は、ライン部１１６ａの延び方向、即ち、ＶＩ－ＶＩ線に沿って、連結部１１６ｂを挟み込んで離隔配置されることができ、フローティング領域１２５とウェル領域１１０とは、Ｖ－Ｖ線に沿ってライン部１１６ａを挟み込んで交互に配置されることができる。
例えば、ウェル領域１１０とフローティング領域１２５は、同一のタイプでドーピングされることができる。
エミッタ領域１１２は、ウェル領域１１０内の所定の深さでトレンチ１１６に隣接して形成されることができる。例えば、エミッタ領域１１２は、ウェル領域１１０内のライン部１１６ａに隣接している部分には形成されておらず、連結部１１６ｂに隣接している部分のみに形成されることができる。これによって、エミッタ領域１１２は、ライン部１１６ａの延び方向、即ち、ＶＩ－ＶＩ線の方向に沿って、連結部１１６ｂに隣接しているウェル領域１１０に形成されることができる。
例えば、エミッタ領域１１２とウェル領域１１０とは、互いに反対のタイプでドーピングされることができる。
ドリフト領域１０７は、ウェル領域１１０の下部の半導体層１０５に限定されることができる。例えば、ドリフト領域１０７は、ウェル領域１１０に接して、トレンチ１１６の間に限定され、さらにフローティング領域１２５の下部および半導体層１０５の下面に延びることができる。
例えば、ドリフト領域１０７およびエミッタ領域１１２は、第１導電型を有し、ウェル領域１１０およびフローティング領域１２５は、第２導電型を有することができる。第１導電型および第２導電型は、互いに反対の導電型を有しているが、ｎ型およびｐ型のいずれか１つであってもよい。例えば、第１導電型がｎ型である場合、第２導電型はｐ型であり、その逆であってもよい。
一部の実施形態で、ドリフト領域１０７は、第１導電型のエピタキシャル層として提供されることができ、ウェル領域１１０は、このようなエピタキシャル層に第２導電型の不純物をドーピングするか、または第２導電型のエピタキシャル層として形成することができる。エミッタ領域１１２は、ウェル領域１１０内に第１導電型の不純物をドーピングするか、または第１導電型のエピタキシャル層を付加的に形成して形成することができる。
さらに、電力半導体素子１００がＩＧＢＴである場合、コレクタ領域（図示せず）がドリフト領域１０７の下に提供され、コレクタ電極（図示せず）がコレクタ領域に連結されるように、コレクタ領域の下に提供されることができる。例えば、コレクタ領域１２８は、ドリフト領域１０７の下にドリフト領域１０７と異なる第２導電型を有するエピタキシャル層として提供されることができる。
他の例として、電力半導体素子１００が電力ＭＯＳＦＥＴである場合、ドリフト領域１０７の下にドレイン電極が連結されることができる。
ゲート絶縁層１１８は、少なくとも１つのトレンチ１１６の内壁上に形成されることができる。例えば、ゲート絶縁層１１８は、トレンチ１１６の内壁上に均一な厚さで形成されることができる。
ゲート電極層１２０は、少なくとも１つのトレンチ１１６を埋め立てるように、ゲート絶縁層１１８上に形成されることができる。例えば、ゲート電極層１２０は、半導体層１０５内に窪むように形成されることができ、かかる意味で、凹型またはトレンチ型を有するものと理解することができる。
例えば、ゲート電極層１２０は、ライン部１１６ａを埋め立てて形成された第１の部分１２０ａおよび連結部１１６ｂを埋め立てて形成された第２の部分１２０ｂを含むことができる。
トレンチ１１６内のゲート電極層１２０の形状は、トレンチ１１６の構造と対応することができる。したがって、トレンチ１１６の連結部１１６ｂの第２の深さＤ２がライン部１１６ａの第１の深さＤ１よりも浅いため、ゲート電極層１２０の第２の部分１２０ｂの深さが第１の部分１２０ａの深さよりも浅くてもよい。ゲート電極層１２０の第２の部分１２０ｂの深さは、ウェル領域１１０よりも深くてもよい。さらに、ゲート電極層１２０の第２の部分１２０ｂの幅は、第１の部分１２０ａの幅よりも大きくてもよい。
ゲート電極層１２０の平面上の配置は、トレンチ１１６の配置形状に従うことができ、したがって、ゲート電極層１２０は、図４において、ラダー形状に配置されることができる。ゲート電極層１２０の数は、トレンチ１１６と同様に、電力半導体素子１００の動作仕様に応じて適宜選択することができ、この実施形態の範囲を制限しない。
さらに、エミッタ電極（図示せず）は、エミッタ領域１１２上に形成されることができる。エミッタ電極は、エミッタ領域１１２およびウェル領域１１０に共通に接続されることができる。半導体層１０５とエミッタ電極との間には、絶縁層１３０が介在されることができる。
前述の構造によると、フローティング領域１２５は、ゲート電極層１２０の第１の部分１２０ａの底面を取り囲むように、トレンチ１１６のライン部１１６ａの下部に延びることができる。但し、ゲート電極層１２０の第２の部分１２０ｂの底面は、フローティング領域１２５に取り囲まれることなく、フローティング領域１２５から露出することができる。
さらに、エミッタ領域１１２は、ウェル領域１１０内のゲート電極層１２０の第２の部分１２０ｂに隣接して、ゲート電極層１２０の第１の部分１２０ａの延び方向に沿って離隔配置されることができる。
前述の電力半導体素子１００によると、ラダー形状のストライプ部分、即ち、トレンチ１１６のライン部１１６ａおよびゲート電極層１２０の第１の部分１２０ａの構造と、フローティング領域１２５の構造を通じて、トレンチ１１６の下部を保護し、ターン－オフ（ｔｕｒｎ－ｏｆｆ）時の高い耐圧を維持することができる。
さらに、エミッタ領域１１２をトレンチ１１６の連結部１１６ｂおよびゲート電極層１２０の第２の部分１２０ｂに隣接している部分のみに配置し、トレンチ１１６のライン部１１６ａおよびゲート電極層１２０の第１の部分１２０ａに隣接している部分には配置しないことによって、電力半導体素子１００の動作時のホール（ｈｏｌｅ）の移動経路を変化させ、ゲート－コレクタ容量（Ｃｇｃ）の値を減らすことができる。これによって、ネガティブゲートチャージング（ＮＧＣ）現象を減らすことができ、スイッチングの安定性を高めることができる。
また、ゲート電極層１２０の第２の部分１２０ｂの深さを浅くして、ゲート電極層１２０の第２の部分１２０ｂの幅を大きくすることによって、ゲート電極層１２０の第２の部分１２０ｂの下部の電界を緩和させ、ゲート－コレクタ容量（Ｃｇｃ）の値を減らすことができる。
さらに、ゲート電極層１２０の第１の部分１２０ａの間隔がさらに狭くなると、電荷共有（ｃｈａｒｇｅ ｓｈａｒｉｎｇ）現象の影響がさらに大きくなり、隣接している第１の部分１２０ａの下部の等電位面が連結され、ゲート電極層１２０の下部で電界ストレスがさらに緩和されることができる。
前述の説明は、電力半導体素子がＩＧＢＴである場合を想定して説明したが、電力ＭＯＳＦＥＴにもそのまま適用することができる。
図１～図３において、電力半導体チップ５０は、図４～図６の電力半導体素子１００を電力半導体トランジスタＰＴおよび／または電流センサトランジスタＳＴとして用いることができ、そのため、前述した電力半導体素子１００の特徴を電力半導体チップ５０にもそのまま適用することができる。
したがって、前述した電力半導体素子１００およびかかる電力半導体素子１００を用いた電力半導体チップ５０において、ラダー形状のトレンチ１１６およびゲート電極層１２０の形状を変えて、高電圧で耐圧を維持しつつもネガティブゲートチャージング現象を抑制し、スイッチングの安定性を高めることができることが分かる。
本発明は、図面に示された実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当該技術分野における通常の知識を有する者であれば、これに基づいて様々な変形および均等な他の実施形態が可能であるという点を理解するだろう。したがって、本発明の真の技術的保護範囲は、添付された特許請求の範囲の技術的思想により定められるべきである。
５０ 電力半導体チップ
１００ 電力半導体素子
１０５ 半導体層
１０７ ドリフト領域
１１０ ウェル領域
１１２ エミッタ領域
１１８ ゲート絶縁層
１２０ ゲート電極層
１２５ フローティング領域
１３０ 絶縁層

Claims (6)

  1. 半導体層と、
    前記半導体層の表面から前記半導体層の内部に所定の深さだけ窪むように形成され、第１の深さを有する一対のライン部および前記一対のライン部の間を連結し、前記第１の深さよりも浅い第２の深さを有する複数の連結部を含むラダー形状を有する少なくとも１つのトレンチと、
    前記少なくとも１つのトレンチの前記一対のライン部の間および前記複数の連結部の間の前記半導体層に位置するウェル領域と、
    前記一対のライン部のうち少なくとも一方に接するように形成されるフローティング領域と、
    前記少なくとも１つのトレンチの内壁上に形成されたゲート絶縁層と、
    前記少なくとも１つのトレンチを埋め立てるように前記ゲート絶縁層上に形成され、前記一対のライン部を埋め立てて形成された第１の部分および前記複数の連結部を埋め立てて形成された第２の部分を含み、前記第２の部分の深さが前記第１の部分の深さよりも浅いゲート電極層と、
    前記ウェル領域下部の前記半導体層に位置するドリフト領域と、を含み、
    前記フローティング領域は、前記ライン部のうち少なくとも一方の底面全体を取り囲むように伸張され、該少なくとも一方の底面を前記ドリフト領域と分離し、
    前記連結部の底面は、前記フローティング領域と離隔される、電力半導体素子。
  2. 前記少なくとも１つのトレンチの前記連結部のそれぞれの幅は、前記一対のライン部のそれぞれの幅よりも大きく、
    前記ゲート電極層の前記第２の部分の幅は、前記第１の部分の幅よりも大きい、請求項１に記載の電力半導体素子。
  3. 前記ゲート電極層の前記第２の部分の深さは、前記ウェル領域よりも深い、請求項１に記載の電力半導体素子。
  4. 前記ウェル領域内の前記ゲート電極層の前記第２の部分に隣接して、前記ゲート電極層の前記第１の部分の延び方向に沿って離隔配置されたソース領域またはエミッタ領域をさらに含む、請求項１に記載の電力半導体素子。
  5. 前記ドリフト領域および前記ソース領域またはエミッタ領域は、第１導電型の不純物でドーピングされ、
    前記ウェル領域および前記フローティング領域は、前記第１導電型の反対である第２導電型の不純物でドーピングされる、請求項４に記載の電力半導体素子。
  6. メインセル領域およびセンサ領域を含む半導体層と、
    前記メインセル領域に形成され、請求項１～５のいずれか１項に記載の電力半導体素子を含む複数の電力半導体トランジスタと、
    前記電力半導体トランジスタの電流をモニタリングするために、前記センサ領域に形成された複数の電流センサトランジスタと、
    前記複数の電力半導体トランジスタのエミッタ電極と連結されるエミッタ端子と、
    前記複数の電流センサトランジスタのエミッタ電極と連結される電流センサ端子と、
    前記電力半導体トランジスタのゲート電極および前記複数の電流センサトランジスタのゲート電極と連結されるゲート端子とを含む、電力半導体チップ。
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