JP2018067624A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】同一の半導体基板内に閾値電圧が異なる素子領域を有する半導体装置を提供する。【解決手段】本半導体装置は、第１素子領域１０Ａと第２素子領域１０Ｂとが同一の半導体基板に形成されている。第１素子領域および第２素子領域は、トレンチゲート１４０Ａ、１４０Ｂと、ドリフト層３２のうち、トレンチ４０Ａ、４０Ｂの下端の深さとドリフト層の上面の間に位置するドリフト層を含む範囲に形成されたライフタイム制御領域３２ａと、半導体基板の上面に形成され、層間絶縁膜４７Ａ、４７Ｂによってゲート電極４４Ａ、４４Ｂから絶縁された上面電極２２、２４と、を備える。第１素子領域に形成される上面電極は、半導体基板の上面に配置されるバリア層と、バリア層の上面に配置されるＡｌ系電極層とを含み、第２素子領域に形成される上面電極は、半導体基板の上面に配置されるＡｌ系電極層を含む。【選択図】図３

Description

本明細書に開示の技術は、半導体装置およびその製造方法に関する。

特許文献１に、同一の半導体基板にメイン素子領域とセンス素子領域が設けられている半導体装置が開示されている。その半導体装置では、センス素子領域内に形成するエミッタ領域またはボディコンタクト領域の面積を、メイン素子領域内に形成するエミッタ領域またはボディコンタクト領域の面積から変化させることによって、センス素子領域での閾値電圧をメイン素子領域での閾値電圧よりも高くしている。

国際公開第２０１４／０１３６１８号公報

従来技術では、エミッタ領域またはボディコンタクト領域の面積を変化させることによって、同一の半導体基板内に閾値電圧が異なる素子領域を作り分ける。種々の事情によって、エミッタ領域またはボディコンタクト領域の面積を変化させることが難しい場合がある。本発明者らは、上記手法とは異なる新たな手法によって、同一の半導体基板内に閾値電圧が異なる素子領域を作り分ける技術を検討した。

本明細書では、同一の半導体基板に閾値電圧が異なる素子領域を有する半導体装置を開示する。

本明細書に開示する半導体装置は、第１素子領域と第２素子領域とが同一の半導体基板に形成されている。前記第１素子領域および前記第２素子領域は、半導体基板の上面に臨む範囲に形成されている第１導電型の第１半導体領域と、第１半導体領域の下面側に形成されており、第１半導体領域に接する第２導電型の第２半導体層と、第２半導体層の下面側に形成されており、第２半導体層によって第１半導体領域から分離されている第１導電型の第３半導体層と、半導体基板の上面に形成されており、第１半導体領域と第２半導体層を貫通して、第３半導体層に達するトレンチと、トレンチの内面を覆うゲート絶縁膜と、トレンチの内部に配置されており、ゲート絶縁膜によって半導体基板から絶縁されているゲート電極と、第３半導体層のうち、トレンチの下端の深さと第３半導体層の上面の間に位置する第３半導体層を含む範囲に形成されたライフタイム制御領域と、半導体基板の上面に形成され、層間絶縁膜によってゲート電極から絶縁された上面電極とを備える。第１素子領域に形成される上面電極は、半導体基板の上面に配置されるバリア層と、バリア層の上面に配置されるＡｌ系電極層とを含み、第２素子領域に形成される上面電極は、半導体基板の上面に配置されるＡｌ系電極層を含む、半導体装置。

なお、上記の「バリア層」の材料は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、チタンタングステン（ＴｉＷ）等の従来公知のバリアメタルとして用いられる材料を用いることができる。
また、上記の「Ａｌ系電極層」は、Ａｌ、ＡｌＳｉ等のアルミニウムを主成分とする電極材料によって形成されており、これらの電極材料は、水素原子の供給性が高いことで知られる。

上記の半導体装置は、ライフタイム制御領域を有するため、ゲート絶縁膜と半導体基板との間に、界面準位ができる。また、上記の半導体装置において、第１素子領域に形成される上面電極は、バリア層を介して半導体基板の上面に配置されるＡｌ系電極層を含み、第２素子領域に形成される上面電極は、バリア層を介さずに半導体基板の上面に配置されるＡｌ系電極層を含む。したがって、Ａｌ系電極層から拡散される水素原子は、第１素子領域にでは、バリア層によって吸着され、第２素子領域では、半導体基板内に供給される。すなわち、第１素子領域では、界面準位が終端されないため、界面準位に電子が捕獲される。従って、第１素子領域１０Ａのゲート閾値は、第２素子領域１０Ｂのゲート閾値に比べ、捕捉された電子の分だけ低くなる。

上記の半導体装置によると、素子領域毎にエミッタ領域またはボディコンタクト領域の面積を変えることが困難な場合でも、同一の半導体基板に閾値電圧が異なる素子領域を作り分けることが可能となる。なお本構造は、エミッタ領域またはボディコンタクト領域の面積を変えることが困難な場合にのみ有用性を持つものでなく、エミッタ領域またはボディコンタクト領域の面積を変えるのに代えて、あるいはエミッタ領域またはボディコンタクト領域の面積を変えるのに加えて実施する場合にも有用である。

実施形態に係る半導体装置の回路図である。 実施形態に係る半導体装置の平面図である。 実施形態に係る半導体装置の断面図であり、図２のＩＩＩ−ＩＩＩ線に対応する。 実施形態に係る半導体装置の平面図の拡大図であり、図２の領域ＩＶに対応する。 実施形態に掛かる半導体装置の製造方法を説明する図であり、ライフタイム制御領域を形成する前の半導体装置の断面図である。 実施形態に掛かる半導体装置の製造方法を説明する図であり、メインエミッタ電極及びセンスエミッタ電極を形成する工程の図である。 実施形態に掛かる半導体装置の製造方法を説明する図であり、バッファ層及びコレクタ層を形成する工程の図である。 実施形態に掛かる半導体装置の製造方法を説明する図であり、荷電粒子を照射する工程の図である。 実施形態に掛かる半導体装置の製造方法を説明する図であり、ライフタイム制御領域を形成する工程の図である。

図１は、実施形態に係る半導体装置１の回路図の概略を示す。図１に示すように、半導体装置１は、メインスイッチング素子ＳＷ１及びセンススイッチング素子ＳＷ２から構成される半導体素子２０、メインエミッタ電極２２、センスエミッタ電極２４、コレクタ電極２８及びゲートパッド２６を有する。メインエミッタ電極２２は、外部電源４４に接続される。センスエミッタ電極２４は、センス抵抗Ｒ１を介して外部電源４４に接続される。

図２は、実施形態に係る半導体装置１の平面図を示す。図２に示すように、半導体装置１は、半導体基板１０を有する。半導体基板１０の上面には、複数のメインエミッタ電極２２、センスエミッタ電極２４及びゲートパッド２６が形成されている。半導体基板１０の下面には、コレクタ電極２８が形成されている。メインエミッタ電極２２が形成されている範囲が、メイン素子領域１０Ａに対応し、センスエミッタ電極２４が形成されている範囲が、センス素子領域１０Ｂに対応する。センス素子領域１０Ｂの面積は、メイン素子領域の面積１０Ａよりも小さい。

図３は、図２のＩＩＩ−ＩＩＩ線に対応した断面図である。図４は、図２の領域ＩＶに対応した拡大平面図である。図３に示すように、メインエミッタ電極２２が形成されているメイン素子領域１０Ａに対応する範囲の半導体基板１０にメインスイッチング素子ＳＷ１が形成されており、センスエミッタ電極２４が形成されているセンス素子領域１０Ｂに対応する範囲の半導体基板１０にセンススイッチング素子ＳＷ２が形成されている。メインスイッチング素子ＳＷ１とセンススイッチング素子ＳＷ２は、半導体素子２０(本実施形態ではＩＧＢＴ)を構成する。メイン素子領域１０Ａとセンス素子領域１０Ｂの間には、スイッチング素子が形成されていない分離領域１０Ｃが存在する。

図３に示すように、半導体基板１０の上面には、メイン素子領域１０Ａにおいて、複数のトレンチ４０Ａが凹状に形成されている。図４に示すように、各トレンチ４０Ａは、互いに平行に伸びている。各トレンチ４０Ａの内面は、ゲート絶縁膜４２Ａに覆われている。各トレンチ４０Ａの内部には、ゲート電極４４Ａが配置されている。ゲート電極４４Ａは、ゲート絶縁膜４２Ａによって半導体基板１０から絶縁されている。ゲート電極４４Ａの上面には、キャップ絶縁膜４６Ａに覆われている。また、キャップ絶縁膜４６Ａの上には、層間絶縁膜４７Ａが形成されている。ゲート電極４４Ａは、ゲートパッド２６に接続可能とされている。（図示省略）ゲート絶縁膜４２Ａ、ゲート電極４４Ａ、キャップ絶縁膜４６Ａ及び層間絶縁膜４７Ａを総称し、絶縁トレンチゲート１４０Ａと称する。
同様に、センス素子領域１０Ｂにおいて、複数のトレンチ４０Ｂが凹状に形成されている。図４に示すように、各トレンチ４０Ｂは、互いに平行に伸びている。各トレンチ４０Ｂの内面は、ゲート絶縁膜４２Ｂに覆われている。各トレンチ４０Ｂの内部には、ゲート電極４４Ｂが配置されている。ゲート電極４４Ｂは、ゲート絶縁膜４２Ｂによって半導体基板１０から絶縁されている。ゲート電極４４Ｂの上面には、キャップ絶縁膜４６Ｂに覆われている。また、キャップ絶縁膜４６Ｂの上には、層間絶縁膜４７Ｂが形成されている。ゲート電極４４Ｂは、ゲートパッド２６に接続可能とされている。（図示省略）ゲート絶縁膜４２Ｂ、ゲート電極４４Ｂ、キャップ絶縁膜４６Ｂ及び層間絶縁膜４７Ｂを総称し、絶縁トレンチゲート１４０Ｂと称する。

メイン素子領域１０Ａにおいて、半導体基板１０の上面には、メインエミッタ電極２２が形成されている。メインエミッタ電極２２は、バリア層２２ａとＡｌ系電極層２２ｂの二層からなる。バリア層２２ａは、半導体基板１０の上面に形成され、例えばチタン化合物（Ｔｉ、ＴｉＮ、ＴｉＷ等）からなる。Ａｌ系電極層２２ｂは、バリア層２２ａの上面に形成され、アルミニウム合金（Ａｌ、ＡｌＳｉ等）からなる。メインエミッタ電極２２は、キャップ絶縁膜４６Ａと層間絶縁膜４７Ａによってゲート電極４４Ａから絶縁されている。
センス素子領域１０Ｂにおいて、半導体基板１０の上面には、センスエミッタ電極２４が形成されている。センスエミッタ電極２４、Ａｌ系電極層２４ｂは一層からなる。Ａｌ系電極層２４ｂは、アルミニウム合金（Ａｌ、ＡｌＳｉ等）からなる。センスエミッタ電極２４は、キャップ絶縁膜４６Ｂと層間絶縁膜４７Ｂによってゲート電極４４Ｂから絶縁されている。半導体基板１０の下面には、コレクタ電極２８が形成されている。

半導体基板１０の内部には、メイン素子領域１０Ａにおいて、エミッタ領域１２Ａ、ボディコンタクト領域１５Ａ、ボディ層１４Ａが形成されている。同様に、センス素子領域１０Ｂにおいて、エミッタ領域１２Ｂ、ボディコンタクト領域１５Ｂ、ボディ層１４Ｂ、が形成されている。また、メイン素子領域１０Ａとセンス素子領域１０Ｂの両方に跨って、ドリフト層３２、バッファ層３４及びコレクタ層３６が形成されている。

図３に示すように、エミッタ領域１２Ａ及びエミッタ領域１２Ｂは、ｎ型であり、半導体基板１０の上面に露出する範囲に形成されている。エミッタ領域１２Ａは、メインエミッタ電極２２に接続されている。エミッタ領域１２Ｂは、センスエミッタ電極２４に接続されている。図４に示すように、エミッタ領域１２Ａは、ゲート電極４４Ａに直交する方向に長く延びている。エミッタ領域１２Ａはゲート絶縁膜４２Ａと接している。同様に、エミッタ領域１２Ｂは、ゲート電極４４Ｂに直交する方向に長く延びている。エミッタ領域１２Ｂはゲート絶縁膜４２Ｂと接している。

図３に示すように、ボディコンタクト領域１５Ａ及びボディコンタクト領域１５Ｂは、高濃度のｐ型不純物を有するｐ型領域であり、半導体基板１０の上面に露出する範囲に形成されている。図４に示すように、ボディコンタクト領域１５Ａは、ゲート電極４４Ａに直交する方向に長く伸びている。ボディコンタクト領域１５Ａは、エミッタ領域１２Ａに接している。ボディコンタクト領域１５Ａは、メインエミッタ電極２２に接続されている。同様に、ボディコンタクト領域１５Ｂは、ゲート電極４４Ｂに直交する方向に長く伸びている。ボディコンタクト領域１５Ｂは、エミッタ領域１２Ｂに接している。ボディコンタクト領域１５Ｂは、センスエミッタ電極２４に接続されている。

ボディ層１４Ａ及びボディ層１４Ｂは、ボディコンタクト領域１５Ａ及びボディコンタクト領域１５Ｂよりもｐ型不純物濃度が低いｐ型領域である。図３に示すように、ボディ層１４Ａは、エミッタ領域１２Ａとボディコンタクト領域１５Ａの下側に形成されており、エミッタ領域１２Ａの下側において、ゲート絶縁膜４２Ａに接している。同様に、ボディ層１４Ｂは、エミッタ領域１２Ｂとボディコンタクト領域１５Ｂの下側に形成されており、エミッタ領域１２Ｂの下側において、ゲート絶縁膜４２Ｂに接している。

ドリフト層３２は、低濃度のｎ型不純物を含有するｎ型領域である。ドリフト層３２は、ボディ層１４Ａの下側に形成されている。ドリフト層３２は、トレンチ４０Ａの下端に位置するゲート酸化膜４２Ａと接している。同様に、ドリフト領域３２は、ボディ層１４Ｂの下側に形成されいる。ドリフト領域３２は、トレンチ４０Ｂの下端に位置するゲート酸化膜４２Ｂと接している。

ドリフト層３２には、ライフタイム制御領域３２ａが形成される。ライフタイム制御領域３２ａは、その周囲に比べて結晶欠陥密度が高い領域である。ライフタイム領域３２ａは、半導体基板１０の上面側から荷電粒子を照射することによって形成される。ライフタイム制御領域３２ａ内では、効果的にキャリアのライフタイムが減衰される。

バッファ層３４は、高濃度のｎ型不純物を含有するｎ型領域である。バッファ層３４は、ドリフト層３２の下側に形成されている。

コレクタ層３６は、高濃度のｐ型不純物を含有するｐ型領域である。コレクタ層３６は、バッファ層３４の下側に形成されている。コレクタ層３６は、半導体基板１０の下面に臨む範囲の全面に形成されている。コレクタ層３２は、コレクタ電極２８に接続されている。

次に、半導体装置１の製造方法を説明する。なお、この製造方法はメインエミッタ電極２２及びセンスエミッタ電極２４の形成に特徴を有するので、メインエミッタ電極２２及びセンスエミッタ電極２４の形成に関連する工程について以下に説明し、その他の工程については説明を省略する。

図５は、半導体装置１の製造方法に係る半導体基板６１０の断面図を示す図である。図５に示す半導体基板６１０は、半導体装置１のメインエミッタ電極２２、センスエミッタ電極２４、ライフタイム制御領域３２ａ、バッファ層３４、コレクタ層３６及びコレクタ電極２８が形成される前の状態を示すものであり、それ以外の半導体装置１の素子構造は既に形成されている。

まず、半導体基板６１０の上面に、メインエミッタ電極２２及びセンスエミッタ電極２４を形成する。図６に示すように、メイン素子領域１０Ａにおいて、スパッタリング等によってチタン合金膜を成膜し、バリア層２２ａを形成する。その後、メイン素子領域１０Ａにおいて、バリア層２２ａの上面に、スパッタリング等によってアルミニウム合金（ＡｌＳｉ）を成膜し、Ａｌ系電極層２２ｂを形成する。これより、半導体基板６１０の上面に、バリア層２２ａ及びＡｌ系電極層２２ｂからなるメインエミッタ電極２２が形成される。センス素子領域１０Ｂにおいて、半導体基板６１０の上面に、スパッタリング等によってアルミニウム合金（ＡｌＳｉ）を成膜し、Ａｌ系電極層２４ｂを形成する。これより、半導体基板６１０の上面に、Ａｌ系電極層２４ｂからなるセンスエミッタ電極２４が形成される。

次に、図７に示すように、イオン注入等によって、半導体基板６１０の下面側に、ｐ型のイオン注入層６３６、ｎ型のイオン注入層６３４を形成する。

次に、図８に示すように、半導体基板６１０の上面側から、ドリフト層３２内に荷電粒子を照射し、結晶欠陥を形成する。図８中の「・」は、荷電粒子が通過してダメージを受けた層であり、「×」は荷電粒子の打ち込んだ終端である。このとき、一部の荷電粒子が、ゲート絶縁膜４２Ａ及びゲート絶縁膜４２Ｂと半導体基板６１０の界面に注入される。その結果、ゲート絶縁膜４２Ａ及びゲート絶縁膜４２Ｂと半導体基板６１０との間に界面準位ができる。

次に、図９に示すように、結晶欠陥を安定化させるためのアニールを行い、ライフタイム制御領域３２ａを形成する。このアニール工程において、ｐ型のコレクタ層３６及びｎ型のバッファ層３４が形成される。また、このようにアルミニウム合金からなるＡｌ系電極層２２ｂ及びＡｌ系電極層２４ｂが存在する状態でアニール工程を行うと、Ａｌ系電極層２２ｂ及びＡｌ系電極層２４ｂから、半導体基板６１０に向かって水素原子が拡散される。メイン素子領域１０Ａにおいては、拡散された水素原子がバリア層２２ａによって吸着される。一方で、センス素子領域１０Ｂにはバリア層が存在しないため、半導体基板６１０内に水素原子が供給される。供給された水素原子によって、ゲート絶縁膜４２Ｂと半導体基板６１０との境界に存在する界面準位が終端化される。

次に、半導体基板６１０の下面にコレクタ電極２６を形成する。以上により、図３に示す半導体装置１の構造が得られる。

上記したように、メインスイッチング素子ＳＷ１は、メインエミッタ電極２２、エミッタ領域１２Ａ、ボディコンタクト領域１５Ａ、ボディ層１４Ａ、絶縁トレンチゲート１４０Ａ、ドリフト層３２、バッファ層３４、コレクタ層３６及びコレクタ電極２８によって構成されている。センススイッチング素子ＳＷ２は、センスエミッタ電極２４、エミッタ領域１２Ｂ、ボディコンタクト領域１５Ｂ、ボディ層１４Ｂ、絶縁トレンチゲート１４０Ｂ、ドリフト層３２、バッファ層３４、コレクタ層３６及びコレクタ電極２８によって構成されている。メインスイッチング素子ＳＷ１は、ゲート電極４４Ａに印加されるゲート電極に基づいて、コレクタ電極２８とメインエミッタ電極２２の間を流れる電流をスイッチングする。センススイッチング素子ＳＷ２は、ゲート電極４４Ｂに印加されるゲート電極に基づいて、コレクタ電極２８とセンスエミッタ電極２４の間を流れる電流をスイッチングする。

次に半導体装置１の動作について説明する。メインスイッチング素子ＳＷ１とセンススイッチング素子ＳＷ２を同時にオンさせると、コレクタ電極２８から外部電源４４（図１参照）に向かって電流が流れる。電流の大部分は、メインスイッチング素子ＳＷ１（すなわち、メインエミッタ電極２２）を経由して流れる。電流の一部は、センススイッチング素子ＳＷ２（すなわち、センスエミッタ電極２４）を経由して流れる。センススイッチング素子ＳＷ２に流れる電流は、センス抵抗Ｒ１の両端の電位差によって測定することができる。また、メインスイッチング素子ＳＷ１に流れる電流とセンススイッチング素子ＳＷ２に流れる電流の比は、メイン素子領域１０Ａとセンス素子領域１０Ｂにそれぞれ形成される総チャネル長と略等しい。したがって、センススイッチング素子ＳＷ２の電流を検出することで、メインスイッチング素子ＳＷ１の電流を検出することができる。

半導体装置１では、メイン素子領域１０Ａでは、ゲート絶縁膜４２Ａと半導体基板１０との間に界面準位が存在する。界面準位には電子が捕捉される。一方で、センス素子領域１０Ｂでは、ゲート絶縁膜４２Ｂと半導体基板１０との間の界面準位は、Ａｌ系電極層２４ｂから供給された水素原子により、終端されている。そのため、電子が捕捉されない。従って、メイン素子領域１０Ａのゲート閾値は、センス素子領域１０Ｂのゲート閾値に比べ、捕捉された電子の分だけ低くなる。これにより、メインスイッチング素子ＳＷ１が、センススイッチング素子ＳＷ２よりも早期にターンオンする。従って、センススイッチング素子ＳＷ２への電流集中を抑制できる。よって、メインスイッチング素子ＳＷ１に流れる電流が過大であると誤検出することを防止できる。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１ ：半導体装置
１０ ：半導体基板
１０Ａ ：メイン素子領域（第１素子領域）
１０Ｂ ：センス素子領域（第２素子領域）
１０Ｃ ：分離領域
１２Ａ ：エミッタ領域（第１半導体領域）
１２Ｂ ：エミッタ領域（第１半導体領域）
１４Ａ ：ボディ層（第２半導体層）
１４Ｂ ：ボディ層（第２半導体層）
１５Ａ ：ボディコンタクト領域
１５Ｂ ：ボディコンタクト領域
２０ ：半導体素子
２２ ：メインエミッタ電極（上面電極）
２４ ：センスエミッタ電極（上面電極）
２６ ：ゲートパッド
２８ ：コレクタ電極
３２ ：ドリフト層（第３半導体領域）
３２ａ ：ライフタイム制御領域
３４ ：バッファ層
３６ ：コレクタ層
４０Ａ ：トレンチ
４０Ｂ ：トレンチ
４２Ａ ：ゲート絶縁膜
４２Ｂ ：ゲート絶縁膜
４４Ａ ：ゲート電極
４４Ｂ ：ゲート電極
４６Ａ ：キャップ絶縁膜
４６Ｂ ：キャップ絶縁膜
４７Ａ ：層間絶縁膜
４７Ｂ ：層間絶縁膜
１４０Ａ ：絶縁トレンチゲート
１４０Ｂ ：絶縁トレンチゲート
６１０ ：半導体基板
６３４ ：ｎ型のイオン注入層
６３６ ：ｐ型のイオン注入層
６３２ａ ：結晶欠陥
ＳＷ１：メインスイッチング素子
ＳＷ２：センススイッチング素子
Ｒ１：外部抵抗

Claims (1)

1. 第１素子領域と第２素子領域とが同一の半導体基板に形成された半導体装置であって、
   前記第１素子領域および前記第２素子領域は、
   前記半導体基板の上面に臨む範囲に形成されている第１導電型の第１半導体領域と、
   前記第１半導体領域の下面側に形成されており、前記第１半導体領域に接する第２導電型の第２半導体層と、
   前記第２半導体層の下面側に形成されており、前記第２半導体層によって前記第１半導体領域から分離されている第１導電型の第３半導体層と、
   前記半導体基板の上面に形成されており、前記第１半導体領域と前記第２半導体層を貫通して、前記第３半導体層に達する、トレンチと、
   前記トレンチの内面を覆うゲート絶縁膜と、
   前記トレンチの内部に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極と、
   第３半導体層のうち、前記トレンチの下端の深さと前記第３半導体層の上面の間に位置する第３半導体層を含む範囲に形成された、ライフタイム制御領域と、
   前記半導体基板の上面に形成され、層間絶縁膜によって前記ゲート電極から絶縁された上面電極と
   を備え、
   前記第１素子領域に形成される前記上面電極は、前記半導体基板の上面に配置されるバリア層と、前記バリア層の上面に配置されるＡｌ系電極層とを含み、
   前記第２素子領域に形成される前記上面電極は、前記半導体基板の上面に直接配置されるＡｌ系電極層を含む、半導体装置。

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