JP2011066121A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】センス電流のサージを抑制しつつ、製造工程の複雑化を抑えることができる半導体装置およびその製造方法を提供する。
【解決手段】第１の半導体素子部ＳＸは、第１の面方位を有する第１のチャネル面が設けられた、第１の電流をスイッチングするためのものである。半導体層の第１の領域は、第１のチャネル面を有する第１のトレンチが設けられている。第１のゲート絶縁膜は、第１の厚さで第１のチャネル面を覆っている。第２の半導体素子部ＳＹは、第１の面方位と異なる第２の面方位を有する第２のチャネル面が設けられた、第１の電流よりも小さい第２の電流をスイッチングするためのものである。半導体層の第２の領域は、第２のチャネル面を有する第２のトレンチが設けられている。第２のゲート絶縁膜は、第１の厚さよりも大きい第２の厚さで第２のチャネル面を覆っている。
【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関するものであり、特に、トレンチを埋めるように形成されたゲート電極を有する半導体装置およびその製造方法に関するものである。
半導体装置の中には、スイッチングの対象となる電流、すなわち主電流を半導体層に供給するための主電極と、半導体層に電界を印加するためのゲート電極とを有し、このゲート電極から生じる電界によって半導体層のチャネルを制御することでスイッチングを行うものがある。ＭＯＳ（Metal Oxide Semiconductor）トランジスタ、あるいは絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）は、その代表例である。特に電力制御用途においては、各々がスイッチング動作を行うことができるセルが多数並列接続された構造が一般的である。
このような多数のセルを有する半導体装置の中には、主電流が過大になっていないかをモニタする機能を有するものがある。たとえば特許第３３６１８７４号公報（特許文献１）によれば、半導体装置は、主電流をスイッチングするための多数の主ＩＧＢＴセルに加えて、主電流に対応したより小さなセンス電流をスイッチングするためのセンスＩＧＢＴセルを有し、このセンス電流の検出によって、主電流が過大になっていないかがモニタされる。
このセンス電流にはターンオン時にサージが発生し得ることが知られている。このサージの理由は、主ＩＧＢＴセルおよびセンスＩＧＢＴセルの間での構造上のわずかな相違または製造ばらつきによって主ＩＧＢＴセルよりもセンスＩＧＢＴセルが早期にターンオンし、その結果流れる電流が、主ＩＧＢＴセルの数に比してはるかに数の少ないセンスＩＧＢＴセルによって負担されるためと考えられている。このセンス電流のサージが発生すると、主電流が過大であると誤認され、その結果、半導体装置を過電流から保護する動作が不必要に行われてしまう。
よってセンスＩＧＢＴセルのターンオンを遅らせるために、上記特許第３３６１８７４号公報の技術によれば、センスＩＧＢＴセルの電圧しきい値が主ＩＧＢＴセルの電圧しきい値よりも高くされる。
特許第３３６１８７４号公報
しかし上記公報の技術によれば、センスＩＧＢＴセルの電圧しきい値が、主ＩＧＢＴセルの電圧しきい値よりも低くなるような構造を得るために、たとえばフォトリソグラフィ工程の回数が増大するなど、半導体装置の製造工程が複雑化してしまうという問題があった。
本発明は、上記の解題に鑑みてなされたものであり、その目的は、センス電流のサージを抑制しつつ、製造工程の複雑化を抑えることができる半導体装置およびその製造方法を提供することである。
本発明の半導体装置は、単結晶構造を有する半導体層を含む半導体装置であって、第１の半導体素子部および第２の半導体素子部を有する。第１の半導体素子部は、第１の面方位を有する第１のチャネル面が設けられた、第１の電流をスイッチングするためのものである。第１の半導体素子部は、半導体層の第１の領域と、第１のゲート絶縁膜と、第１のゲート電極とを有する。半導体層の第１の領域は、第１のチャネル面を有する第１のトレンチが設けられている。第１のゲート絶縁膜は、第１の厚さで第１のチャネル面を覆っている。第１のゲート電極は、第１のトレンチを埋めるように第１のゲート絶縁膜上に設けられた、第１のチャネル面に電界を印加するためのものである。第２の半導体素子部は、第１の面方位と異なる第２の面方位を有する第２のチャネル面が設けられた、第１の電流よりも小さい第２の電流をスイッチングするためのものである。第２の半導体素子部は、半導体層の第２の領域と、第２のゲート絶縁膜と、第２のゲート電極とを有する。半導体層の第２の領域は、第２のチャネル面を有する第２のトレンチが設けられている。第２のゲート絶縁膜は、第１の厚さよりも大きい第２の厚さで第２のチャネル面を覆っている。第２のゲート電極は、第２のトレンチを埋めるように第２のゲート絶縁膜上に設けられた、第２のチャネル面に電界を印加するためのものである。
本発明の半導体装置の製造方法は、第１のチャネル面が設けられた、第１の電流をスイッチングするための第１の半導体素子部と、第２のチャネル面が設けられた、第１の電流よりも小さい第２の電流をスイッチングするための第２の半導体素子部とを含む半導体装置の製造方法であって、以下の工程を有する。
まず単結晶構造を有する半導体層が準備される。第１および第２のチャネル面のそれぞれが形成されるように、半導体層を貫通する第１および第２のトレンチが形成される。第１のチャネル面は第１の面方位を有し、かつ第２のチャネル面は第１の面方位と異なる第２の面方位を有する。第１および第２のチャネル面上における化合反応によって、第１および第２のチャネル面のそれぞれを覆う第１および第２のゲート絶縁膜が形成される。第１のトレンチを埋めるように第１のゲート絶縁膜上に第１のゲート電極が形成され、かつ第２のトレンチを埋めるように第２のゲート絶縁膜上に第２のゲート電極が形成される。第１および第２のトレンチを形成する工程において、第１および第２の面方位は、半導体層の第２の面方位に対する化合反応の進行速度が第１の面方位に対する化合反応の進行速度に比して大きくなるように選択される。
本発明によれば、第１のゲート絶縁膜の厚さに比して第２のゲート絶縁膜の厚さが大きくされることで、第１の半導体素子部の電圧しきい値に比して第２の半導体素子部の電圧しきい値が大きくなる。これにより第１の半導体素子部のターンオンに比して第２の半導体素子部のターンオンを遅らせることができるので、センス電流として用いられる小さな電流のスイッチング用に構成された第２の半導体素子部への電流集中を防止することができる。よってこの電流集中に起因するセンス電流のサージを抑制することができる。
また上記のように互いにその厚さが異なる第１および第２のゲート絶縁膜を、化合反応の進行速度の面方位による相違を利用することで、同時に形成することができる。よって第１および第２のゲート絶縁膜が別々に形成される場合に比して、半導体装置の製造工程の複雑化を抑えることができる。
以上のように本発明によれば、センス電流のサージを抑制しつつ、製造工程の複雑化を抑えることができる。
本発明の実施の形態１における半導体装置の構成を概略的に示す回路図である。 本発明の実施の形態１における半導体装置の構成を概略的に示す平面図である。 図２の半導体装置における第１の半導体素子部としての主電流制御部の構成を概略的に示す部分断面斜視図である。 図２の半導体装置における第２の半導体素子部としてのセンス電流制御部の構成を概略的に示す部分断面斜視図である。 本発明の実施の形態１における半導体装置の製造方法の一工程を概略的に示す平面図である。 ゲート酸化膜と電圧しきい値との関係の一例を示すグラフ図である。 本発明の実施の形態２における半導体装置の第２の半導体素子部としてのセンス電流制御部の構成を概略的に示す部分断面斜視図である。 本発明の実施の形態２における半導体装置の製造方法の一工程を、第１の半導体素子部としての主電流制御部となる部分について、概略的に示す部分断面図である。 本発明の実施の形態２における半導体装置の製造方法の一工程を、第２の半導体素子部としてのセンス電流制御部となる部分について、概略的に示す部分断面図である。 図８および図９の不純物濃度プロファイルを概略的に説明する図である。 本発明の実施の形態３における半導体装置の第１の半導体素子部としての主電流制御部の構成を概略的に示す部分断面斜視図である。 本発明の実施の形態３における半導体装置の第２の半導体素子部としてのセンス電流制御部の構成を概略的に示す部分断面斜視図である。 図１１および図１２の半導体素子部における電圧しきい値とコレクタ電流との関係がソース幅の寸法に依存して変化する様子の一例を示すグラフ図である。 本発明の実施の形態４における半導体装置の第１の半導体素子部としての主電流制御部の構成を概略的に示す部分断面斜視図である。 本発明の実施の形態４における半導体装置の第２の半導体素子部としてのセンス電流制御部の構成を概略的に示す部分断面斜視図である。
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１を参照して、本実施の形態の半導体装置１００は、電力用半導体装置であり、主部ＳＸ（第１の半導体素子部）と、センス部ＳＹ（第２の半導体素子部）と、ゲートパッドＧＰとを有する。主部ＳＸおよびセンス部ＳＹのそれぞれは、ゲートパッドＧＰの電圧に対応して主電流ＩＸ（第１の電流）およびセンス電流ＩＹ（第２の電流）をスイッチングするためのＩＧＢＴ部である。センス電流ＩＹの絶対値は主電流ＩＸの絶対値に比して小さく、たとえば１／１０００程度であり、かつセンス電流ＩＹの波形は主電流ＩＸの波形におおよそ対応している。このためセンス電流ＩＹは、主電流ＩＸの値が過大になっていないかをモニタするための電流として用いることができる。
主部ＳＸは、そのゲート電極としての主ゲート電極２６Ｘと、そのエミッタ電極としての主エミッタ電極３１Ｘと、コレクタ電極２１とを有する。センス部ＳＹは、そのゲート電極としてのセンスゲート電極２６Ｙと、そのエミッタ電極としてのセンスエミッタ電極３１Ｙと、コレクタ電極２１とを有する。コレクタ電極２１は、主部ＳＸおよびセンス部ＳＹで共有されている。また主ゲート電極２６Ｘおよびセンスゲート電極２６Ｙは、ともにゲートパッドＧＰに電気的に接続されている。
次に半導体装置１００の構成について詳細に説明する。
主に図２を参照して、半導体装置１００は、上述したように主部ＳＸおよびセンス部ＳＹを有し、これらは、単一の単結晶シリコンウエハＷＦ（単結晶基板：図５）に対して半導体製造技術による加工を行うことで形成されている。より具体的には、単結晶シリコンウエハＷＦの複数のチップ領域ＨＲ（図５）の各々に対して加工が行われ、ウエハレベルでの加工が完了した時点で各チップ領域ＨＲがダイシングによって切り出されることで、半導体装置１００が得られる。
主部ＳＸは複数の主セルＣＸを有し、またセンス部ＳＹは複数のセンスセルＣＹを有する。主セルＣＸおよびセンスセルＣＹの各々は、ＩＧＢＴ素子、すなわちスイッチング素子としての機能を有する単位構造である。そして複数の主セルＣＸが主部ＳＸ内に配列され、また複数のセンスセルＣＹがセンス部ＳＹ内に配列されている。センスセルＣＹの数は、センス電流ＩＹ（図１）が主電流ＩＸに比して小さいために主セルＣＸの数に比して少なく設けられており、たとえば主セルＣＸの数の１／１０００程度である。
主セルＣＸおよびセンスセルＣＹのそれぞれは、平面視において、主方向ＤＸ（第１の方向）およびセンス方向ＤＹ（第２の方向）に沿って延在している。主方向ＤＸおよびセンス方向ＤＹは、互いに異なる方向を向いており、本実施の形態においては、結晶学的に言えば、主方向ＤＸは面方位（００１）の法線方向であり、センス方向ＤＹは面方位（０１１）の法線方向である。
また詳しくは後述するが、センスセルＣＹのゲート絶縁膜の厚さは主セルＣＸのゲート絶縁膜の厚さよりも大きく、これによりセンスセルＣＹの電圧しきい値は主セルＣＸの電圧しきい値よりも大きくなっている。
なお半導体装置１００はさらにエッジターミネーション部ＥＴを有する。エッジターミネーション部ＥＴは、平面視において半導体装置１００の外周部に設けられており、耐圧を保持するための機能を有する。たとえばガードリング構造がエッジターミネーション部ＥＴに設けられている。
図３および図４を参照して、半導体装置１００は、主部ＳＸおよびセンス部ＳＹの両方にまたがるように、コレクタ電極２１と、ｐコレクタ層２２と、ｎバッファ層２３と、ｎ-ドリフト層２４と、ｐベース層２５（半導体層）とが順に積層された積層膜を有する。本実施の形態においては、ｐコレクタ層２２およびｐベース層２５の各々はｐ型の層であり、ｎバッファ層２３およびｎ-ドリフト層２４はｎ型の層である。またｐベース層２５は、単結晶構造を有し、具体的には単結晶シリコンからなる。この単結晶構造を有するｐベース層２５としては、上述した単結晶シリコンウエハＷＦから形成された層、あるいはこの単結晶シリコンウエハＷＦ上へのエピタキシャル成長によって形成された層を用いることができる。
なお以下において、ｎ-ドリフト層２４およびｐベース層２５のうち、主部ＳＸに含まれる部分を主ｎ-ドリフト層２４Ｘおよび主ｐベース層２５Ｘ（第１の領域）と表記し、またセンス部ＳＹに含まれる部分をセンスｎ-ドリフト層２４Ｙおよびセンスｐベース層２５Ｙ（第２の領域）と表記する。
図３を参照して、主部ＳＸは、上述したように、コレクタ電極２１、ｐコレクタ層２２、ｎバッファ層２３、主ｎ-ドリフト層２４Ｘ、および主ｐベース層２５Ｘを有し、またその主セルＣＸごとに、主ゲート絶縁膜２７Ｘ（第１のゲート絶縁膜）と、主ゲート電極２６Ｘと、主ｎ+ソース部２９Ｘ（第１のソース部）と、主ｐ+コンタクト部３０Ｘとを有する。
主ｎ+ソース部２９Ｘは、平面視においてはしご形の形状を占めるように、主ｐベース層２５Ｘ上に第１の深さＥＰで形成されている。このはしご形の形状の内部を占めるように、主ｐ+コンタクト部３０Ｘは主ｐベース層２５Ｘ上に形成されている。
また主ｎ-ドリフト層２４Ｘおよび主ｐベース層２５Ｘを有する積層膜中には、主ｎ+ソース部２９Ｘに接し、かつ主ｐベース層２５Ｘを貫き、かつ主ｎ-ドリフト層２４Ｘに至る主トレンチＴＸが形成されている。主トレンチＴＸは、平面視において、トレンチ幅ＷＴを有し、かつ主方向ＤＸに延在している。
主ゲート絶縁膜２７Ｘは、第１の厚さＫＸで主トレンチＴＸの内面を覆うように形成されている。主ゲート絶縁膜２７Ｘは、ｐベース層２５の材料、すなわちシリコンに対する酸化反応によって得られる材料からなる。つまり主ゲート絶縁膜２７Ｘは酸化シリコンからなる。たとえば、主ゲート絶縁膜２７Ｘは厚さ１００ｎｍのシリコン酸化膜である。
主ゲート電極２６Ｘは、主トレンチＴＸを埋めるように主ゲート絶縁膜２７Ｘ上に設けられている。よって主ゲート電極２６Ｘも、主トレンチＴＸと同様に、平面視において主方向ＤＸに延在している。
上記の構成によって、主トレンチＴＸは、主ｐベース層２５Ｘを貫く部分において、主ゲート絶縁膜２７Ｘを介して主ゲート電極２６Ｘに対向する主チャネル面ＰＸ（第１のチャネル面）を有する。主チャネル面ＰＸは、主ｐベース層２５Ｘからなる面であり、かつ主ｎ-ドリフト層２４Ｘおよび主ｎ+ソース部２９Ｘの間に挟まれている。また主チャネル面ＰＸは主ゲート絶縁膜２７Ｘを介して主ゲート電極２６Ｘからの電界が印加される面である。よって、主チャネル面ＰＸは、主ゲート電極２６Ｘによって制御されるＭＯＳ構造におけるｎチャネルとして機能する面である。主チャネル面ＰＸの面方位（第１の面方位）は、半導体装置１００の厚さ方向と、主方向ＤＸとの各々に垂直な方位であり、具体的には面方位（００１）である。
また主部ＳＸはさらに、主層間絶縁膜２８Ｘと、主エミッタ電極３１Ｘとを有する。主エミッタ電極３１Ｘは、主ｎ+ソース部２９Ｘおよび主ｐ+コンタクト部３０Ｘの各々に接触するように設けられている。主層間絶縁膜２８Ｘは、主エミッタ電極３１Ｘと主ゲート電極２６Ｘとの間が絶縁されるように設けられている。
図４を参照して、センス部ＳＹは、その配置される方位と、ゲート絶縁膜の厚さと以外は、上述した主部ＳＸとほぼ同様の構成を有する。以下、センス部ＳＹの具体的な構成について説明する。
センス部ＳＹは、上述したように、コレクタ電極２１、ｐコレクタ層２２、ｎバッファ層２３、センスｎ-ドリフト層２４Ｙ、およびセンスｐベース層２５Ｙを有し、またそのセンスセルＣＹごとに、センスゲート絶縁膜２７Ｙ（第２のゲート絶縁膜）と、センスゲート電極２６Ｙと、センスｎ+ソース部２９Ｙ（第２のソース部）と、センスｐ+コンタクト部３０Ｙとを有する。
センスｎ+ソース部２９Ｙは、平面視においてはしご形の形状を占めるように、センスｐベース層２５Ｙ上に第１の深さＥＰで形成されている。このはしご形の形状の内部を占めるように、センスｐ+コンタクト部３０Ｙはセンスｐベース層２５Ｙ上に形成されている。
またセンスｎ-ドリフト層２４Ｙおよびセンスｐベース層２５Ｙを有する積層膜中には、センスｎ+ソース部２９Ｙに接し、かつセンスｐベース層２５Ｙを貫き、かつセンスｎ-ドリフト層２４Ｙに至るセンストレンチＴＹが形成されている。センストレンチＴＹは、平面視において、トレンチ幅ＷＴを有し、かつセンス方向ＤＹに延在している。
センスゲート絶縁膜２７Ｙは、第２の厚さＫＹでセンストレンチＴＹの内面を覆うように形成されている。センスゲート絶縁膜２７Ｙは、ｐベース層２５の材料、すなわちシリコンに対する酸化反応によって得られる材料からなる。つまりセンスゲート絶縁膜２７Ｙは酸化シリコンからなる。第２の厚さＫＹは、主ゲート絶縁膜２７Ｘの厚さである第１の厚さＫＸ（図３）よりも大きい。たとえば、主ゲート絶縁膜２７Ｘが厚さ１００ｎｍのシリコン酸化膜である場合に、センスゲート絶縁膜２７Ｙは厚さ１４０ｎｍのシリコン酸化膜である。
センスゲート電極２６Ｙは、センストレンチＴＹを埋めるようにセンスゲート絶縁膜２７Ｙ上に設けられている。よってセンスゲート電極２６Ｙも、センストレンチＴＹと同様に、平面視においてセンス方向ＤＹに延在している。
上記の構成によって、センストレンチＴＹは、センスｐベース層２５Ｙを貫く部分において、センスゲート絶縁膜２７Ｙを介してセンスゲート電極２６Ｙに対向するセンスチャネル面ＰＹ（第２のチャネル面）を有する。センスチャネル面ＰＹは、センスｐベース層２５Ｙからなる面であり、かつセンスｎ-ドリフト層２４Ｙおよびセンスｎ+ソース部２９Ｙの間に挟まれている。またセンスチャネル面ＰＹはセンスゲート絶縁膜２７Ｙを介してセンスゲート電極２６Ｙからの電界が印加される面である。よって、センスチャネル面ＰＹは、センスゲート電極２６Ｙによって制御されるＭＯＳ構造におけるｎチャネルとして機能する面である。センスチャネル面ＰＹの面方位（第２の面方位）は、半導体装置１００の厚さ方向と、センス方向ＤＹとの各々に垂直な方位であり、具体的には面方位（０１１）である。
ｐベース層２５の材料は、センスチャネル面ＰＹの面方位（０１１）に対する酸化反応の進行速度が、主チャネル面ＰＸの面方位（００１）に対する酸化反応の進行速度に比して大きくなるような物性を有する。すなわち単結晶シリコンは、面方位（０１１）に対する酸化反応の進行速度が、面方位（００１）に対する酸化反応の進行速度に比して大きくなるような物性を有する。
またセンス部ＳＹはさらに、センス層間絶縁膜２８Ｙと、センスエミッタ電極３１Ｙとを有する。センスエミッタ電極３１Ｙは、センスｎ+ソース部２９Ｙおよびセンスｐ+コンタクト部３０Ｙの各々に接触するように設けられている。センス層間絶縁膜２８Ｙは、センスエミッタ電極３１Ｙとセンスゲート電極２６Ｙとの間が絶縁されるように設けられている。
上記構成により、センス部ＳＹの電圧しきい値は、主部ＳＸの電圧しきい値に比して大きくなる。この理由について、以下に説明する。
電圧しきい値は、以下の式（１）によって表される。
Figure 2011066121
ここで、Ｖthは電圧しきい値、ε0は真空中の誘電率、Ｎaはチャネルにおける導電型不純物の濃度、φFは表面ポテンシャル、εSiはシリコン中の誘電率、εoxは酸化シリコンの誘電率、そしてｔoxはゲート酸化膜の厚さである。
この式（１）から、ゲート酸化膜の厚さｔoxが大きくなるほど、電圧しきい値Ｖthが大きくなることがわかる。本実施の形態においては、酸化シリコンからなるセンスゲート絶縁膜２７Ｙの第２の厚さＫＹは、酸化シリコンからなる主ゲート絶縁膜２７Ｘの第１の厚さＫＸよりも大きい。よってセンスゲート絶縁膜２７Ｙを有するセンス部ＳＹの電圧しきい値は、主ゲート絶縁膜２７Ｘを有する主部ＳＸの電圧しきい値よりも大きくなる。なおこのことは、図６に示す実験結果によっても裏付けられた。
次に半導体装置１００の製造方法について説明する。
図３〜図５を参照して、単結晶シリコンウエハＷＦ（図５）を用いて、ｎ-ドリフト層２４およびｐベース層２５の積層構造（図３および図４）が準備される。
次にｐベース層２５上に、主ｎ+ソース部２９Ｘおよび主ｐ+コンタクト部３０Ｘ（図３）と、センスｎ+ソース部２９Ｙおよびセンスｐ+コンタクト部３０Ｙ（図４）とがイオン注入技術を用いて形成される。この形成の際、たとえば、主方向ＤＸは長方形状のチップ領域ＨＲの一辺の方向に沿い、かつセンス方向ＤＹはこのチップ領域ＨＲの各辺に対して斜めになるように設けられる。
次に、主チャネル面ＰＸおよびセンスチャネル面ＰＹのそれぞれが形成されるように、ｐベース層２５を貫通する主トレンチＴＸおよびセンストレンチＴＹが形成される。主チャネル面ＰＸおよびセンスチャネル面ＰＹのそれぞれの面方位である第１および第２の面方位は、ｐベース層２５の第２の面方位に対する酸化反応の進行速度が第１の面方位に対する酸化反応の進行速度に比して大きくなるように選択される。
次に、主トレンチＴＸおよびセンストレンチＴＹの表面が同時に、たとえば熱酸化によって酸化される。これにより、主チャネル面ＰＸおよびセンスチャネル面ＰＹ上における酸化反応によって、主チャネル面ＰＸおよびセンスチャネル面ＰＹのそれぞれを覆う主ゲート絶縁膜２７Ｘおよびセンスゲート絶縁膜２７Ｙが形成される。具体的には、面方位（００１）を有する主チャネル面ＰＸ上には厚さ１００ｎｍのシリコン酸化膜が形成され、面方位（０１１）を有するセンスチャネル面ＰＹ上には厚さ１４０ｎｍのシリコン酸化膜が形成される。この厚さの相違の発生は、単結晶シリコンの酸化速度が面方位依存性を有することによる。
次に、主トレンチＴＸを埋めるように主ゲート絶縁膜２７Ｘ上に主ゲート電極２６Ｘが形成され、かつセンストレンチＴＹを埋めるようにセンスゲート絶縁膜２７Ｙ上にセンスゲート電極２６Ｙが形成される。その後、他の必要な工程を経て、半導体装置１００が得られる。
本実施の形態によれば、主ゲート絶縁膜２７Ｘ（図３）の厚さＫＸ（第１の厚さ）に比して、センスゲート絶縁膜２７Ｙ（図４）の厚さＫＹ（第２の厚さ）が大きくされる。これにより、主部ＳＸの電圧しきい値に比してセンス部ＳＹの電圧しきい値が大きくなる。よって主部ＳＸのターンオンに比してセンス部ＳＹのターンオンを遅らせることができるので、センス電流ＩＹ（図１）として用いられる小さな電流のスイッチング用に構成されたセンス部ＳＹへの電流集中を防止することができる。よってこの電流集中に起因するセンス電流ＩＹのサージを抑制することができる。
また上記のように互いにその厚さが異なる主ゲート絶縁膜２７Ｘおよびセンスゲート絶縁膜２７Ｙを、酸化反応の進行速度の面方位による相違を利用することで、フォトマスクの追加を要することもなく、同時に形成することができる。よって互いにその厚さが異なる主ゲート絶縁膜２７Ｘおよびセンスゲート絶縁膜２７Ｙが別々に形成される場合に比して、半導体装置１００の製造工程の複雑化を抑えることができる。
以上のように本実施の形態によれば、センス電流ＩＹ（図１）のサージを抑制しつつ、半導体装置１００の製造工程の複雑化を抑えることができる。
また上記のようにサージが抑制されるので、主電流ＩＸ（図１）が過大となったことに対応したセンス電流ＩＹの増大をセンス電流ＩＹの単なるサージと誤認することが防止される。よって主電流ＩＸが過大となった際に、より確実に半導体装置１００を保護することができる。これにより半導体装置１００を長寿命化することができる。
また上記のように半導体装置１００の製造工程の複雑化が抑えられるので、半導体装置１００の製造歩留りを向上させることができる。
なお上記説明においては主ゲート絶縁膜２７Ｘおよびセンスゲート絶縁膜２７Ｙを形成するために酸化反応が用いられたが、この目的で酸化反応以外の化合反応が用いられてもよく、たとえば窒化反応が用いられてもよい。この場合主ゲート絶縁膜およびセンスゲート絶縁膜の各々は窒化膜となる。
（実施の形態２）
主に図７を参照して、本実施の形態の半導体装置は、実施の形態１のセンス部ＳＹ（図４）の代わりにセンス部ＳＹａを有する。センス部ＳＹａは、センスセルＣＹ（図４）と同様に配置されたセンスセルＣＹａを有する。
またセンス部ＳＹａは、センス部ＳＹ（図４）のセンスｎ+ソース部２９Ｙの代わりに、センスｎ+ソース部２９Ｙの深さＥＰと異なる深さＥＰａを有するセンスｎ+ソース部２９ＹａをセンスセルＣＹａごとに含む。この構成により、本実施の形態の半導体装置の主部ＳＸの主ｎ+ソース部２９Ｘ（第１のソース部）の深さＥＰ（図３）と、センス部ＳＹａのセンスｎ+ソース部２９Ｙａ（第２のソース部）の深さＥＰａ（図７）とは互いに異なる。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
次に本実施の形態の半導体装置の製造方法について説明する。
まず単結晶シリコンウエハＷＦ（図５）を用いて、ｎ-ドリフト層２４およびｐベース層２５の積層構造（図３および図７）が準備される。
図８および図９を参照して、主ｐベース層２５上に、シリコン酸化膜４１が形成され、この上にフォトレジスト層４２が形成される。続いてフォトリソグラフィ工程が行われることで、ｐベース層２５上にシリコン酸化膜４１およびフォトレジスト層４２からなるマスクが形成される。具体的にはｐベース層２５のうち、主ｐベース層２５Ｘ上には第１のマスクＭＫＸ（図８）が形成され、センスｐベース層２５Ｙ上には第２のマスクＭＫＹ（図９）が形成される。第１および第２のマスクＭＫＸおよびＭＫＹのそれぞれは、主ｎ+ソース部２９Ｘおよびセンスｎ+ソース部２９Ｙａが形成されることになる位置に、第１の開口幅ＯＰＸ（図８）および第２の開口幅ＯＰＹ（図９）の開口部を有する。第１の開口部ＯＰＸに比して、第２の開口部ＯＰＹは小さい。
次に第１および第２のマスクＭＫＸ、ＭＫＹのそれぞれを用いて、主ｐベース層２５Ｘおよびセンスｐベース層２５Ｙ中に、導電型不純物として砒素イオンが注入される。これにより主ｐベース層２５Ｘおよびセンスｐベース層２５Ｙのそれぞれに、第１および第２のイオン注入部４３Ｘ、４３Ｙが形成される。
イオン注入部４３Ｘへの注入量に比して、イオン注入部４３Ｙへの注入量は小さくなる。これは、第１の開口幅ＯＰＸに比して第２の開口幅ＯＰＹが狭いこと自体と、また第１のマスクＭＫＸに比して開口幅が狭い第２のマスクＭＫＹからはより多量のアウトガスが発生し、この多量のアウトガスがイオン注入量を抑制することとによる。この結果、第１のイオン注入部４３Ｘから形成される主ｎ+ソース部２９Ｘの深さＥＰ（図３）に比して、第２のイオン注入部４３Ｙから形成されるセンスｎ+ソース部２９Ｙの深さＥＰａ（図７）が小さくなる。
またｐベース層２５上に、主ｐ+コンタクト部３０Ｘ（図３）と、センスｐ+コンタクト部３０Ｙ（図７）とがイオン注入技術を用いて形成される。
次に主トレンチＴＸおよびセンストレンチＴＹのそれぞれが、主ｎ+ソース部２９Ｘおよびセンスｎ+ソース部２９Ｙを貫くように形成される。この後、実施の形態１と同様の工程が行われることで、本実施の形態の半導体装置が得られる。
図１０を参照して、図８および図９におけるＺ軸方向について、主ｐベース層２５Ｘの不純物濃度ＮｎＸと、センスｐベース層２５Ｙの不純物濃度ＮｎＹと、ｐベース層２５の不純物濃度Ｎｐとの各々を縦軸Ｎに示す。なお図中、矢印ＲＸおよびＲＹのそれぞれは、不純物濃度ＮｎＸおよびＮｎＹの不純物濃度Ｎｐとの交差部を指している。
上述したようにイオン注入部４３ＸへのＡｓ（砒素）イオン注入量に比してイオン注入部４３ＹへのＡｓイオン注入量が少ないことから、センスｎ+ソース部２９Ｙのｐｎ接合部（矢印ＲＹ）は、より浅い位置に形成される。この結果、センスチャネル面ＰＹが形成されるセンスｐベース層２５Ｙにおいて、ｐｎ接合部（矢印ＲＹ）側の不純物濃度Ｎが大きくなる。よって上記式（１）におけるＮａが大きくなるので、電圧しきい値Ｖthが大きくなる。以上から、第１の開口幅ＯＰＸ（図８）に比して第２の開口幅ＯＰＹ（図９）を小さくすることで、センス部ＳＹａ（図７）の電圧しきい値がより大きくなるように調整することができる。
なお上記と逆の原理により、第１の開口幅ＯＰＸ（図８）に比して第２の開口幅ＯＰＹ（図９）を大きくすることで、センス部ＳＹａ（図７）の電圧しきい値がより小さくなるような調整を行うこともできる。
本実施の形態によれば、実施の形態１で説明した方法によってセンス部ＳＹの電圧しきい値が主部ＳＸの電圧しきい値よりも大きくなるようにされた上で、主部ＳＸおよびセンス部ＳＹの少なくともいずれかの電圧しきい値を調整することができる。
（実施の形態３）
本実施の形態の半導体装置は、実施の形態１における主部ＳＸ（図３）およびセンス部ＳＹ（図４）のそれぞれの代わりに、主部ＳＸｂ（図１１）およびセンス部ＳＹｂ（図１２）を有する。
図１１を参照して、主部ＳＸｂは、主セルＣＸ（図３）と同様に配置された主セルＣＸｂを有する。また主部ＳＸｂは、主部ＳＸ（図３）の主ｎ+ソース部２９Ｘおよび主ｐ+コンタクト部３０Ｘのそれぞれの代わりに、主ｎ+ソース部２９Ｘｂおよび主ｐ+コンタクト部３０Ｘｂを主セルＣＸｂごとに有する。主ｎ+ソース部２９Ｘｂおよび主ｐ+コンタクト部３０Ｘｂは、平面視において、主方向ＤＸ方向に沿ってストライプ状に配置されており、いわゆるストライプ構造を構成している。主ｎ+ソース部２９Ｘｂおよび主ｐ+コンタクト部３０Ｘｂのそれぞれは、主方向ＤＸに沿う第１のソース幅ＷｎＸおよび第１のコンタクト幅ＷｐＸ（第１の間隔幅）を有する。よって複数の主ｎ+ソース部２９Ｘｂは互いに、主方向ＤＸに沿う第１のコンタクト幅ＷｐＸを空けて配置されている。
図１２を参照して、センス部ＳＹｂは、センスセルＣＹ（図４）と同様に配置されたセンスセルＣＹｂを有する。またセンス部ＳＹｂは、センス部ＳＹ（図４）のセンスｎ+ソース部２９Ｙおよびセンスｐ+コンタクト部３０Ｙのそれぞれの代わりに、センスｎ+ソース部２９Ｙｂおよびセンスｐ+コンタクト部３０ＹｂをセンスセルＣＹｂごとに有する。センスｎ+ソース部２９Ｙｂおよびセンスｐ+コンタクト部３０Ｙｂは、平面視において、センス方向ＤＹ方向に沿ってストライプ状に配置されており、いわゆるストライプ構造を構成している。センスｎ+ソース部２９Ｙおよびセンスｐ+コンタクト部３０Ｙのそれぞれは、センス方向ＤＹに沿う第２のソース幅ＷｎＹおよび第２のコンタクト幅ＷｐＹ（第２の間隔幅）を有する。よって複数のセンスｎ+ソース部２９Ｙｂは互いに、センス方向ＤＹに沿う第２のコンタクト幅ＷｐＹを空けて配置されている。
図１３を参照して、センス部ＳＹにおいて、ゲート電圧ＶGEと、センス電流ＩＹ（図１）、すなわちコレクタ電流ＩCとの関係は、コレクタ電流ＩCが電圧しきい値Ｖthから立ち上がってＶGEに比例して大きくなるような比例関係である。この比例関係における傾きは、第２のコンタクト幅ＷｐＹに対する第２のソース幅ＷｎＹの比が小さくされると矢印Ｇ１に示すように小さくなり、第２のコンタクト幅ＷｐＹに対する第２のソース幅ＷｎＹの比が大きくされると矢印Ｇ２に示すように大きくなる。ゲート電圧ＶGEとして電圧しきい値Ｖthを超える電圧Ｖth＋αが印加されている場合のコレクタ電流Ｉｍは、傾きが矢印Ｇ１に示すように小さくなると矢印Ｓ１に示すように小さくなり、傾きが矢印Ｇ２に示すように大きくなると矢印Ｓ２に示すように大きくなる。
本実施の形態によれば、第２のコンタクト幅ＷｐＹに対する第２のソース幅ＷｎＹの比を調整することで、コレクタ電流ＩCの傾きを矢印Ｇ１またはＧ２に示すように調整することができ、その結果、センス電流ＩＹ（図１）の値を調整することができる。
また上記傾きが矢印Ｇ１に示すように緩やかにされた場合、寄生バイポーラトランジスタ動作を考慮したＳＯＡ(Safe Operating Area)特性を向上させることができる。
また第１のコンタクト幅ＷｐＸに対する第１のソース幅ＷｎＸの比を調整することで、コレクタ電流ＩCの傾きを矢印Ｇ１またはＧ２に示すように調整することができ、その結果、主電流ＩＸ（図１）の値を調整することができる。
なお本実施の形態の変形例として、主部ＳＸｂの代わりに主部ＳＸ（実施の形態１）を有する構成が用いられてもよい。
（実施の形態４）
本実施の形態の半導体装置は、実施の形態１における主部ＳＸ（図３）およびセンス部ＳＹ（図４）のそれぞれの代わりに、主部ＳＸｃ（図１４）およびセンス部ＳＹｃ（図１５）を有する。
主に図１４を参照して、主部ＳＸｃは、主セルＣＸ（図３）と同様に配置された主セルＣＸｃと、主トレンチＴＸ（図３）と同様に配置された主トレンチＴＸｃとを有する。また主トレンチＴＸｃを覆うように、実施の形態１と同様に主ゲート絶縁膜２７Ｘが設けられている。主ゲート絶縁膜２７Ｘに被覆された主トレンチＴＸｃは、主ゲート絶縁膜２７Ｘの厚さのために、本来の主トレンチＴＸｃのトレンチ幅よりも小さい第１の被覆トレンチ幅ＷＸｃを有する。
さらに主部ＳＸｃは、主セルＣＸｃごとに、主ゲート絶縁膜２７Ｘを覆う主ＣＶＤ酸化膜４７Ｘ（第３のゲート絶縁膜）を含む。すなわち主部ＳＸｃは、主ゲート絶縁膜２７Ｘと主ゲート電極２６Ｘとの間に設けられた主ＣＶＤ酸化膜４７Ｘを含む。主ＣＶＤ酸化膜４７Ｘは主ゲート絶縁膜２７Ｘと共に積層主ゲート絶縁膜ＧＸを構成している。積層主ゲート絶縁膜ＧＸは、主ゲート絶縁膜２７Ｘの厚さと、主ＣＶＤ酸化膜４７Ｘの厚さとの和である第１の積層厚さＫＸｃを有する。
主に図１５を参照して、センス部ＳＹｃは、センスセルＣＹ（図４）と同様に配置されたセンスセルＣＹｃと、センストレンチＴＹ（図４）と同様に配置されたセンストレンチＴＹｃとを有する。またセンストレンチＴＹｃを覆うように、実施の形態１と同様にセンスゲート絶縁膜２７Ｙが設けられている。センスゲート絶縁膜２７Ｙに被覆されたセンストレンチＴＹｃは、センスゲート絶縁膜２７Ｙの厚さのために、本来のセンストレンチＴＹｃのトレンチ幅よりも小さい第２の被覆トレンチ幅ＷＹｃを有する。本実施の形態においては、第２の被覆トレンチ幅ＷＹｃは第１の被覆トレンチ幅ＷＸｃよりも大きい。
さらにセンス部ＳＹｃは、センスセルＣＹｃごとに、センスゲート絶縁膜２７Ｙを覆うセンスＣＶＤ酸化膜４７Ｙ（第４のゲート絶縁膜）を含む。すなわちセンス部ＳＹｃは、センスゲート絶縁膜２７Ｙとセンスゲート電極２６Ｙとの間に設けられたセンスＣＶＤ酸化膜４７Ｙを含む。センスＣＶＤ酸化膜４７Ｙはセンスゲート絶縁膜２７Ｙと共に積層センスゲート絶縁膜ＧＹを構成している。積層センスゲート絶縁膜ＧＹは、センスゲート絶縁膜２７Ｙの厚さと、センスＣＶＤ酸化膜４７Ｙの厚さとの和である第２の積層厚さＫＹｃを有する。
次に本実施の形態の半導体装置の製造方法について説明する。
まず実施の形態１において主トレンチＴＸおよびセンストレンチＴＹが形成されたのと同様にして主トレンチＴＸｃおよびセンストレンチＴＹｃが形成される。また実施の形態１と同様に、主ゲート絶縁膜２７Ｘおよびセンスゲート絶縁膜２７Ｙが形成される。ここで、主トレンチＴＸｃおよびセンストレンチＴＹｃの各々のトレンチ幅が適切に選択されることによって、第２の被覆トレンチ幅ＷＹｃは第１の被覆トレンチ幅ＷＸｃよりも大きくされる。
次に主ゲート絶縁膜２７Ｘおよびセンスゲート絶縁膜２７Ｙのそれぞれを覆う主ＣＶＤ酸化膜４７ＸおよびセンスＣＶＤ酸化膜４７Ｙが一括的に化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法によって形成される。ここで、主ＣＶＤ酸化膜４７ＸおよびセンスＣＶＤ酸化膜４７Ｙのそれぞれの成膜が行われる空間の幅は、第１の被覆トレンチ幅ＷＸｃおよび第２の被覆トレンチ幅ＷＹｃであり、第１の被覆トレンチ幅ＷＸｃよりも第２の被覆トレンチ幅ＷＹｃの方が大きい。このため主ＣＶＤ酸化膜４７Ｘの成膜が行われる空間に比して、センスＣＶＤ酸化膜４７Ｙの成膜が行われる空間へ、より多くのＣＶＤ原料ガスが導入される。この結果、主ＣＶＤ酸化膜４７Ｘの厚さよりもセンスＣＶＤ酸化膜４７Ｙの厚さの方が大きくなる。
この後、実施の形態１と同様の工程が行われることで、本実施の形態の半導体装置が得られる。
次に本実施の形態の作用効果について説明する。
主トレンチＴＸｃ（図１４）およびセンストレンチＴＹｃ（図１５）の形成工程から、主ゲート絶縁膜２７Ｘおよびセンスゲート絶縁膜２７Ｙの形成工程までの間で、主トレンチＴＸｃまたはセンストレンチＴＹｃ上に異物が付着することがある。この異物は、主ゲート絶縁膜２７Ｘおよびセンスゲート絶縁膜２７Ｙを形成するための熱酸化などの化合反応に影響を及ぼし、その結果、主ゲート絶縁膜２７Ｘまたはセンスゲート絶縁膜２７Ｙに欠陥が生じ得る。このような欠陥を有する主ゲート絶縁膜２７Ｘおよびセンスゲート絶縁膜２７Ｙ上に形成される主ＣＶＤ酸化膜４７ＸおよびセンスＣＶＤ酸化膜４７Ｙは、ＣＶＤ法によって形成されるので、異物の影響をあまり受けずにほぼ均一に形成される。よって上記欠陥が被覆されるので、この欠陥に起因するゲート絶縁膜の短絡の発生を抑制することができる。
また第１の被覆トレンチ幅ＷＸｃに比して第２の被覆トレンチ幅ＷＹｃが大きくされるので、主ＣＶＤ酸化膜４７Ｘの厚さに比してセンスＣＶＤ酸化膜４７Ｙの厚さが大きくなる。これにより第１の積層厚さＫＸｃに比して第２の積層厚さＫＹｃをより大きくすることができ、これにより主部ＳＸｃの電圧しきい値に比してセンス部ＳＹｃの電圧しきい値をより大きくすることができる。これにより、主部ＳＸｃおよびセンス部ＳＹｃの各々の電圧しきい値の差がより大きくなるように調整することができる。
なお本実施の形態においては第１の被覆トレンチ幅ＷＸｃに比して第２の被覆トレンチ幅ＷＹｃが大きくされたが、逆に第１の被覆トレンチ幅ＷＸｃに比して第２の被覆トレンチ幅ＷＹｃが小さくされてもよい。この場合、主部ＳＸｃおよびセンス部ＳＹｃの各々の電圧しきい値の差が小さくなるような調整を行うことができる。
また第１の被覆トレンチ幅ＷＸｃおよび第２の被覆トレンチ幅ＷＹｃは等しくてもよく、この場合、主部ＳＸｃおよびセンス部ＳＹｃの各々の電圧しきい値が、ほぼ同程度大きくなるような調整が行われる。
なお本発明の半導体装置の構成として、各実施の形態における導電型が入れ替えられた構成、すなわちｐ型とｎ型とが入れ替えられた構成を用いることもできる。
また各実施の形態においてはＩＧＢＴ部が設けられる場合について説明したが、ＩＧＢＴ部の代わりに他の半導体素子部が設けられてもよく、たとえばＭＯＳＦＥＴ(Metal Oxide Semiconductor Field-Effect Transistor)などのＭＩＳＦＥＴ(Metal Insulator Semiconductor Field-Effect Transistor)部が設けられてもよい。この場合、たとえば上記各実施の形態におけるコレクタ層２２が省略された構造を用いることができる。
また第１および第２の面方位のそれぞれは（００１）および（０１１）に限定されるものではない。
また本明細書において「長方形状」とは正方形状を含むものと解される。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明は、トレンチを埋めるように形成されたゲート電極を有する半導体装置およびその製造方法に特に有利に適用され得る。
２５ ｐベース層（半導体層）、２５Ｘ 主ｐベース層（第１の領域）、２６Ｘ 主ゲート電極（第１のゲート電極）、２６Ｙ センスゲート電極（第２のゲート電極）、２７Ｘ 主ゲート絶縁膜（第１のゲート絶縁膜）、２７Ｙ センスゲート絶縁膜、２９Ｘ 主ｎ+ソース部（第１のソース部）、２９Ｙ，２９Ｙａ，２９Ｙｂ センスｎ+ソース部（第２のソース部）、ＤＸ 主方向（第１の方向）、ＤＹ センス方向（第２の方向）、ＩＸ 主電流（第１の電流）、ＩＹ センス電流（第２の電流）、ＭＫＸ 第１のマスク、ＭＫＹ 第２のマスク、ＰＸ 主チャネル面（第１のチャネル面）、ＰＹ センスチャネル面（第２のチャネル面）、ＳＸ 主部（第１の半導体素子部）、ＴＸ，ＴＸｃ 主トレンチ（第１のトレンチ）、ＴＹ，ＴＹｃ センストレンチ（第２のトレンチ）。

Claims (14)

  1. 単結晶構造を有する半導体層を含む半導体装置であって、
    第１の面方位を有する第１のチャネル面が設けられた、第１の電流をスイッチングするための第１の半導体素子部を備え、
    前記第１の半導体素子部は、
    前記第１のチャネル面を有する第１のトレンチが設けられた、前記半導体層の第１の領域と、
    第１の厚さで前記第１のチャネル面を覆う第１のゲート絶縁膜と、
    前記第１のトレンチを埋めるように前記第１のゲート絶縁膜上に設けられた、前記第１のチャネル面に電界を印加するための第１のゲート電極とを含み、さらに
    前記第１の面方位と異なる第２の面方位を有する第２のチャネル面が設けられた、前記第１の電流よりも小さい第２の電流をスイッチングするための第２の半導体素子部を備え、
    前記第２の半導体素子部は、
    前記第２のチャネル面を有する第２のトレンチが設けられた、前記半導体層の第２の領域と、
    前記第１の厚さよりも大きい第２の厚さで前記第２のチャネル面を覆う第２のゲート絶縁膜と、
    前記第２のトレンチを埋めるように前記第２のゲート絶縁膜上に設けられた、前記第２のチャネル面に電界を印加するための第２のゲート電極とを含む、半導体装置。
  2. 前記第１および第２のゲート絶縁膜の各々は、前記半導体層の材料に対する化合反応によって得られる材料からなり、
    前記半導体層の材料は、前記第２の面方位に対する前記化合反応の進行速度が前記第１の面方位に対する前記化合反応の進行速度に比して大きくなるような物性を有する、請求項１に記載の半導体装置。
  3. 前記化合反応は酸化反応である、請求項２に記載の半導体装置。
  4. 前記半導体層は第１の導電型を有し、
    前記第１の導電型と異なる第２の導電型を有しかつ前記第１の領域上に第１の深さで形成された第１のソース部と、前記第２の導電型を有しかつ前記第２の領域上に前記第１の深さと異なる第２の深さで形成された第２のソース部とをさらに備えた、請求項１〜３のいずれかに記載の半導体装置。
  5. 前記半導体層は第１の導電型を有し、
    前記第１の導電型と異なる第２の導電型を有し、かつ平面視において前記第２のトレンチが延びる第２の方向方向に沿う第２のソース幅を各々が有するように前記第２の領域上に形成された複数の第２のソース部とをさらに備え、前記複数の第２のソース部は互いに前記第２の方向に沿う第２の間隔幅を空けて配置されている、請求項１〜３のいずれかに記載の半導体装置。
  6. 前記第１の半導体素子部は、前記第１のゲート絶縁膜と前記第１のゲート電極との間に設けられた第３のゲート絶縁膜を含み、
    前記第２の半導体素子部は、前記第２のゲート絶縁膜と前記第２のゲート電極との間に設けられた第４のゲート絶縁膜とを含む、請求項１〜５のいずれかに記載の半導体装置。
  7. 前記第１のゲート絶縁膜に覆われた前記第１のトレンチは第１の被覆トレンチ幅を有し、前記第２のゲート絶縁膜に覆われた前記第２のトレンチは第２の被覆トレンチ幅を有し、前記第１および第２の被覆トレンチ幅は互いに異なる、請求項１〜６のいずれかに記載の半導体装置。
  8. 第１のチャネル面が設けられた、第１の電流をスイッチングするための第１の半導体素子部と、第２のチャネル面が設けられた、前記第１の電流よりも小さい第２の電流をスイッチングするための第２の半導体素子部とを含む半導体装置の製造方法であって、
    単結晶構造を有する半導体層を準備する工程と、
    前記第１および第２のチャネル面のそれぞれが形成されるように、前記半導体層を貫通する第１および第２のトレンチを形成する工程とを備え、前記第１のチャネル面は第１の面方位を有し、かつ前記第２のチャネル面は前記第１の面方位と異なる第２の面方位を有し、さらに
    前記第１および第２のチャネル面上における化合反応によって、前記第１および第２のチャネル面のそれぞれを覆う第１および第２のゲート絶縁膜を形成する工程と、
    前記第１のトレンチを埋めるように前記第１のゲート絶縁膜上に第１のゲート電極を形成し、かつ前記第２のトレンチを埋めるように前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程とを備え、
    前記第１および第２のトレンチを形成する工程において、前記第１および第２の面方位は、前記半導体層の前記第２の面方位に対する前記化合反応の進行速度が前記第１の面方位に対する前記化合反応の進行速度に比して大きくなるように選択される、半導体装置の製造方法。
  9. 前記化合反応は酸化反応である、請求項８に記載の半導体装置の製造方法。
  10. 前記半導体層は第１の導電型を有し、
    前記第１および第２のトレンチを形成する工程の前に、前記半導体層上に、前記第１の導電型と異なる第２の導電型を有する第１および第２のソース部のそれぞれを第１および第２の深さまで形成する工程をさらに備え、前記第１および第２の深さは互いに異なり、
    前記第１および第２のトレンチのそれぞれを形成する工程は、前記第１および第２のソース部を貫くように行われる、請求項８または９に記載の半導体装置の製造方法。
  11. 前記第１および第２のソース部を形成する工程は、
    前記半導体層上に、第１の開口幅を有する第１のマスクと、前記第１の開口幅と異なる第２の開口幅を有する第２のマスクとを形成する工程と、
    前記第１および第２のマスクを用いて前記半導体層中に不純物を注入する工程とを含む、請求項１０に記載の半導体装置の製造方法。
  12. 前記半導体層は第１の導電型を有し、
    前記第１および第２のトレンチを形成する工程の前に、前記半導体層上に、前記第１の導電型と異なる第２の導電型を有する複数の第２のソース部を形成する工程をさらに備え、
    前記複数の第２のソース部の各々は平面視において第２の方向に沿う第２のソース幅を有し、かつ前記複数の第２のソース部は互いに前記第２の方向に沿う第２の間隔幅を空けて配置されている、請求項８または９に記載の半導体装置の製造方法。
  13. 前記第１および第２のゲート絶縁膜を形成する工程の後、かつ前記第１および第２のゲート電極を形成する工程の前に、前記第１および第２のゲート絶縁膜のそれぞれを覆う第３および第４のゲート絶縁膜を化学気相成長法によって形成する工程をさらに備えた、請求項８〜１２のいずれかに記載の半導体装置の製造方法。
  14. 前記第１のゲート絶縁膜に覆われた前記第１のトレンチは第１の被覆トレンチ幅を有し、前記第２のゲート絶縁膜に覆われた前記第２のトレンチは第２の被覆トレンチ幅を有し、前記第１および第２の被覆トレンチ幅は互いに異なる、請求項８〜１３のいずれかに記載の半導体装置の製造方法。
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