JP2016134387A - 半導体装置 - Google Patents

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Abstract

【課題】カレントセンス精度を維持することができるとともに、カレントセンス領域の破壊耐量を向上させることができる半導体装置を提供すること。【解決手段】同一の半導体基板上に、活性領域２１、カレントセンス領域２２およびダイオード領域２４が設けられる。活性領域２１には、主素子を構成する複数の活性セルが配置される。カレントセンス領域２２には、主素子に流れる電流を検出するためのカレントセンス素子を構成するカレントセンスセルが配置される。ダイオード領域２４は、カレントセンス領域２２の周囲を囲む。ダイオード領域２４には、カレントセンスセルに逆並列に接続されたダイオードセルが配置される。活性セルおよびカレントセンスセルは、トレンチゲート構造を有する。カレントセンスセルのトレンチゲート構造を構成するトレンチ３ｂの幅ｗ２１は、活性セルのトレンチゲート構造を構成するトレンチ３ａの幅ｗ１１よりも狭い。【選択図】図２

Description

この発明は、半導体装置に関する。
従来、半導体装置には、大電流化および低オン抵抗（低オン電圧）化とともに、半導体装置自身が破壊に至ることを防止するための保護機能や、半導体装置を流れる電流を検出する電流検出（カレントセンス）機能などの高機能化が求められている。カレントセンス用の半導体素子（以下、カレントセンス素子とする）は、その特性上、半導体基板（半導体チップ）に流れる電流を検出するための素子であるため、活性領域に配置された主素子と同一の半導体基板上に配置され、かつ主素子を構成するセル（素子の機能単位）と同様のセル構造を有する。活性領域は、オン状態のときに主電流が流れる領域である。
カレントセンス素子を構成するセルを配置する領域（以下、カレントセンス領域とする）の占有面積は、カレントセンス比に基づいて決定され、活性領域の占有面積よりも縮小化されている。カレントセンス比とは、カレントセンス素子によって検出した電流に基づいて活性領域に実際に流れる電流を算出するための変換比率である。上述したようにカレントセンス領域に配置されカレントセンス素子を構成するセル（以下、カレントセンスセルとする）は活性領域に配置され主素子を構成するセル（以下、活性セルとする）と同一構造である。このため、カレントセンス比に基づいて、カレントセンス領域に配置されるカレントセンスセルの数が決定される。
主素子と同一の半導体基板上にカレントセンス素子を備えた従来の半導体装置の構造について、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例に説明する。図１０は、従来の半導体装置の平面レイアウトを示す平面図である。図１１は、図１０の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。図１０には、活性領域１２１、カレントセンス領域１２２および各電極パッドの平面レイアウトを示す（図１２においても同様）。図１１には、活性領域１２１およびカレントセンス領域１２２を通る切断線ＡＡ−ＡＡ’における断面構造を示す。
図１０に示すように、従来の半導体装置（以下、従来例１とする）は、同一の半導体基板上に、活性領域１２１、カレントセンス領域１２２および終端構造部１２３を備える。活性領域１２１は、カレントセンス領域１２２の周囲を囲む。終端構造部１２３は、活性領域１２１の周囲を囲む。活性領域１２１とカレントセンス領域１２２との境界、および、活性領域１２１と終端構造部１２３との境界は図示省略する。活性領域１２１において、半導体基板のおもて面上には、ソース電極パッド１１１、カレントセンス電極パッド１１２およびゲート電極パッド１１３が互いに離して設けられている。
カレントセンス領域１２２において、半導体基板のおもて面上には、カレントセンス領域１２２のほぼ全面にカレントセンス電極１１０が設けられている。カレントセンス電極１１０は、ソース電極パッド１１１とカレントセンス電極パッド１１２との間に配置されている。カレントセンス電極１１０は、各カレントセンスセルに共通のおもて面電極である。ソース電極パッド１１１は、活性領域１２１のほぼ全面に設けられている。ソース電極パッド１１１は、カレントセンス電極１１０、カレントセンス電極パッド１１２およびゲート電極パッド１１３それぞれの一部に対向する。ソース電極パッド１１１は、各活性セルに共通のおもて面電極（ソース電極）である。
カレントセンス電極パッド１１２およびゲート電極パッド１１３は、活性領域１２１の、終端構造部１２３との境界付近に、終端構造部１２３の内周に沿って配置されている。カレントセンス電極パッド１１２は、カレントセンス電極１１０よりもチップ外周部側に配置され、カレントセンス電極１１０に対向する。カレントセンス電極パッド１１２には、カレントセンス電極１１０が電気的に接続されている。ゲート電極パッド１１３には、図示省略するゲートランナーを介して各活性セルのゲート電極が接続されている。終端構造部１２３は、半導体基板からなるｎ-型ドリフト層のおもて面側の電界を緩和し耐圧を保持する領域である。
図１１に示すように、ｎ-型ドリフト層１０１となる半導体基板のおもて面側には、活性領域１２１からカレントセンス領域１２２にわたって、同一のセル構造を有する複数のセルが設けられている。すなわち、カレントセンス領域１２２には、活性領域１２１に配置された活性セルと同一のセル構造を有するカレントセンスセルが活性セルに連続して設けられている。これら各セルは、一般的なトレンチゲート構造を備える。トレンチゲート構造は、ｐ型ベース領域１０２、トレンチ１０３、ゲート絶縁膜１０４、ゲート電極１０５、ｎ+型ソース領域１０６およびｐ+型コンタクト領域１０７からなる。トレンチ１０３内には内壁に沿ってゲート絶縁膜１０４が配置され、ゲート電極１０５が埋め込まれている。
活性セルのｎ+型ソース領域１０６およびｐ+型コンタクト領域１０７には、ソース電極パッド１１１を兼ねるおもて面電極（ソース電極）が接する。カレントセンスセルのｎ+型ソース領域１０６およびｐ+型コンタクト領域１０７には、おもて面電極であるカレントセンス電極１１０が接する。カレントセンス電極１１０およびソース電極パッド１１１は、層間絶縁膜１０９によってゲート電極１０５と電気的に絶縁されている。符号１０８は、高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜である。半導体基板の裏面側には、図示省略するｎ+型ドレイン層およびドレイン電極が設けられている。符号ｗ１０１は隣り合うトレンチ１０３間のメサ領域の幅であり、符号ｗ１０２はトレンチピッチである。
主素子と同一の半導体基板上にカレントセンス素子を備えた従来の半導体装置（以下、従来例２とする）の別の一例の構造について説明する。図１２は、従来の半導体装置の別の一例の平面レイアウトを示す平面図である。図１３は、図１２の切断線ＢＢ−ＢＢ’および切断線ＣＣ−ＣＣ’における断面構造を示す断面図である。図１３（ａ）に切断線ＢＢ−ＢＢ’における断面構造を示し、図１３（ｂ）に切断線ＣＣ−ＣＣ’における断面構造を示す。従来例２が従来例１（図１０，１１参照）と異なる点は、カレントセンス電極パッド１１４の直下（ドレイン側）にカレントセンス領域１２４を配置した点である。すなわち、カレントセンス電極パッド１１４は、半導体基板のおもて面上にカレントセンス電極を兼ねる。
一般的に、カレントセンス領域１２４の周囲は、ダイオード領域１２５によって囲まれた構造となっている。すなわち、ダイオード領域１２５は、活性領域１２１とカレントセンス領域１２４との間に配置されている。活性領域１２１とダイオード領域１２５との境界は図示省略する。カレントセンス電極パッド１１４は、カレントセンス領域１２４からダイオード領域１２５にわたって設けられ、カレントセンス領域１２４における基板おもて面全体を覆うとともに、ダイオード領域１２５における基板おもて面を覆う。ダイオード領域１２５には、ｐ型ベース領域１０２をアノードとし、ｎ-型ドリフト層１０１およびｎ+型ドレイン層（不図示）をカソードとするダイオードセルが配置されている。カレントセンス電極パッド１１４はアノード電極を兼ね、ドレイン電極（不図示）はカソード電極を兼ねる。
上記従来例１（図１０，１１参照）は、活性領域１２１のセルの一部をカレントセンス領域１２２のカレントセルとしているため、ソース電極パッド１１１とカレントセンス電極１１０との間を分離しなければならない。そのため、近年の微細化したセルでは、各電極を分離することが困難となる。また、セルを微細化するには、各電極の厚さも薄くしなければならない。しかしながら、活性領域１２１内の電極の厚さが薄くなるとオン抵抗の増加や組立時の信頼性が低下する。よって、セルピッチが大きいセル構造にしか適用することができず、微細化したセル構造を適用するには多段メタル工程を追加して多段メタル構造にしなければならない。多段メタル工程とは、金属材料の異なる複数の金属膜を積層する工程であり、工程数が増加してしまう。さらに、従来例１では、活性セルに連続してカレントセンスセルが配置されるため、活性領域１２１からカレントセンスセルに電流が流れ込み、カレントセンス精度が劣化するという問題がある。
上記従来例２（図１２，１３参照）では、活性領域１２１とカレントセンス領域１２４との間にダイオード領域１２５が配置されているため、活性領域１２１からカレントセンス領域１２５に電流が流れ込むことを抑制することができる。しかしながら、通常、トレンチゲート型のＭＯＳ型半導体装置では、オン時の電流密度を高めているため、アバランシェ降伏やサージ等に対する破壊耐量を向上させるために、半導体基板の表面積に対する占有面積の大きい活性領域１２１の耐圧を低くし、各活性セルに均等に電流を分担させている。活性セルとカレントセンスセルとはセル構造が同じであるため、カレントセンス領域１２４の耐圧も活性領域１２１の耐圧と同程度に低くなってしまう。
また、活性セルとカレントセンスセルとがセル構造が同じであるため、活性領域１２１とカレントセンス領域１２４とに同時にアバランシェ降伏が発生する。このとき、カレントセンス電極パッド１１４によってカレントセンス領域１２４からダイオード領域１２５を含む領域までが覆われていることで、カレントセンス領域１２４およびダイオード領域１２５におけるｐ型ベース領域１０２とｎ-型ドリフト層１０１との間のｐｎ接合面でアバランシェ降伏が発生する。このため、カレントセンス領域１２４には、カレントセンス領域１２４からだけでなく、ダイオード領域１２５からもアバランシェ降伏によって急増した電流（以下、アバランシェ電流とする）が流れ込む。
通常、半導体基板の表面積に対するカレントセンス領域１２４の占有面積は小さいが、カレントセンス領域１２４の周囲を囲むダイオード領域１２５の占有面積は大きい。このため、カレントセンス領域１２４に配置されたカレントセンスセルには、ダイオード領域１２５からアバランシェ電流が流れ込む分、通常の活性セルよりもアバランシェ電流が多く流れる。これによって、カレントセンス領域１２４のアバランシェ降伏に対する破壊耐量は、活性領域の破壊耐量よりも低くなる。したがって、カレントセンス領域１２４の破壊耐量の低下を抑制するために、カレントセンス素子をアバランシェ降伏やサージ等から保護する必要がある。
従来、カレントセンス領域の破壊耐量の低下を抑制するために、カレントセンス素子に抵抗を接続したり（以下、第１従来構造とする）、カレントセンス素子に接続された制御回路（不図示）に抵抗やツェナーダイオード等の保護回路を設ける（以下、第２従来構造とする）ことが一般的である。第１従来構造では、サージ等により生じた電流がカレントセンス素子に流れ込むことを抑制している。第２従来構造では、制御回路をサージ等から保護することで、カレントセンス素子の破壊耐量を向上させている。しかしながら、カレントセンス素子に対する保護を強化するほど、カレントセンス素子に電流が流れにくくなってカレントセンスに流れる電流が低下したり、素子や回路の寄生効果でカレントセンスに流れる電流が増加したりするため、カレントセンス精度が低下する虞がある。
カレントセンス精度を向上させた装置として、次の装置が提案されている。検出セル、活性セルおよび不活性セルのすべてがダミーゲート電極を備えたトレンチゲート型半導体装置からなる。トレンチの底部に絶縁膜を介してダミーゲート電極が配置され、ダミーゲート電極上に絶縁膜を介してゲート電極が形成されている。トレンチの底部側にダミーゲート電極を設ける分、トレンチの深さは深くなっている（例えば、下記特許文献１（第０１０２〜０１０３段落、第１９図）参照。）。下記特許文献１では、ダミーゲート電極を設けたり、トレンチを深く形成することで、カレントセンスセル（検出セル）の周囲の領域からカレントセンスセルに流れ込む電流を抑制し、カレントセンス比の変動を抑制してカレントセンス精度を向上させている。
カレントセンス素子が破壊に至ることを防止した装置として、次の装置が提案されている。主素子のソース電極と電流検知素子の電流センシング電極の間に、電流検知用の抵抗が接続される。ゲート絶縁膜の絶縁耐圧は、逆バイアス時に電流検知素子に流れ得る最大電流と前記抵抗の積よりも大きい（例えば、下記特許文献２（第００４７，００４８段落、第３，４図）参照。）。下記特許文献２では、活性セル（主素子）のトレンチをカレントセンスセル（電流検知素子）のトレンチよりも深くしたり、活性セルの隣り合うトレンチの間隔を、カレントセンスセルの隣り合うトレンチの間隔よりも広くすることによって、逆バイアスが印加されたときに、カレントセンスセルの耐圧を活性セルの耐圧よりも高くしている。
特開２００９−１８２１１３号公報 特開２０１２−２５３３９１号公報
しかしながら、上記第１，２従来構造では、アバランシェ降伏やサージ等に対する保護手段を設けるために、工程数が増加したり、カレントセンス素子と同一の半導体基板上に保護手段を形成するための面積を確保する必要があるため、コストが増大する。また、上記第１，２従来構造では、上述したように、カレントセンス素子に対する保護を強化するほど、カレントセンス精度が低下する虞がある。上記特許文献１では、ダミーゲート電極を設けたり、トレンチを深く形成することで、カレントセンス領域の耐圧が低下することとなり、破壊耐量が低下する傾向にある。
この発明は、上述した従来技術による問題点を解消するため、カレントセンス精度を維持することができるとともに、カレントセンス領域の破壊耐量を向上させることができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１のトレンチゲート構造を備えた主素子と、第２のトレンチゲート構造を有し、前記主素子の動作時に半導体基板に流れる電流を検出する電流検出素子と、を同一の前記半導体基板上に備えた半導体装置において、次の特徴を有する。前記第１のトレンチゲート構造は、前記半導体基板の第１の主面側に配置された第１のトレンチと、前記第１のトレンチの内壁に沿って配置されたゲート絶縁膜と、前記第１のトレンチ内に配置されたゲート電極と、を備える。前記第２のトレンチゲート構造は、前記半導体基板の前記第１の主面側に配置された第２のトレンチと、前記第２のトレンチの内壁に沿って配置された前記ゲート絶縁膜と、前記第２のトレンチ内に配置された前記ゲート電極と、を備える。前記電流検出素子の前記第２のトレンチゲート構造を構成する前記第２のトレンチの幅は、前記主素子の前記第１のトレンチゲート構造を構成する前記第１のトレンチの幅よりも狭い。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１のトレンチゲート構造を備えた主素子と、第２のトレンチゲート構造を有し、前記主素子の動作時に半導体基板に流れる電流を検出する電流検出素子と、を同一の前記半導体基板上に備えた半導体装置において、次の特徴を有する。前記第１のトレンチゲート構造は、前記半導体基板の第１の主面側に配置された第１のトレンチと、前記第１のトレンチの内壁に沿って配置されたゲート絶縁膜と、前記第１のトレンチ内に配置されたゲート電極と、を備える。前記第２のトレンチゲート構造は、前記半導体基板の前記第１の主面側に配置された第２のトレンチと、前記第２のトレンチの内壁に沿って配置された前記ゲート絶縁膜と、前記第２のトレンチ内に配置された前記ゲート電極と、を備える。前記電流検出素子の前記第２のトレンチゲート構造を構成する前記第２のトレンチの内壁に沿って設けられた前記ゲート絶縁膜の前記第２のトレンチの底面に設けられた部分の厚さは、前記主素子の前記第１のトレンチゲート構造を構成する前記第１のトレンチの内壁に沿って設けられた前記ゲート絶縁膜の前記第１のトレンチの底面に設けられた部分の厚さよりも厚い。
また、この発明にかかる半導体装置は、上述した発明において、前記第２のトレンチの幅は、前記第１のトレンチの幅よりも狭いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記主素子は、前記第１のトレンチを挟んで隣り合う複数の第１セルからなる。前記電流検出素子は、前記第２のトレンチを挟んで隣り合う複数の第２セルからなる。前記第２セルの幅は、前記第１セルの幅よりも狭いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２のトレンチの深さは、前記第１のトレンチの深さよりも浅いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板上に、前記主素子が配置された活性領域と、前記電流検出素子が配置された電流検出領域と、前記電流検出領域の周囲を囲むダイオード領域と、を備える。そして、前記ダイオード領域には、前記電流検出素子に逆並列に接続されたダイオードが配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ダイオードの耐圧は、前記主素子の耐圧よりも高く、前記電流検出素子の耐圧よりも低いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ゲート絶縁膜は、酸化膜であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ゲート電極は、ポリシリコン層であることを特徴とする。
本発明にかかる半導体装置によれば、アバランシェ降伏やサージ等に対する保護手段を設けることなく、カレントセンス領域（電流検出領域）の耐圧を活性領域の耐圧よりも高くすることができる。これにより、カレントセンス精度を維持することができるとともに、カレントセンス領域の破壊耐量を向上させることができるという効果を奏する。
実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。 図１の切断線Ａ−Ａ’および切断線Ｂ−Ｂ’における断面構造を示す断面図である。 実施の形態２にかかる半導体装置のカレントセンス領域における断面構造を示す断面図である。 実施の形態４にかかる半導体装置のカレントセンス領域における断面構造を示す断面図である。 実施の形態５にかかる半導体装置のカレントセンス領域における断面構造を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態６にかかる半導体装置のカレントセンス領域における断面構造を示す断面図である。 従来の半導体装置の平面レイアウトを示す平面図である。 図１０の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。 従来の半導体装置の別の一例の平面レイアウトを示す平面図である。 図１２の切断線ＢＢ−ＢＢ’および切断線ＣＣ−ＣＣ’における断面構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について、基板おもて面に平行な方向（以下、第１方向（切断線Ａ−Ａ’および切断線Ｂ−Ｂ’と直交する方向）とする）にストライプ状に延びるトレンチゲート構造を備えたＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。図２は、図１の切断線Ａ−Ａ’および切断線Ｂ−Ｂ’における断面構造を示す断面図である。図１には、活性領域２１、カレントセンス領域２２および各電極パッドの平面レイアウトを示す。図２（ａ）には、活性領域２１において第１方向と直交する第２方向にトレンチ３を切断する切断線Ａ−Ａ’における断面構造を示す。図２（ｂ）には、カレントセンス領域２２において第２方向にトレンチ３を切断する切断線Ｂ−Ｂ’における断面構造を示す。
図１に示すように、実施の形態１にかかる半導体装置は、主素子と同一の半導体基板（半導体チップ）上に、主素子に流れる電流を検出するための半導体素子（カレントセンス素子（電流検出素子））を備える。すなわち、カレントセンス素子は、主素子を配置した半導体基板内を流れる電流を検出する。具体的には、同一の半導体基板上に、活性領域２１、カレントセンス領域２２、終端構造部２３およびダイオード領域２４が設けられている。活性領域２１は、チップ中央部付近に設けられ、基板おもて面の表面積の大半の部分を占有している。活性領域２１には、主素子を構成する複数のセル（活性セル（第２セル）：不図示）が配置されている。カレントセンス領域２２は、活性領域２１と終端構造部２３との間に配置されている。カレントセンス領域２２には、カレントセンス素子を構成する複数のセル（カレントセンスセル（第１セル）：不図示）が配置されている。
ダイオード領域２４は、カレントセンス領域２２の周囲を囲む。すなわち、ダイオード領域２４は、活性領域２１とカレントセンス領域２２との間に配置されている。ダイオード領域２４には、ダイオードのセル構造を構成する複数のセル（以下、ダイオードセルとする）が配置されている。ダイオードセルは、カレントセンスセルに逆並列に接続されており、カレントセンスセルの順バイアス時に逆バイアスとなる。すなわち、ダイオードセルは、カレントセンスセルの動作時に動作しないセルであり、活性領域２１からカレントセンス領域２２に電流が流れ込むことを抑制する機能を有する。ダイオードセルの耐圧は、活性セルの耐圧よりも高く、カレントセンスセルの耐圧よりも低い。終端構造部２３は、活性領域２１の周囲を囲む。活性領域２１とカレントセンス領域２２との境界、活性領域２１とダイオード領域２４との境界、および、活性領域２１と終端構造部２３との境界は図示省略する。
活性領域２１において、半導体基板のおもて面上には、ソース電極パッド１１およびゲート電極パッド１３が互いに離して設けられている。ソース電極パッド１１は、活性領域２１のほぼ全面に設けられている。具体的には、ソース電極パッド１１は、例えば、半導体基板のおもて面の、カレントセンス電極パッド１２およびゲート電極パッド１３が設けられた略矩形状の領域の３辺を囲むように配置され、カレントセンス電極パッド１２およびゲート電極パッド１３それぞれの一部に対向する。ソース電極パッド１１は、各活性セルに共通のおもて面電極（ソース電極）である。ゲート電極パッド１３は、活性領域２１の、終端構造部２３との境界付近に配置されている。ゲート電極パッド１３には、図示省略するゲートランナーを介して各活性セルのゲート電極が接続されている。
カレントセンス領域２２において、半導体基板のおもて面上には、ソース電極パッド１１およびゲート電極パッド１３と離してカレントセンス電極パッド１２が設けられている。カレントセンス電極パッド１２は、カレントセンス領域２２からダイオード領域２４にわたって設けられ、カレントセンス領域２２における基板おもて面全体を覆うとともに、ダイオード領域２４における基板おもて面を覆う。また、カレントセンス電極パッド１２は、終端構造部２３よりも内側に、かつ終端構造部２３の内周に沿ってゲート電極パッド１３に並んで配置されている。カレントセンス電極パッド１２は、各カレントセンスセルに共通のおもて面電極（カレントセンス電極）を兼ねる。終端構造部２３には、例えば、ガードリング、フィールドプレートおよびリサーフ等またはこれらを組み合わせた耐圧構造（不図示）が設けられている。
図２に示すように、ｎ-型ドリフト層１となる半導体基板（半導体チップ）のおもて面側には、活性領域２１からカレントセンス領域２２にわたって、複数のセルが設けられている。活性セル（活性領域２１に配置されたセル）およびカレントセンスセル（カレントセンス領域２２に配置されたセル）は、トレンチゲート構造（第１，２のトレンチゲート構造）を有する。トレンチゲート構造は、ｐ型ベース領域２、トレンチ３、ゲート絶縁膜４、ゲート電極５、ｎ+型ソース領域６およびｐ+型コンタクト領域７からなる。ダイオード領域２４には、ｐ型ベース領域２をアノードとし、ｎ-型ドリフト層１および後述するｎ+型ドレイン層（不図示）をカソードとするセル（ダイオードセル）が配置されている。トレンチ３内には、トレンチ３の内壁に沿ってゲート絶縁膜４が配置され、ゲート電極５が埋め込まれている。尚、ゲート絶縁膜４は酸化膜としてもよく、ゲート電極５はポリシリコン層としてもよい。
具体的には、半導体基板のおもて面の表面層には、活性領域２１からカレントセンス領域２２にわたってｐ型ベース領域２が設けられている。ｐ型ベース領域２を深さ方向に貫通してｎ-型ドリフト層１に達するトレンチ３（３ａ，３ｂ）が設けられている。トレンチ３は、例えば第１方向に延びるストライプ状の平面レイアウトで、活性領域２１からカレントセンス領域２２にわたって配置されている。活性領域２１、カレントセンス領域２２およびダイオード領域２４それぞれにおいて、隣り合うトレンチ３間に挟まれた部分（メサ領域）で１つのセル（素子の機能単位）が構成される。
カレントセンス領域２２において隣り合うトレンチ（第２のトレンチ）３ｂ間のメサ領域の第２方向の幅（カレントセンスセルのメサ幅）ｗ２２は、活性領域２１において隣り合うトレンチ（第１のトレンチ）３ａ間のメサ領域の第２方向の幅（活性セルのメサ幅）ｗ１２と等しい（ｗ２２＝ｗ１２）。カレントセンス領域２２のトレンチ３ｂの第２方向（すなわちトレンチ３が並ぶ方向）の幅（以下、単に幅とする）ｗ２１は、活性領域２１のトレンチ３ａの幅ｗ１１よりも狭い（ｗ２１＜ｗ１１）。カレントセンス領域２２のトレンチ３ｂの深さｄ２１は、活性領域２１のトレンチ３ａの深さｄ１１と等しくてもよいし（ｄ２１＝ｄ１１）、活性領域２１のトレンチ３ａの深さｄ１１よりも浅くてもよい（ｄ２１＜ｄ１１）。
カレントセンス領域２２のトレンチ３ｂの深さｄ２１を、活性領域２１のトレンチ３ａの深さｄ１１と等しくする場合、例えば、活性領域２１のトレンチ３ａとカレントセンス領域２２のトレンチ３ｂとを異なるエッチング工程によって形成すればよい。一方、カレントセンス領域２２のトレンチ３ｂの深さｄ２１を活性領域２１のトレンチ３ａの深さｄ１１よりも浅くする場合、例えば、活性領域２１のトレンチ３ａとカレントセンス領域２２のトレンチ３ｂとを同一のエッチング工程によって形成すればよい。トレンチの幅が狭いほどトレンチの深さを浅くすることができるからである。カレントセンス領域２２のトレンチ３ｂの深さｄ２１を活性領域２１のトレンチ３ａの深さｄ１１よりも浅くする場合については、後述する実施の形態６において説明する。
カレントセンス領域２２のトレンチ３ｂの底面コーナー部３３ｂの曲率は、可能な限り小さいことが好ましい。その理由は、次の通りである。一般的にトレンチの底面コーナー部の曲率が小さいほど、底面コーナー部の曲がり具合が緩やかとなるため、底面コーナー部への電流集中が抑制される。この場合、トレンチの幅を狭くするほどセルの耐圧を向上させることができる。このため、カレントセンス領域２２のトレンチ３ｂの底面コーナー部３３ｂの曲率を例えば活性領域２１のトレンチ３ａの底面コーナー部３３ａの曲率とほぼ等しいと仮定する。この場合、上述したようにカレントセンス領域２２のトレンチ３ｂの幅ｗ２１は活性領域２１のトレンチ３ａの幅ｗ１１よりも狭いため、カレントセンス領域２２の耐圧を活性領域２１の耐圧よりも高くすることができる。
トレンチ３（３ａ，３ｂ）の内部には、トレンチ３の内壁に沿ってゲート絶縁膜４が設けられ、ゲート絶縁膜４の内側にゲート電極５が設けられている。活性領域２１およびカレントセンス領域２２において隣り合うトレンチ３間の各メサ領域には、ｐ型ベース領域２の内部に、ｎ+型ソース領域６およびｐ+型コンタクト領域７がそれぞれ選択的に設けられている。ｎ+型ソース領域６は、メサ領域を挟んで隣り合う各トレンチ３それぞれにおいて、トレンチ３の側壁に設けられたゲート絶縁膜４を介してゲート電極５に対向する。すなわち、活性セルおよびカレントセンスセルともに、トレンチゲート（トレンチ３内にトレンチ３の内壁に沿ってゲート絶縁膜４が配置され、ゲート電極５が埋め込まれている）全体がＭＯＳＦＥＴとして動作する。
また、ｎ+型ソース領域６は、ダイオード領域２４には設けられていない。このため、ダイオード領域２４においてｐ型ベース領域２はアノード領域として機能する。ｐ+型コンタクト領域７は、トレンチ３の側壁に設けられたゲート絶縁膜４と離して、例えばメサ領域の中央付近に設けられている。ｐ+型コンタクト領域７は、活性領域２１およびカレントセンス領域２２において、同一のメサ領域内に設けられたｎ+型ソース領域６に接する。ｐ+型コンタクト領域７は、ダイオード領域２４に設けられていなくてもよい。ゲート電極５の上には、ゲート電極５を覆うように高温酸化（ＨＴＯ）膜８および層間絶縁膜９が順に設けられている。
高温酸化膜８および層間絶縁膜９を深さ方向に貫通するコンタクトホールには、活性領域２１およびカレントセンス領域２２においてｎ+型ソース領域６およびｐ+型コンタクト領域７が露出され、ダイオード領域２４においてｐ型ベース領域２が露出されている。層間絶縁膜９上には、ソース電極パッド１１を兼ねるおもて面電極（ソース電極）、および、カレントセンス電極パッド１２を兼ねるおもて面電極（カレントセンス電極）が設けられている。ソース電極パッド１１は、活性領域２１のコンタクトホールを介して、活性セルのｎ+型ソース領域６およびｐ+型コンタクト領域７に接する。
カレントセンス電極パッド１２は、カレントセンス領域２２のコンタクトホールを介して、カレントセンスセルのｎ+型ソース領域６およびｐ+型コンタクト領域７に接する。また、カレントセンス電極パッド１２は、ダイオード領域２４のコンタクトホールを介して、ダイオードセルのｐ型ベース領域２に接する。カレントセンス電極パッド１２は、ダイオードセルのアノード電極として機能する。ソース電極パッド１１およびカレントセンス電極パッド１２は、層間絶縁膜９によってゲート電極５と電気的に絶縁されている。半導体基板の裏面側には、基板裏面全面にわたって、活性セルおよびカレントセンスセルに共通の図示省略するｎ+型ドレイン層およびドレイン電極が設けられている。ドレイン電極は、ダイオードセルのカソード電極を兼ねる。
上述した実施の形態１にかかる半導体装置は、例えば、一般的なＭＯＳＦＥＴの製造工程を用いて作製（製造）することができる。このとき、セルのメサ幅ｗ１２，ｗ２２およびトレンチ３ａ，３ｂの幅ｗ１１，ｗ２１が異なる部分は、所定パターンに開口した同一のマスクを用いて形成可能であるため、追加工程を要しない。また、ｎ+型ソース領域６を形成するためのマスクによってダイオード領域２４を覆った状態で、活性領域２１およびカレントセンス領域２２にｎ+型ソース領域６を形成すれば、アノード領域として機能するｐ型ベース領域２を形成することができる。また、トレンチピッチ（トレンチ３の配置間隔）を狭くして、セルのメサ幅ｗ１２，ｗ２２を微細化する場合には、工程数が増加するが、金属材料の異なる複数の金属膜を積層する多段メタル工程を追加してもよい。実施の形態１にかかる半導体装置は、活性領域２１と分離されたカレントセンス電極パッド１２内にカレントセンス領域２２が配置されているため、微細化したセル構造としても多段メタル構造とする必要がない。
以上、説明したように、実施の形態１によれば、トレンチの幅を狭くすることで空乏層が広がりやすくなるため、カレントセンス領域のトレンチの幅を活性領域のトレンチの幅よりも狭くすることで、活性領域での空乏層の広がりに比べてカレントセンス領域での空乏層の広がりが大きくなる。これにより、カレントセンス領域におけるアバランシェ降伏やサージ等による電流集中を、活性領域におけるアバランシェ降伏やサージ等による電流集中よりも抑制することができるため、カレントセンス領域の耐圧を活性領域の耐圧よりも高くすることができ、カレントセンス領域よりも活性領域でアバランシェ降伏などが発生しやすくなるため、カレントセンス領域の破壊耐量を向上させることができる。したがって、アバランシェ降伏やサージ等からカレントセンス領域を保護することができる。また、実施の形態１によれば、第１，２従来構造のようにアバランシェ降伏やサージ等に対する保護手段を設ける必要がないため、カレントセンス精度の低下を防止することができる。したがって、カレントセンス精度を維持することができるとともに、カレントセンス領域の破壊耐量を向上させることができる。また、実施の形態１によれば、第１，２従来構造のようにアバランシェ降伏やサージ等に対する保護手段を設ける必要がないため、アバランシェ降伏やサージ等に対する保護手段を設けるための追加工程を必要とせず、かつ小型化を図ることができる。これにより、コストの増大を防止することができる。また、実施の形態１によれば、トレンチゲート構造とすることでＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）抵抗の悪影響を受けない。このため、カレントセンス領域のトレンチの幅を狭くしたとしても、半導体基板に流れる電流の大きさによらずカレントセンス比（カレントセンス素子によって検出した電流に基づいて活性領域に実際に流れる電流を算出するための変換比率）は一定である。したがって、カレントセンス精度を維持することができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図３は、実施の形態２にかかる半導体装置のカレントセンス領域における断面構造を示す断面図である。実施の形態２にかかる半導体装置の平面レイアウトおよび活性領域２１の断面構造は、実施の形態１（図１，２（ａ）参照）と同様である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、次の２点である。１つ目の相違点は、カレントセンス領域２２のトレンチ３ｂの幅ｗ２１と、活性領域２１のトレンチ３ａの幅ｗ１１とを等しくした点である（ｗ２１＝ｗ１１）。２つ目の相違点は、カレントセンスセルのメサ幅ｗ２２を活性セルのメサ幅ｗ１２よりも狭くした点である（ｗ２２＜ｗ１２）。すなわち、カレントセンス領域２２には、活性領域２１の活性セルよりも狭いセルピッチでカレントセンスセルが配置され、活性領域２１とカレントセンス領域２２とはセルのメサ幅ｗ１２，ｗ２２のみが異なる構成となっている。
以上、説明したように、実施の形態２によれば、活性領域とカレントセンス領域とでセルのメサ幅を異なる構成とすることで、カレントセンス領域の耐圧を活性領域の耐圧よりも高くすることができる。これによって、実施の形態１と同様に、カレントセンス領域の破壊耐量を向上させることができる。また、実施の形態２によれば、実施の形態１と同様に、アバランシェ降伏やサージ等に対する保護手段を設ける必要がないため、カレントセンス精度を維持することができ、かつコストの増大を防止することができる。また、実施の形態２によれば、トレンチゲート構造とすることでＪＦＥＴ抵抗の悪影響を受けないため、カレントセンスセルのメサ幅を狭くしたとしても、半導体基板に流れる電流の大きさによらずカレントセンス比は一定である。したがって、実施の形態１と同様に、カレントセンス精度を維持することができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、カレントセンスセルのメサ幅ｗ２２を活性セルのメサ幅ｗ１２よりも狭くした点である（ｗ２２＜ｗ１２）。すなわち、実施の形態３にかかる半導体装置は、カレントセンスセルのメサ幅ｗ２２を活性セルのメサ幅ｗ１２よりも狭くし、かつカレントセンス領域２２のトレンチ３ｂの幅ｗ２１を活性領域２１のトレンチ３ａの幅ｗ１１よりも狭くした構成となっている（ｗ２２＜ｗ１２、かつｗ２１＜ｗ１１）。
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、実施の形態１，２を組み合わせた構成とすることで、さらにカレントセンス領域の耐圧を活性領域の耐圧よりも高くすることができる。
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図４は、実施の形態４にかかる半導体装置のカレントセンス領域における断面構造を示す断面図である。実施の形態４にかかる半導体装置の平面レイアウトおよび活性領域２１の断面構造は、実施の形態１（図１，２（ａ）参照）と同様である。実施の形態４にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、カレントセンス領域２２においてメサ領域を挟んで隣り合うトレンチ３ｂのうち、一方のトレンチ３ｂ側にのみｎ+型ソース領域６を設けた点である。すなわち、カレントセンスセルの片側（メサ領域を挟んで隣り合うトレンチゲートのうちの、一方のトレンチゲート側）のみがＭＯＳＦＥＴとして動作する。
実施の形態４に実施の形態２，３を適用し、カレントセンスセルのメサ幅ｗ２２を活性セルのメサ幅ｗ１２よりも狭くした構成としてもよい（ｗ２２＜ｗ１２）。
以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態４によれば、カレントセンス領域においてメサ領域を挟んで隣り合うトレンチのうち、一方のトレンチ側にｎ+型ソース領域を設けないため、カレントセンスセルのメサ幅をより狭くすることができる。具体的には実施の形態１より２０％程度メサ幅を狭くすることが可能となる。これにより、カレントセンスセルの微細化が可能となる。
（実施の形態５）
次に、実施の形態５にかかる半導体装置の構造について説明する。図５は、実施の形態５にかかる半導体装置のカレントセンス領域における断面構造を示す断面図である。実施の形態５にかかる半導体装置の平面レイアウトおよび活性領域２１の断面構造は、実施の形態１（図１，２（ａ）参照）と同様である。実施の形態５にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、カレントセンス領域２２のゲート絶縁膜４の、トレンチ３ｂの底面に設けられた部分３４ｂの厚さｔ２２を、活性領域２１のゲート絶縁膜４の、トレンチ３ａの底面に設けられた部分の厚さ（図２の符号ｔ１１）よりも厚くした点ある（ｔ１１＜ｔ２２）。
具体的には、活性領域２１のゲート絶縁膜４の厚さｔ１１は、トレンチ３ａの側壁から底面にわたってほぼ一様である。カレントセンス領域２２のゲート絶縁膜４の、トレンチ３ｂの側壁に設けられた部分３４ａの厚さｔ２１は、例えば活性領域２１のゲート絶縁膜４の厚さｔ１１と等しい。すなわち、カレントセンス領域２２のゲート絶縁膜４は、トレンチ３ｂの側壁に設けられた部分３４ａの厚さｔ２１よりも底面に設けられた部分３４ｂの厚さｔ２２が厚い（ｔ２１＜ｔ２２）。これにより、カレントセンス領域２２のトレンチ３ｂの底面コーナー部３３ｂにおける電流集中を、活性領域２１のトレンチ３ａの底面コーナー部における電流集中よりも抑制することができる。
カレントセンス領域２２のゲート絶縁膜４の、トレンチ３ｂの側壁に設けられた部分３４ａの厚さｔ２１を、トレンチ３ｂの底面に設けられた部分３４ｂの厚さｔ２２と等しくしてもよい。この場合、カレントセンス領域２２のゲート絶縁膜４の、トレンチ３ｂの側壁に設けられた部分３４ａの厚さｔ２１は、オン状態のときに、ｐ型ベース領域２のトレンチ３ｂの側壁に設けられた部分にチャネル（ｎ型の反転層）を形成可能な程度に薄くする。好ましくは、カレントセンス領域２２のゲート絶縁膜４の、トレンチ３ｂの側壁に設けられた部分３４ａの厚さｔ２１は、カレントセンスセルの電流能力やオン抵抗を所定条件に維持可能な程度に薄いことがよい。
カレントセンス領域２２のゲート絶縁膜４の、トレンチ３ｂの底面に設けられた部分３４ｂの厚さｔ２２は、活性領域２１のゲート絶縁膜４の、トレンチ３ａの底面に設けられた部分の厚さ（すなわち活性領域２１のゲート絶縁膜４の厚さｔ１１）よりも１０％程度厚いことが好ましい（ｔ２２＝ｔ１１×１．１）。特に限定しないが、例えば、活性領域２１のゲート絶縁膜４の厚さｔ１１を１００ｎｍ程度とし、カレントセンス領域２２のゲート絶縁膜４の、トレンチ３ｂの底面に設けられた部分３４ｂの厚さｔ２２を１１０ｎｍ程度とする。この場合、活性領域２１の耐圧は６６Ｖ程度となり、カレントセンス領域２２の耐圧を７０Ｖ弱程度とすることができる。
次に、実施の形態５にかかる半導体装置の製造方法について説明する。図６〜８は、実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。図６〜８において（ａ）には活性領域２１のトレンチ３ａ付近の状態を示し、（ｂ）にはカレントセンス領域２２のトレンチ３ｂ付近の状態を示す。また、図６〜８では、トレンチ３の形状を簡略して示すが、実際には図５と同様にトレンチ３の底面コーナー部は所定の曲率を有する局面をなす。ここでは、ゲート絶縁膜４を形成する方法のみを説明し、ＭＯＳＦＥＴのトレンチ３およびゲート絶縁膜４以外の各部の形成方法については説明を省略する。
まず、図６に示すように、一般的な方法により、活性領域２１からカレントセンス領域２２にわたって、ｎ-型ドリフト層１となる半導体基板（半導体ウエハ）のおもて面から所定の深さｄ１１，ｄ２１でトレンチ３（３ａ，３ｂ）を形成する。このとき、カレントセンス領域２２のトレンチ３ｂの幅ｗ２１を、活性領域２１のトレンチ３ａの幅ｗ１１よりも狭くする（ｗ２１＜ｗ１１）。活性領域２１のトレンチ３ａとカレントセンス領域２２のトレンチ３ｂとは同一のエッチング工程によって形成してもよいし、異なるエッチング工程によって形成してもよい。
次に、半導体基板のおもて面上およびトレンチ３ａ，３ｂの内部に絶縁膜４１を堆積し、カレントセンス領域２２のトレンチ３ｂの内部に絶縁膜４１を完全に埋め込む。熱酸化によって絶縁膜４１を形成してもよい。このとき、上述したようにカレントセンス領域２２のトレンチ３ｂの幅ｗ２１が活性領域２１のトレンチ３ａの幅ｗ１１よりも狭いため、活性領域２１のトレンチ３ａの内部には絶縁膜４１が完全に充填されない。すなわち、活性領域２１のトレンチ３ａの内部において、絶縁膜４１はトレンチ３ａの内壁に沿って堆積され、絶縁膜４１の内側に隙間４２が生じた状態となる。
次に、図７に示すように、エッチバックにより基板おもて面上の絶縁膜４１を除去するとともに、カレントセンス領域２２のトレンチ３ｂの内部に所定の厚さｔ２２で絶縁膜４１を残す。このエッチバック後にカレントセンス領域２２のトレンチ３ｂの内部に残る絶縁膜４１が、ゲート絶縁膜４の、トレンチ３ｂの底面における厚い部分３４ｂとなる。また、上述したように活性領域２１のトレンチ３ａの内部には絶縁膜４１が充填されていないため、エッチバックにより活性領域２１のトレンチ３ａの内部の絶縁膜４１は完全に除去される。
次に、図８に示すように、半導体基板のおもて面、活性領域２１のトレンチ３ａの内壁およびカレントセンス領域２２のトレンチ３ｂの側壁を熱酸化し、所定の厚さｔ１１、ｔ２１（ｔ１１＝ｔ２１）でゲート絶縁膜４を形成する。カレントセンス領域２２のトレンチ３ｂの側壁に形成されたゲート絶縁膜４は、ゲート絶縁膜４の、トレンチ３ｂの側壁における薄い部分３４ａである。これにより、カレントセンス領域２２のトレンチ３ｂの内部に、底面に設けられた部分３４ｂの厚さｔ２２が他の部分の厚さｔ２１よりも厚いゲート絶縁膜４が形成される（ｔ２１＜ｔ２２）。
また、エッチバックにより活性領域２１のトレンチ３ａの内部の絶縁膜４１は完全に除去されているため、活性領域２１のトレンチ３ａの内部には、トレンチ３ａの側壁から底面にわたって均一な厚さｔ１１でゲート絶縁膜４が形成される。なお、説明を省略するがＭＯＳゲート構造の残りの各部や、おもて面電極（各電極パッド）、裏面素子構造（ｎ+型ドレイン層およびドレイン電極）など、ＭＯＳＦＥＴのトレンチ３およびゲート絶縁膜４以外の各部は、一般的な方法により所定のタイミングで形成すればよい。その後、半導体ウエハをチップ状に切断（ダイシング）することで、図２（ａ），５に示すＭＯＳＦＥＴが完成する。
カレントセンス領域２２のトレンチ３ｂの幅ｗ２１は、活性領域２１のトレンチ３ａの幅ｗ１１と同じであってもよい。すなわち、活性領域２１とカレントセンス領域２２とでゲート絶縁膜４の厚さのみが異なる構成としてもよい（ｗ２１＝ｗ１１、かつｗ２２＝ｗ１２）。また、実施の形態５に実施の形態２，３を適用し、カレントセンスセルのメサ幅ｗ２２を活性セルのメサ幅ｗ１２よりも狭くした構成としてもよい（ｗ２２＜ｗ１２）。カレントセンス領域２２のトレンチ３ｂの幅ｗ２１と活性領域２１のトレンチ３ａの幅ｗ１１とが等しくなる場合（ｗ２１＝ｗ１１）、上述した実施の形態５にかかる半導体装置の製造方法において、エッチバック後、熱酸化前に、活性領域２１のトレンチ３ａの内部に残る絶縁膜４１を除去する工程を追加すればよい。また、実施の形態５に実施の形態４を適用し、カレントセンスセルの片側のみがＭＯＳＦＥＴとして動作する構成としてもよい。
以上、説明したように、実施の形態５によれば、カレントセンス領域のトレンチの底面コーナー部における電流集中が活性領域のトレンチの底面コーナー部における電流集中よりも抑制されることで、カレントセンス領域の耐圧を活性領域の耐圧よりも高くすることができるため、実施の形態１と同様の効果を得ることができる。
（実施の形態６）
次に、実施の形態６にかかる半導体装置の構造について説明する。図９は、実施の形態６にかかる半導体装置のカレントセンス領域における断面構造を示す断面図である。実施の形態６にかかる半導体装置の平面レイアウトおよび活性領域２１の断面構造は、実施の形態１（図１，２（ａ）参照）と同様である。実施の形態６にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、カレントセンス領域２２のトレンチ３ｂの深さｄ２１を、活性領域２１のトレンチ３ａの深さｄ１１よりも浅くしている点である（ｄ２１＜ｄ１１）。半導体装置を微細化する場合、トレンチの、ｐ型ベース領域よりもドレイン側に突出している部分の深さが浅いほど、耐圧を向上させることができるからである。
すなわち、カレントセンス領域２２のトレンチ３ｂの、ｐ型ベース領域２よりもドレイン側に突出している部分の深さｄ２２は、活性領域２１のトレンチ３ａの、ｐ型ベース領域２よりもドレイン側に突出している部分の深さｄ１２よりも浅い。このため、カレントセンス領域２２の耐圧を活性領域２１の耐圧よりも高くすることができる。活性領域２１のトレンチ３ａの、ｐ型ベース領域２よりもドレイン側に突出している部分の深さｄ１２は、例えば０．６μｍ以上０．８μｍ以下程度であってもよい。カレントセンス領域２２のトレンチ３ｂの、ｐ型ベース領域２よりもドレイン側に突出している部分の深さｄ２２は、例えば０．３μｍ程度であってもよい。
実施の形態６においては、上述したように活性領域２１のトレンチ３ａとカレントセンス領域２２のトレンチ３ｂとを同一のエッチング工程によって形成する。この場合、活性領域２１のトレンチ３ａの幅ｗ１１は、例えば１μｍ以下程度であることが好ましく、例えば０．５μｍ程度であってもよい。カレントセンス領域２２のトレンチ３ｂの幅ｗ２１は、上述したように活性領域２１のトレンチ３ａの幅ｗ１１よりも狭く、例えば０．２５μｍ程度であってもよい。活性領域２１のトレンチ３ａの幅ｗ１１を１μｍ以下程度とする理由は、マイクロローディング効果により、カレントセンス領域２２のトレンチ３ｂの深さｄ２１を、活性領域２１のトレンチ３ａの深さｄ１１よりも浅くすることができるからである。
マイクロローディング効果について説明する。トレンチの幅が例えば１μｍ以下程度である場合、トレンチの幅を狭くするほど、トレンチの内部に侵入したエッチングガスが循環しにくくエッチング速度が遅くなるため、トレンチの深さは浅くなる。一方、トレンチの幅を広くするほど、トレンチの内部に侵入したエッチングガスが循環しやすくエッチング速度が速くなるため、トレンチの深さは深くなる。実施の形態６においては上述したようにカレントセンス領域２２のトレンチ３ｂの幅ｗ２１が活性領域２１のトレンチ３ａの幅ｗ１１よりも狭いため、同一のエッチング工程によってトレンチ３ａ，３ｂを形成することで、カレントセンス領域２２のトレンチ３ｂの深さｄ２１を、活性領域２１のトレンチ３ａの深さｄ１１よりも浅くすることができる。
カレントセンス領域２２のトレンチ３ｂの幅ｗ２１を微細化するほど、マイクロローディング効果により、カレントセンス領域２２のトレンチ３ｂの深さｄ２１が浅くなるため、さらにカレントセンス領域２２の耐圧を高くすることができる。トレンチの幅が１μｍよりも大きい場合には、トレンチの幅を狭くするほどトレンチの深さが深くなり、トレンチの幅を広くするほどトレンチの深さが浅くなる。このため、この場合、活性領域２１のトレンチ３ａとカレントセンス領域２２のトレンチ３ｂとを異なるエッチング工程によって形成すればよい。
実施の形態６に実施の形態２，３を適用し、カレントセンスセルのメサ幅ｗ２２を活性セルのメサ幅ｗ１２よりも狭くした構成としてもよい（ｗ２２＜ｗ１２）。実施の形態６に実施の形態２を適用した構成は、カレントセンス領域２２のトレンチ３ｂの幅ｗ２１と活性領域２１のトレンチ３ａの幅ｗ１１とが等しくなる（ｗ２１＝ｗ１１）。このため、実施の形態６に実施の形態２を適用した場合、例えば、活性領域２１のトレンチ３ａとカレントセンス領域２２のトレンチ３ｂとを異なるエッチング工程によって形成すればよい。また、実施の形態６に実施の形態４を適用し、カレントセンスセルの片側のみがＭＯＳＦＥＴとして動作する構成としてもよい。また、実施の形態６に実施の形態５を適用し、カレントセンス領域２２のゲート絶縁膜４の、トレンチ３ｂの底面に設けられた部分の厚さを、活性領域２１のゲート絶縁膜４の、トレンチ３ａの底面に設けられた部分の厚さよりも厚くした構成としてもよい。
以上、説明したように、実施の形態６によれば、実施の形態１と同様の効果を得ることができる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、本発明は絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）など他のＭＯＳ型半導体装置に適用した場合においても同様の効果を奏する。また、ダイオードセルの耐圧は、上述した実施の形態２と同様に、ダイオードセルのメサ幅を活性セルのメサ幅よりも狭くし、かつカレントセンスセルのメサ幅よりも広くすることで調整してもよい。また、ダイオードセルとカレントセルのセルピッチは同じとし、トレンチ幅を狭くしてメサ幅を広くしメサ幅の比率を調整することでダイオードセルの耐圧を調整してもよい。さらに、ｐ型ベース領域、またはｐ+型コンタクト領域の深さを拡散やインプラの飛程などで調整することでダイオードセルの耐圧を調整してもよい。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、カレントセンス素子を備えた電流制御可能な半導体装置に有用であり、特に活性領域の耐圧が１００Ｖ耐圧以下程度（例えば５８Ｖ程度（活性領域のゲート絶縁膜の厚さが６５ｎｍ程度））の半導体装置に適している。
１ ｎ-型ドリフト層
２ ｐ型ベース領域
３，３ａ，３ｂ トレンチ
４ ゲート絶縁膜
５ ゲート電極
６ ｎ+型ソース領域
７ ｐ+型コンタクト領域
８ 高温酸化膜
９ 層間絶縁膜
１１ ソース電極パッド
１２ カレントセンス電極パッド
１３ ゲート電極パッド
２１ 活性領域
２２ カレントセンス領域
２３ 終端構造部
２４ ダイオード領域
３３ｂ カレントセンス領域のトレンチの底面コーナー部
３４ａ カレントセンス領域のゲート絶縁膜のトレンチの側壁に設けられた部分
３４ｂ カレントセンス領域のゲート絶縁膜のトレンチの底面に設けられた部分
ｗ１１ 活性領域のトレンチの幅
ｗ１２ 活性セルのメサ幅
ｗ２１ カレントセンス領域のトレンチの幅
ｗ２２ カレントセンスセルのメサ幅

Claims (9)

  1. 第１のトレンチゲート構造を備えた主素子と、第２のトレンチゲート構造を有し、前記主素子の動作時に半導体基板に流れる電流を検出する電流検出素子と、を同一の前記半導体基板上に備えた半導体装置において、
    前記第１のトレンチゲート構造は、前記半導体基板の第１の主面側に配置された第１のトレンチと、前記第１のトレンチの内壁に沿って配置されたゲート絶縁膜と、前記第１のトレンチ内に配置されたゲート電極と、を備え、
    前記第２のトレンチゲート構造は、前記半導体基板の前記第１の主面側に配置された第２のトレンチと、前記第２のトレンチの内壁に沿って配置された前記ゲート絶縁膜と、前記第２のトレンチ内に配置された前記ゲート電極と、を備え、
    前記電流検出素子の前記第２のトレンチゲート構造を構成する前記第２のトレンチの幅は、前記主素子の前記第１のトレンチゲート構造を構成する前記第１のトレンチの幅よりも狭いことを特徴とする半導体装置。
  2. 第１のトレンチゲート構造を備えた主素子と、第２のトレンチゲート構造を有し、前記主素子の動作時に半導体基板に流れる電流を検出する電流検出素子と、を同一の前記半導体基板上に備えた半導体装置において、
    前記第１のトレンチゲート構造は、前記半導体基板の第１の主面側に配置された第１のトレンチと、前記第１のトレンチの内壁に沿って配置されたゲート絶縁膜と、前記第１のトレンチ内に配置されたゲート電極と、を備え、
    前記第２のトレンチゲート構造は、前記半導体基板の前記第１の主面側に配置された第２のトレンチと、前記第２のトレンチの内壁に沿って配置された前記ゲート絶縁膜と、前記第２のトレンチ内に配置された前記ゲート電極と、を備え、
    前記電流検出素子の前記第２のトレンチゲート構造を構成する前記第２のトレンチの内壁に沿って設けられた前記ゲート絶縁膜の前記第２のトレンチの底面に設けられた部分の厚さは、前記主素子の前記第１のトレンチゲート構造を構成する前記第１のトレンチの内壁に沿って設けられた前記ゲート絶縁膜の前記第１のトレンチの底面に設けられた部分の厚さよりも厚いことを特徴とする半導体装置。
  3. 前記第２のトレンチの幅は、前記第１のトレンチの幅よりも狭いことを特徴とする請求項２に記載の半導体装置。
  4. 前記主素子は、前記第１のトレンチを挟んで隣り合う複数の第１セルからなり、
    前記電流検出素子は、前記第２のトレンチを挟んで隣り合う複数の第２セルからなり、
    前記第２セルの幅は、前記第１セルの幅よりも狭いことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記第２のトレンチの深さは、前記第１のトレンチの深さよりも浅いことを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記半導体基板上に、
    前記主素子が配置された活性領域と、
    前記電流検出素子が配置された電流検出領域と、
    前記電流検出領域の周囲を囲むダイオード領域と、を備え、
    前記ダイオード領域には、前記電流検出素子に逆並列に接続されたダイオードが配置されていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 前記ダイオードの耐圧は、前記主素子の耐圧よりも高く、前記電流検出素子の耐圧よりも低いことを特徴とする請求項６に記載の半導体装置。
  8. 前記ゲート絶縁膜は、酸化膜であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. 前記ゲート電極は、ポリシリコン層であることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
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