JPWO2019244485A1 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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Abstract

複数のトレンチ部と、２つのトレンチ部の間において第２導電型のドーパントを第１の深さおよび第１の注入量で注入して形成される第２導電型のコンタクト領域と、２つのトレンチ部の間において延伸方向にコンタクト領域と並んで配置される第１導電型のエミッタ領域と、によって、延伸方向における長さが隣り合う２つのトレンチ部の間の幅以下であって、且つ、延伸方向におけるエミッタ領域の長さがコンタクト領域の長さよりも大きいセルを形成し、セルの上方に、延伸方向におけるコンタクト領域の長さよりもトレンチ部の間の開口幅が小さいコンタクトホールを形成し、半導体基板の深さ方向に第２導電型のドーパントを第１の深さよりも浅い第２の深さおよび第１の注入量以上の第２の注入量で注入して第２導電型のプラグ領域を形成する半導体装置の製造方法を提供する。

Description

本発明は、半導体装置の製造方法および半導体装置に関する。
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の半導体装置が知られている（例えば、特許文献１、２および３参照）。このような半導体装置においては、小型化および微細化が求められている。
特許文献１ 特開２０１７−１６８８２９号公報
特許文献２ 特開２０１６−３３９９３号公報
特許文献３ 特開２０１３−１８７４４０号公報
 解決しようとする課題
したがって、半導体装置においては、小型化および微細化を達しつつもＲＢＳＯＡ（Ｒｅｖｅｒｓｅ Ｂｉａｓ Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ）耐量の低下を防ぐことが好ましい。
一般的開示
本発明の第１の態様においては、半導体装置の製造方法を提供する。複数のトレンチ部と、第２導電型のコンタクト領域と、第１導電型のエミッタ領域と、によって、セルを形成してよい。複数のトレンチ部は、半導体基板の上面から半導体基板の内部まで設けられ半導体基板の上面において予め定められた延伸方向に延伸してよい。第２導電型のコンタクト領域は、隣り合う２つのトレンチ部の間において半導体基板の深さ方向に第２導電型のドーパントを第１の深さおよび第１の注入量で注入して形成されてよい。第１導電型のエミッタ領域は、隣り合う２つのトレンチ部の間において延伸方向にコンタクト領域と並んで配置され半導体基板の上面に露出してよい。セルは、上記の延伸方向における長さが隣り合う２つのトレンチ部の間の幅以下であって、且つ、延伸方向におけるエミッタ領域の長さがコンタクト領域の長さよりも大きくてよい。セルの上方に、上記の延伸方向におけるコンタクト領域の長さよりもトレンチ部の間の開口幅が小さいコンタクトホールを形成してよい。半導体装置の製造方法において、半導体基板の深さ方向に第２導電型のドーパントを第１の深さよりも浅い第２の深さおよび第１の注入量以上の第２の注入量で注入して第２導電型のプラグ領域を形成してよい。
延伸方向におけるセルの長さが３．２μｍ以下となるようにセルを形成してよい。
トレンチ部の間のコンタクトホールの開口幅が１．０μｍ以下となるようにコンタクトホールを形成してよい。
トレンチ部の間のコンタクトホールの開口幅が、トレンチ部の幅よりも小さくなるように、コンタクトホールおよびトレンチ部を形成してよい。
トレンチ部の間のコンタクトホールの開口幅が、第２の深さよりも大きくなるように、コンタクトホールを形成してよい。
トレンチ部の間のコンタクトホールの開口幅が、トレンチ部の間のプラグ領域の幅よりも小さくなるように、コンタクトホールおよびプラグ領域を形成してよい。
半導体基板の深さ方向におけるプラグ領域のドーピング濃度のピーク位置が、半導体基板の上面からコンタクト領域のドーピング濃度のピーク位置までの深さの１／２よりも浅くなるように、プラグ領域およびコンタクト領域を形成してよい。
延伸方向においてコンタクト領域の端部とマスクとを重畳させてドーパントを注入することで、プラグ領域を形成してよい。コンタクト領域の端部とマスクとが重畳する長さが、トレンチ部の間のコンタクトホールの開口幅よりも小さくなるように、コンタクトホールを形成してよい。
コンタクト領域を、第１の温度で第１の時間アニールしてよい。プラグ領域を、第１の温度よりも低い第２の温度で第１の時間より短い第２の時間アニールしてよい。
半導体基板に、第１の深さおよび第１の注入量で第２導電型のドーパントを注入せず、且つ、第２の深さおよび第２の注入量で第２導電型のドーパントを注入して形成されたプラグ領域を含むダイオード部を更に形成してよい。
半導体基板に、セルを含むメイン半導体素子部を形成すると共に、セルと同じ工程で電流検出セルを形成しセンス半導体素子部を形成してよい。
本発明の第２の態様においては、半導体装置を提供する。半導体装置は、半導体基板と、トレンチ部と、第２導電型のベース領域と、第２導電型のコンタクト領域と、エミッタ領域と、第２導電型のプラグ領域と、コンタクトホールとを備えてよい。トレンチ部は、半導体基板の上面から半導体基板の内部まで設けられてよい。トレンチ部は、半導体基板の上面において予め定められた延伸方向に延伸して設けられてよい。第２導電型のベース領域は、半導体基板の内部において、トレンチ部よりも浅く設けられてよい。第２導電型のコンタクト領域は、半導体基板の内部において、ベース領域の上方に設けられてよい。エミッタ領域は、半導体基板の内部において、コンタクト領域と並んでベース領域の上方に設けられてよい。第２導電型のプラグ領域は、半導体基板の内部にコンタクト領域の深さよりも浅く設けられてよい。第２導電型のプラグ領域は、コンタクト領域よりもドーピング濃度が高くてよい。コンタクトホールは、コンタクト領域およびエミッタ領域の上方に設けられてよい。コンタクトホールは、トレンチ部の間の開口幅が上記の延伸方向におけるコンタクト領域の長さよりも小さくてよい。コンタクト領域とエミッタ領域とで形成される延伸方向におけるセルの長さが、隣り合う２つのトレンチ部の間の幅以下であって、且つ、延伸方向におけるエミッタ領域の長さがコンタクト領域の長さよりも大きくてよい。プラグ領域のドーピング濃度を半導体基板の深さ方向に積分した第１積分濃度が、コンタクト領域のドーピング濃度を半導体基板の深さ方向に積分した第２積分濃度以上であってよい。
本発明の実施形態に係る半導体装置１００の上面の一例を部分的に示す図である。 図１における領域Ａの拡大図である。 図２におけるａ−ａ'断面の一例を示す図である。 図２におけるｂ−ｂ'断面の一例を示す図である。 比較例の半導体装置１５０の上面を示す図である。 図５におけるｉ−ｉ'断面を示す図である。 図５におけるｊ−ｊ'断面を示す図である。 図３におけるｃ−ｃ'断面に沿ったドーピング濃度分布の一例を示す図である。 本例の半導体装置１００および比較例の半導体装置１５０のＲＢＳＯＡ破壊直前電流値を示す図である。 本発明の実施形態に係る半導体装置１００の上面の他の一例を部分的に示す図である。 図１０における領域Ｃの拡大図である。 図１１におけるｅ−ｅ'断面の一例を示す図である。 本発明の実施形態に係る半導体装置１００の上面の他の一例を部分的に示す図である。 図１３における領域Ｄの拡大図である。 図１４におけるｆ−ｆ'断面の一例を示す図である。 図１４におけるｇ−ｇ'断面の一例を示す図である。 本発明の実施形態に係る半導体装置２００の上面の一例を部分的に示す図である。 図１７における領域Ｅの拡大図である。 図１８におけるｍ−ｍ'断面の一例を示す図である。 本発明の一つの実施形態に係る半導体装置３００の上面の構造を示す図である。 図２０におけるセンス半導体素子部１１９近傍の拡大図である。 本発明の実施形態に係る半導体装置の製造方法の概要の一例を示す図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す図である。 図２２におけるステップＳ１０１０、ステップＳ１０１２およびステップＳ１０２２において、ドーパント注入時に用いるマスクの一例を示す概念図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の深さ方向をＺ軸とする。
各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。また、本明細書においてＰ＋型（またはＮ＋型）と記載した場合、Ｐ型（またはＮ型）よりもドーピング濃度が高いことを意味し、Ｐ−型（またはＮ−型）と記載した場合、Ｐ型（またはＮ型）よりもドーピング濃度が低いことを意味する。
本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化したドーパントの濃度を指す。したがって、その単位は、／ｃｍ３である。本明細書において、ドナーおよびアクセプタの濃度差（すなわちネットドーピング濃度）をドーピング濃度とする場合がある。この場合、ドーピング濃度はＳＲ法（Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ法）で測定できる。また、ドナーおよびアクセプタの化学濃度をドーピング濃度としてもよい。この場合、ドーピング濃度はＳＩＭＳ法（二次イオン質量分析法）で測定できる。特に限定していなければ、ドーピング濃度として、上記のいずれを用いてもよい。特に限定していなければ、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度としてよい。
また、本明細書においてドーズ量とは、イオン注入を行う際に、ウェーハに注入される単位面積あたりのイオンの個数をいう。したがって、その単位は、／ｃｍ２である。なお、半導体領域のドーズ量は、その半導体領域の深さ方向にわたってドーピング濃度を積分した積分濃度とすることができる。その積分濃度の単位は、／ｃｍ２である。したがって、ドーズ量と積分濃度とを同じものとして扱ってよい。積分濃度は、半値幅までの積分値としてもよく、他の半導体領域のスペクトルと重なる場合には、他の半導体領域の影響を除いて導出してよい。
図１は、本発明の実施形態に係る半導体装置１００の上面の一例を部分的に示す図である。本例の半導体装置１００は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のトランジスタを有する半導体チップである。図１においてはチップ端部周辺のチップ上面を示しており、他の領域を省略している。
図１は、半導体装置１００における半導体基板の活性領域を示している。活性領域は、半導体装置１００をオン状態に制御した場合に、半導体基板の上面および下面の間で電流が流れる領域を指す。例えば、活性領域は、図１に示したゲート金属層５０に囲まれた領域である。
半導体装置１００は、活性領域を囲んでエッジ終端構造部を有してもよい。例えばエッジ終端構造部は、図１に示したゲート金属層５０よりも、半導体基板の端部側に設けられている。エッジ終端構造部は、半導体基板の上面側の電界集中を緩和する。エッジ終端構造部は、例えば、ガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
本例の半導体装置１００は、半導体基板の上面側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２およびコンタクト領域１５を備える。ゲートトレンチ部４０およびダミートレンチ部３０は、それぞれがトレンチ部の一例である。また、本例の半導体装置１００は、半導体基板の上面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。エミッタ電極５２およびゲート金属層５０は互いに分離して設けられる。
エミッタ電極５２およびゲート金属層５０と、半導体基板の上面との間には層間絶縁膜が設けられるが、図１では省略している。本例の層間絶縁膜には、コンタクトホール５６、コンタクトホール４９およびコンタクトホール５４が、当該層間絶縁膜を貫通して設けられる。図１においては、それぞれのコンタクトホールに斜線のハッチングを付している。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２およびコンタクト領域１５の上方に設けられる。エミッタ電極５２は、コンタクトホール５４を通って、半導体基板の上面におけるエミッタ領域１２と接触する。また、エミッタ電極５２は、コンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２５が設けられてよい。接続部２５は、半導体基板の上面に設けられる。接続部２５と半導体基板との間には、熱酸化膜等の絶縁膜が設けられる。
ゲート金属層５０は、半導体装置１００にゲート電圧を印加する。ゲート金属層５０は、半導体基板の上面の上方に設けられたゲートパッドに接続されてよい。ゲートパッドは、ワイヤー等により外部の装置と接続される。ゲート金属層５０は、上面視において、活性領域を囲むように設けられてよい。一例として、ゲート金属層５０は、上面視において半導体基板の外周に沿って環状に設けられている。
ゲート金属層５０は、コンタクトホール４９を通って、ゲートランナー４８と接触する。ゲートランナー４８は、不純物がドープされたポリシリコン等で形成される。ゲートランナー４８と半導体基板との間には、熱酸化膜等の絶縁膜が設けられる。ゲートランナー４８は、半導体基板の上面において、ゲートトレンチ部４０内のゲート導電部と接続される。ゲートランナー４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。本例のゲートランナー４８は、コンタクトホール４９と重なる位置から、ゲートトレンチ部４０の先端部４１と重なる位置まで設けられる。先端部４１は、ゲートトレンチ部４０において、最もゲート金属層５０に近い端部である。ゲートトレンチ部４０の先端部４１において、ゲート導電部が半導体基板の上面に露出しており、ゲートランナー４８と接触する。
エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金で形成される。各電極は、アルミニウム等で形成された領域の下層に、チタンやチタン化合物等で形成されたバリアメタルを有してよい。さらにコンタクトホール内において、バリアメタルとアルミニウム等に接するようにタングステン等を埋め込んで形成されたプラグを有してもよい。
ウェル領域１１は、ゲート金属層５０およびゲートランナー４８と重なって設けられている。ウェル領域１１は、ゲート金属層５０およびゲートランナー４８と重ならない範囲にも、所定の幅で延伸して設けられている。本例のウェル領域１１は、コンタクトホール５４のＹ軸方向の端から、ゲート金属層５０側に離れて設けられている。ウェル領域１１は、第２導電型の領域である。本例のウェル領域１１は、Ｐ＋型である。
半導体装置１００は、Ｘ軸方向に複数配列されたトレンチ部を有する。以下、本明細書において、配列方向とはＸ軸方向を指す。本例の半導体装置１００には、Ｘ軸方向に沿って１以上のゲートトレンチ部４０と、１以上のダミートレンチ部３０とが設けられている。
本例のゲートトレンチ部４０は、トレンチ部の配列方向（Ｘ軸方向）と垂直な延伸方向（Ｙ軸方向）に沿って延伸する２つの延伸部分３９（延伸方向に沿って直線状であるトレンチの部分）と、２つの延伸部分３９を接続する先端部４１を有してよい。以下、本明細書において、延伸方向とはＹ軸方向を指す。また、本例のダミートレンチ部３０は、当該延伸方向に沿って延伸する２つの延伸部分２９と、２つの延伸部分２９を接続する先端部３１を有してよい。
先端部４１の少なくとも一部は、上面視において曲線状に設けられることが好ましい。２つの延伸部分３９のＹ軸方向における端部同士を先端部４１が接続することで、延伸部分３９の端部における電界集中を緩和することができる。
本例において、ダミートレンチ部３０は、ゲートトレンチ部４０のそれぞれの延伸部分３９の間に設けられる。本例において、それぞれの延伸部分３９の間には、２本のダミートレンチ部３０が設けられるが、１本のダミートレンチ部３０が設けられてもよい。
ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０のＹ軸方向の端部は、上面視においてウェル領域１１に設けられる。つまり、各トレンチ部のＹ軸方向の端部において、各トレンチ部の深さ方向の底部は、ウェル領域１１に覆われている。これにより、各トレンチ部の当該底部における電界集中を緩和することができる。
配列方向において、各トレンチ部の間にはメサ部６０が設けられている。メサ部６０は、半導体基板の内部において、トレンチ部に挟まれた領域を指す。メサ部６０の上端は、半導体基板の上面であってよい。メサ部６０の下端の深さ位置は、各トレンチ部の下端の深さ位置と同一であってよい。本例のメサ部６０は、半導体基板の上面において、各トレンチ部に沿って延伸方向に延伸して設けられている。
それぞれのメサ部６０には、トレンチ部よりも浅い第２導電型のベース領域１４が設けられる。本例のベース領域１４はＰ−型である。ベース領域１４は、延伸方向にウェル領域１１と並んで、半導体基板の上面に露出して設けられる。図１においては、それぞれのメサ部６０における一方の端部に配置されたベース領域１４を示しているが、それぞれのメサ部６０の他方の端部にも、ベース領域１４が配置されている。ベース領域１４は、２つのトレンチ部にＸ軸方向に挟まれ、且つ、２つのトレンチ部に接して設けられる。
それぞれのメサ部６０には、第１導電型のエミッタ領域１２および第２導電型のコンタクト領域１５が設けられる。本例では、ＩＧＢＴ素子のセル１３がエミッタ領域１２とコンタクト領域１５とにより形成される。ＩＧＢＴ素子のセル１３とは、ＩＧＢＴ素子の基本構造であって、この基本構造が多数配置されることで、半導体装置１００全体が構成される。本例のエミッタ領域１２は、Ｎ＋型である。本例のコンタクト領域１５は、Ｐ＋型である。エミッタ領域１２のドーパントは、例えば、ヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）などである。
エミッタ領域１２およびコンタクト領域１５の下方には、ベース領域１４が設けられる。エミッタ領域１２およびコンタクト領域１５の下方に設けられるベース領域１４は、延伸方向にウェル領域１１と並んで配置されたベース領域１４と、半導体基板の内部においてつながっている。エミッタ領域１２およびコンタクト領域１５は、半導体基板の深さ方向において、ベース領域１４と半導体基板の上面との間に設けられてよい。
エミッタ領域１２およびコンタクト領域１５は、ゲートトレンチ部４０に接して設けられる。エミッタ領域１２およびコンタクト領域１５は、ダミートレンチ部３０に接してよく、接しなくてもよい。本例のエミッタ領域１２およびコンタクト領域１５は、ダミートレンチ部３０に接して設けられる。
エミッタ領域１２は、半導体基板の上面において、延伸方向にコンタクト領域１５と並んで設けられる。エミッタ領域１２およびコンタクト領域１５は、延伸方向に交互に並んで設けられてよい。即ち、延伸方向において、エミッタ領域１２は２つのコンタクト領域１５に挟まれ、コンタクト領域１５は２つのエミッタ領域１２に挟まれてよい。
コンタクトホール５４は、メサ部６０の上方に設けられる。また、エミッタ領域１２は、コンタクトホール５４の下方にも設けられる。本例のエミッタ領域１２は、２本のトレンチ部のそれぞれに接し、当該２本のトレンチ部の一方から他方まで設けられる。
コンタクトホール５４の下方、且つ、半導体基板の上面においてコンタクト領域１５に配列方向に挟まれる領域には、第２導電型のプラグ領域１７が設けられる。図１において、プラグ領域１７が設けられる領域を破線部にて示している。本例のプラグ領域１７は、Ｐ＋＋型である。すなわち、プラグ領域１７のドーピング濃度は、コンタクト領域１５のドーピング濃度よりも高い（図８参照）。とりわけ、本例のプラグ領域１７のドーズ量すなわち第２導電型のドーパントの注入量は、コンタクト領域１５のドーズ量以上である。すなわち、プラグ領域１７のドーピング濃度を半導体基板の深さ方向に積分した第１積分濃度は、コンタクト領域１５のドーピング濃度を半導体基板の深さ方向に積分した第２積分濃度以上である。
プラグ領域１７は、半導体基板の上面に接して設けられる。プラグ領域１７の下方には、コンタクト領域１５が設けられる。すなわち、プラグ領域１７は、コンタクト領域１５の深さよりも浅く設けられる。プラグ領域の下方に設けられるコンタクト領域１５は、上面視でプラグ領域１７を挟んで設けられる２つのコンタクト領域１５と、半導体基板の内部においてつながっている。
エミッタ領域１２、コンタクト領域１５およびプラグ領域１７の下方には、第１導電型の蓄積領域１６が設けられてよい。本例の蓄積領域１６は、ドリフト領域よりも不純物濃度が高く、Ｎ型である。蓄積領域１６は、それぞれのトレンチ部の下端よりも上方に配置されてよい。図１において、蓄積領域１６が設けられる範囲を一点鎖線部および矢印にて示している。蓄積領域１６のＹ軸方向の端部は、半導体基板の上面においてエミッタ領域１２とベース領域１４に挟まれて設けられるコンタクト領域１５の下方に配置されてよい。蓄積領域１６を設けることで、キャリアの注入促進効果（ＩＥ効果）を高めて、オン電圧を低減することができる。
図２は、図１における領域Ａの拡大図である。図２に示す通り、本例の半導体装置１００は、エミッタ領域１２およびコンタクト領域１５がゲートトレンチ部４０およびダミートレンチ部３０に接して設けられる。また、コンタクトホール５４の下方、且つ、半導体基板の上面においてコンタクト領域１５に配列方向に挟まれる領域には、プラグ領域１７が設けられる。
Ｘ軸方向において、ゲートトレンチ部４０のＸ軸正側の端部位置を、位置Ｓ１とする。Ｘ軸方向において、当該ゲートトレンチ部４０のＸ軸正側に隣り合って配置されたダミートレンチ部３０のＸ軸負側の端部位置を、位置Ｓ２とする。当該ゲートトレンチ部４０および当該ダミートレンチ部３０に挟まれたメサ部６０において、コンタクトホール５４のＸ軸負側およびＸ軸正側の端部位置を、それぞれ位置Ｓ３および位置Ｓ４とする。
幅Ｗｍは、位置Ｓ１と位置Ｓ２との間のＸ軸方向における幅、即ちメサ部６０の幅である。幅Ｗｔｔは、配列方向（Ｘ軸方向）において隣り合う２つのトレンチ部の間の幅である。幅Ｗｔは、ゲートトレンチ部４０のＸ軸方向の幅、且つ、ダミートレンチ部３０のＸ軸方向の幅である。幅Ｗｔｐは、Ｘ軸方向に隣り合って設けられる２つのトレンチ部のトレンチピッチである。幅Ｗｔｃは、位置Ｓ１と位置Ｓ３との間のＸ軸方向における幅である。幅Ｗｔｃ'は、位置Ｓ４と位置Ｓ２との間のＸ軸方向における幅である。幅Ｗｃｈは、位置Ｓ３と位置Ｓ４との間のＸ軸方向における幅、即ちコンタクトホール５４の開口幅である。なお、幅Ｗｔｃは、幅Ｗｔｃ'と等しくてよい。
幅Ｗｃｈは、幅Ｗｔｃおよび幅Ｗｔｃ'と等しくてよい。幅Ｗｍは、幅Ｗｃｈの１．２倍以上３倍以下であってよい。また、幅Ｗｍは、幅Ｗｔｃの１．４倍以上３倍以下であってよい。幅Ｗｔは、幅Ｗｃｈの１．５倍以上３倍以下であってよい。幅Ｗｔは、幅Ｗｔｃの１．５倍以上３倍以下であってよい。幅Ｗｔｐは、幅Ｗｍの１．３倍以上２．５倍以下であってよい。幅Ｗｃｈは、幅Ｗｔｃおよび幅Ｗｔｃ'と異なっていてもよい。幅Ｗｔｃおよび幅Ｗｔｃ'は、幅Ｗｃｈの０．５倍以上２倍以下であってよい。
幅Ｗｔｔは、４μｍ以下、好ましくは３．２μｍ以下であってよい。幅Ｗｃｈは、０．２μｍ以上０．９μｍ以下であってよい。幅Ｗｃｈは、本例では１．０μｍ以下であってよい。幅Ｗｔは、０．５μｍ以上１．２μｍ以下であってよい。幅Ｗｔｃおよび幅Ｗｔｃ'は、０．２μｍ以上０．９μｍ以下であってよい。幅Ｗｔｐは、２．０μｍ以上２．８μｍ以下であってよい。また、幅Ｗｃｈは、幅Ｗｔｃおよび幅Ｗｔｃ'より小さくてもよい。幅Ｗｃｈ、幅Ｗｔｃおよび幅Ｗｔｃ'は、幅Ｗｔより小さくてもよい。
Ｙ軸方向において、上面視におけるコンタクト領域１５のＹ軸正側の端部位置を、位置Ｕ１とする。Ｙ軸方向において、上面視における当該コンタクト領域１５のＹ軸負側の端部位置、且つ、当該コンタクト領域１５とＹ軸負側に隣り合って設けられたエミッタ領域１２のＹ軸正側の端部位置を、位置Ｕ２とする。Ｙ軸方向において、当該エミッタ領域１２のＹ軸負側の端部位置を、位置Ｕ３とする。
Ｙ軸方向に隣り合って設けられる１つのコンタクト領域１５および１つのエミッタ領域１２を、セル１３とする。長さＷｕは、Ｙ軸方向におけるセル１３のピッチである。長さＷｕは、長さＷｅと長さＷｃとの和に等しい。長さＷｅは、エミッタ領域１２のＹ軸方向における長さである。長さＷｃは、上面視におけるコンタクト領域１５のＹ軸方向における長さである。本例において、長さＷｃは長さＷｅよりも小さい。長さＷｃは、長さＷｅの０．６倍以上０．９倍以下であってよい。長さＷｅは、１．２μｍ以上２．１μｍ以下であってよい。長さＷｃは、０．９μｍ以上１．４μｍ以下であってよい。
本例では、セル１３の長さＷｕを幅Ｗｔｔ以下にする。また、コンタクト領域１５の長さＷｃよりもコンタクトホール５４の開口幅である幅Ｗｃｈを小さくする。これにより、セル１３が上面視でＹ軸方向に長い矩形ではなくなるので、Ｙ軸方向におけるセル１３の密度を向上させることができる。さらに、セル１３は、長さＷｃよりも長さＷｅが大きいので、小型化および微細化を達しつつも総エミッタ長さ（Ｙ軸方向においてエミッタ領域１２がトレンチ部と接触する長さ）を確保することができる。しかし、このような配置とした場合には、ＲＢＳＯＡ耐量が低下するおそれがある。そこで、本例のプラグ領域１７を半導体装置１００に採用する。
また、本例では、コンタクトホール５４の開口幅である幅Ｗｃｈは、トレンチ部の幅Ｗｔよりも小さい。これにより、好適に小型化および微細化を図ることができる。
上面視で、プラグ領域１７の少なくとも一部は、コンタクト領域１５と重なって配置される。即ち、上面視で、プラグ領域１７の下方にはコンタクト領域１５が設けられ、当該プラグ領域１７の少なくとも一部は、当該コンタクト領域１５と重なる。本例においては、上面視でプラグ領域１７の全体が、コンタクト領域１５と重なって配置される。
Ｘ軸方向において、プラグ領域１７のＸ軸負側およびＸ軸正側の端部位置を、それぞれ位置Ｔ１および位置Ｔ２とする。幅Ｗｐｘは、位置Ｔ１と位置Ｔ２との間のＸ軸方向における幅である。本例においては、位置Ｔ１は位置Ｓ３と等しく、位置Ｔ２は位置Ｓ４と等しい。即ち、本例において幅Ｗｐｘは幅Ｗｃｈと等しい。
Ｙ軸方向において、プラグ領域１７のＹ軸正側およびＹ軸負側の端部位置を、それぞれ位置Ｖ１および位置Ｖ２とする。本例において、長さＷｐｙは位置Ｖ１と位置Ｖ２との間のＹ軸方向における長さである。本例においては、位置Ｖ１は位置Ｕ１と等しく、位置Ｖ２は位置Ｕ２と等しい。即ち、本例において長さＷｐｙは長さＷｃと等しい。
図３は、図２におけるａ−ａ'断面の一例を示す図である。ａ−ａ'断面は、ゲートトレンチ部４０、ダミートレンチ部３０、コンタクト領域１５およびプラグ領域１７を通るＸＺ面である。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。層間絶縁膜３８は、半導体基板１０の上面２１に設けられている。層間絶縁膜３８は、ボロンまたはリン等の不純物が添加されたシリケートガラス等の絶縁膜である。層間絶縁膜３８は上面２１に接していてよく、層間絶縁膜３８と上面２１との間に酸化膜等の他の膜が設けられていてもよい。層間絶縁膜３８には、図１において説明したコンタクトホール５４、コンタクトホール４９およびコンタクトホール５６が設けられている。図３においては、コンタクトホール５４を示している。
エミッタ電極５２は、層間絶縁膜３８の上方に設けられる。エミッタ電極５２は、層間絶縁膜３８のコンタクトホール５４を通って、上面２１と電気的に接触する。コンタクトホール５４の内部には、タングステン（Ｗ）等のコンタクトプラグが設けられてもよい。コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で設けられる。
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０はシリコン基板である。
半導体基板１０は、第１導電型のドリフト領域１８を備える。本例のドリフト領域１８は、Ｎ−型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が設けられずに残存した領域であってよい。
ドリフト領域１８の上方には、一つ以上の蓄積領域１６が設けられてよい。図３に示す半導体装置１００は、一例として蓄積領域１６がＺ軸方向に一つ設けられる。蓄積領域１６が複数設けられる場合は、それぞれの蓄積領域１６はＺ軸方向に並んで配置されてよい。蓄積領域１６は、各トレンチ部の下端よりも上方に設けられてよい。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６を設けることで、キャリアの注入促進効果（ＩＥ効果）を高めて、オン電圧を低減することができる。
蓄積領域１６の上方には、ベース領域１４が設けられる。ベース領域１４の上方には、コンタクト領域１５が設けられる。蓄積領域１６、ベース領域１４およびコンタクト領域１５は、ゲートトレンチ部４０に接して設けられる。蓄積領域１６、ベース領域１４およびコンタクト領域１５は、ダミートレンチ部３０に接して設けられてよい。
コンタクト領域１５の内部には、上面２１に接してプラグ領域１７が設けられる。プラグ領域１７は、コンタクトホール５４の下方に設けられる。本例において、プラグ領域１７のＸ軸方向における幅Ｗｐｘは、コンタクトホール５４のＸ軸方向における幅Ｗｃｈと等しい。
メサ部６０のＸ軸方向における中心位置を、位置Ｓｍとする。Ｘ軸方向において、プラグ領域１７は位置Ｓｍを中心に、Ｘ軸正側および負側に対称に設けられてよい。
Ｚ軸方向において、上面２１の位置を位置Ｐ１とする。Ｚ軸方向において、コンタクト領域１５の下端の位置を位置Ｐ２とする。Ｚ軸方向において、プラグ領域１７の下端の位置を位置Ｐ３とする。深さＤｂは、位置Ｐ１と位置Ｐ２との間のＺ軸方向における深さ、即ちコンタクト領域１５の上面２１からの深さである。深さＤｐは、位置Ｐ１と位置Ｐ３との間のＺ軸方向における深さ、即ちプラグ領域１７の上面２１からの深さである。
Ｚ軸方向において、位置Ｐ１と位置Ｐ２との中点を位置Ｐｍｂとする。即ち、位置Ｐｍｂはコンタクト領域１５の深さ方向における中心位置である。Ｚ軸方向において、位置Ｐ１と位置Ｐ３との中点を位置Ｐｍｐとする。即ち、位置Ｐｍｐは、プラグ領域１７の深さ方向における中心位置である。
本例の半導体装置１００は、深さ方向において、プラグ領域１７がコンタクト領域１５よりも浅い位置に設けられる。深さ方向において、プラグ領域１７がコンタクト領域１５よりも浅い位置に設けられるとは、プラグ領域１７の下端がコンタクト領域１５の下端よりも上方に配置されることを指してよい。即ち、位置Ｐ３が位置Ｐ２よりも上方に位置することを指してよい。プラグ領域１７の上面２１からの深さＤｐは、コンタクト領域１５の上面２１からの深さＤｂの０．１倍以上０．６倍以下であってよい。なお、プラグ領域１７の上面２１からの深さＤｐは、コンタクト領域１５の上面２１からの深さＤｂの半分である位置Ｐｍｂより浅くてよい。
また、深さ方向において、プラグ領域１７がコンタクト領域１５よりも浅い位置に設けられるとは、プラグ領域１７の深さ方向における中心位置が、コンタクト領域１５の深さ方向における中心位置よりも上方に配置されることを指してもよい。即ち、位置Ｐｍｐが位置Ｐｍｂよりも上方に位置することを指してもよい。プラグ領域１７の上面２１から位置Ｐｍｐまでの深さ（１／２）Ｄｐは、コンタクト領域１５の上面２１から位置Ｐｍｂまでの深さ（１／２）Ｄｂの０．１倍以上０．６倍以下であってよい。
本例では、コンタクトホール５４の開口幅である幅Ｗｃｈは、深さＤｐよりも大きい。言い換えれば、プラグ領域１７の深さは、微細化したコンタクトホール５４の開口幅よりも小さい。これは、プラグ領域１７が、ＲＢＳＯＡ耐量の低下を回避するために半導体基板の表面に設けた高濃度領域であって、深く拡散させる必要のないことを意味する。
ドリフト領域１８の下方には、第１導電型のバッファ領域２０が設けられてよい。本例のバッファ領域２０は、ドリフト領域１８よりも不純物濃度が高く、Ｎ型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下端から広がる空乏層が、Ｐ＋型のコレクタ領域２２に到達することを防ぐフィールドストップ層として機能してよい。バッファ領域２０は、深さ方向のドーピング濃度分布において、複数のピークを有してよく、単一のピークを有してもよい。
バッファ領域２０の下方には、第２導電型のコレクタ領域２２が設けられる。本例のコレクタ領域２２は、Ｐ＋型である。コレクタ領域２２は、半導体基板１０の下面２３に露出して設けられる。
半導体基板１０には、ゲートトレンチ部４０およびダミートレンチ部３０が設けられる。ゲートトレンチ部４０およびダミートレンチ部３０は、上面２１からベース領域１４および蓄積領域１６を貫通して、ドリフト領域１８に到達するように設けられる。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
ゲートトレンチ部４０は、上面２１に設けられたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
ゲート導電部４４は、深さ方向においてベース領域１４よりも長く設けられてよい。ゲートトレンチ部４０は、上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層によるチャネルが形成される。
ダミートレンチ部３０は、ＸＺ断面においてゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、上面２１に設けられたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー絶縁膜３２は、ダミートレンチの内壁の半導体を酸化または窒化して形成してよい。ダミー導電部３４は、ダミートレンチの内部においてダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。
本例のゲートトレンチ部４０およびダミートレンチ部３０は、上面２１において層間絶縁膜３８により覆われている。なお、ダミートレンチ部３０およびゲートトレンチ部４０の底部は、下側に凸の曲面状（断面においては曲線状）であってよい。
図４は、図２におけるｂ−ｂ'断面の一例を示す図である。ｂ−ｂ'断面は、コンタクトホール５４、エミッタ領域１２およびプラグ領域１７を通るＹＺ面である。本例の半導体装置１００は、当該断面において、半導体基板１０、エミッタ電極５２およびコレクタ電極２４を有する。
ｂ−ｂ'断面において、ベース領域１４の上方には、エミッタ領域１２、コンタクト領域１５およびプラグ領域１７が設けられる。エミッタ領域１２およびプラグ領域１７は、上面２１に露出して設けられる。ｂ−ｂ'断面において、コンタクト領域１５は上面２１に露出しない。
深さ方向において、エミッタ領域１２の下端は、コンタクト領域１５の下端よりも上方に設けられてよい。深さ方向において、エミッタ領域１２の下端は、プラグ領域１７の下端よりも下方に設けられてよく、上方に設けられてもよい。本例のエミッタ領域１２の下端は、プラグ領域１７の下端よりも下方に設けられる。
エミッタ領域１２の下端におけるコンタクト領域１５のＹ軸負側およびＹ軸正側の端部位置を、それぞれ位置Ｋ１および位置Ｋ２とする。長さＷｃｙは、位置Ｋ１と位置Ｋ２との間のＹ軸方向における長さである。上面視において、エミッタ領域１２のＹ軸方向の端部とコンタクト領域１５のＹ軸方向の端部とは重なってよい。即ち、位置Ｋ１は、位置Ｕ１よりもＹ軸負側に配置されてよい。位置Ｋ２は、位置Ｕ２よりもＹ軸正側に配置されてよい。
プラグ領域１７は、上面視においてＹ軸方向にコンタクト領域１５と重なるように設けられてよい。即ち、プラグ領域１７のＹ軸負側の端部位置Ｖ１は、位置Ｋ１よりもＹ軸正側に配置されてよい。プラグ領域１７のＹ軸正側の端部位置Ｖ２は、位置Ｋ２よりもＹ軸負側に配置されてよい。長さＷｃｙは、長さＷｐｙよりも大きくてよい。
上述の小型化および微細化により、セル１３の長さＷｕが幅Ｗｔｔ以下になると、ＸＹ平面内においてエミッタ電極５２とコンタクト領域１５との接触領域が制限されるので、エミッタ電極５２とコンタクト領域１５との接触抵抗が増加する。なお、エミッタ電極５２とコンタクト領域１５との間に、バリアメタルやタングステンプラグが介在している場合も、当該接触抵抗が増加する。長さＷｕが３．２μｍ以下の微細素子においては、接触抵抗が増加する傾向が顕著となる。また、幅Ｗｔｐが３．０μｍ以下の微細素子においても、当該接触抵抗の増加が生じるおそれがある。このため、半導体装置１００は小型化および微細化によりラッチアップが生じやすい。このため、半導体装置１００のＲＢＳＯＡ耐量が低下しやすい。
本例の半導体装置１００は、半導体基板１０の内部に設けられたプラグ領域１７を備える。プラグ領域１７は、コンタクト領域１５よりもドーピング濃度が高い。また、上面視でプラグ領域１７の少なくとも一部がコンタクト領域１５と重なって配置される。また、プラグ領域１７が深さ方向において、コンタクト領域１５よりも浅い位置に設けられる。また、本例のプラグ領域１７のドーズ量が、コンタクト領域１５のドーズ量以上に設定される。このため、半導体装置１００を微細化しても、ラッチアップが生じにくい。このため、半導体装置１００のＲＢＳＯＡ耐量の低下を防ぐことができる。また、半導体装置１００のＲＢＳＯＡ耐量のばらつきを抑制することができる。
図５は、比較例の半導体装置１５０の上面を示す図である。比較例の半導体装置１５０は、プラグ領域１７が設けられない点で、図１に示す本例の半導体装置１００と異なる。
図６は、図５におけるｉ−ｉ'断面を示す図である。ｉ−ｉ'断面において、比較例の半導体装置１５０は、プラグ領域１７が設けられない。比較例の半導体装置１５０は、コンタクトホール５４の下方において、コンタクト領域１５が上面２１に露出している。
図７は、図５におけるｊ−ｊ'断面を示す図である。ｊ−ｊ'断面において、比較例の半導体装置１５０は、プラグ領域１７が設けられない。比較例の半導体装置１５０は、エミッタ領域１２に挟まれる領域において、コンタクト領域１５が上面２１に露出している。
比較例の半導体装置１５０においては、プラグ領域１７が設けられない。このため、半導体装置１５０を微細化するとラッチアップが生じやすい。このため、半導体装置１５０のＲＢＳＯＡ耐量が低下しやすい。また、半導体装置１５０のＲＢＳＯＡ耐量のばらつきを抑制することが困難である。
図８は、図３におけるｃ−ｃ'断面に沿ったドーピング濃度分布の一例を示す図である。図８においては、図６におけるｚ−ｚ'断面に沿ったドーピング濃度分布を合わせて示している。図８に示す通り、本例の半導体装置１００におけるプラグ領域１７のドーピング濃度のピーク濃度は、コンタクト領域１５のドーピング濃度のピーク濃度よりも高い。また、本例の半導体装置１００におけるプラグ領域１７のドーピング濃度を半導体基板１０の深さ方向に積分した第１積分濃度が、コンタクト領域１５のドーピング濃度を半導体基板１０の深さ方向に積分した第２積分濃度以上である。このため、本例の半導体装置１００は、比較例の半導体装置１５０よりも、エミッタ電極５２とコンタクト領域１５との接触抵抗の増加が抑制される。このため、本例の半導体装置１００は、比較例の半導体装置１５０よりもラッチアップが生じにくく、ＲＢＳＯＡ耐量が低下しにくい。
深さ方向において、プラグ領域１７のドーピング濃度のピーク位置を位置Ｐ４とする。深さ方向において、コンタクト領域１５のドーピング濃度のピーク位置を位置Ｐ５とする。深さ方向において、位置Ｐ４は位置Ｐ５よりも浅い位置に設けられてよい。すなわち、本例のプラグ領域１７は、コンタクト領域１５のドーズ量以上のドーズ量を、コンタクト領域１５よりも浅い深さに集中させて配置した領域である。これにより、上述のＲＢＳＯＡ耐量の低下抑制の効果を奏する。
上面２１からコンタクト領域１５のドーピング濃度のピーク位置（位置Ｐ５）までの深さを、深さＤｃとする。深さ方向において、上面２１から深さＤｃの１／２の深さ位置を、位置Ｐ６とする。深さ方向において、プラグ領域１７のドーピング濃度のピーク位置（位置Ｐ４）は、位置Ｐ６よりも浅い位置に設けられてよい。本例の半導体装置１００は、コンタクト領域１５のドーピング濃度のピーク位置Ｐ５までの深さＤｃの１／２よりも浅い位置にプラグ領域１７が設けられてもよい。
図９は、本例の半導体装置１００および比較例の半導体装置１５０のＲＢＳＯＡ破壊直前電流値を示す図である。図９から分かるように、本例の半導体装置１００のＲＢＳＯＡ破壊直前電流値は、比較例１５０のＲＢＳＯＡ破壊直前電流値よりも大きい。
本例の半導体装置１００は、コンタクト領域１５よりもドーピング濃度が高いプラグ領域１７の少なくとも一部が、上面視でコンタクト領域１５と重なって配置され、プラグ領域１７がコンタクト領域１５よりも浅い位置に設けられる。比較例の半導体装置１５０は、プラグ領域１７が設けられない。このため、本例の半導体装置１００は、比較例の半導体装置１５０よりもラッチアップが生じにくく、ＲＢＳＯＡ耐量を大きくすることができる。
また、プラグ領域１７に相当するプラグ領域のドーズ量をコンタクト領域１５のドーズ量未満に設定した半導体装置と、本例の半導体装置１００とを比較したところ、プラグ領域のドーズ量をコンタクト領域１５のドーズ量未満に設定した半導体装置では、ラッチアップの抑制やＲＢＳＯＡ耐量の低下という効果が充分に得られないことが確認された。これは、本例のセル１３の配置では、エミッタ電極５２とコンタクト領域１５との接触領域が制限されるので、ＲＢＳＯＡ耐量の向上のためには、プラグ領域１７をコンタクト領域１５よりも浅い深さに拡散させるだけでなく、プラグ領域１７のドーズ量をコンタクト領域１５のドーズ量以上に設定する必要があることを示している。
図１０は、本発明の実施形態に係る半導体装置１００の上面の他の一例を部分的に示す図である。図１０に示す半導体装置１００は、プラグ領域１７のＹ軸方向の長さが、図１に示す半導体装置１００におけるプラグ領域１７のＹ軸方向の長さよりも短い点で、図１に示す半導体装置１００と異なる。本例の半導体装置１００は、延伸方向においてプラグ領域１７がコンタクト領域１５に含まれるように設けられる。即ち、プラグ領域１７のＹ軸正側の端は、コンタクト領域１５のＹ軸正側の端よりもＹ軸負側に設けられる。プラグ領域１７のＹ軸負側の端は、コンタクト領域１５のＹ軸負側の端よりもＹ軸正側に設けられる。
図１１は、図１０における領域Ｃの拡大図である。図１０に示す通り、本例のプラグ領域１７のＹ軸方向の長さは、図２に示す例におけるプラグ領域１７のＹ軸方向の長さよりも短い。
Ｙ軸方向において、プラグ領域１７のＹ軸正側およびＹ軸負側の端部位置を、それぞれ位置Ｖ１'および位置Ｖ２'とする。本例において、長さＷｐｙ'は位置Ｖ１'と位置Ｖ２'との間のＹ軸方向における長さである。本例においては、位置Ｖ１'は位置Ｕ１よりもＹ軸負側に配置される。また、位置Ｖ２'は位置Ｕ２よりもＹ軸正側に配置される。即ち、本例において、長さＷｐｙ'は長さＷｃよりも小さい。
本例の半導体装置１００においては、コンタクトホール５４の下方、且つ、位置Ｖ１'と位置Ｕ１とのＹ軸方向における間には、コンタクト領域１５が設けられる。コンタクトホール５４の下方、且つ、位置Ｖ２'と位置Ｕ２とのＹ軸方向における間にも、コンタクト領域１５が設けられる。即ち、本例の半導体装置１００においては、上面視でプラグ領域１７がコンタクト領域１５に囲まれるように設けられる。上面視において、本例のプラグ領域１７の面積は、図１に示す半導体装置１００のプラグ領域１７の面積よりも小さい。
図１２は、図１１におけるｅ−ｅ'断面の一例を示す図である。図１１および図１２に示す通り、本例の半導体装置１００において、プラグ領域１７のＹ軸方向の長さＷｐｙ'は、コンタクト領域１５のＹ軸方向の長さＷｃよりも短い。プラグ領域１７は、上面視においてＹ軸方向にコンタクト領域１５と重なるように設けられる。本例においては、プラグ領域１７とエミッタ領域１２とのＹ軸方向における間には、コンタクト領域１５が上面２１に露出する。なお、図１１におけるｄ−ｄ'断面の構成は、図３におけるａ−ａ'断面の構成に等しい。
本例の半導体装置１００のその他の構成は、図１に示す半導体装置１００と同様である。本例の半導体装置１００によれば、長さＷｐｙ'が長さＷｃよりも小さいので、プラグ領域１７がエミッタ領域１２に接触しない。プラグ領域１７がエミッタ領域１２と接触すると、ゲートトレンチ部４０近傍のベース領域１４のピーク濃度が低減する場合がある。即ち、プラグ領域１７がエミッタ領域１２と離間して設けられることにより、ゲート閾値電圧Ｖｔｈを決めるベース領域１４のピーク濃度が低減するのを抑制できる。また、プラグ領域１７がエミッタ領域１２と離間して設けられることにより、プラグ領域１７の位置がＹ軸方向にずれた場合においてもゲート閾値電圧Ｖｔｈの変動を小さくできる。
図１３は、本発明の実施形態に係る半導体装置１００の上面の他の一例を部分的に示す図である。図１３に示す半導体装置１００は、プラグ領域１７のＹ軸方向の長さが、図１に示す半導体装置１００におけるプラグ領域１７のＹ軸方向の長さよりも長く、且つ、プラグ領域１７のＸ軸方向の長さが、図１に示す半導体装置１００におけるプラグ領域１７のＸ軸方向の長さよりも長い点で、図１に示す半導体装置１００と異なる。
本例の半導体装置１００は、プラグ領域１７のＹ軸正側の端がコンタクト領域１５のＹ軸正側の端よりもＹ軸正側に設けられ、プラグ領域１７のＹ軸負側の端がコンタクト領域１５のＹ軸負側の端よりもＹ軸負側に設けられる。また、本例の半導体装置１００は、プラグ領域１７のＸ軸正側の端がコンタクト領域１５のＸ軸正側の端よりもＸ軸正側に設けられ、プラグ領域１７のＸ軸負側の端がコンタクト領域１５のＸ軸負側の端よりもＸ軸負側に設けられる。
図１４は、図１３における領域Ｄの拡大図である。図１４に示す通り、本例のプラグ領域１７のＹ軸方向の長さは、図２に示す例におけるプラグ領域１７のＹ軸方向の長さよりも長い。また、本例のプラグ領域１７のＸ軸方向の長さは、図２に示す例におけるプラグ領域１７のＸ軸方向の長さよりも長い。
Ｙ軸方向において、プラグ領域１７のＹ軸正側およびＹ軸負側の端部位置を、それぞれ位置Ｖ１''および位置Ｖ２''とする。本例において、長さＷｐｙ''は位置Ｖ１''と位置Ｖ２''との間のＹ軸方向における幅である。本例においては、位置Ｖ１''は位置Ｕ１よりもＹ軸正側に配置される。また、位置Ｖ２'は位置Ｕ２よりもＹ軸負側に配置される。本例において、長さＷｐｙ''は長さＷｃよりも大きい。
本例の半導体装置１００は、コンタクトホールの下方において、プラグ領域１７がコンタクト領域１５よりもＹ軸方向に突出して設けられる。言い換えると、本例の半導体装置１００は、コンタクトホールの下方において、プラグ領域１７が、エミッタ領域１２とコンタクト領域とのＸ軸方向に沿った境界よりも、エミッタ領域１２側に突出して設けられる。
Ｘ軸方向において、プラグ領域１７のＸ軸正側およびＸ軸負側の端部位置を、それぞれ位置Ｔ２'および位置Ｔ１'とする。本例において、幅Ｗｐｘ'は位置Ｔ１'と位置Ｔ２'との間のＸ軸方向における幅である。本例においては、位置Ｔ１'は位置Ｓ３よりもＸ軸負側に配置される。また、位置Ｔ２'は位置Ｓ４よりもＸ軸正側に配置される。本例において、幅Ｗｐｘ'は幅Ｗｃｈよりも大きい。
本例の半導体装置１００は、Ｘ軸方向において、上面視でプラグ領域１７がコンタクトホール５４の外側まで設けられる。本例のプラグ領域１７は、Ｘ軸方向においても、端部位置Ｖ１''および端部位置Ｖ２''においてエミッタ領域１２側に突出して設けられる。すなわち、トレンチ部の間のコンタクトホール５４の開口幅Ｗｃｈが、トレンチ部の間のプラグ領域１７の幅Ｗｐｘ'よりも小さい。
図１５は、図１４におけるｆ−ｆ'断面の一例を示す図である。図１５に示す通り、本例の半導体装置１００において、プラグ領域１７のＸ軸方向の幅Ｗｐｘ'は、コンタクトホール５４のＸ軸方向の幅Ｗｃｈよりも長い。本例においては、プラグ領域１７のＸ軸方向の両端が、上面視で層間絶縁膜３８と重なるように設けられる。
図１６は、図１４におけるｇ−ｇ'断面の一例を示す図である。図１６に示す通り、本例の半導体装置１００におけるプラグ領域１７のＹ軸方向の長さＷｐｙ''は、コンタクト領域１５のＹ軸方向の長さＷｃよりも長い。
位置Ｖ１''は、エミッタ領域１２の底部におけるコンタクト領域のＹ軸負側の端部位置Ｋ１よりも、Ｙ軸正側に配置されてよい。位置Ｖ２''は、エミッタ領域１２の底部におけるコンタクト領域のＹ軸正側の端部位置Ｋ２よりも、Ｙ軸負側に配置されてよい。
位置Ｖ１''は、位置Ｋ１よりもＹ軸負側に配置されてもよい。位置Ｖ２''は、位置Ｋ２よりもＹ軸正側に配置されてもよい。即ち、上面２１において、プラグ領域１７が、位置Ｋ１よりもさらに、エミッタ領域１２のＹ軸負側に突出するように設けられてもよい。また、プラグ領域１７が、位置Ｋ２よりもさらに、エミッタ領域１２のＹ軸正側に突出するように設けられてもよい。
本例の半導体装置１００において、位置Ｖ１''は位置Ｋ１よりもＹ軸正側に配置され、且つ、位置Ｖ２''は位置Ｋ２よりもＹ軸負側に配置される。すなわち、プラグ領域１７の端部位置は平面視でエミッタ領域１２の内部に位置するが、位置Ｋ１および位置Ｋ２には達しない。したがって、ゲート閾値電圧Ｖｔｈを決めるベース領域１４のピーク濃度が低減されるのを抑制できる。
図１７は、本発明の実施形態に係る半導体装置２００の上面の一例を部分的に示す図である。本例の半導体装置２００は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のトランジスタを含むトランジスタ部７０、および、還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含むダイオード部８０を有する半導体チップである。本例の半導体装置２００は、図１に示す半導体装置１００に配列方向（Ｘ軸方向）に並んで、ダイオード部８０が設けられる。図１７においてはチップ端部周辺のチップ上面を示しており、他の領域を省略している。
ダイオード部８０は、半導体基板１０の下面２３側に第１導電型のカソード領域８２が設けられた領域である。本例のカソード領域８２は、Ｎ＋型である。カソード領域８２は、下面２３側に露出しており、下面２３に設けられた電極と接触している。
本明細書では、カソード領域８２とＺ軸方向において重なる領域をダイオード部８０とする。つまり、半導体基板１０の上面２１に対して、下面２３と垂直な方向にカソード領域８２を投影したときの投影領域をダイオード部８０とする。また、当該投影領域を、Ｙ軸方向に活性領域の端まで延長した延長領域もダイオード部８０としてよい。活性領域については後述する。Ｙ軸方向は、Ｘ軸方向およびＺ軸方向の両方に垂直な方向である。ダイオード部８０は、投影領域および延長領域のうち、上面２１に第２導電型の領域が設けられた領域を指してもよい。
トランジスタ部７０は、活性領域におけるダイオード部８０以外の領域を指してよい。トランジスタ部７０は、下面２３に露出したコレクタ領域２２を有する。トランジスタ部７０は、上面２１に対してコレクタ領域２２を投影したときの投影領域であって、且つ、エミッタ領域１２およびコンタクト領域１５を含む所定の単位構成が規則的に配置された領域を指してもよい。
エミッタ電極５２およびゲート金属層５０と、上面２１との間には層間絶縁膜３８が設けられるが、図１７では省略している。エミッタ電極５２は、コンタクトホール５４を通って、上面２１におけるエミッタ領域１２、コンタクト領域１５およびベース領域１４と電気的に接続される。また、エミッタ電極５２は、コンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と電気的に接続される。コンタクトホール５４およびコンタクトホール５６の内部には、タングステン（Ｗ）等のコンタクトプラグが設けられてよい。
ゲート金属層５０は、トランジスタ部７０にゲート電圧を印加する。ゲート金属層５０は、コンタクトホール４９を通って、ゲートランナー４８と電気的に接続される。コンタクトホール４９の内部には、タングステン（Ｗ）等のコンタクトプラグが設けられてよい。
本明細書では、トランジスタ部７０のうち、配列方向におけるダイオード部８０との境界領域を、境界部９０と称する。境界部９０には、１つ以上のメサ部６２が含まれている。メサ部６２には、エミッタ領域１２が設けられていない。メサ部６２の上面には、上面視においてベース領域１４にＹ軸方向に挟まれた領域にコンタクト領域１５が設けられている。メサ部６２は、トランジスタ部７０のターンオフ時等に、ホール等のキャリアをエミッタ電極５２側に引き抜く機能を有する。
メサ部６２において、コンタクトホール５４の下方、且つ、上面２１においてコンタクト領域１５に配列方向に挟まれる領域には、プラグ領域１７が設けられてよい。図１７において、プラグ領域１７が設けられる領域を破線部にて示している。プラグ領域１７は上面２１に接して設けられる。
メサ部６２において、プラグ領域１７の下方にはコンタクト領域１５が設けられる。プラグ領域１７の下方に設けられるコンタクト領域１５は、上面視でプラグ領域１７を挟んで設けられる２つのコンタクト領域１５と、半導体基板１０の内部においてつながっている。メサ部６２において、当該２つのコンタクト領域１５のそれぞれは、メサ部６２を挟んでＹ軸方向に延伸する２本のダミートレンチ部３０のそれぞれに接して設けられる。なお、メサ部６２は、２本のゲートトレンチ部４０に挟まれてもよい。
ダイオード部８０のメサ部６４には、エミッタ領域１２が設けられなくてよい。メサ部６４の上面には、上面視においてコンタクト領域１５にＹ軸方向に挟まれた領域にベース領域１４が設けられている。
メサ部６４において、コンタクトホール５４の下方、且つ、上面２１においてベース領域１４に配列方向に挟まれる領域には、プラグ領域１７が設けられてよい。図１７において、プラグ領域１７が設けられる領域を破線部にて示している。プラグ領域１７は上面２１に接して設けられる。
メサ部６４において、プラグ領域１７の下方にはベース領域１４が設けられる。プラグ領域１７の下方に設けられるベース領域１４は、上面視でプラグ領域１７を挟んで設けられる２つのベース領域１４と、半導体基板１０の内部においてつながっている。メサ部６４において、当該２つのベース領域１４のそれぞれは、メサ部６４を挟んでＹ軸方向に延伸する２本のダミートレンチ部３０のそれぞれに接して設けられる。
ダイオード部８０において、半導体基板１０の下面２３と隣接する領域には、カソード領域８２が設けられる。図１７においては、カソード領域８２が設けられる領域を一点鎖線部および矢印にて示している。半導体基板１０の下面２３と隣接する領域においてカソード領域８２が設けられていない領域には、Ｐ＋型のコレクタ領域２２が設けられてよい。
エミッタ領域１２、コンタクト領域１５、ベース領域１４およびプラグ領域１７の下方には、蓄積領域１６が設けられてよい。蓄積領域１６は、ダイオード部８０には設けられなくてもよい。
図１８は、図１７における領域Ｅの拡大図である。図１７に示す通り、本例の半導体装置２００は、トランジスタ部７０において、コンタクトホール５４の下方、且つ、上面２１においてコンタクト領域１５にＸ軸方向に挟まれる領域には、プラグ領域１７が設けられる。境界部９０においては、コンタクトホール５４の下方、且つ、上面２１においてコンタクト領域１５にＸ軸方向に挟まれる領域には、プラグ領域１７が設けられる。ダイオード部８０においては、コンタクトホール５４の下方、且つ、上面２１においてベース領域１４にＸ軸方向に挟まれる領域には、プラグ領域１７が設けられる。
図１９は、図１８におけるｍ−ｍ'断面の一例を示す図である。ｍ−ｍ'断面は、トランジスタ部７０におけるゲートトレンチ部４０、ダミートレンチ部３０、コンタクト領域１５およびプラグ領域１７、並びにダイオード部８０におけるダミートレンチ部３０、ベース領域１４およびプラグ領域１７を通るＸＺ面である。
図１９に示す通り、本例の半導体装置２００において、プラグ領域１７はコンタクトホール５４の下方に、上面２１に接して設けられる。トランジスタ部７０においては、プラグ領域１７の下方にはコンタクト領域１５が設けられる。ダイオード部８０においては、プラグ領域１７の下方にはベース領域１４が設けられる。なお、図１８におけるｎ−ｎ'断面の構成は、図３におけるａ−ａ'断面の構成に等しい。
図２０は、本発明の一つの実施形態に係る半導体装置３００の上面の構造を示す図である。半導体装置３００は、活性領域１２０およびエッジ終端構造部９２を備える。活性領域１２０は、エッジ終端構造部９２の内側の領域である。エッジ終端構造部９２は、ウェル領域１１を有してよい。ウェル領域１１のドーピング濃度は、ベース領域１４のドーピング濃度よりも高い。活性領域１２０は、半導体基板１０の上面から下面、または下面から上面に、半導体基板１０の内部を深さ方向に電流が流れる領域としてもよい。
活性領域１２０には、トランジスタ部７０およびダイオード部８０が設けられている。本例では、トランジスタ部７０およびダイオード部８０は、活性領域１２０においてＸ軸方向に交互に設けられている。Ｘ軸方向に隣り合う１つのトランジスタ部７０および１つのダイオード部８０は、メイン半導体素子部１２１を構成する。しかし、いわゆるＲＣ−ＩＧＢＴ（逆導通型ＩＧＢＴ）でない場合には、トランジスタ部７０がメイン半導体素子部１２１を構成するものとしてよい。すなわち、メイン半導体素子部１２１とは、主電流が流れる半導体素子部を指す。
半導体基板１０の上面２１の上方には、複数のパッドが設けられている。図２０の例においては、センスパッド１１４、エミッタパッド１１５、ゲートパッド１１６、カソードパッド１１７およびアノードパッド１１８が設けられている。センスパッド１１４は、センス半導体素子部１１９に接続されている。
センス半導体素子部１１９は、トランジスタ部７０と同一の構造を有しており、且つ、トランジスタ部７０よりも上面視における面積（チャネルの面積に対応する）が小さい。センス半導体素子部１１９に流れている電流を検出することで、半導体装置３００全体に流れている電流を推定することができる。
エミッタパッド１１５は、半導体基板１０の上面２１の上方に配置されるエミッタ電極５２と接続されている。ゲートパッド１１６は、トランジスタ部７０のゲート電極と接続されている。本例のゲートパッド１１６は、後述するゲートランナー部と接続されている。カソードパッド１１７およびアノードパッド１１８は、後述する温度センス部１１０に接続されている。なお、半導体基板１０に設けられるパッドの個数および種類は、図２０に示す例に限定されない。
それぞれのパッドは、アルミニウム等の金属材料で形成されている。複数のパッドは、活性領域１２０と、半導体基板１０の上面２１における第１の端辺１４２との間において、所定の配列方向に配列されている。本例の複数のパッドは、Ｙ軸方向において、素子領域と第１の端辺１４２とに挟まれて配置されている。複数のパッドの配列方向とは、複数のパッドのうち第１の端辺１４２と平行な方向における両端に配置された２つのパッド（本例ではセンスパッド１１４およびアノードパッド１１８）の上面視における中心を結ぶ直線の方向であってよい。配列方向は、第１の端辺１４２と平行な方向（本例においてはＸ軸方向）であってよい。Ｘ軸方向においてそれぞれのパッドが設けられる領域には、半導体基板１０の上面にウェル領域１１が露出していてよい。
半導体装置３００は、トランジスタ部７０にゲート電圧を伝達するゲートランナー部を備える。本例の半導体装置３００は、ゲートランナー部として、第１のゲートランナー４６および第２のゲートランナー５１を備える。本例では、それぞれのゲートランナーは、半導体基板１０の上面２１の上方に設けられ、半導体基板１０の上面２１とは層間絶縁膜３８で絶縁されている。
第１のゲートランナー４６は、上面視において、半導体基板１０の第１の端辺１４２と、少なくとも一つのパッドとの間を通って設けられている。本例の第１のゲートランナー４６は、センスパッド１１４、エミッタパッド１１５、ゲートパッド１１６、カソードパッド１１７およびアノードパッド１１８のそれぞれと、第１の端辺１４２との間を通って、第１の端辺１４２と平行に設けられている。第１のゲートランナー４６は、ゲートパッド１１６と接続されている。
また、第１のゲートランナー４６は、半導体基板１０の他の端辺と、活性領域１２０との間において、活性領域１２０を囲むように設けられている。つまり本例の第１のゲートランナー４６は、半導体基板１０の各端辺に沿って環状に設けられている。第２のゲートランナー５１は、活性領域１２０の上方に設けられてよい。第２のゲートランナー５１は、Ｘ軸方向の両端において、第１のゲートランナー４６と接続される。
第１のゲートランナー４６および第２のゲートランナー５１は、アルミニウム等の金属配線であってよく、不純物がドープされたポリシリコン等の半導体配線であってもよく、金属配線と半導体配線とが絶縁膜を介して重なって設けられていてもよい。当該絶縁膜には、金属配線と半導体配線とを接続するためのコンタクトホール５４が設けられている。
Ｘ軸方向において他方の端に配置されているパッド（本例ではセンスパッド１１４）と、エミッタパッド１１５との間には、センス半導体素子部１１９が設けられている。センス半導体素子部１１９は、後述するようにウェル領域１１に囲まれてよい。センス半導体素子部１１９は、トランジスタ部７０やダイオード部８０とは分断されてよい。トランジスタ部７０およびダイオード部８０は、図１７の半導体装置２００と同じ構成としてよい。
エッジ終端構造部９２は、半導体基板１０の上面２１において、第１のゲートランナー４６と半導体基板１０の外周端１４０との間に設けられる。エッジ終端構造部９２は、半導体基板１０の上面２１において第１のゲートランナー４６を囲むように環状に配置されてよい。本例のエッジ終端構造部９２は、半導体基板１０の外周端１４０に沿って配置されている。エッジ終端構造部９２は、半導体基板１０の上面２１側の電界集中を緩和する。エッジ終端構造部９２は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
本例の半導体装置３００は、温度センス部１１０、温度センス配線１１２−１および１１２−２を備える。温度センス部１１０は、活性領域１２０の上方に設けられる。温度センス部１１０は、半導体基板１０の上面視で、活性領域１２０の中央に設けられてよい。温度センス部１１０は、半導体基板１０の上面視で、トランジスタ部７０の上方に設けられてよい。また、温度センス部１１０は、トランジスタ部７０とダイオード部８０とにまたがって配置されてもよい。温度センス部１１０は、活性領域１２０の温度を検知する。温度センス部１１０は、単結晶または多結晶のシリコンで形成されるｐｎ型温度センスダイオードであってよい。
温度センス配線１１２は、活性領域１２０の上方に設けられる。温度センス配線１１２は、アルミニウムで形成されてよい。温度センス配線１１２は、エミッタ電極５２と同じアルミニウム配線をエッチングして形成されてよい。温度センス配線１１２は、温度センス部１１０と接続される。温度センス配線１１２は、半導体基板１０の上面２１において活性領域１２０と外周端１４０との間の領域まで延伸し、カソードパッド１１７およびアノードパッド１１８と接続される。
図２１は、図２０におけるセンス半導体素子部１１９近傍の拡大図である。図２１に示す通り、本例のセンス半導体素子部１１９は、活性領域１２０においてウェル領域１１に囲まれて設けられる。とりわけ、本例のセンス半導体素子部１１９は、プラグ領域１７を有する。具体的には、本例のプラグ領域１７は、図２に示す半導体装置１００と同じ構成であってよい。センス半導体素子部１１９は、メイン半導体素子部１２１のトランジスタ部７０と同じ工程で形成されてよい。センス半導体素子部１１９のセル１３の平面形状およびピッチを、図２に示す半導体装置１００におけるセル１３の平面形状およびピッチとそれぞれ同じとすることで、電流検出精度の向上を図ることができる。
センス半導体素子部１１９のセル１３の平面形状およびピッチは、図２に示す半導体装置１００におけるセル１３の平面形状およびピッチと、それぞれ同じでなくてもよい。センス半導体素子部１１９のセル１３の平面形状およびピッチは、図２に示す半導体装置１００におけるセル１３の平面形状およびピッチと、それぞれ異なっていても、センス半導体素子部１１９は、プラグ領域１７を有すればよい。これにより、センス半導体素子部１１９のラッチアップの抑制およびＲＢＳＯＡ耐量向上の効果を奏することが可能となる。
センス半導体素子部１１９は、図１１に示す半導体装置１００と同じ構成であってもよく、図１４に示す半導体装置１００と同じ構成であってもよい。また、センス半導体素子部１１９は、トランジスタ部７０と同様に、トレンチ部（ゲートトレンチ部４０およびダミートレンチ部３０）と、コンタクト領域１５と、プラグ領域１７を備えてよい。
図２２は、本発明の実施形態に係る半導体装置の製造方法の概要の一例を示す図である。本例の半導体装置の製造方法においては、第２導電型のコンタクト領域１５を形成するステップと、第２導電型のプラグ領域１７を形成するステップとを実施する。以下、図２２に沿って説明する。
ステップＳ１００２において、半導体基板１０に第２導電型のウェル領域１１を、上面２１から予め定められた深さまで形成する。続くステップＳ１００４において、半導体基板１０の上面２１から半導体基板１０の内部まで設けられ、上面２１において予め定められた延伸方向（Ｙ軸方向）に延伸し、延伸方向に直交する配列方向（Ｘ軸方向）に並んで設けられた複数のトレンチ部を形成する。当該トレンチ部は、ウェル領域１１の深さよりも浅い深さに形成されてよい。当該トレンチ部は、半導体装置１００および半導体装置２００において、ゲートトレンチ部４０およびダミートレンチ部３０を構成する。
ステップＳ１００６において、トレンチの内壁を窒化または酸化し、ゲート絶縁膜４２およびダミー絶縁膜３２を形成する。続いて、トレンチにポリシリコン等の導電材料を充填し、ゲート導電部４４およびダミー導電部３４を形成する。
ステップＳ１００７において、上面２１から第２導電型のドーパントを注入する。第２導電型のドーパントは、例えば、ボロン（Ｂ）、インジウム（Ｉｎ）などである。ステップＳ１００７においてドーパントが注入された領域は、後のステップＳ１０１４のアニールによりベース領域１４となる領域である。
ステップＳ１００８において、上面２１から第１導電型のドーパントを注入する。第１導電型のドーパントは、例えば、ヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）などである。ステップＳ１００８においてドーパントが注入された領域は、後のステップＳ１０１４のアニールにより蓄積領域１６となる領域である。
ステップＳ１０１０において、配列方向（Ｘ軸方向）において隣り合う２つのトレンチ部の間において、半導体基板１０の深さ方向に上面２１から第２導電型のドーパントを、第１の深さおよび第１の注入量で注入する。第２導電型のドーパントは、例えば、ボロン（Ｂ）、インジウム（Ｉｎ）などである。ステップＳ１０１０においてドーパントが注入された領域は、後のステップＳ１０１４のアニールによりコンタクト領域１５となる領域である。
ステップＳ１０１２において、配列方向（Ｘ軸方向）において隣り合う２つのトレンチ部の間において、半導体基板１０の深さ方向に上面２１から第１導電型のドーパントを予め定められた注入量で注入する。第１導電型のドーパントは、例えば、ヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）などである。ステップＳ１０１２においてドーパントが注入された領域は、後のステップＳ１０１４のアニールによりエミッタ領域１２となる領域である。エミッタ領域１２は、延伸方向（Ｙ軸方向）にコンタクト領域１５と並んで配置される。
ステップＳ１０１４において、ステップＳ１００７からステップＳ１０１２までのステップにおいてドーパントが注入された半導体基板１０をアニールする。当該アニールにより、第２導電型のベース領域およびコンタクト領域１５、並びに第１導電型の蓄積領域１６およびエミッタ領域１２を形成する。
ステップＳ１０１６において、上面２１に層間絶縁膜３８を形成する。層間絶縁膜３８は、半導体装置１００および半導体装置２００における活性領域上に形成されてよい。
ステップＳ１０２０において、層間絶縁膜３８にコンタクトホール５４を形成する。ステップＳ１０２０により、コンタクトホール５４はエミッタ領域１２およびコンタクト領域１５の上方に形成される。
続くステップＳ１０２２において、当該コンタクトホール５４を通して、上面２１から半導体基板１０の深さ方向に、第２導電型のドーパントを第２の深さおよび第２の注入量で注入してよい。第２の深さは、第１の深さよりも浅い。第２導電型のドーパントは、例えば、ボロン（Ｂ）、インジウム（Ｉｎ）などである。
ステップＳ１０２６において、層間絶縁膜３８の上面、コンタクトホール５４における層間絶縁膜３８の側面および上面２１に、バリアメタルを形成する。バリアメタルは、一例としてチタン（Ｔｉ）または窒化チタン（ＴｉＮ）である。バリアメタルは、後のステップＳ１０２８で形成するコンタクトプラグが半導体基板１０の内部へ拡散することを抑制する。続くステップＳ１０２８において、当該バリアメタルをアニールする。
ステップＳ１０３０において、バリアメタルが形成されたコンタクトホール５４にコンタクトプラグを形成する。コンタクトプラグは、一例としてタングステン（Ｗ）である。
図２３は、本発明の実施形態に係る半導体装置の製造方法の一例を示す図である。図２３は、図２２におけるステップＳ１０１０、ステップＳ１０１４、ステップＳ１０１６、ステップＳ１０２０、ステップＳ１０２２およびステップ１０２４を詳細に示している。
ステップＳ１０１０において、上面２１から半導体基板１０の深さ方向に、第２導電型のドーパントを第１の深さＤｂおよび第１の注入量で注入する。ステップＳ１０１０におけるドーパントの加速電圧は、１００ｋｅＶ以上１４０ｋｅＶ以下であってよい。当該ドーパントの注入量は、１×１０１５（／ｃｍ２）以上５×１０１５（／ｃｍ２）以下であってよい。
ステップＳ１０１４において、第１導電型のドーパントおよび第２導電型のドーパントが注入された半導体基板１０を、第１の温度でアニールする。第１の温度は、９５０℃以上１１００℃以下であってよい。アニール時間は、２０分以上４０分以下であってよい。当該アニールは、窒素（Ｎ２）雰囲気中で実施してよい。当該アニールにより、第２導電型のコンタクト領域１５および第１導電型のエミッタ領域１２を形成する。
ステップＳ１０１６において、上面２１に層間絶縁膜３８を形成する。層間絶縁膜３８は、半導体装置１００および半導体装置２００における活性領域上に形成されてよい。
ステップＳ１０２０において、層間絶縁膜３８にコンタクトホール５４を形成する。ステップＳ１０２０により、コンタクトホール５４を形成したＸＹ平面内の位置において、上面２１を露出させる。続くステップＳ１０２２において、層間絶縁膜３８をマスクに、当該コンタクトホール５４を通して、上面２１から第２導電型のドーパントを第２の深さＤｐおよび第２の注入量で注入する。
ステップＳ１０２２におけるドーパントの加速電圧は、ステップＳ１０１０における加速電圧よりも低い。ステップＳ１０２２におけるドーパントの加速電圧は、２０ｋｅＶ以上８０ｋｅＶ以下であってよい。また、ステップＳ１０２２における第２の注入量は、ステップＳ１０１０における第１の注入量以上である。具体的には、ステップＳ１０２２における第２の注入量は、１×１０１５（／ｃｍ２）以上５×１０１５（／ｃｍ２）以下であってよい。例えば、第１の注入量を５×１０１５（／ｃｍ２）と高く設定した場合でも、第２の注入量をこれ以上に設定しなければプラグ領域１７としての良好な特性が得られない。言い換えれば、ＲＢＳＯＡ耐量向上のためにコンタクト領域１５の不純物濃度を上げるのではなく、コンタクト領域１５とは別のプラグ領域１７を半導体基板１０の表面に形成する場合に、第２の注入量が第１の注入量未満ではコンタクト領域１５とは別のプラグ領域１７として充分な効果を奏さないおそれがある。
続いて、ステップＳ１０２４において、ステップＳ１０２２において第２導電型のドーパントを注入した半導体基板１０を第２の温度でアニールする。第２の温度は、ステップＳ１０１４における第１の温度よりも低い。第２の温度は、８００℃以上９００℃以下であってよい。アニール時間は、ステップＳ１０１４のアニールに比較して極めて短くてよく、１０分の１以下の時間であってよい。具体的には、５秒以上１分以下であってよい。当該アニールは、窒素（Ｎ２）雰囲気中で実施してよい。当該アニールにより、第２導電型のプラグ領域１７を形成する。
なお、ステップＳ１０１２においては、上面２１から第１導電型のドーパントを、予め定められた注入量で注入する。ステップＳ１０１２におけるドーパントの加速電圧は、ステップＳ１０１０におけるドーパントの加速電圧よりも低くてよい。ステップＳ１０１２におけるドーパントの加速電圧をステップＳ１０１０におけるドーパントの加速電圧よりも低くすることにより、ステップＳ１０１２において注入される第１導電型のドーパントは、ステップＳ１０１０において注入される第２導電型のドーパントよりも、上面２１から浅い位置まで注入される。
また、ステップＳ１０１８においては、層間絶縁膜３８をアニールすることによりフロー処理する。当該フロー処理のアニール温度は、９４０℃以上１０００℃以下であってよい。当該フロー処理のアニール時間は、５分以上４５分以下であってよい。当該アニールは、窒素（Ｎ２）雰囲気中で実施してよい。
図２４は、図２２におけるステップＳ１０２２において、ドーパント注入時に用いるマスクの一例を示す概念図である。当該概念図は、図１８の領域Ｅとマスクとの上面視における位置関係を示している。ステップＳ１０２２において、上面視でマスクが配置される領域を斜線部としている。
ステップＳ１０２２において、上面２１の上方にマスク９８を配置する。境界部９０を除くトランジスタ部７０において、マスク９８は、延伸方向においてコンタクト領域１５の端部と重畳して配置される。具体的には、マスク９８は、位置Ｕ１から位置Ｕ４まで、および、位置Ｕ２から位置Ｕ５までの長さＷｇ分コンタクト領域１５の端部と重畳して配置される。境界部９０を除くトランジスタ部７０において、位置Ｕ４はマスク９８のうち第２導電型のドーパントが注入される領域の上方におけるＹ軸負側の端である。また、位置Ｕ５はマスク９８のうち第２導電型のドーパントが注入される領域の上方におけるＹ軸正側の端である。
なお、マスク９８の延伸方向における開口部の長さは、長さＷｃｍで表される。長さＷｇは、長さＷｃの０．１倍以上０．４倍以下であってよい。長さＷｇは、０．１μｍ以上０．６μｍ以下であってよい。長さＷｇは、トレンチ部の間のコンタクトホール５４の開口幅よりも小さく設定される。長さＷｃｍは、長さＷｃの０．３倍以上０．７倍以下であってよい。長さＷｃｍは、０．４μｍ以上０．８μｍ以下であってよい。
マスク９８を用いて第２導電型のドーパントを第２の注入量で注入する。上面視におけるトランジスタ部７０のマスク９８の位置は、上面視におけるステップＳ１０１０のトランジスタ部７０のマスクの位置と等しくてよい。ステップＳ１０２０において、層間絶縁膜３８にコンタクトホール５４が形成される。このため、ステップＳ１０２２においては、上面２１の上方に層間絶縁膜３８およびコンタクトホール５４が配置されている。図２４においては、層間絶縁膜３８の図示を省略している。
ステップＳ１０２２においては、上面２１の上方に層間絶縁膜３８が設けられているので、マスク９８が配置されない領域においても、コンタクトホール５４以外の領域は上面２１に露出していない。したがって、コンタクトホール５４を通して、第１の深さよりも浅い第２の位置に第２導電型のドーパントが注入される。ステップＳ１０２２において第２導電型のドーパントが注入された領域は、後のステップＳ１０２４におけるアニールされ、プラグ領域１７が形成される。
上述の構成によれば、長さＷｇがトレンチ部の間のコンタクトホール５４の開口幅よりも小さく設定される。このため、アニール等により注入された第２導電型のドーパントが拡散する場合に、第２導電型のドーパントにより構成されるプラグ領域１７はエミッタ領域１２に接触することとなり、トレンチ部に接触する可能性を抑制することができる。したがって、トレンチ部にプラグ領域１７が接触して、ゲート閾値電圧Ｖｔｈが意図せずに上昇してしまうことを抑制できる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１３・・・セル、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・プラグ領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・接続部、２９・・・延伸部分、３０・・・ダミートレンチ部、３１・・・先端部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・延伸部分、４０・・・ゲートトレンチ部、４１・・・先端部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４６・・・第１のゲートランナー、４８・・・ゲートランナー、４９・・・コンタクトホール、５０・・・ゲート金属層、５１・・・第２のゲートランナー、５２・・・エミッタ電極、５４・・・コンタクトホール、５６・・・コンタクトホール、６０・・・メサ部、６２・・・メサ部、６４・・・メサ部、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、９０・・・境界部、９２・・・エッジ終端構造部、９８・・・マスク、１００・・・半導体装置、１１０・・・温度センス部、１１２・・・温度センス配線、１１４・・・センスパッド、１１５・・・エミッタパッド、１１６・・・ゲートパッド、１１７・・・カソードパッド、１１８・・・アノードパッド、１１９・・・センス半導体素子部、１２０・・・活性領域、１２１・・・メイン半導体素子部、１４０・・・外周端、１４２・・・端辺、１５０・・・半導体装置、２００・・・半導体装置、３００・・・半導体装置
本発明の実施形態に係る半導体装置１００の上面の一例を部分的に示す図である。 図１における領域Ａの拡大図である。 図２におけるａ−ａ'断面の一例を示す図である。 図２におけるｂ−ｂ'断面の一例を示す図である。 比較例の半導体装置１５０の上面を示す図である。 図５におけるｉ−ｉ'断面を示す図である。 図５におけるｊ−ｊ'断面を示す図である。 図３におけるｃ−ｃ'断面に沿ったドーピング濃度分布の一例を示す図である。 本例の半導体装置１００および比較例の半導体装置１５０のＲＢＳＯＡ破壊直前電流値を示す図である。 本発明の実施形態に係る半導体装置１００の上面の他の一例を部分的に示す図である。 図１０における領域Ｃの拡大図である。 図１１におけるｅ−ｅ'断面の一例を示す図である。 本発明の実施形態に係る半導体装置１００の上面の他の一例を部分的に示す図である。 図１３における領域Ｄの拡大図である。 図１４におけるｆ−ｆ'断面の一例を示す図である。 図１４におけるｇ−ｇ'断面の一例を示す図である。 本発明の実施形態に係る半導体装置２００の上面の一例を部分的に示す図である。 図１７における領域Ｅの拡大図である。 図１８におけるｍ−ｍ'断面の一例を示す図である。 本発明の一つの実施形態に係る半導体装置３００の上面の構造を示す図である。 図２０におけるセンス半導体素子部１１９近傍の拡大図である。 本発明の実施形態に係る半導体装置の製造方法の概要の一例を示す図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す図である。 図２２におけるステップＳ１０２２において、ドーパント注入時に用いるマスクの一例を示す概念図である。
また、プラグ領域１７に相当するプラグ領域のドーズ量をコンタクト領域１５のドーズ量未満に設定した半導体装置と、本例の半導体装置１００とを比較したところ、プラグ領域のドーズ量をコンタクト領域１５のドーズ量未満に設定した半導体装置では、ラッチアップの抑制やＲＢＳＯＡ耐量の低下の抑制という効果が充分に得られないことが確認された。これは、本例のセル１３の配置では、エミッタ電極５２とコンタクト領域１５との接触領域が制限されるので、ＲＢＳＯＡ耐量の向上のためには、プラグ領域１７をコンタクト領域１５よりも浅い深さに拡散させるだけでなく、プラグ領域１７のドーズ量をコンタクト領域１５のドーズ量以上に設定する必要があることを示している。
図１１は、図１０における領域Ｃの拡大図である。図１１に示す通り、本例のプラグ領域１７のＹ軸方向の長さは、図２に示す例におけるプラグ領域１７のＹ軸方向の長さよりも短い。
Ｙ軸方向において、プラグ領域１７のＹ軸正側およびＹ軸負側の端部位置を、それぞれ位置Ｖ１''および位置Ｖ２''とする。本例において、長さＷｐｙ''は位置Ｖ１''と位置Ｖ２''との間のＹ軸方向における幅である。本例においては、位置Ｖ１''は位置Ｕ１よりもＹ軸正側に配置される。また、位置Ｖ２''は位置Ｕ２よりもＹ軸負側に配置される。本例において、長さＷｐｙ''は長さＷｃよりも大きい。
図１９に示す通り、本例の半導体装置２００において、プラグ領域１７はコンタクトホール５４の下方に、上面２１に接して設けられる。トランジスタ部７０においては、プラグ領域１７の下方にはコンタクト領域１５が設けられる。ダイオード部８０においては、プラグ領域１７の下方にはベース領域１４が設けられる。なお、図１８におけるｎ−ｎ'断面の構成は、図４におけるｂ−ｂ'断面の構成に等しい。
第１のゲートランナー４６および第２のゲートランナー５１は、アルミニウム等の金属配線であってよく、不純物がドープされたポリシリコン等の半導体配線であってもよく、金属配線と半導体配線とが絶縁膜を介して重なって設けられていてもよい。当該絶縁膜には、金属配線と半導体配線とを接続するためのコンタクトホールが設けられている。
Ｘ軸方向において負側の端に配置されているパッド（本例ではセンスパッド１１４）と、エミッタパッド１１５との間には、センス半導体素子部１１９が設けられている。センス半導体素子部１１９は、後述するようにウェル領域１１に囲まれてよい。センス半導体素子部１１９は、トランジスタ部７０やダイオード部８０とは分断されてよい。トランジスタ部７０およびダイオード部８０は、図１７の半導体装置２００と同じ構成としてよい。

Claims (12)

  1. 半導体基板の上面から前記半導体基板の内部まで設けられ前記半導体基板の上面において予め定められた延伸方向に延伸する複数のトレンチ部と、隣り合う２つの前記トレンチ部の間において前記半導体基板の深さ方向に第２導電型のドーパントを第１の深さおよび第１の注入量で注入して形成される第２導電型のコンタクト領域と、隣り合う２つの前記トレンチ部の間において前記延伸方向に前記コンタクト領域と並んで配置され前記半導体基板の上面に露出する第１導電型のエミッタ領域と、によって、前記延伸方向における長さが隣り合う２つの前記トレンチ部の間の幅以下であって、且つ、前記延伸方向における前記エミッタ領域の長さが前記コンタクト領域の長さよりも大きいセルを形成し、
    前記セルの上方に、前記延伸方向におけるコンタクト領域の長さよりも前記トレンチ部の間の開口幅が小さいコンタクトホールを形成し、
    前記半導体基板の深さ方向に第２導電型のドーパントを前記第１の深さよりも浅い第２の深さおよび前記第１の注入量以上の第２の注入量で注入して第２導電型のプラグ領域を形成する
    半導体装置の製造方法。
  2. 前記延伸方向における前記セルの長さが３．２μｍ以下となるように前記セルを形成する
    請求項１に記載の半導体装置の製造方法。
  3. 前記トレンチ部の間の前記コンタクトホールの開口幅が１．０μｍ以下となるように前記コンタクトホールを形成する
    請求項１または２に記載の半導体装置の製造方法。
  4. 前記トレンチ部の間の前記コンタクトホールの開口幅が、前記トレンチ部の幅よりも小さくなるように、前記コンタクトホールおよび前記トレンチ部を形成する
    請求項１から３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記トレンチ部の間の前記コンタクトホールの開口幅が、前記第２の深さよりも大きくなるように、前記コンタクトホールを形成する
    請求項１から４のいずれか一項に記載の半導体装置の製造方法。
  6. 前記トレンチ部の間の前記コンタクトホールの開口幅が、前記トレンチ部の間の前記プラグ領域の幅よりも小さくなるように、前記コンタクトホールおよび前記プラグ領域を形成する
    請求項１から５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記半導体基板の深さ方向における前記プラグ領域のドーピング濃度のピーク位置が、前記半導体基板の上面から前記コンタクト領域のドーピング濃度のピーク位置までの深さの１／２よりも浅くなるように、前記プラグ領域および前記コンタクト領域を形成する
    請求項１から６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記延伸方向において前記コンタクト領域の端部とマスクとを重畳させて前記ドーパントを注入することで、前記プラグ領域を形成し、
    前記コンタクト領域の端部と前記マスクとが重畳する長さが、前記トレンチ部の間の前記コンタクトホールの開口幅よりも小さくなるように、前記コンタクトホールを形成する
    請求項１から７のいずれか１項に記載の半導体装置の製造方法。
  9. 前記コンタクト領域を、第１の温度で第１の時間アニールし、
    前記プラグ領域を、前記第１の温度よりも低い第２の温度で第１の時間より短い第２の時間アニールする
    請求項１から８のいずれか１項に記載の半導体装置の製造方法。
  10. 前記半導体基板に、前記第１の深さおよび前記第１の注入量で前記第２導電型のドーパントを注入せず、且つ、前記第２の深さおよび前記第２の注入量で前記第２導電型のドーパントを注入して形成された前記プラグ領域を含むダイオード部を更に形成する
    請求項１から９のいずれか一項に記載の半導体装置の製造方法。
  11. 前記半導体基板に、前記セルを含むメイン半導体素子部を形成すると共に、前記セルと同じ工程で電流検出セルを形成しセンス半導体素子部を形成する
    請求項１から１０のいずれか一項に記載の半導体装置の製造方法。
  12. 半導体基板と、
    前記半導体基板の上面から前記半導体基板の内部まで設けられ、前記半導体基板の上面において予め定められた延伸方向に延伸して設けられたトレンチ部と、
    前記半導体基板の内部において、前記トレンチ部よりも浅く設けられた第２導電型のベース領域と、
    前記半導体基板の内部において、前記ベース領域の上方に設けられた第２導電型のコンタクト領域と、
    前記半導体基板の内部において、前記コンタクト領域と並んで前記ベース領域の上方に設けられたエミッタ領域と、
    前記半導体基板の内部に前記コンタクト領域の深さよりも浅く設けられ、前記コンタクト領域よりもドーピング濃度が高い第２導電型のプラグ領域と、
    前記コンタクト領域および前記エミッタ領域の上方に設けられ、前記トレンチ部の間の開口幅が前記延伸方向における前記コンタクト領域の長さよりも小さいコンタクトホールと、
    を備え、
    前記コンタクト領域と前記エミッタ領域とで形成される延伸方向におけるセルの長さが、隣り合う２つの前記トレンチ部の間の幅以下であって、且つ、前記延伸方向における前記エミッタ領域の長さが前記コンタクト領域の長さよりも大きく、
    前記プラグ領域のドーピング濃度を前記半導体基板の深さ方向に積分した第１積分濃度が、前記コンタクト領域のドーピング濃度を前記半導体基板の深さ方向に積分した第２積分濃度以上である
    半導体装置。
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