WO2023084939A1 - 半導体装置の製造方法および半導体装置 - Google Patents

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semiconductor device
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semiconductor substrate
layer
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尚 吉村
慎 下沢
源宜 窪内
美佐稀 内田
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富士電機株式会社
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    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors

Definitions

  • the present invention relates to a semiconductor device manufacturing method and a semiconductor device.
  • a first aspect of the present invention provides a method of manufacturing a semiconductor device.
  • a method of manufacturing a semiconductor device includes steps of forming a lifetime control region from a front surface side of a semiconductor substrate, and forming a contact hole through an interlayer insulating film arranged on the front surface of the semiconductor substrate. and forming a Ti silicide layer on the bottom surface of the contact hole by annealing.
  • the dose amount of Ti may be 1E15/cm 2 or more and 5E17/cm 2 or less.
  • the dose of Ti may be 1E17/cm 2 or less.
  • the Ti implantation acceleration voltage may be 1 keV or more and 100 keV or less.
  • the Ti implantation acceleration voltage may be 15 keV or more and 30 keV or less.
  • a first TiN layer in which ion-implanted Ti is nitrided is formed on the side wall of the contact hole, and the thickness of the first TiN layer may be less than half the thickness of the Ti silicide layer.
  • the thickness of the first TiN layer may be less than 1/5 of the thickness of the Ti silicide layer.
  • the method of manufacturing a semiconductor device may further include, after the step of forming the Ti silicide layer, sputtering TiN into the contact hole and forming a second TiN layer on the first TiN layer and the Ti silicide layer by annealing.
  • the method of manufacturing a semiconductor device may further include the step of filling the contact hole with a conductive material after the step of forming the second TiN layer.
  • a method of manufacturing a semiconductor device includes the steps of forming a resist mask, implanting Ti ions into the bottom surface of a contact hole through the resist mask, and removing the remaining Ti by removing the resist mask. may be provided.
  • the semiconductor device may be an RC-IGBT in which a transistor portion and a diode portion are provided on a semiconductor substrate.
  • a second aspect of the present invention provides a semiconductor device.
  • a semiconductor device includes a semiconductor substrate having a transistor portion and a diode portion, and an interlayer insulating film disposed on a front surface of the semiconductor substrate and provided with a contact hole penetrating therethrough.
  • a lifetime control region is formed from the front surface of the semiconductor substrate over at least a part of the transistor portion, a Ti silicide layer is provided on the bottom surface of the contact hole, and a TiN layer is provided on the side wall of the contact hole. It is provided in contact with the insulating film.
  • the TiN layer may cover the entire side wall of the contact hole.
  • the TiN layer may be further provided on the upper surface of the Ti silicide layer.
  • the thickness of the Ti silicide layer may be 10 nm or more and 100 nm or less.
  • the thickness of the Ti silicide layer may be 20 nm or more and 30 nm or less.
  • the taper angle of the contact hole may be 80 degrees or more and less than 90 degrees.
  • the contact hole may have a first portion on the front surface side of the semiconductor substrate and a second portion located on the first portion and having a taper angle different from that of the first portion.
  • the interlayer insulating film may have a laminated structure in which a second layer corresponding to the second portion and made of a material different from that of the first layer is laminated on the first layer corresponding to the first portion.
  • FIG. 1 shows an example of a top view of a semiconductor device 100 according to an embodiment.
  • region A in FIG. 1 is shown.
  • FIG. 3 is a diagram showing an example of an aa' cross section in FIG. 2;
  • FIG. 3 shows an enlarged cross-sectional view of a semiconductor device 200 according to a comparative example.
  • 1 shows an example of an enlarged cross-sectional view of a semiconductor device 100 according to an embodiment.
  • FIG. 4 is a diagram showing the relationship between the implantation acceleration voltage of Ti ions and the implantation depth; 1 shows an example of an enlarged cross-sectional view of a semiconductor device 100 according to an embodiment.
  • FIG. 4 is a diagram showing the relationship between the implantation acceleration voltage of Ti ions and the implantation depth; 1 shows an example of an enlarged cross-sectional view of a semiconductor device 100 according to an embodiment.
  • one side in a direction parallel to the depth direction of the semiconductor substrate is called “upper”, and the other side is called “lower”.
  • One of the two main surfaces of a substrate, layer or other member is called the upper surface and the other surface is called the lower surface.
  • the directions of "top”, “bottom”, “front”, and “back” are not limited to the direction of gravity or the mounting direction to a substrate or the like when the semiconductor device is mounted.
  • the plane parallel to the front surface of the semiconductor substrate is the XY plane
  • the depth direction of the semiconductor substrate is the Z axis.
  • planar view the case of viewing the semiconductor substrate in the Z-axis direction is referred to as planar view.
  • the first conductivity type is the N type and the second conductivity type is the P type is shown, but the first conductivity type may be the P type and the second conductivity type may be the N type.
  • the conductivity types of the substrate, layers, regions, etc. in each embodiment have opposite polarities.
  • layers and regions prefixed with N or P mean that electrons or holes are majority carriers, respectively.
  • + and - attached to N and P mean that the doping concentration is higher and lower than the layer or region not attached, respectively, ++ is higher doping concentration than +, -- means a lower doping concentration than -.
  • doping concentration refers to the concentration of dopants that are donors or acceptors. Therefore, its unit is /cm 3 .
  • concentration difference between donors and acceptors may be referred to as doping concentration.
  • the doping concentration can be measured by the SR method.
  • the chemical concentrations of donors and acceptors may be used as doping concentrations.
  • the doping concentration can be measured by the SIMS method. Unless otherwise specified, any of the above doping concentrations may be used.
  • the doping concentration in the doping region may be the peak value of the doping concentration distribution in the doping region.
  • the term "dose” refers to the number of ions per unit area implanted into a wafer when performing ion implantation. Therefore, its unit is /cm 2 .
  • the dose amount of the semiconductor region can be an integrated concentration obtained by integrating the doping concentration over the depth direction of the semiconductor region.
  • the unit of the integrated concentration is /cm 2 . Therefore, the dose amount and the integrated concentration may be treated as the same thing.
  • the integrated concentration may be an integrated value up to the half-value width, and if the spectrum overlaps with the spectrum of another semiconductor region, it may be derived by excluding the influence of the other semiconductor region.
  • the level of the doping concentration can be read as the level of the dose amount. That is, if the doping concentration of one region is higher than the doping concentration of another region, it can be understood that the dose of that one region is higher than the dose of the other region.
  • FIG. 1 shows an example of a top view of a semiconductor device 100 according to an embodiment.
  • FIG. 1 shows the positions of each member projected onto the front surface of the semiconductor substrate 10 .
  • FIG. 1 only some members of the semiconductor device 100 are shown, and some members are omitted.
  • a semiconductor device 100 includes a semiconductor substrate 10 .
  • the semiconductor substrate 10 has an edge 102 when viewed from above.
  • simply referring to a top view means viewing from the front surface side of the semiconductor substrate 10 .
  • the semiconductor substrate 10 of this example has two sets of edges 102 facing each other when viewed from above.
  • the X-axis and Y-axis are parallel to one of the edges 102 .
  • the Z-axis is perpendicular to the front surface of the semiconductor substrate 10 .
  • An active region 160 is provided in the semiconductor substrate 10 .
  • the active region 160 is a region through which a main current flows in the depth direction between the front surface and the back surface of the semiconductor substrate 10 when the semiconductor device 100 operates.
  • An emitter electrode is provided above the active region 160, but is omitted in FIG.
  • the active region 160 is provided with a transistor section 70 including a transistor element such as an IGBT, and a diode section 80 including a diode element such as a freewheeling diode (FWD).
  • the semiconductor device 100 is a reverse conducting IGBT (RC-IGBT: Reverse Conducting IGBT). Note that the semiconductor device 100 may be an IGBT or a MOS transistor.
  • the transistor portions 70 and the diode portions 80 are alternately arranged along a predetermined arrangement direction (X-axis direction in this example) on the front surface of the semiconductor substrate 10 .
  • active region 160 may include only transistor portion 70 .
  • the region where the transistor section 70 is arranged is denoted by the symbol "I”
  • the region where the diode section 80 is arranged is denoted by the symbol "F”.
  • the direction perpendicular to the arrangement direction in top view may be referred to as the stretching direction (the Y-axis direction in FIG. 1).
  • the transistor section 70 and the diode section 80 may each have a length in the extending direction. That is, the length in the Y-axis direction of the transistor section 70 is greater than the width in the X-axis direction. Similarly, the length in the Y-axis direction of the diode section 80 is greater than the width in the X-axis direction.
  • the extending direction of the transistor portion 70 and the diode portion 80 may be the same as the longitudinal direction of each trench portion described later.
  • the end of the transistor section 70 in the Y-axis direction is positioned closer to the side 102 than the end of the diode section 80 in the Y-axis direction. Further, the width of the transistor section 70 in the X-axis direction is wider than the width of the diode section 80 in the X-axis direction.
  • the diode section 80 has an N+ type cathode region in a region in contact with the back surface of the semiconductor substrate 10 .
  • the region provided with the cathode region is referred to as the diode section 80 . That is, the diode portion 80 is a region that overlaps with the cathode region when viewed from above.
  • a P+ type collector region may be provided on the back surface of the semiconductor substrate 10 in a region other than the cathode region.
  • the transistor section 70 has a P+ type collector region in a region in contact with the back surface of the semiconductor substrate 10 .
  • a gate trench section having an N-type emitter region, a P-type base region, a gate conductive section, and a gate insulating film is periodically arranged on the front surface side of the semiconductor substrate 10. .
  • the semiconductor device 100 may have one or more pads above the semiconductor substrate 10 .
  • semiconductor device 100 may have pads such as a gate pad, an anode pad, a cathode pad, and a current sensing pad.
  • Each pad is arranged near the edge 102 .
  • the vicinity of the edge 102 refers to a region between the edge 102 and the emitter electrode when viewed from above.
  • each pad may be connected to an external circuit via a wiring such as a wire.
  • the gate metal layer 50 is arranged between the active region 160 and the edge 102 of the semiconductor substrate 10 when viewed from above.
  • a gate metal layer 50 connects the gate trench portion and the gate pad.
  • the gate metal layer 50 of this example surrounds the active region 160 in top view.
  • a region surrounded by the gate metal layer 50 in top view may be the active region 160 .
  • the semiconductor device 100 of this example includes an edge termination structure portion 162 between the active region 160 and the edge 102 .
  • the edge termination structure 162 in this example is located between the gate metal layer 50 and the edge 102 .
  • the edge termination structure 162 reduces electric field concentration on the front surface side of the semiconductor substrate 10 .
  • the edge termination structure 162 may have multiple guard rings.
  • a guard ring is a P-type region in contact with the front surface of the semiconductor substrate 10 . By providing a plurality of guard rings, the depletion layer on the upper surface side of the active region 160 can be extended outward, and the breakdown voltage of the semiconductor device 100 can be improved.
  • Edge termination structure 162 may further include at least one of a field plate and a resurf annularly surrounding active region 160 .
  • FIG. 2 is an enlarged view showing an example of area A in FIG.
  • a region A is the periphery of the boundary between the transistor section 70 and the diode section 80 on the negative edge side in the Y-axis direction of the semiconductor device 100 when viewed from above.
  • the transistor portion 70 is a region obtained by projecting the collector region 22 provided on the back surface side of the semiconductor substrate 10 onto the front surface of the semiconductor substrate 10 .
  • the collector region 22 in this example is of P+ type as an example.
  • the transistor section 70 includes transistors such as IGBTs.
  • the transistor portion 70 includes a boundary portion 90 located at the boundary between the transistor portion 70 and the diode portion 80 .
  • the boundary portion 90 is a region that does not operate as a transistor and is provided in the mesa portion adjacent to the diode portion 80 in the transistor portion 70 .
  • the diode portion 80 is a region obtained by projecting a cathode region 82 provided on the back surface side of the semiconductor substrate 10 onto the front surface of the semiconductor substrate 10 .
  • the cathode region 82 in this example is of the N+ type as an example.
  • the diode section 80 includes a diode such as a free wheel diode (FWD) provided adjacent to the transistor section 70 on the front surface of the semiconductor substrate 10 .
  • FWD free wheel diode
  • the semiconductor substrate 10 may be a silicon substrate, a silicon carbide substrate, a nitride semiconductor substrate such as gallium nitride, or the like.
  • the semiconductor substrate 10 of this example is a silicon substrate.
  • the semiconductor device 100 of this example includes a gate trench portion 40, a dummy trench portion 30, an emitter region 12, a base region 14, a contact region 15, and a well region 17 on the front surface of a semiconductor substrate 10. Prepare.
  • the semiconductor device 100 of this example also includes an emitter electrode 52 and a gate metal layer 50 provided above the front surface of the semiconductor substrate 10 .
  • the emitter electrode 52 is provided above the gate trench portion 40 , the dummy trench portion 30 , the emitter region 12 , the base region 14 , the contact region 15 and the well region 17 . Also, the gate metal layer 50 is provided above the gate trench portion 40 and the well region 17 .
  • the emitter electrode 52 and the gate metal layer 50 are made of a material containing metal. At least a partial region of emitter electrode 52 may be formed of aluminum, an aluminum-silicon alloy, or an aluminum-silicon-copper alloy. At least some regions of gate metal layer 50 may be formed of aluminum, an aluminum-silicon alloy, or an aluminum-silicon-copper alloy.
  • the emitter electrode 52 and the gate metal layer 50 may have a barrier metal made of titanium, a titanium compound or the like under the region made of aluminum or the like. Emitter electrode 52 and gate metal layer 50 are provided separately from each other.
  • the emitter electrode 52 and the gate metal layer 50 are provided above the semiconductor substrate 10 with the interlayer insulating film 38 interposed therebetween.
  • the interlayer insulating film 38 is omitted in FIG.
  • a contact hole 54 , a contact hole 55 and a contact hole 56 are provided through the interlayer insulating film 38 .
  • the contact hole 55 connects the gate conductive portion in the gate trench portion 40 of the transistor portion 70 and the gate metal layer 50 .
  • a plug made of tungsten or the like may be provided inside the contact hole 55 .
  • the contact hole 56 connects the dummy conductive portion in the dummy trench portion 30 provided in the transistor portion 70 and the diode portion 80 to the emitter electrode 52 .
  • a plug made of tungsten or the like may be provided inside the contact hole 56 .
  • the connecting portion 25 electrically connects the front surface side electrode such as the emitter electrode 52 or the gate metal layer 50 and the semiconductor substrate 10 .
  • connection 25 is provided in a region, including within contact hole 55, between gate metal layer 50 and the gate conductor.
  • the connection portion 25 is also provided in a region including the inside of the contact hole 56 between the emitter electrode 52 and the dummy conductive portion.
  • the connecting portion 25 is made of a conductive material such as metal such as tungsten or polysilicon doped with impurities.
  • the connecting portion 25 may have a barrier metal such as titanium nitride.
  • the connecting portion 25 is polysilicon (N+) doped with N-type impurities.
  • the connecting portion 25 is provided above the front surface of the semiconductor substrate 10 via an insulating film such as an oxide film.
  • the gate trench portions 40 are arranged at predetermined intervals along a predetermined arrangement direction (the X-axis direction in this example).
  • the gate trench portion 40 of this example includes two extending portions 41 extending along an extending direction (in this example, the Y-axis direction) parallel to the front surface of the semiconductor substrate 10 and perpendicular to the arrangement direction. It may have a connecting portion 43 that connects the two extension portions 41 .
  • At least a portion of the connecting portion 43 is preferably formed in a curved shape.
  • the gate metal layer 50 may be connected with the gate conductive portion.
  • the dummy trench portion 30 is a trench portion in which a dummy conductive portion provided therein is electrically connected to the emitter electrode 52 . Like the gate trench portions 40, the dummy trench portions 30 are arranged at predetermined intervals along a predetermined arrangement direction (the X-axis direction in this example).
  • the dummy trench portion 30 of this example may have a U-shape on the front surface of the semiconductor substrate 10, similarly to the gate trench portion 40. As shown in FIG. That is, the dummy trench portion 30 may have two extending portions 31 extending along the extending direction and a connection portion 33 connecting the two extending portions 31 .
  • the transistor section 70 of this example has a structure in which one gate trench section 40 and one dummy trench section 30 are repeatedly arranged. That is, the transistor section 70 of this example has the gate trench section 40 and the dummy trench section 30 at a ratio of 1:1.
  • the transistor section 70 has one extension portion 31 between two extension portions 41 . Further, the transistor portion 70 has two extending portions 31 adjacent to the gate trench portion 40 .
  • the ratio of the gate trench portion 40 and the dummy trench portion 30 is not limited to this example.
  • a ratio of the gate trench portion 40 and the dummy trench portion 30 may be 2:3 or 2:4.
  • a so-called full-gate structure may be employed in which the dummy trench portion 30 is not provided in the transistor portion 70 and all gate trench portions 40 are used.
  • the well region 17 is provided closer to the front surface of the semiconductor substrate 10 than the drift region 18, which will be described later.
  • Well region 17 is an example of a well region provided on the edge side of semiconductor device 100 .
  • Well region 17 is of P+ type, for example.
  • the well region 17 is formed within a predetermined range from the edge of the active region on the side where the gate metal layer 50 is provided.
  • the diffusion depth of well region 17 may be deeper than the depths of gate trench portion 40 and dummy trench portion 30 .
  • a portion of gate trench portion 40 and dummy trench portion 30 on the side of gate metal layer 50 is formed in well region 17 .
  • the bottoms of the ends of the gate trench portion 40 and the dummy trench portion 30 in the extending direction may be covered with the well region 17 .
  • the contact hole 54 is formed above each region of the emitter region 12 and the contact region 15 in the transistor section 70 .
  • the contact hole 54 is provided above the base region 14 in the diode section 80 . None of the contact holes 54 are provided above the well regions 17 provided at both ends in the Y-axis direction.
  • one or more contact holes 54 are formed in the interlayer insulating film.
  • One or more contact holes 54 may be provided extending in the extension direction. Inside the contact hole 54, a plug 60, which will be described later, is provided inside the contact hole 54.
  • the boundary portion 90 is a region adjacent to the diode portion 80 in the transistor portion 70 .
  • the boundary portion 90 is a part of the transistor portion 70 and has the same element structure as other regions of the transistor portion 70 .
  • the boundary portion 90 is a region provided with a lifetime control region 85 formed by particle beam irradiation from the front surface side of the semiconductor substrate 10, as will be described later.
  • the mesa portion 71 , the mesa portion 81 , and the mesa portion 91 are mesa portions provided adjacent to the trench portion in a plane parallel to the front surface of the semiconductor substrate 10 .
  • the mesa portion is a portion of the semiconductor substrate 10 sandwiched between two adjacent trench portions, and may be a portion extending from the front surface of the semiconductor substrate 10 to the deepest bottom of each trench portion. .
  • the extending portion of each trench portion may be one trench portion. That is, the mesa portion may be a region sandwiched between the two extending portions.
  • the mesa portion 71 is provided adjacent to at least one of the dummy trench portion 30 and the gate trench portion 40 in the transistor portion 70 .
  • Mesa portion 71 has well region 17 , emitter region 12 , base region 14 and contact region 15 on the front surface of semiconductor substrate 10 .
  • the emitter regions 12 and the contact regions 15 are alternately provided in the extending direction.
  • the mesa portion 81 is provided in a region sandwiched between adjacent dummy trench portions 30 in the diode portion 80 .
  • the mesa portion 81 of this example has the base region 14 on the front surface of the semiconductor substrate 10 and the well region 17 on the negative side in the Y-axis direction.
  • the contact region 15 may be provided on the front surface of the base region 14 in the mesa portion 81 .
  • the base region 14 is a region provided on the front surface side of the semiconductor substrate 10 in the transistor section 70 and the diode section 80 .
  • Base region 14 is, for example, P-type.
  • the base regions 14 may be provided at both ends of the mesa portion 71 in the Y-axis direction on the front surface of the semiconductor substrate 10 . Note that FIG. 2 shows only the negative end of the base region 14 in the Y-axis direction.
  • the emitter region 12 has the same conductivity type as the drift region 18 and has a higher doping concentration than the drift region 18 .
  • the emitter region 12 in this example is of N+ type as an example.
  • An example dopant for emitter region 12 is arsenic (As).
  • Emitter region 12 is provided in contact with gate trench portion 40 on the front surface of mesa portion 71 .
  • the emitter region 12 may be provided extending in the X-axis direction from one of the two trench portions sandwiching the mesa portion 71 to the other.
  • the emitter region 12 is also provided below the contact hole 54 .
  • the emitter region 12 may or may not be in contact with the dummy trench portion 30 .
  • the emitter region 12 of this example is in contact with the dummy trench portion 30 .
  • Emitter region 12 may not be provided in mesa portion 81 .
  • the contact region 15 has the same conductivity type as the base region 14 and has a higher doping concentration than the base region 14 .
  • the contact region 15 in this example is of P+ type as an example.
  • the contact region 15 of this example is provided on the front surface of the mesa portion 71 .
  • the contact region 15 may be provided extending in the X-axis direction from one of the two trench portions sandwiching the mesa portion 71 to the other.
  • the contact region 15 may or may not be in contact with the gate trench portion 40 . Also, the contact region 15 may or may not be in contact with the dummy trench portion 30 . In this example, contact region 15 is in contact with dummy trench portion 30 and gate trench portion 40 . The contact region 15 is also provided below the contact hole 54 .
  • FIG. 3 is a diagram showing an example of the aa' cross section in FIG.
  • the aa' cross section is the XZ plane passing through the contact region 15 in the transistor section 70 .
  • a semiconductor device 100 of this example has a semiconductor substrate 10, an interlayer insulating film 38, a contact region 15 and a collector electrode 24 in an aa' cross section.
  • Emitter electrode 52 is formed above semiconductor substrate 10 and interlayer insulating film 38 .
  • the drift region 18 is a region provided in the semiconductor substrate 10 .
  • the drift region 18 in this example is of the N ⁇ type as an example.
  • Drift region 18 may be a remaining region of semiconductor substrate 10 where no other doping regions are formed. That is, the doping concentration of drift region 18 may be the doping concentration of semiconductor substrate 10 .
  • the buffer region 20 is a region provided below the drift region 18 .
  • the buffer region 20 of this example has the same conductivity type as the drift region 18, and is of the N type as an example.
  • the doping concentration of buffer region 20 is higher than the doping concentration of drift region 18 .
  • Buffer region 20 may function as a field stop layer that prevents a depletion layer extending from the lower surface side of base region 14 from reaching collector region 22 and cathode region 82 .
  • the collector region 22 is a region of a conductivity type different from that of the drift region 18 and provided below the buffer region 20 in the transistor section 70 .
  • the cathode region 82 is a region of the same conductivity type as the drift region 18 provided below the buffer region 20 in the diode section 80 .
  • the boundary between collector region 22 and cathode region 82 is the boundary between transistor section 70 and diode section 80 .
  • the collector electrode 24 is formed on the back surface 23 of the semiconductor substrate 10 .
  • the collector electrode 24 is made of a conductive material such as metal.
  • the base region 14 is a region of conductivity type different from the drift region 18 provided above the drift region 18 in the mesa portion 71 and the mesa portion 811 .
  • the base region 14 in this example is of P-type as an example.
  • the base region 14 is provided in contact with the gate trench portion 40 .
  • the base region 14 may be provided in contact with the dummy trench portion 30 .
  • the emitter region 12 is provided between the base region 14 and the front surface 21 . In other cross sections, emitter region 12 may be provided on front surface 21 of mesa portion 71 . The emitter region 12 of this example is not provided in the mesa portion 81 . Emitter region 12 is provided in contact with gate trench portion 40 . The emitter region 12 may or may not be in contact with the dummy trench portion 30 .
  • the accumulation region 16 is a region provided closer to the front surface 21 of the semiconductor substrate 10 than the drift region 18 is.
  • the accumulation region 16 in this example is of the same conductivity type as the drift region 18, and is of the N+ type as an example.
  • the accumulation region 16 is provided in the transistor section 70 and the diode section 80 . However, the storage area 16 may not be provided.
  • the accumulation region 16 is provided in contact with the gate trench portion 40 .
  • the accumulation region 16 may or may not be in contact with the dummy trench portion 30 .
  • the doping concentration of accumulation region 16 is higher than the doping concentration of drift region 18 .
  • the dose of ion implantation in the accumulation region 16 may be 1E12 cm ⁇ 2 or more and 1E13 cm ⁇ 2 or less.
  • the ion implantation dose of the accumulation region 16 may be 3E12 cm ⁇ 2 or more and 6E12 cm ⁇ 2 or less.
  • E means a power of 10
  • 1E12 cm ⁇ 2 means 1 ⁇ 10 12 cm ⁇ 2 .
  • One or more gate trench portions 40 and one or more dummy trench portions 30 are provided on the front surface 21 .
  • Each trench portion extends from the front surface 21 to the drift region 18 .
  • each trench portion also penetrates these regions and reaches drift region 18.
  • FIG. The fact that the trench penetrates the doping region is not limited to the order of forming the doping region and then forming the trench.
  • a structure in which a doping region is formed between the trench portions after the trench portions are formed is also included in the structure in which the trench portion penetrates the doping regions.
  • the gate trench portion 40 has a gate trench provided in the front surface 21, a gate insulating film 42 and a gate conductive portion 44.
  • a gate insulating film 42 is provided to cover the inner wall of the gate trench.
  • the gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench.
  • the gate conductive portion 44 is provided inside the gate insulating film 42 inside the gate trench.
  • the gate insulating film 42 insulates the gate conductive portion 44 from the semiconductor substrate 10 .
  • the gate conductive portion 44 is formed of a conductive material such as polysilicon.
  • Gate trench portion 40 is covered with interlayer insulating film 38 on front surface 21 .
  • the gate conductive portion 44 includes a region facing the adjacent base region 14 on the mesa portion 71 side with the gate insulating film 42 interposed therebetween in the depth direction of the semiconductor substrate 10 .
  • a predetermined voltage is applied to the gate conductive portion 44, a channel is formed by an electron inversion layer in the surface layer of the interface of the base region 14 in contact with the gate trench.
  • the dummy trench portion 30 may have the same structure as the gate trench portion 40 .
  • the dummy trench portion 30 has a dummy trench, a dummy insulating film 32 and a dummy conductive portion 34 formed on the front surface 21 side.
  • a dummy insulating film 32 is provided to cover the inner wall of the dummy trench.
  • the dummy conductive portion 34 is provided inside the dummy trench and inside the dummy insulating film 32 .
  • the dummy insulating film 32 insulates the dummy conductive portion 34 from the semiconductor substrate 10 .
  • the dummy trench portion 30 is covered with an interlayer insulating film 38 on the front surface 21 .
  • the interlayer insulating film 38 is provided on the front surface 21 .
  • An emitter electrode 52 is provided above the interlayer insulating film 38 .
  • Interlayer insulating film 38 is provided with one or a plurality of contact holes 54 for electrically connecting emitter electrode 52 and semiconductor substrate 10 .
  • Contact hole 55 and contact hole 56 may be similarly provided through interlayer insulating film 38 .
  • a lifetime control region 85 including a lifetime killer is locally provided in the drift region 18 .
  • a lifetime killer is a crystal defect formed at a predetermined depth position in the semiconductor substrate 10 by implanting helium ions, hydrogen ions (protons), deuterium ions, or the like, for example.
  • the lifetime control region 85 promotes recombination of holes generated in the base region 14 and electrons injected from the cathode region 82 when the diode section 80 is turned off, and suppresses peak current during reverse recovery.
  • the lifetime control region 85 of this example is formed by irradiating protons or helium from the front surface 21 of the semiconductor substrate 10 using a mask.
  • protons or helium are irradiated through an opening in a mask while masking the regions where the lifetime control region 85 is not to be formed. Protons or helium are not irradiated in areas shielded by the mask.
  • the lifetime control region 85 may be formed by irradiating the entire surface with protons or helium from the front surface 21 of the semiconductor substrate 10 without using a mask.
  • the peak position in the Z-axis direction of the lifetime killer concentration distribution is indicated by the symbol "x".
  • the lifetime control region 85 may be provided so as to have a plurality of lifetime killer concentration distribution peaks in the Z-axis direction.
  • the lifetime control region 85 of this example is continuously provided from the diode section 80 to at least part of the transistor section 70 .
  • the region where the lifetime control region 85 is provided corresponds to the boundary portion 90 .
  • the diode section is conductive, a hole current is generated not only from the base region 14 of the diode section 80 but also from the base region 14 of the transistor section 70 toward the cathode region 82 .
  • the lifetime control region 85 is provided at the boundary portion 90, thereby promoting the disappearance of carriers and reducing the reverse recovery loss at turn-off.
  • the gate insulating film 42 is damaged and the interface level changes.
  • a gate voltage is applied to the irradiated gate insulating film 42, an inversion layer is formed in the adjacent base region 14 more easily than the gate insulating film 42 which is not irradiated. Therefore, in the boundary portion 90 , the threshold voltage is lower than in the regions of the transistor portion 70 other than the boundary portion 90 .
  • FIG. 4A shows an enlarged cross-sectional view of a semiconductor device 200 according to a comparative example.
  • the contact hole 254 described here corresponds to the contact hole 54 of the semiconductor device 100 described with reference to FIGS. have. Therefore, in FIG. 4A, elements common to the semiconductor device 100 are denoted by the same reference numerals, and description thereof is omitted.
  • FIG. 4A shows, as an example, the contact hole 254 provided above the mesa portion 71 between the gate trench portion 40 and the dummy trench portion 30, but the other contact holes 254 have the same structure. have. Also, although FIG. 4A shows the structure of the contact hole 254 in the XZ cross section passing through the contact region 15, the XZ cross section passing through the emitter region 12 and the like may have the same structure.
  • the contact hole 254 has a bottom surface 57 and sidewalls 58 .
  • Contact hole 254 has a tapered shape in which side wall 58 is inclined.
  • the sidewall 58 of the contact hole 254 may be provided substantially perpendicular to the front surface 21 of the semiconductor substrate 10 .
  • the bottom surface 57 may be a flat surface on the front surface 21 of the semiconductor substrate 10 as shown in FIG. 4A, or may be recessed toward the center.
  • the bottom surface 57 and side walls 58 of the contact hole 254 are covered with a Ti layer 68, and a laminated TiN layer 62 is provided on the Ti layer 68.
  • the Ti layer 68 and TiN layer 62 function as barrier metals.
  • Ti layer 68 and TiN layer 62 are formed from sputtered Ti/TiN inside contact hole 254 .
  • a plug 60 of conductive material is provided inside the contact hole 254 via the Ti layer 68 and the TiN layer 62 .
  • the plug 60 is a tungsten film formed by a CVD method using WF6 gas or the like.
  • the semiconductor substrate 10 has a Ti silicide layer 65 in contact with the bottom surface 57 of the contact hole 254 . That is, the Ti layer 68 is in contact with the interlayer insulating film 38 at the sidewalls 58 and in contact with the Ti silicide layer 65 at the bottom surface 57 .
  • the Ti silicide layer 65 is formed by combining the Ti sputtered inside the contact hole 254 with the silicon of the semiconductor substrate 10 . Ti silicide layer 65 forms an ohmic contact between the barrier metal and semiconductor substrate 10 .
  • the semiconductor device 200 has the lifetime control region 85. Since the lifetime control region 85 is formed by particle beam irradiation from the front surface 21 side of the semiconductor substrate 10, the gate insulating film 42 is damaged at the boundary portion 90, and the threshold voltage is lowered.
  • Such damage to the gate insulating film 42 can be recovered by terminating dangling bonds by hydrogen annealing. However, most of the hydrogen passing through the interlayer insulating film 38 is absorbed by the Ti layer 68 due to the hydrogen absorption ability of Ti. As a result, damage recovery of the gate insulating film 42 is hindered.
  • FIG. 4B shows an example of an enlarged cross-sectional view of the semiconductor device 100 according to the embodiment.
  • the contact hole 54 provided above the mesa portion 71 will be described, so elements common to those in FIG. 4A are assigned the same reference numerals and descriptions thereof are omitted.
  • the contact hole 54 of this example has a tapered shape with an inclined side wall 58 .
  • the taper angle ⁇ of the contact hole 54 is 80 degrees or more and less than 90 degrees.
  • the taper angle ⁇ is the angle formed by the side wall 58 and the front surface 21 of the semiconductor substrate 10 .
  • a side wall 58 of the contact hole 54 is covered with a first TiN layer 64 , and a second TiN layer 66 is provided on the first TiN layer 64 .
  • the first TiN layer 64 and the second TiN layer 66 singly or collectively, constitute the TiN layer 62 as shown in FIG. 4A and function as a barrier metal.
  • the first TiN layer 64 covers the entire side wall 58 of the contact hole 54 and contacts the interlayer insulating film 38 at the side wall 58 .
  • the first TiN layer 64 is not provided on the bottom surface 57 of the contact hole 54 .
  • a second TiN layer 66 is provided on the bottom surface 57 of the contact hole 54 . That is, the second TiN layer 66 covers the first TiN layer 64 at the side wall 58 of the contact hole 54 and is provided on the upper surface of the Ti silicide layer 65 of the semiconductor substrate 10 at the bottom surface 57 of the contact hole 54 .
  • the first TiN layer 64 is formed by nitriding the Ti ions deposited on the side wall 58 among the Ti ions implanted into the bottom surface 57 of the contact hole 54 .
  • Ti ions deposited on the bottom surface 57 of the contact hole 54 combine with silicon of the semiconductor substrate 10 to form a Ti silicide layer 65 .
  • the second TiN layer 66 is formed from TiN sputtered inside the contact hole 54 after the first TiN layer 64 and the Ti silicide layer 65 are formed.
  • the thickness of the Ti silicide layer 65 may be 10 nm or more and 100 nm or less, and may be 20 nm or more and 30 nm or less. By providing the Ti silicide layer 65 in such a range, it is possible to maintain production efficiency while forming contacts.
  • the thickness of the first TiN layer 64 may be less than 1/2 or less than 1/5 of the thickness of the Ti silicide layer 65 .
  • FIGS. 5A and 5B are diagrams showing an example of a method for manufacturing the semiconductor device 100 according to the embodiment.
  • a contact hole 54, a first TiN layer 64, a Ti silicide layer 65, a second TiN layer 66 and a plug 60 are formed in a semiconductor substrate 10 having an element structure formed on the front surface 21 and an interlayer insulating film 38 provided thereon. The process of forming in order will be described.
  • step S102 a resist mask 95 is formed on the interlayer insulating film 38.
  • step S104 the contact hole 54 is formed by etching the interlayer insulating film 38 from the upper surface to the front surface 21 of the semiconductor substrate 10 through the resist mask 95.
  • etching is performed so that the taper angle ⁇ of the contact hole 54 is 80 degrees or more and less than 90 degrees.
  • the bottom surface 57 and sidewalls 58 of the contact hole 54 may be wet etched with a BHF aqueous solution to remove the native oxide film formed on the surface.
  • step S 106 Ti ions are implanted into the bottom surface of the contact hole 54 through the resist mask 95 .
  • the dose amount of Ti ions may be 1E15/cm 2 or more and 5E17/cm 2 or less, and may be 1E17/cm 2 or less.
  • the dose of Ti ions is one of the parameters that determine the thickness of the Ti silicide layer 65 .
  • the implantation acceleration voltage of Ti ions may be 1 keV or more and 100 keV or less, or may be 15 keV or more and 30 keV or less.
  • the Ti ion implantation acceleration voltage is also one of the parameters that determine the thickness of the Ti silicide layer 65 .
  • ion implantation is easier to maintain directivity than sputtering, Ti can be selectively deposited on the bottom surface 57 of the contact hole 54 and deposition on the side walls 58 can be suppressed. Furthermore, sputtering cannot use a resist mask because it is processed at a temperature higher than the resist's heat resistance temperature, but ion implantation can use a resist mask.
  • the resist mask 95 is removed. At this time, unnecessary Ti and its compounds remaining on the resist mask 95 can be removed together with the resist mask 95 .
  • a Ti silicide layer 65 is formed on the bottom surface 57 of the contact hole 54 by annealing.
  • Annealing may be RTA (Rapid Thermal Anneal).
  • the thickness of the Ti silicide layer 65 may be 10 nm or more and 100 nm or less, and may be 20 nm or more and 30 nm or less.
  • the Ti ion-implanted in the previous step S106 is slightly deposited on the side wall 58 of the contact hole 54 as well.
  • step S108 the Ti ions deposited on the side wall 58 of the contact hole 54 are nitrided by annealing to form the first TiN layer 64.
  • the Ti ions deposited on the bottom surface 57 of the contact hole 54 combine with silicon to form the Ti silicide layer 65, and the Ti ions deposited on the sidewall 58 combine with nitrogen to form the first TiN layer 64. No layers are formed.
  • the thickness of the first TiN layer 64 may be less than 1/2 or less than 1/5 of the thickness of the Ti silicide layer 65 .
  • step S110 the contact holes 54 are sputtered with TiN.
  • step S112 a second TiN layer 66 is formed on the first TiN layer 64 and the Ti silicide layer 65 by annealing.
  • step S114 the contact hole 54 is filled with a conductive material to form a plug 60.
  • plug 60 is formed by CVD growing tungsten on second TiN layer 66 .
  • emitter electrode 52 is formed on interlayer insulating film 38 .
  • the lifetime control region 85 is formed from the front surface 21 side of the semiconductor substrate 10.
  • protons or helium are irradiated from above the emitter electrode 52 .
  • Protons or helium may be irradiated through the opening of the mask while the region where the lifetime control region 85 is not formed (the region other than the boundary portion 90 of the transistor portion 70) is shielded by the mask.
  • the lifetime control region 85 may be formed by irradiating the entire surface of the semiconductor substrate 10 with protons or helium without using a mask.
  • FIG. 5C is a diagram showing another example of the method for manufacturing the semiconductor device 100 according to the embodiment.
  • the description will focus on differences from the manufacturing method shown in FIG. 5A.
  • the resist mask 95 is removed after the contact holes 54 are formed in step S104.
  • step S107 Ti ions are implanted into the entire surface of the semiconductor substrate 10 from the front surface 21 side.
  • Ti is ion-implanted without the resist mask 95 , Ti is deposited not only on the bottom surface 57 and sidewalls 58 of the contact hole 54 but also on the interlayer insulating film 38 . Ti deposited on the interlayer insulating film 38 may be removed by etching.
  • the dose amount of Ti ions may be as described for step S106 in FIG. 5A.
  • step S108 is performed, but since the steps after this are common to those in FIGS. 5A and 5B, the description thereof is omitted.
  • FIG. 6 is a diagram showing the relationship between the implantation acceleration voltage of Ti ions and the implantation depth.
  • FIG. 6 shows a graph in which the horizontal axis represents the implantation acceleration voltage (keV) of Ti ions and the vertical axis represents the implantation depth (nm).
  • the implantation depth of Ti ions refers to the peak depth of the implanted Ti ions.
  • the acceleration voltage for Ti ion implantation is set to 15 keV to 30 keV, the implantation depth becomes 20 nm to 30 nm, and the Ti silicide layer 65 having a thickness of 20 nm to 30 nm is obtained. Further, if the acceleration voltage for implanting Ti ions is set to 1 keV to 50 keV, the implantation depth becomes 10 nm to 50 nm, and the Ti silicide layer 65 having a thickness of 10 nm to 50 nm is obtained.
  • FIG. 7 shows an example of an enlarged cross-sectional view of the semiconductor device 100 according to the embodiment.
  • the contact hole 54 is located on the first portion 54-1 on the front surface 21 side of the semiconductor substrate 10 and on the first portion 54-1, and is tapered from the first portion 54-1. It may have a second portion 54-2 with a different angle.
  • the interlayer insulating film 38 is formed on the first layer 38-1 corresponding to the first portion 54-1 and the second layer 38-2 corresponding to the second portion 54-2 and made of a different material from the first layer 38-1. may be a laminated structure in which are laminated.
  • the first layer 38-1 is an HTO film and the second layer 38-2 is a BPSG film.
  • the taper angle ⁇ 1 of the first portion 54-1 is greater than the taper angle ⁇ 2 of the second portion 54-2.
  • the bottom surface 57 and sidewalls 58 of the contact hole 54 are wet etched with a BHF aqueous solution before the barrier metal forming process, but the etching rate of the second layer 38-2 with respect to the BHF aqueous solution is higher than that of the first layer 38-1. Therefore, the contact hole 54 of this example corresponds to the first layer 38-1 and the second layer 38-2 of the interlayer insulating film 38, and the cross section in the depth direction of the second portion 54-2 is the first portion 54-1. It has a stepped structure that is larger than the depth direction cross section of
  • Ti is ion-implanted into the bottom surface 57 of the contact hole 54 . Since ion implantation is easier to maintain directivity than sputtering, Ti can be selectively deposited on the bottom surface 57 of the contact hole 54, and deposition of Ti on the sidewalls 58 can be suppressed. Therefore, hydrogen is not occluded by the Ti layer of the contact hole 54, the damage of the gate insulating film 42 of the boundary portion 90 can be recovered, and the reduction of the threshold voltage can be prevented.
  • the lifetime control region 85 can be formed by irradiating the front surface 21 of the semiconductor substrate 10 with protons or helium. Therefore, compared with the case where protons or helium is irradiated from the rear surface 23 of the semiconductor substrate 10, the implantation depth may be smaller, so that the lifetime killer manufacturing apparatus can be miniaturized.

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Abstract

半導体基板のおもて面側からライフタイム制御領域を形成する段階と、半導体基板のおもて面上に配置された層間絶縁膜を貫通して設けられたコンタクトホールの底面にＴｉをイオン注入する段階と、アニールでコンタクトホールの底面にＴｉシリサイド層を形成する段階とを備える半導体装置の製造方法を提供する。また、トランジスタ部およびダイオード部を有する半導体基板と、半導体基板のおもて面上に配置され、コンタクトホールが貫通して設けられた層間絶縁膜とを備え、半導体基板は、ダイオード部からトランジスタ部の少なくとも一部にわたって、半導体基板のおもて面から形成されたライフタイム制御領域を有し、コンタクトホールの底面にＴｉシリサイド層が設けられ、コンタクトホールの側壁には、ＴｉＮ層が層間絶縁膜と接して設けられている半導体装置を提供する。

Description

半導体装置の製造方法および半導体装置
　本発明は、半導体装置の製造方法および半導体装置に関する。
　従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のトランジスタ部と、ダイオード部とを同一基板に形成した半導体装置において、ヘリウムイオン等の粒子線を半導体基板の所定深さ位置に照射し、ライフタイムキラーを含むライフタイム制御領域を設ける技術が知られている（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
　　［特許文献１］　特開２０１７－１３５３３９号公報
解決しようとする課題
　このような半導体装置では、トランジスタ部のダイオード部と隣接する境界部において、閾値電圧が低下するという問題がある。
一般的開示
　本発明の第１の態様においては、半導体装置の製造方法を提供する。半導体装置の製造方法は、半導体基板のおもて面側からライフタイム制御領域を形成する段階と、半導体基板のおもて面上に配置された層間絶縁膜を貫通して設けられたコンタクトホールの底面にＴｉをイオン注入する段階と、アニールでコンタクトホールの底面にＴｉシリサイド層を形成する段階とを備える。
　イオン注入する段階において、Ｔｉのドーズ量は１Ｅ１５／ｃｍ２以上、５Ｅ１７／ｃｍ２以下であってよい。
　イオン注入する段階において、Ｔｉのドーズ量は１Ｅ１７／ｃｍ２以下であってよい。
　イオン注入する段階において、Ｔｉの注入加速電圧は１ｋｅＶ以上、１００ｋｅＶ以下であってよい。
　イオン注入する段階において、Ｔｉの注入加速電圧は１５ｋｅＶ以上、３０ｋｅＶ以下であってよい。
　コンタクトホールの側壁に、イオン注入されたＴｉが窒化した第１ＴｉＮ層が形成され、第１ＴｉＮ層の厚みは、Ｔｉシリサイド層の厚みの１／２未満であってよい。
　第１ＴｉＮ層の厚みは、Ｔｉシリサイド層の厚みの１／５未満であってよい。
　半導体装置の製造方法は、Ｔｉシリサイド層を形成する段階の後に、コンタクトホールにＴｉＮをスパッタリングし、アニールで第１ＴｉＮ層およびＴｉシリサイド層上に第２ＴｉＮ層を形成する段階をさらに備えてよい。
　半導体装置の製造方法は、第２ＴｉＮ層を形成する段階の後に、コンタクトホールに導電性材料を埋め込む段階をさらに備えてよい。
　半導体装置の製造方法は、レジストマスクを形成する段階と、レジストマスクを介して、コンタクトホールの底面にＴｉをイオン注入する段階と、レジストマスクを除去することで、残存するＴｉを除去する段階とを備えてよい。
　半導体装置は、トランジスタ部およびダイオード部が半導体基板に設けられたＲＣ－ＩＧＢＴであってよい。
　本発明の第２の態様においては、半導体装置を提供する。半導体装置は、トランジスタ部およびダイオード部を有する半導体基板と、半導体基板のおもて面上に配置され、コンタクトホールが貫通して設けられた層間絶縁膜とを備え、半導体基板は、ダイオード部からトランジスタ部の少なくとも一部にわたって、半導体基板のおもて面から形成されたライフタイム制御領域を有し、コンタクトホールの底面にＴｉシリサイド層が設けられ、コンタクトホールの側壁には、ＴｉＮ層が層間絶縁膜と接して設けられている。
　ＴｉＮ層は、コンタクトホールの側壁全面を覆っていてよい。
　ＴｉＮ層は、Ｔｉシリサイド層の上面にさらに設けられていてよい。
　Ｔｉシリサイド層の厚みは１０ｎｍ以上、１００ｎｍ以下であってよい。
　Ｔｉシリサイド層の厚みは２０ｎｍ以上、３０ｎｍ以下であってよい。
　コンタクトホールのテーパ角は８０度以上、９０度未満であってよい。
　コンタクトホールは、半導体基板のおもて面側の第１部分と、第１部分上に位置し、第１部分とテーパ角が異なる第２部分とを有してよい。
　層間絶縁膜は、第１部分に対応する第１層上に、第２部分に対応し、第１層と異なる材料の第２層が積層された積層構造であってよい。
　なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
実施例に係る半導体装置１００の上面図の一例を示す。 図１における領域Ａの拡大図の一例を示す。 図２におけるａ－ａ'断面の一例を示す図である。 比較例に係る半導体装置２００の拡大断面図を示す。 実施例に係る半導体装置１００の拡大断面図の一例を示す。 実施例に係る半導体装置１００の製造方法の一例を示す図である。 実施例に係る半導体装置１００の製造方法の一例を示す図である。 実施例に係る半導体装置１００の製造方法の他の例を示す図である。 Ｔｉイオンの注入加速電圧と注入深さとの関係を示す図である。 実施例に係る半導体装置１００の拡大断面図の一例を示す。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」、「おもて」、「裏」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板のおもて面と平行な面をＸＹ面とし、半導体基板の深さ方向をＺ軸とする。なお、本明細書において、Ｚ軸方向に半導体基板を視た場合について平面視と称する。
　各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。
　本明細書では、ＮまたはＰを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ＮやＰに付す＋および－は、それぞれ、それが付されていない層や領域よりも高ドーピング濃度および低ドーピング濃度であることを意味し、＋＋は＋よりも高ドーピング濃度、－－は－よりも低ドーピング濃度であることを意味する。
　本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化したドーパントの濃度を指す。したがって、その単位は、／ｃｍ３である。本明細書において、ドナーおよびアクセプタの濃度差（すなわちネットドーピング濃度）をドーピング濃度とする場合がある。この場合、ドーピング濃度はＳＲ法で測定できる。また、ドナーおよびアクセプタの化学濃度をドーピング濃度としてもよい。この場合、ドーピング濃度はＳＩＭＳ法で測定できる。特に限定していなければ、ドーピング濃度として、上記のいずれを用いてもよい。特に限定していなければ、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度としてよい。
　また、本明細書においてドーズ量とは、イオン注入を行う際に、ウェーハに注入される単位面積あたりのイオンの個数をいう。したがって、その単位は、／ｃｍ２である。なお、半導体領域のドーズ量は、その半導体領域の深さ方向にわたってドーピング濃度を積分した積分濃度とすることができる。その積分濃度の単位は、／ｃｍ２である。したがって、ドーズ量と積分濃度とを同じものとして扱ってよい。積分濃度は、半値幅までの積分値としてもよく、他の半導体領域のスペクトルと重なる場合には、他の半導体領域の影響を除いて導出してよい。
　よって、本明細書では、ドーピング濃度の高低をドーズ量の高低として読み替えることができる。即ち、一の領域のドーピング濃度が他の領域のドーピング濃度よりも高い場合、当該一の領域のドーズ量が他の領域のドーズ量よりも高いものと理解することができる。
　図１は、実施例に係る半導体装置１００の上面図の一例を示す。図１においては、各部材を半導体基板１０のおもて面に投影した位置を示している。図１においては、半導体装置１００の一部の部材だけを示しており、一部の部材は省略している。
　半導体装置１００は、半導体基板１０を備えている。半導体基板１０は、上面視において端辺１０２を有する。本明細書で単に上面視と称した場合、半導体基板１０のおもて面側から見ることを意味している。本例の半導体基板１０は、上面視において互いに向かい合う２組の端辺１０２を有する。図１においては、Ｘ軸およびＹ軸は、何れかの端辺１０２と平行である。またＺ軸は、半導体基板１０のおもて面と垂直である。
　半導体基板１０には活性領域１６０が設けられている。活性領域１６０は、半導体装置１００が動作した場合に半導体基板１０のおもて面と裏面との間で、深さ方向に主電流が流れる領域である。活性領域１６０の上方にはエミッタ電極が設けられているが、図１では省略している。
　活性領域１６０には、ＩＧＢＴ等のトランジスタ素子を含むトランジスタ部７０と、還流ダイオード（ＦＷＤ）等のダイオード素子を含むダイオード部８０とが設けられている。例えば、半導体装置１００は、逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ　Ｃｏｎｄｕｃｔｉｎｇ　ＩＧＢＴ）である。なお、半導体装置１００は、ＩＧＢＴであっても、ＭＯＳトランジスタであってもよい。
　図１の例では、トランジスタ部７０およびダイオード部８０は、半導体基板１０のおもて面における所定の配列方向（本例ではＸ軸方向）に沿って、交互に配置されている。他の例では、活性領域１６０には、トランジスタ部７０だけが設けられていてもよい。
　図１においては、トランジスタ部７０が配置される領域には記号「Ｉ」を付し、ダイオード部８０が配置される領域には記号「Ｆ」を付している。本明細書では、上面視において配列方向と垂直な方向を延伸方向（図１ではＹ軸方向）と称する場合がある。トランジスタ部７０およびダイオード部８０は、それぞれ延伸方向に長手を有してよい。つまり、トランジスタ部７０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。同様に、ダイオード部８０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。トランジスタ部７０およびダイオード部８０の延伸方向と、後述する各トレンチ部の長手方向とは同一であってよい。
　図１では、トランジスタ部７０のＹ軸方向の端部は、ダイオード部８０のＹ軸方向の端部よりも端辺１０２側に位置している。また、トランジスタ部７０のＸ軸方向の幅は、ダイオード部８０のＸ軸方向の幅よりも広くなっている。
　ダイオード部８０は、半導体基板１０の裏面と接する領域に、Ｎ＋型のカソード領域を有する。本明細書では、カソード領域が設けられた領域を、ダイオード部８０と称する。つまりダイオード部８０は、上面視においてカソード領域と重なる領域である。半導体基板１０の裏面には、カソード領域以外の領域には、Ｐ＋型のコレクタ領域が設けられてよい。
　トランジスタ部７０は、半導体基板１０の裏面と接する領域に、Ｐ＋型のコレクタ領域を有する。また、トランジスタ部７０は、半導体基板１０のおもて面側に、Ｎ型のエミッタ領域、Ｐ型のベース領域、ゲート導電部およびゲート絶縁膜を有するゲートトレンチ部が周期的に配置されている。
　半導体装置１００は、半導体基板１０の上方に１つ以上のパッドを有してよい。一例として、半導体装置１００は、ゲートパッド、アノードパッド、カソードパッドおよび電流検出パッド等のパッドを有してもよい。各パッドは、端辺１０２の近傍に配置されている。端辺１０２の近傍とは、上面視における端辺１０２と、エミッタ電極との間の領域を指す。半導体装置１００の実装時において、各パッドは、ワイヤ等の配線を介して外部の回路に接続されてよい。
　ゲート金属層５０は、上面視において活性領域１６０と半導体基板１０の端辺１０２との間に配置されている。ゲート金属層５０は、ゲートトレンチ部とゲートパッドとを接続する。本例のゲート金属層５０は、上面視において活性領域１６０を囲んでいる。上面視においてゲート金属層５０に囲まれた領域を活性領域１６０としてもよい。
　本例の半導体装置１００は、活性領域１６０と端辺１０２との間に、エッジ終端構造部１６２を備える。本例のエッジ終端構造部１６２は、ゲート金属層５０と端辺１０２との間に配置されている。エッジ終端構造部１６２は、半導体基板１０のおもて面側の電界集中を緩和する。エッジ終端構造部１６２は、複数のガードリングを有してよい。ガードリングは、半導体基板１０のおもて面と接するＰ型の領域である。複数のガードリングを設けることで、活性領域１６０の上面側における空乏層を外側に伸ばすことができ、半導体装置１００の耐圧を向上できる。エッジ終端構造部１６２は、活性領域１６０を囲んで環状に設けられたフィールドプレートおよびリサーフのうちの少なくとも一つをさらに備えていてもよい。
　図２は、図１における領域Ａの一例を示す拡大図である。領域Ａは、上面視において、半導体装置１００のＹ軸方向負側のエッジ側における、トランジスタ部７０およびダイオード部８０の境界周辺である。
　トランジスタ部７０は、半導体基板１０の裏面側に設けられたコレクタ領域２２を半導体基板１０のおもて面に投影した領域である。本例のコレクタ領域２２は、一例としてＰ＋型である。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。トランジスタ部７０は、トランジスタ部７０とダイオード部８０の境界に位置する境界部９０を含む。境界部９０は、トランジスタ部７０内のダイオード部８０と隣接するメサ部に設けられた、トランジスタとして動作しない領域である。
　ダイオード部８０は、半導体基板１０の裏面側に設けられたカソード領域８２を半導体基板１０のおもて面に投影した領域である。本例のカソード領域８２は、一例としてＮ＋型である。ダイオード部８０は、半導体基板１０のおもて面においてトランジスタ部７０と隣接して設けられた還流ダイオード（ＦＷＤ：Ｆｒｅｅ　Ｗｈｅｅｌ　Ｄｉｏｄｅ）等のダイオードを含む。
　半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０は、シリコン基板である。
　本例の半導体装置１００は、半導体基板１０のおもて面において、ゲートトレンチ部４０と、ダミートレンチ部３０と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５と、ウェル領域１７とを備える。また、本例の半導体装置１００は、半導体基板１０のおもて面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。
　エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタ領域１２、ベース領域１４、コンタクト領域１５およびウェル領域１７の上方に設けられている。また、ゲート金属層５０は、ゲートトレンチ部４０およびウェル領域１７の上方に設けられている。
　エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。エミッタ電極５２の少なくとも一部の領域は、アルミニウム、アルミニウム－シリコン合金、またはアルミニウム－シリコン－銅合金で形成されてよい。ゲート金属層５０の少なくとも一部の領域は、アルミニウム、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン－銅合金で形成されてよい。エミッタ電極５２およびゲート金属層５０は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられる。
　エミッタ電極５２およびゲート金属層５０は、層間絶縁膜３８を挟んで、半導体基板１０の上方に設けられる。層間絶縁膜３８は、図２では省略されている。層間絶縁膜３８には、コンタクトホール５４、コンタクトホール５５およびコンタクトホール５６が貫通して設けられている。
　コンタクトホール５５は、トランジスタ部７０のゲートトレンチ部４０内のゲート導電部とゲート金属層５０とを接続する。コンタクトホール５５の内部には、タングステン等で形成されたプラグが設けられていてもよい。
　コンタクトホール５６は、トランジスタ部７０およびダイオード部８０に設けられるダミートレンチ部３０内のダミー導電部とエミッタ電極５２とを接続する。コンタクトホール５６の内部には、タングステン等で形成されたプラグが設けられていてもよい。
　接続部２５は、エミッタ電極５２またはゲート金属層５０等のおもて面側電極と、半導体基板１０とを電気的に接続する。一例において、接続部２５は、ゲート金属層５０とゲート導電部との間の、コンタクトホール５５内を含む領域に設けられる。接続部２５は、エミッタ電極５２とダミー導電部との間の、コンタクトホール５６内を含む領域にも設けられている。接続部２５は、タングステンなどの金属や不純物がドープされたポリシリコン等の、導電性を有する材料である。また接続部２５は、窒化チタンなどのバリアメタルを有していてもよい。ここでは、接続部２５は、Ｎ型の不純物がドープされたポリシリコン（Ｎ＋）である。接続部２５は、酸化膜等の絶縁膜等を介して、半導体基板１０のおもて面の上方に設けられる。
　ゲートトレンチ部４０は、予め定められた配列方向（本例ではＸ軸方向）に沿って予め定められた間隔で配列される。本例のゲートトレンチ部４０は、半導体基板１０のおもて面に平行であって配列方向と垂直な延伸方向（本例ではＹ軸方向）に沿って延伸する２つの延伸部分４１と、２つの延伸部分４１を接続する接続部分４３を有してよい。
　接続部分４３は、少なくとも一部が曲線状に形成されることが好ましい。ゲートトレンチ部４０の２つの延伸部分４１の端部を接続することで、延伸部分４１の端部における電界集中を緩和できる。ゲートトレンチ部４０の接続部分４３において、ゲート金属層５０がゲート導電部と接続されてよい。
　ダミートレンチ部３０は、その内部に設けられるダミー導電部がエミッタ電極５２と電気的に接続されたトレンチ部である。ダミートレンチ部３０は、ゲートトレンチ部４０と同様に、予め定められた配列方向（本例ではＸ軸方向）に沿って予め定められた間隔で配列される。本例のダミートレンチ部３０は、ゲートトレンチ部４０と同様に、半導体基板１０のおもて面においてＵ字形状を有してよい。即ち、ダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分３１と、２つの延伸部分３１を接続する接続部分３３を有してよい。
　本例のトランジスタ部７０は、１つのゲートトレンチ部４０と１つのダミートレンチ部３０とを繰り返し配列させた構造を有する。即ち、本例のトランジスタ部７０は、１：１の比率でゲートトレンチ部４０とダミートレンチ部３０を有している。例えば、トランジスタ部７０は、２本の延伸部分４１の間に１本の延伸部分３１を有する。また、トランジスタ部７０は、ゲートトレンチ部４０と隣接して、２本の延伸部分３１を有している。
　但し、ゲートトレンチ部４０とダミートレンチ部３０の比率は本例に限定されない。ゲートトレンチ部４０とダミートレンチ部３０の比率は、２：３であってもよく、２：４であってもよい。また、トランジスタ部７０においてダミートレンチ部３０を設けず、全てゲートトレンチ部４０としたいわゆるフルゲート構造としてもよい。
　ウェル領域１７は、後述するドリフト領域１８よりも半導体基板１０のおもて面側に設けられる。ウェル領域１７は、半導体装置１００のエッジ側に設けられるウェル領域の一例である。ウェル領域１７は、一例としてＰ＋型である。ウェル領域１７は、ゲート金属層５０が設けられる側の活性領域の端部から、予め定められた範囲で形成される。ウェル領域１７の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域は、ウェル領域１７に形成される。ゲートトレンチ部４０およびダミートレンチ部３０の延伸方向の端の底は、ウェル領域１７に覆われてよい。
　コンタクトホール５４は、トランジスタ部７０において、エミッタ領域１２およびコンタクト領域１５の各領域の上方に形成される。コンタクトホール５４は、ダイオード部８０において、ベース領域１４の上方に設けられる。いずれのコンタクトホール５４も、Ｙ軸方向両端に設けられたウェル領域１７の上方には設けられていない。このように、層間絶縁膜には、１または複数のコンタクトホール５４が形成されている。１または複数のコンタクトホール５４は、延伸方向に延伸して設けられてよい。コンタクトホール５４の内部には、後述するプラグ６０が設けられている。
　境界部９０は、トランジスタ部７０において、ダイオード部８０と隣接する領域である。つまり、境界部９０は、トランジスタ部７０の一部であり、トランジスタ部７０の他の領域と同様の素子構造を有する。境界部９０は、後述するように、半導体基板１０のおもて面側からの粒子線照射により形成されたライフタイム制御領域８５が設けられた領域である。
　メサ部７１およびメサ部８１およびメサ部９１は、半導体基板１０のおもて面と平行な面内において、トレンチ部に隣接して設けられたメサ部である。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板１０の部分であって、半導体基板１０のおもて面から、各トレンチ部の最も深い底部の深さまでの部分であってよい。各トレンチ部の延伸部分を１つのトレンチ部としてよい。即ち、２つの延伸部分に挟まれる領域をメサ部としてよい。
　メサ部７１は、トランジスタ部７０において、ダミートレンチ部３０またはゲートトレンチ部４０の少なくとも１つに隣接して設けられる。メサ部７１は、半導体基板１０のおもて面において、ウェル領域１７と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５とを有する。メサ部７１では、エミッタ領域１２およびコンタクト領域１５が延伸方向において交互に設けられている。
　メサ部８１は、ダイオード部８０において、隣り合うダミートレンチ部３０に挟まれた領域に設けられる。本例のメサ部８１は、半導体基板１０のおもて面において、ベース領域１４を有し、Ｙ軸方向の負側においてウェル領域１７を有する。メサ部８１には、ベース領域１４のおもて面にコンタクト領域１５が設けられていてもよい。
　ベース領域１４は、トランジスタ部７０およびダイオード部８０において、半導体基板１０のおもて面側に設けられた領域である。ベース領域１４は、一例としてＰ－型である。ベース領域１４は、半導体基板１０のおもて面において、メサ部７１のＹ軸方向における両端部に設けられてよい。なお、図２は、当該ベース領域１４のＹ軸方向の負側の端部のみを示している。
　エミッタ領域１２は、ドリフト領域１８と同じ導電型で、ドリフト領域１８よりもドーピング濃度の高い領域である。本例のエミッタ領域１２は、一例としてＮ＋型である。エミッタ領域１２のドーパントの一例はヒ素（Ａｓ）である。エミッタ領域１２は、メサ部７１のおもて面において、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、メサ部７１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に延伸して設けられてよい。エミッタ領域１２は、コンタクトホール５４の下方にも設けられている。
　また、エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。本例のエミッタ領域１２は、ダミートレンチ部３０と接している。エミッタ領域１２は、メサ部８１には設けられなくてよい。
　コンタクト領域１５は、ベース領域１４と同じ導電型で、ベース領域１４よりもドーピング濃度の高い領域である。本例のコンタクト領域１５は、一例としてＰ＋型である。本例のコンタクト領域１５は、メサ部７１のおもて面に設けられている。コンタクト領域１５は、メサ部７１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に延伸して設けられてよい。
　コンタクト領域１５は、ゲートトレンチ部４０と接してもよいし、接しなくてもよい。また、コンタクト領域１５は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。本例においては、コンタクト領域１５が、ダミートレンチ部３０およびゲートトレンチ部４０と接する。コンタクト領域１５は、コンタクトホール５４の下方にも設けられている。
　図３は、図２におけるａ－ａ'断面の一例を示す図である。ａ－ａ'断面は、トランジスタ部７０において、コンタクト領域１５を通過するＸＺ面である。本例の半導体装置１００は、ａ－ａ'断面において、半導体基板１０、層間絶縁膜３８コンタクト領域１５およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０および層間絶縁膜３８の上方に形成される。
　ドリフト領域１８は、半導体基板１０に設けられた領域である。本例のドリフト領域１８は、一例としてＮ－型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域１８のドーピング濃度は半導体基板１０のドーピング濃度であってよい。
　バッファ領域２０は、ドリフト領域１８の下方に設けられた領域である。本例のバッファ領域２０は、ドリフト領域１８と同じ導電型であり、一例としてＮ型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層がコレクタ領域２２およびカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
　コレクタ領域２２は、トランジスタ部７０においてバッファ領域２０の下方に設けられる、ドリフト領域１８と異なる導電型の領域である。カソード領域８２は、ダイオード部８０においてバッファ領域２０の下方に設けられる、ドリフト領域１８と同じ導電型の領域である。コレクタ領域２２とカソード領域８２との境界は、トランジスタ部７０とダイオード部８０との境界である。
　コレクタ電極２４は、半導体基板１０の裏面２３に形成される。コレクタ電極２４は、金属等の導電材料で形成される。
　ベース領域１４は、メサ部７１およびメサ部８１１においてドリフト領域１８の上方に設けられる、ドリフト領域１８と異なる導電型の領域である。本例のベース領域１４は、一例としてＰ－型である。ベース領域１４は、ゲートトレンチ部４０に接して設けられる。ベース領域１４は、ダミートレンチ部３０に接して設けられてよい。
　エミッタ領域１２は、ベース領域１４とおもて面２１との間に設けられる。他の断面において、エミッタ領域１２は、メサ部７１のおもて面２１に設けられてよい。本例のエミッタ領域１２は、メサ部８１には設けられていない。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。
　蓄積領域１６は、ドリフト領域１８よりも半導体基板１０のおもて面２１側に設けられる領域である。本例の蓄積領域１６はドリフト領域１８と同じ導電型であり、一例としてＮ＋型である。蓄積領域１６は、トランジスタ部７０およびダイオード部８０に設けられる。但し、蓄積領域１６が設けられなくてもよい。
　また、蓄積領域１６は、ゲートトレンチ部４０に接して設けられる。蓄積領域１６は、ダミートレンチ部３０に接してもよいし、接しなくてもよい。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６のイオン注入のドーズ量は、１Ｅ１２ｃｍ－２以上、１Ｅ１３ｃｍ－２以下であってよい。また、蓄積領域１６のイオン注入ドーズ量は、３Ｅ１２ｃｍ－２以上、６Ｅ１２ｃｍ－２以下であってもよい。蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、トランジスタ部７０のオン電圧を低減できる。なお、Ｅは１０のべき乗を意味し、例えば１Ｅ１２ｃｍ－２は１×１０１２ｃｍ－２を意味する。
　１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、おもて面２１に設けられる。各トレンチ部は、おもて面２１からドリフト領域１８まで設けられる。エミッタ領域１２、ベース領域１４、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられる領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
　ゲートトレンチ部４０は、おもて面２１に設けられたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲートトレンチ部４０は、おもて面２１において層間絶縁膜３８により覆われる。
　ゲート導電部４４は、半導体基板１０の深さ方向において、ゲート絶縁膜４２を挟んでメサ部７１側で隣接するベース領域１４と対向する領域を含む。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層によるチャネルが形成される。
　ダミートレンチ部３０は、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、おもて面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー導電部３４は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミートレンチ部３０は、おもて面２１において層間絶縁膜３８により覆われる。
　層間絶縁膜３８は、おもて面２１に設けられている。層間絶縁膜３８の上方には、エミッタ電極５２が設けられている。層間絶縁膜３８には、エミッタ電極５２と半導体基板１０とを電気的に接続するための１または複数のコンタクトホール５４が設けられている。コンタクトホール５５およびコンタクトホール５６も同様に、層間絶縁膜３８を貫通して設けられてよい。
　ドリフト領域１８において、ライフタイムキラーを含むライフタイム制御領域８５が局所的に設けられている。ライフタイムキラーは、例えば、ヘリウムイオン、水素イオン（プロトン）、重水素イオン等を注入することで、半導体基板１０の所定の深さ位置に形成される結晶欠陥である。ライフタイム制御領域８５は、ダイオード部８０のターンオフ時にベース領域１４で発生する正孔とカソード領域８２から注入される電子との再結合を促進し、逆回復時のピーク電流を抑制する。
　本例のライフタイム制御領域８５は、マスクを用いて、半導体基板１０のおもて面２１からプロトン又はヘリウムを照射することにより形成される。一例として、プロトン又はヘリウムは、ライフタイム制御領域８５を形成しない領域をマスクで遮蔽した状態で、マスクの開口部を通して照射される。プロトン又はヘリウムは、マスクで遮蔽された領域には照射されない。あるいは、ライフタイム制御領域８５は、マスクを用いずに、半導体基板１０のおもて面２１からプロトン又はヘリウムを全面に照射することにより形成されてもよい。
　図３において、ライフタイムキラーの濃度分布のＺ軸方向におけるピーク位置が「×」の記号で示される。ライフタイム制御領域８５は、Ｚ軸方向にライフタイムキラーの濃度分布のピークを複数持つように設けられていてもよい。
　本例のライフタイム制御領域８５は、ダイオード部８０からトランジスタ部７０の少なくとも一部にわたって連続的に設けられている。トランジスタ部７０において、ライフタイム制御領域８５が設けられた領域が境界部９０に相当する。ダイオード部の導通時には、ダイオード部８０のベース領域１４のみならず、トランジスタ部７０のベース領域１４からカソード領域８２に向かう正孔電流が発生する。トランジスタ部７０において、ライフタイム制御領域８５が境界部９０に設けられていることにより、キャリア消滅を促進し、ターンオフ時の逆回復損失を低減する。
　ただし、境界部９０のゲートトレンチ部４０では、ヘリウム又はプロトンが半導体基板１０のおもて面２１から照射された際にゲート絶縁膜４２にダメージが入り、界面準位が変化する。照射されたゲート絶縁膜４２にゲート電圧が印加されると、照射されていないゲート絶縁膜４２よりも、隣接するベース領域１４に反転層が形成されやすい。そのため、境界部９０では、トランジスタ部７０の境界部９０以外の領域と比べて閾値電圧が低下する。
　図４Ａは、比較例に係る半導体装置２００の拡大断面図を示す。ここでは主に、メサ部の上方に設けられたコンタクトホールについて説明する。ここで説明するコンタクトホール２５４は図２～図３で説明した半導体装置１００のコンタクトホール５４に対応しており、半導体装置２００は、コンタクトホール２５４の構造を除いて半導体装置１００と同様の構造を有する。そのため図４Ａでは、半導体装置１００と共通する要素には同じ符号を付し、説明を省略する。
　なお、図４Ａは、一例として、ゲートトレンチ部４０とダミートレンチ部３０との間のメサ部７１の上方に設けられたコンタクトホール２５４を示しているが、他のコンタクトホール２５４も同様の構造を有する。また、図４Ａは、コンタクト領域１５を通るＸＺ断面におけるコンタクトホール２５４の構造を示しているが、エミッタ領域１２等を通るＸＺ断面においても同様の構造であってよい。
　コンタクトホール２５４は、底面５７および側壁５８を有する。コンタクトホール２５４は、側壁５８が傾斜したテーパ形状を有する。但し、コンタクトホール２５４の側壁５８は、半導体基板１０のおもて面２１に対して、略垂直に設けられていてもよい。底面５７は、図４Ａに示すように半導体基板１０のおもて面２１上の平坦な面であってもよく、中心に向かって凹状に窪んでいてもよい。
　コンタクトホール２５４の底面５７および側壁５８はＴｉ層６８で覆われ、Ｔｉ層６８上には積層されたＴｉＮ層６２が設けられている。Ｔｉ層６８およびＴｉＮ層６２は、バリアメタルとして機能する。Ｔｉ層６８およびＴｉＮ層６２は、コンタクトホール２５４の内部にスパッタリングされたＴｉ／ＴｉＮから形成される。
　コンタクトホール２５４の内部には、Ｔｉ層６８およびＴｉＮ層６２を介して、導電性材料のプラグ６０が設けられている。一例として、プラグ６０は、ＷＦ６ガス等を用いたＣＶＤ法で形成されるタングステン膜である。
　半導体基板１０は、コンタクトホール２５４の底面５７に接するＴｉシリサイド層６５を有する。つまり、Ｔｉ層６８は、側壁５８において層間絶縁膜３８と接し、底面５７においてＴｉシリサイド層６５と接する。Ｔｉシリサイド層６５は、コンタクトホール２５４の内部にスパッタリングされたＴｉが半導体基板１０のシリコンと結合して形成される。Ｔｉシリサイド層６５は、バリアメタルと半導体基板１０とのオーミックコンタクトを形成する。
　上述したように、半導体装置２００は、ライフタイム制御領域８５を有する。ライフタイム制御領域８５は半導体基板１０のおもて面２１側からの粒子線照射により形成されるので、境界部９０では、ゲート絶縁膜４２がダメージを受けることにより閾値電圧が低下する。
　このようなゲート絶縁膜４２のダメージは、水素アニールによりダングリングボンドを終端し回復することができる。しかしながら、Ｔｉの水素吸蔵能力により、層間絶縁膜３８を通る水素の多くはＴｉ層６８に吸蔵される。その結果、ゲート絶縁膜４２のダメージ回復が阻害されてしまう。
　図４Ｂは、実施例に係る半導体装置１００の拡大断面図の一例を示す。ここでは、図４Ａと同様に、メサ部７１の上方に設けられたコンタクトホール５４について説明するので、図４Ａと共通する要素には同じ符号を付し、説明を省略する。
　本例のコンタクトホール５４は、側壁５８が傾斜したテーパ形状を有する。コンタクトホール５４のテーパ角αは、８０度以上、９０度未満である。ここで、テーパ角αは、側壁５８と半導体基板１０のおもて面２１とがなす角をいう。テーパ角αをこのような範囲にすることにより、側壁５８におけるＴｉ層の形成を抑制する。
　コンタクトホール５４の側壁５８は第１ＴｉＮ層６４で覆われ、第１ＴｉＮ層６４上には積層された第２ＴｉＮ層６６が設けられている。第１ＴｉＮ層６４および第２ＴｉＮ層６６は、単独でまたは集合的に、図４Ａに示すようなＴｉＮ層６２を構成し、バリアメタルとして機能する。
　第１ＴｉＮ層６４は、コンタクトホール５４の側壁５８の全面を覆い、側壁５８において層間絶縁膜３８と接する。一方で、第１ＴｉＮ層６４は、コンタクトホール５４の底面５７には設けられていない。コンタクトホール５４の底面５７には、第２ＴｉＮ層６６が設けられている。つまり、第２ＴｉＮ層６６は、コンタクトホール５４の側壁５８において第１ＴｉＮ層６４を覆い、コンタクトホール５４の底面５７において、半導体基板１０のＴｉシリサイド層６５の上面に設けられる。
　第１ＴｉＮ層６４は、コンタクトホール５４の底面５７に注入されたＴｉイオンのうち、側壁５８に堆積したＴｉイオンが窒化して形成される。一方で、コンタクトホール５４の底面５７に堆積したＴｉイオンは、半導体基板１０のシリコンと結合してＴｉシリサイド層６５を形成する。第２ＴｉＮ層６６は、第１ＴｉＮ層６４およびＴｉシリサイド層６５が形成された後、コンタクトホール５４の内部にスパッタリングされたＴｉＮから形成される。
　Ｔｉシリサイド層６５の厚みは１０ｎｍ以上、１００ｎｍ以下であってよく、２０ｎｍ以上、３０ｎｍ以下であってよい。このような範囲でＴｉシリサイド層６５を設けることにより、コンタクトを形成しつつ、生産効率を維持することができる。第１ＴｉＮ層６４の厚みは、Ｔｉシリサイド層６５の厚みの１／２未満であってよく、１／５未満であってよい。
　図５Ａ～図５Ｂは、実施例に係る半導体装置１００の製造方法の一例を示す図である。ここでは、おもて面２１に素子構造が形成され、層間絶縁膜３８が設けられた半導体基板１０に、コンタクトホール５４、第１ＴｉＮ層６４、Ｔｉシリサイド層６５、第２ＴｉＮ層６６およびプラグ６０を順に形成するプロセスを説明する。
　ステップＳ１０２において、層間絶縁膜３８上にレジストマスク９５を形成する。次に、ステップＳ１０４において、レジストマスク９５を介して、層間絶縁膜３８を上面から半導体基板１０のおもて面２１までエッチングすることにより、コンタクトホール５４を形成する。ここで、コンタクトホール５４のテーパ角αが８０度以上、９０度未満となるようにエッチングされる。このような範囲のテーパ角αでコンタクトホール５４を形成することにより、後続のイオン注入プロセスにおいて、Ｔｉイオンが側壁５８に堆積することを抑制する。コンタクトホール５４の形成後、コンタクトホール５４の底面５７および側壁５８は、表面に形成された自然酸化膜を除去するために、ＢＨＦ水溶液でウェットエッチングされてよい。
　ステップＳ１０６において、レジストマスク９５を介して、コンタクトホール５４の底面にＴｉをイオン注入する。ここで、Ｔｉイオンのドーズ量は１Ｅ１５／ｃｍ２以上、５Ｅ１７／ｃｍ２以下であってよく、１Ｅ１７／ｃｍ２以下であってよい。Ｔｉイオンのドーズ量は、Ｔｉシリサイド層６５の厚みを決定するパラメータの一つである。このようなドーズ量でＴｉイオンを注入することにより、後続のプロセスにおいて、コンタクトを形成するために十分な厚みを有するＴｉシリサイド層６５を形成しつつ、シリサイド化されない余剰のＴｉがコンタクトホール５４の底面５７または側壁５８に残存することを防止する。
　Ｔｉイオンの注入加速電圧は１ｋｅＶ以上、１００ｋｅＶ以下であってよく、１５ｋｅＶ以上、３０ｋｅＶ以下であってよい。Ｔｉイオンの注入加速電圧も、Ｔｉシリサイド層６５の厚みを決定するパラメータの一つである。このような注入加速電圧でＴｉイオンを注入することにより、十分な厚みを有するＴｉシリサイド層６５を形成しつつ、Ｔｉシリサイド層６５が半導体基板１０のおもて面２１よりも深い位置に形成され、半導体基板１０のシリコンがコンタクトホール５４の底面５７に接することを防止する。
　また、イオン注入はスパッタリングと比較して指向性を保ちやすいので、Ｔｉをコンタクトホール５４の底面５７に選択的に堆積させ、側壁５８への堆積を抑制することができる。さらに、スパッタリングはレジストの耐熱温度より高温での処理のためレジストマスクを使用することができないが、イオン注入ではレジストマスクを使用することができる。
　Ｔｉのイオン注入後、レジストマスク９５を除去する。このとき、レジストマスク９５上に残存する不要なＴｉおよびその化合物等を、レジストマスク９５と一緒に除去することができる。
　ステップＳ１０８において、アニールでコンタクトホール５４の底面５７にＴｉシリサイド層６５を形成する。アニールは、ＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）であってよい。Ｔｉシリサイド層６５の厚みは１０ｎｍ以上、１００ｎｍ以下であってよく、２０ｎｍ以上、３０ｎｍ以下であってよい。このような範囲でＴｉシリサイド層６５を設けることにより、コンタクトを形成しつつ、生産効率を維持することができる。
　また、前のステップＳ１０６でイオン注入されたＴｉは、僅かにコンタクトホール５４の側壁５８にも堆積する。ステップＳ１０８において、コンタクトホール５４の側壁５８に堆積したＴｉイオンがアニールにより窒化し、第１ＴｉＮ層６４が形成される。つまり、コンタクトホール５４の底面５７に堆積したＴｉイオンはシリコンと結合してＴｉシリサイド層６５を形成し、側壁５８に堆積したＴｉイオンは窒素と結合して第１ＴｉＮ層６４を形成するので、Ｔｉ層が形成されない。第１ＴｉＮ層６４の厚みは、Ｔｉシリサイド層６５の厚みの１／２未満であってよく、１／５未満であってよい。
　ステップＳ１１０において、コンタクトホール５４にＴｉＮをスパッタリングする。次に、ステップＳ１１２において、アニールで第１ＴｉＮ層６４およびＴｉシリサイド層６５上に第２ＴｉＮ層６６を形成する。この後、ステップＳ１１４において、コンタクトホール５４に導電性材料を埋め込み、プラグ６０を形成する。一例として、第２ＴｉＮ層６６上にタングステンをＣＶＤ成長させることによって、プラグ６０が形成される。この後、層間絶縁膜３８上にエミッタ電極５２が形成される。
　この後、ステップＳ１１６において、半導体基板１０のおもて面２１側からライフタイム制御領域８５を形成する。ここで、プロトンまたはヘリウムがエミッタ電極５２の上方から照射される。プロトンまたはヘリウムは、ライフタイム制御領域８５を形成しない領域（トランジスタ部７０の境界部９０以外の領域）をマスクで遮蔽した状態で、マスクの開口部を通して照射されてよい。あるいは、マスクを用いずに、半導体基板１０の全面にプロトンまたはヘリウムを照射してライフタイム制御領域８５を形成してもよい。
　図５Ｃは、実施例に係る半導体装置１００の製造方法の他の例を示す図である。ここでは、図５Ａに示す製造方法との相違点を中心に説明する。本例では、ステップＳ１０４においてコンタクトホール５４を形成した後、レジストマスク９５が除去される。次に、ステップＳ１０７において、半導体基板１０のおもて面２１側から全面にＴｉがイオン注入される。
　つまり、本例では、レジストマスク９５を介さずにＴｉがイオン注入されるので、コンタクトホール５４の底面５７および側壁５８だけでなく、層間絶縁膜３８上にもＴｉが堆積する。層間絶縁膜３８上に堆積したＴｉは、エッチングにより除去されてよい。
　Ｔｉイオンのドーズ量は、図５ＡのステップＳ１０６に関して説明したとおりであってよい。次に、ステップＳ１０８が行われるが、これ以降の工程は図５Ａ～図５Ｂと共通するので、説明を省略する。
　図６は、Ｔｉイオンの注入加速電圧と注入深さとの関係を示す図である。図６は、Ｔｉイオンの注入加速電圧（ｋｅＶ）を横軸、注入深さ（ｎｍ）を縦軸とするグラフを示す。ここで、Ｔｉイオンの注入深さは、注入されたＴｉイオンのピーク深さをいう。
　一例として、Ｔｉイオンの注入加速電圧を１５ｋｅＶ～３０ｋｅＶにすれば、注入深さが２０ｎｍ～３０ｎｍとなり、厚み２０ｎｍ～３０ｎｍのＴｉシリサイド層６５が得られる。また、Ｔｉイオンの注入加速電圧を１ｋｅＶ～５０ｋｅＶにすれば、注入深さが１０ｎｍ～５０ｎｍとなり、厚み１０ｎｍ～５０ｎｍのＴｉシリサイド層６５が得られる。
　図７は、実施例に係る半導体装置１００の拡大断面図の一例を示す。図７に示すように、コンタクトホール５４は、半導体基板１０のおもて面２１側の第１部分５４－１と、第１部分５４－１上に位置し、第１部分５４－１とテーパ角が異なる第２部分５４－２とを有してよい。層間絶縁膜３８は、第１部分５４－１に対応する第１層３８－１上に、第２部分５４－２に対応し、第１層３８－１と異なる材料の第２層３８－２が積層された積層構造であってよい。本例では、第１層３８－１はＨＴＯ膜であり、第２層３８－２はＢＰＳＧ膜である。
　本例では、第１部分５４－１のテーパ角α１は第２部分５４－２のテーパ角α２より大きい。コンタクトホール５４の底面５７および側壁５８は、バリアメタル形成プロセスの前にＢＨＦ水溶液でウェットエッチングされるが、第２層３８－２のＢＨＦ水溶液に対するエッチングレートは第１層３８－１より大きい。そこで本例のコンタクトホール５４は、層間絶縁膜３８の第１層３８－１および第２層３８－２に対応して、第２部分５４－２の深さ方向断面が第１部分５４－１の深さ方向断面よりも大きい階段状の構造を有する。
　このように、本例によれば、Ｔｉがコンタクトホール５４の底面５７にイオン注入される。イオン注入はスパッタリングと比較して指向性を保ちやすいので、コンタクトホール５４の底面５７にＴｉを選択的に堆積させることができ、側壁５８にＴｉが堆積することを抑制することができる。そのため、水素がコンタクトホール５４のＴｉ層で吸蔵されることなく、境界部９０のゲート絶縁膜４２のダメージを回復し、閾値電圧の低下を防止することができる。
　また、このように閾値電圧の低下が防止されるので、プロトンまたはヘリウムを半導体基板１０のおもて面２１から照射することによりライフタイム制御領域８５を形成することができる。そのため、プロトンまたはヘリウムを半導体基板１０の裏面２３から照射する場合と比較して注入深さが小さくてよいので、ライフタイムキラーの製造装置を小型化することができる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・ウェル領域、１８・・・ドリフト領域、２１・・・おもて面、２２・・・コレクタ領域、２３・・・裏面、２４・・・コレクタ電極、２５・・・接続部、３０・・・ダミートレンチ部、３１・・・延伸部分、３２・・・ダミー絶縁膜、３３・・・接続部分、３４・・・ダミー導電部、３８・・・層間絶縁膜、４０・・・ゲートトレンチ部、４１・・・延伸部分、４２・・・ゲート絶縁膜、４３・・・接続部分、４４・・・ゲート導電部、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５５・・・コンタクトホール、５６・・・コンタクトホール、５７・・・底面、５８・・・側壁、６０・・・プラグ、６２・・・ＴｉＮ層、６４・・・第１ＴｉＮ層、６５・・・Ｔｉシリサイド層、６６・・・第２ＴｉＮ層、６８・・・Ｔｉ層、７０・・・トランジスタ部、７１・・・メサ部、８０・・・ダイオード部、８１・・・メサ部、８２・・・カソード領域、８５・・・ライフタイム制御領域、９０・・・境界部、９１・・・メサ部、９５・・・レジストマスク、１００・・・半導体装置、１０２・・・端辺、１６０・・・活性領域、１６２・・・エッジ終端構造部、２００・・・半導体装置、２５４・・・コンタクトホール

Claims (19)

  1. 　半導体基板のおもて面側からライフタイム制御領域を形成する段階と、
    　前記半導体基板のおもて面上に配置された層間絶縁膜を貫通して設けられたコンタクトホールの底面にＴｉをイオン注入する段階と、
    　アニールで前記コンタクトホールの底面にＴｉシリサイド層を形成する段階と
    　を備える半導体装置の製造方法。
  2. 　前記イオン注入する段階において、Ｔｉのドーズ量は１Ｅ１５／ｃｍ２以上、５Ｅ１７／ｃｍ２以下である
    　請求項１に記載の半導体装置の製造方法。
  3. 　前記イオン注入する段階において、Ｔｉのドーズ量は１Ｅ１７／ｃｍ２以下である
    　請求項１に記載の半導体装置の製造方法。
  4. 　前記イオン注入する段階において、Ｔｉの注入加速電圧は１ｋｅＶ以上、１００ｋｅＶ以下である
    　請求項１に記載の半導体装置の製造方法。
  5. 　前記イオン注入する段階において、Ｔｉの注入加速電圧は１５ｋｅＶ以上、３０ｋｅＶ以下である
    　請求項４に記載の半導体装置の製造方法。
  6. 　前記コンタクトホールの側壁に、イオン注入されたＴｉが窒化した第１ＴｉＮ層が形成され、
    　前記第１ＴｉＮ層の厚みは、前記Ｔｉシリサイド層の厚みの１／２未満である
    　請求項１に記載の半導体装置の製造方法。
  7. 　前記第１ＴｉＮ層の厚みは、前記Ｔｉシリサイド層の厚みの１／５未満である
    　請求項６に記載の半導体装置の製造方法。
  8. 　前記Ｔｉシリサイド層を形成する段階の後に、前記コンタクトホールにＴｉＮをスパッタリングし、アニールで前記第１ＴｉＮ層および前記Ｔｉシリサイド層上に第２ＴｉＮ層を形成する段階をさらに備える
    　請求項６または７に記載の半導体装置の製造方法。
  9. 　前記第２ＴｉＮ層を形成する段階の後に、前記コンタクトホールに導電性材料を埋め込む段階をさらに備える
    　請求項８に記載の半導体装置の製造方法。
  10. 　レジストマスクを形成する段階と、
    　前記レジストマスクを介して、前記コンタクトホールの底面にＴｉをイオン注入する段階と、
    　前記レジストマスクを除去することで、残存するＴｉを除去する段階と
    　を備える
    　請求項１に記載の半導体装置の製造方法。
  11. 　前記半導体装置は、トランジスタ部およびダイオード部が前記半導体基板に設けられたＲＣ－ＩＧＢＴである
    　請求項１に記載の半導体装置の製造方法。
  12. 　トランジスタ部およびダイオード部を有する半導体基板と、
    　前記半導体基板のおもて面上に配置され、コンタクトホールが貫通して設けられた層間絶縁膜と
    　を備え、
    　前記半導体基板は、前記ダイオード部から前記トランジスタ部の少なくとも一部にわたって、前記半導体基板のおもて面から形成されたライフタイム制御領域を有し、
    　前記コンタクトホールの底面にＴｉシリサイド層が設けられ、
    　前記コンタクトホールの側壁には、ＴｉＮ層が前記層間絶縁膜と接して設けられている
    　半導体装置。
  13. 　前記ＴｉＮ層は、前記コンタクトホールの側壁全面を覆う
    　請求項１２に記載の半導体装置。
  14. 　前記ＴｉＮ層は、前記Ｔｉシリサイド層の上面にさらに設けられている
    　請求項１２または１３に記載の半導体装置。
  15. 　前記Ｔｉシリサイド層の厚みは１０ｎｍ以上、１００ｎｍ以下である
    　請求項１２に記載の半導体装置。
  16. 　前記Ｔｉシリサイド層の厚みは２０ｎｍ以上、３０ｎｍ以下である
    　請求項１５に記載の半導体装置。
  17. 　前記コンタクトホールのテーパ角は８０度以上、９０度未満である
    　請求項１２に記載の半導体装置。
  18. 　前記コンタクトホールは、前記半導体基板のおもて面側の第１部分と、前記第１部分上に位置し、前記第１部分とテーパ角が異なる第２部分とを有する
    　請求項１２に記載の半導体装置。
  19. 　前記層間絶縁膜は、前記第１部分に対応する第１層上に、前記第２部分に対応し、前記第１層と異なる材料の第２層が積層された積層構造である
    　請求項１８に記載の半導体装置。
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