CN116895637A - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

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吉村尚
下沢慎
洼内源宜
内田美佐稀
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Fuji Electric Co Ltd
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Abstract

本发明提供一种半导体装置以及半导体装置的制造方法，所述半导体装置具备设置于半导体基板的MOS栅极结构，所述半导体装置具备：层间绝缘膜，其具有接触孔，并且设置在所述半导体基板的上方；导电性的第一阻挡金属层，其在所述接触孔中设置在所述层间绝缘膜的侧壁；导电性的第二阻挡金属层，其在所述接触孔中层叠在所述第一阻挡金属层；以及硅化物层，其在所述接触孔的下方设置在所述半导体基板的上表面，所述第一阻挡金属层比所述第二阻挡金属层更致密，并且膜厚是1nm以上且10nm以下。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明涉及半导体装置以及半导体装置的制造方法。
背景技术
在专利文献1中记载了在“接触孔”设置有“钛层”等阻挡膜的半导体装置。
现有技术文献
专利文献1：日本特开平05-003171号
专利文献2：日本特开2007-335554号
发明内容
技术问题
期待抑制半导体装置的阈值电压的变化。
技术方案
在本发明的第一方式中，提供一种半导体装置，所述半导体装置具备设置于半导体基板的MOS栅极结构，所述半导体装置具备：层间绝缘膜，其具有接触孔，并且设置在所述半导体基板的上方；导电性的第一阻挡金属层，其在所述接触孔中设置在所述层间绝缘膜的侧壁；导电性的第二阻挡金属层，其在所述接触孔中层叠在所述第一阻挡金属层；以及硅化物层，其在所述接触孔的下方设置在所述半导体基板的上表面，所述第一阻挡金属层比所述第二阻挡金属层更致密，并且膜厚是1nm以上且10nm以下。
所述第一阻挡金属层可以是TiN。
所述第一阻挡金属层的下端可以与所述硅化物层相接。
所述第二阻挡金属层可以以与设置在所述半导体基板的上表面的所述硅化物层层叠的方式设置。
所述第一阻挡金属层的膜厚可以小于所述第二阻挡金属层的膜厚。
所述半导体装置可以具备插塞层，所述插塞层在所述接触孔中以与所述第二阻挡金属层相接的方式设置。
所述插塞层可以侵入到所述第二阻挡金属层的内部。
所述层间绝缘膜可以具备：第一绝缘膜，其设置在所述半导体基板的上方；以及第二绝缘膜，其设置在所述第一绝缘膜的上方，并且所述第二绝缘膜的膜厚比所述第一绝缘膜的膜厚大。
所述接触孔可以以贯通所述第一绝缘膜和所述第二绝缘膜的方式设置。在与所述半导体基板的正面平行的方向上，设置于所述第二绝缘膜的所述接触孔的开口宽度可以比设置于所述第一绝缘膜的所述接触孔的开口宽度大。
所述半导体装置可以具备沟槽接触部，所述沟槽接触部具有所述接触孔，并且以从所述半导体基板的正面向所述半导体基板的深度方向延伸的方式设置。
所述硅化物层可以在所述沟槽接触部中以与所述半导体基板的侧壁和所述半导体基板的上表面相接的方式设置。
所述第二阻挡金属层可以以与设置在所述半导体基板的侧壁的所述硅化物层层叠的方式设置。
所述半导体装置可以具备晶体管部和二极管部。
所述半导体装置可以具备正面侧寿命控制区，所述正面侧寿命控制区在所述半导体基板的深度方向上设置在比所述半导体基板的中心更靠正面侧的位置。
所述正面侧寿命控制区可以以从所述二极管部延伸到所述晶体管部的方式设置。
可以通过向所述半导体基板照射粒子束而形成所述正面侧寿命控制区。
所述半导体装置可以具备背面侧金属层，所述背面侧金属层以与所述半导体基板的背面相接的方式设置。
在本发明的第二方式中，提供一种半导体装置的制造方法，所述半导体装置具备设置于半导体基板的MOS栅极结构。所述半导体装置的制造方法可以具备：在所述半导体基板的上方形成具有接触孔的层间绝缘膜的阶段；在所述接触孔中，在所述层间绝缘膜的侧壁和所述半导体基板的上表面形成预先设定的初始金属膜的阶段；通过对所述半导体基板进行退火，从而在所述层间绝缘膜的侧壁形成所述第一阻挡金属层，并且在所述半导体基板的上表面形成硅化物层的阶段；以及在所述接触孔中，以层叠在所述第一阻挡金属层的方式形成导电性的第二阻挡金属层的阶段。所述第一阻挡金属层可以比所述第二阻挡金属层更致密，并且膜厚是1nm以上且10nm以下。
所述半导体装置的制造方法可以具备蚀刻所述第一阻挡金属层的阶段。可以在蚀刻所述第一阻挡金属层的阶段之后执行通过层叠在所述第一阻挡金属层而形成所述第二阻挡金属层的阶段。
可以在形成所述第二阻挡金属层之前执行用于形成所述第一阻挡金属层的退火。所述半导体装置的制造方法可以具备在形成所述第二阻挡金属层之后对所述半导体基板进行退火的阶段。
应予说明，上述的发明内容并未列举本发明的全部特征。此外，这些特征组的子组合也能够成为发明。
附图说明
图1A表示半导体装置100的俯视图的一例。
图1B表示图1A中的a-a’截面的一例。
图2A表示半导体装置100的变形例的俯视图。
图2B表示半导体装置100的变形例的b-b’截面。
图3是半导体装置100的截面的放大图。
图4是作为变形例的半导体装置100的截面的放大图。
图5是作为变形例的半导体装置100的截面的放大图。
图6表示半导体装置100的阈值电压与第一阻挡金属层61的膜厚的关系。
图7是表示半导体装置100的制造工序的一例的流程图。
图8是表示比较例的半导体装置的制造工序的流程图。
符号说明
10：半导体基板，12：发射区，14：基区，15：接触区，16：蓄积区，17：阱区，18：漂移区，20：缓冲区；21：正面，22：集电区，23：背面，24：集电极，25：连接部；30：虚设沟槽部，31：延伸部分，32：虚设绝缘膜，33：连接部分；34：虚设导电部，38：层间绝缘膜，40：栅极沟槽部，41：延伸部分，42：栅极绝缘膜，43：连接部分，44：栅极导电部，50：栅极金属层，52：发射极，53：正面侧金属层，54：接触孔，55：接触孔，56：接触孔，61：第一阻挡金属层，62：第二阻挡金属层，63：硅化物层，64：插塞层，65：沟槽接触部，70：晶体管部，71：台面部，80：二极管部，81：台面部，82：阴极区，90：边界部，91：台面部，100：半导体装置，138：第一绝缘膜，151：背面侧寿命控制区，152：正面侧寿命控制区，238：第二绝缘膜
具体实施方式
以下，通过发明的实施方式对本发明进行说明，但以下的实施方式并不限定权利要求书所涉及的发明。此外，实施方式中说明的特征的组合并不一定全部是发明的解决手段所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的两个主面中的一个面称为上表面，将另一个面称为下表面。“上”、“下”的方向并不限于重力方向或安装半导体装置时的方向。
在本说明书中，有时使用X轴、Y轴以及Z轴的直角坐标轴来说明技术事项。直角坐标轴只不过确定构成要素的相对位置，并不限定特定的方向。例如，Z轴并不限于表示相对于地面的高度方向。应予说明，+Z轴方向和-Z轴方向是相互反向的方向。在不记载正负而记载为Z轴方向的情况下，是指与+Z轴和-Z轴平行的方向。
在本说明书中，将与半导体基板的上表面和下表面平行的正交轴设为X轴和Y轴。此外，将与半导体基板的上表面和下表面垂直的轴设为Z轴。在本说明书中，有时将Z轴的方向称为深度方向。此外，在本说明书中，有时将包括X轴和Y轴在内且与半导体基板的上表面和下表面平行的方向称为水平方向。
在本说明书中，在记载为P+型或N+型的情况下，意味着掺杂浓度比P型或N型的掺杂浓度高，在记载为P-型或N-型的情况下，意味着掺杂浓度比P型或N型的掺杂浓度低。
图1A表示半导体装置100的俯视图的一例。本例的半导体装置100是具备晶体管部70的半导体芯片。半导体装置100只要是在半导体基板10具有MOS栅极结构的半导体元件，便不限于晶体管。
晶体管部70是将设置于半导体基板10的背面侧的集电区22投影到半导体基板10的上表面而得到的区域。在后面说明集电区22。晶体管部70包括IGBT等晶体管。在本例中，晶体管部70是IGBT。应予说明，晶体管部70也可以是MOSFET等其他晶体管。
在本图中，表示了作为半导体装置100的边缘侧的芯片端部周边的区域，省略了其他区域。例如，可以在本例的半导体装置100的Y轴方向的负侧的区域设置边缘终端结构部。边缘终端结构部缓和半导体基板10的上表面侧的电场集中。边缘终端结构部例如具有保护环、场板、降低表面电场以及将它们组合而成的结构。应予说明，在本例中，为了方便，虽然对Y轴方向的负侧的边缘进行说明，但半导体装置100的其他边缘也是同样的。
半导体基板10是由半导体材料形成的基板。半导体基板10可以是硅基板，也可以是碳化硅基板。本例的半导体基板10是硅基板。应予说明，在本说明书中在简称为俯视的情况下，是指从半导体基板10的上表面侧观察。如后所述，半导体基板10具有正面21和背面23。
本例的半导体装置100在半导体基板10的正面21具备栅极沟槽部40、虚设沟槽部30、发射区12、基区14、接触区15以及阱区17。此外，本例的半导体装置100具备设置于半导体基板10的正面21的上方的发射极52和栅极金属层50。发射极52和栅极金属层50是后述的正面侧金属层53的一例。栅极沟槽部40是半导体装置100所具备的MOS栅极结构的一例。应予说明，本例的半导体装置100是具备MOS栅极结构的晶体管，但也可以是具备MOS栅极结构的二极管。
发射极52设置于栅极沟槽部40、虚设沟槽部30、发射区12、基区14、接触区15以及阱区17的上方。此外，栅极金属层50设置于栅极沟槽部40和阱区17的上方。
发射极52和栅极金属层50由包含金属的材料形成。发射极52的至少一部分区域可以由铝(Al)等金属、或者铝-硅合金(AlSi)、铝-硅-铜合金(AlSiCu)等金属合金形成。栅极金属层50的至少一部分区域可以由铝(Al)等金属、或者铝-硅合金(AlSi)、铝-硅-铜合金(AlSiCu)等金属合金形成。发射极52和栅极金属层50可以在由铝等形成的区域的下层具有由钛或钛化合物等形成的阻挡金属层。在后面说明阻挡金属层。发射极52和栅极金属层50彼此分离地设置。
发射极52和栅极金属层50隔着层间绝缘膜38设置在半导体基板10的上方。在图1A中省略了层间绝缘膜38。在层间绝缘膜38贯通地设置有接触孔54、接触孔55以及接触孔56。
接触孔55将栅极金属层50与晶体管部70内的栅极导电部连接。在接触孔55的内部也可以形成有由钨等形成的插塞层。在后面说明插塞层。
接触孔56将发射极52与虚设沟槽部30内的虚设导电部连接。在接触孔56的内部也可以形成有由钨等形成的插塞层。
连接部25与发射极52或栅极金属层50等正面侧金属层53连接。在一例中，连接部25设置于栅极金属层50与栅极导电部之间。连接部25也设置于发射极52与虚设导电部之间。连接部25是掺杂有杂质的多晶硅等具有导电性的材料。本例的连接部25是掺杂有N型杂质的多晶硅(N+)。连接部25隔着氧化膜等绝缘膜等设置在半导体基板10的正面21的上方。
栅极沟槽部40是在半导体基板10的正面21侧沿预先设定的延伸方向延伸的多个沟槽部的一例。栅极沟槽部40沿着预先设定的排列方向(在本例中为X轴方向)以预先设定的间隔排列。本例的栅极沟槽部40可以具有两个延伸部分41和连接部分43，该两个延伸部分41沿着与半导体基板10的正面21平行且与排列方向垂直的延伸方向(在本例中为Y轴方向)延伸，该连接部分43将两个延伸部分41连接。
连接部分43优选至少一部分形成为曲线状。通过将栅极沟槽部40的两个延伸部分41的端部连接，能够缓和延伸部分41的端部处的电场集中。在栅极沟槽部40的连接部分43，栅极金属层50可以与栅极导电部连接。
虚设沟槽部30是在半导体基板10的正面21侧沿预先设定的延伸方向延伸的多个沟槽部的一例。虚设沟槽部30是与发射极52电连接的沟槽部。虚设沟槽部30与栅极沟槽部40同样地沿着预先设定的排列方向(在本例中为X轴方向)以预先设定的间隔排列。本例的虚设沟槽部30在半导体基板10的正面21具有I字形状，但也可以与栅极沟槽部40同样地在半导体基板10的正面21具有U字形状。即，虚设沟槽部30可以具有沿着延伸方向延伸的两个延伸部分和将两个延伸部分连接的连接部分。
本例的晶体管部70具有使两个栅极沟槽部40和两个虚设沟槽部30重复排列的结构。即，本例的晶体管部70以1：1的比率具有栅极沟槽部40和虚设沟槽部30。例如，晶体管部70在两条延伸部分41之间具有一条虚设沟槽部30。
但是，栅极沟槽部40与虚设沟槽部30的比率不限于本例。栅极沟槽部40的比率可以大于虚设沟槽部30的比率，虚设沟槽部30的比率也可以大于栅极沟槽部40的比率。栅极沟槽部40与虚设沟槽部30的比率可以为2：3，也可以为2：4。此外，晶体管部70可以将全部沟槽部设为栅极沟槽部40而不具有虚设沟槽部30。
阱区17是设置于比后述的漂移区18更靠半导体基板10的正面21侧的第二导电型的区域。阱区17是设置于半导体装置100的边缘侧的阱区的一例。作为一例，阱区17为P+型。阱区17从有源区的设置有栅极金属层50的一侧的端部起在预先设定的范围内形成。阱区17的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度深。栅极沟槽部40和虚设沟槽部30的靠栅极金属层50侧的一部分区域形成于阱区17。栅极沟槽部40和虚设沟槽部30的延伸方向的端的底部可以被阱区17覆盖。
接触孔54在晶体管部70形成于发射区12和接触区15这些各区域的上方。接触孔54未设置在设置于Y轴方向两端的阱区17的上方。如此，在层间绝缘膜形成有一个或多个接触孔54。一个或多个接触孔54可以以沿着延伸方向延伸的方式设置。
台面部71是在与半导体基板10的正面21平行的面内与沟槽部邻接地设置的台面部。台面部可以是被相邻的两个沟槽部夹着的半导体基板10的部分，且是从半导体基板10的正面21起到各沟槽部的最深的底部的深度为止的部分。可以将各沟槽部的延伸部分设为一个沟槽部。即，可以将被两个延伸部分夹着的区域作为台面部。
台面部71在晶体管部70与虚设沟槽部30或栅极沟槽部40中的至少一个邻接地设置。台面部71在半导体基板10的正面21具有阱区17、发射区12、基区14以及接触区15。在台面部71，发射区12和接触区15在延伸方向上交替地设置。
基区14是设置于半导体基板10的正面21侧的第二导电型的区域。作为一例，基区14为P-型。基区14在半导体基板10的正面21可以设置于台面部71的Y轴方向上的两端部。应予说明，图1A仅表示该基区14的Y轴方向的一个端部。
发射区12是掺杂浓度比漂移区18的掺杂浓度高的第一导电型的区域。作为一例，本例的发射区12为N+型。发射区12的掺杂剂的一例是砷(As)。发射区12在台面部71的正面21以与栅极沟槽部40相接的方式设置。发射区12可以以从夹着台面部71的两条沟槽部中的一条沟槽部沿X轴方向延伸到另一条沟槽部的方式设置。发射区12也设置在接触孔54的下方。
此外，发射区12可以与虚设沟槽部30相接，也可以不与虚设沟槽部30相接。本例的发射区12与虚设沟槽部30相接。
接触区15设置于基区14的上方，是掺杂浓度比基区14的掺杂浓度高的第二导电型的区域。作为一例，本例的接触区15为P+型。本例的接触区15设置于台面部71的正面21。接触区15可以从夹着台面部71的两条沟槽部中的一条沟槽部起沿X轴方向设置到另一条沟槽部。接触区15可以与栅极沟槽部40或虚设沟槽部30相接，也可以不与栅极沟槽部40或虚设沟槽部30相接。本例的接触区15与虚设沟槽部30和栅极沟槽部40相接。接触区15也设置在接触孔54的下方。
图1B表示图1A中的a-a’截面的一例。a-a’截面是在晶体管部70中穿过发射区12的XZ面。本例的半导体装置100在a-a’截面中具有半导体基板10、层间绝缘膜38、发射极52以及集电极24。集电极24是以与半导体基板10的背面23相接的方式设置的背面侧金属层的一例。发射极52形成在半导体基板10和层间绝缘膜38的上方。
漂移区18是设置于半导体基板10的第一导电型的区域。作为一例，本例的漂移区18为N-型。漂移区18可以是在半导体基板10中未形成其他掺杂区而残留的区域。即，漂移区18的掺杂浓度可以是半导体基板10的掺杂浓度。
缓冲区20是设置于比漂移区18更靠半导体基板10的背面23侧的第一导电型的区域。作为一例，本例的缓冲区20为N型。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20可以作为防止从基区14的下表面侧扩展的耗尽层到达第二导电型的集电区22的场截止层而发挥功能。应予说明，缓冲区20可以省略。
集电区22在晶体管部70设置于缓冲区20的下方。集电区22具有第二导电型。作为一例，本例的集电区22为P+型。
集电极24形成于半导体基板10的背面23。集电极24由金属等导电材料形成。集电极24的材料可以与发射极52的材料相同，也可以不同。
基区14是设置于漂移区18的上方的第二导电型的区域。基区14以与栅极沟槽部40相接的方式设置。基区14可以以与虚设沟槽部30相接的方式设置。
发射区12设置于基区14的上方。发射区12设置在基区14与正面21之间。发射区12与栅极沟槽部40相接地设置。发射区12可以与虚设沟槽部30相接，也可以不与虚设沟槽部30相接。
蓄积区16是设置于比漂移区18更靠半导体基板10的正面21侧的第一导电型的区域。作为一例，本例的蓄积区16为N+型。但是，也可以不设置蓄积区16。
蓄积区16以与栅极沟槽部40相接的方式设置。蓄积区16可以与虚设沟槽部30相接，也可以不与虚设沟槽部30相接。蓄积区16的掺杂浓度比漂移区18的掺杂浓度高。蓄积区16的离子注入的剂量可以为1.0E+12cm-2以上且1.0E+13cm-2以下。此外，蓄积区16的离子注入剂量可以为3.0E+12cm-2以上且6.0E+12cm-2以下。通过设置蓄积区16，能够提高载流子注入促进效果(IE效果)，并且降低晶体管部70的导通电压。
一个以上的栅极沟槽部40和一个以上的虚设沟槽部30设置于正面21。各沟槽部从正面21设置到漂移区18。在设置有发射区12、基区14、接触区15以及蓄积区16中的至少任一个的区域中，各沟槽部也贯通这些区域而到达漂移区18。沟槽部贯通掺杂区并不限于以在形成掺杂区后形成沟槽部的顺序进行制造。在形成沟槽部之后在沟槽部之间形成掺杂区的情况也包含于沟槽部贯通掺杂区的情况中。
栅极沟槽部40具有形成于正面21的栅极沟槽、栅极绝缘膜42以及栅极导电部44。栅极绝缘膜42以覆盖栅极沟槽的内壁的方式形成。栅极绝缘膜42可以通过将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部形成于比栅极绝缘膜42更靠内侧的位置。栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。栅极沟槽部40在正面21被层间绝缘膜38覆盖。
栅极导电部44包括在半导体基板10的深度方向上隔着栅极绝缘膜42与在台面部71侧相邻的基区14对置的区域。如果对栅极导电部44施加预先设定的电压，则在基区14中的与栅极沟槽相接的界面的表层形成有由电子的反型层形成的沟道。
虚设沟槽部30可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有形成于正面21侧的虚设沟槽、虚设绝缘膜32以及虚设导电部34。虚设绝缘膜32以覆盖虚设沟槽的内壁的方式形成。虚设导电部34形成于虚设沟槽的内部，并且形成于比虚设绝缘膜32更靠内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设沟槽部30在正面21被层间绝缘膜38覆盖。
层间绝缘膜38设置在半导体基板10的上方。本例的层间绝缘膜38与正面21相接地设置。在层间绝缘膜38的上方设置有发射极52。在层间绝缘膜38设置有用于将发射极52与半导体基板10电连接的一个或多个接触孔54。接触孔55和接触孔56也同样地可以以贯通层间绝缘膜38的方式设置。层间绝缘膜38的膜厚例如为1.0μm，但并不限于此。
层间绝缘膜38可以是氧化硅膜。层间绝缘膜38可以是BPSG(Boro-phosphoSilicate Glass：硼磷硅玻璃)膜，也可以是BSG(Borosilicate glass：硼硅酸盐玻璃)膜，也可以是PSG(Phosphosilicate glass：磷硅酸盐玻璃)膜。层间绝缘膜38也可以包含高温氧化硅(HTO：High Temperature Oxide)膜。
背面侧寿命控制区151可以设置于晶体管部70。但是，也可以省略背面侧寿命控制区151。背面侧寿命控制区151是通过向半导体基板10的内部注入杂质等而有意地形成寿命控制剂的区域。在一例中，背面侧寿命控制区151通过向半导体基板10注入氦而形成。背面侧寿命控制区151也可以通过质子的注入来形成。通过设置背面侧寿命控制区151，能够减少关断时间，通过抑制尾电流，能够减少开关时的损耗。
寿命控制剂是载流子的再结合中心。寿命控制剂可以是晶格缺陷。例如，寿命控制剂可以是空位、复合空位、它们与构成半导体基板10的元素的复合缺陷、或者位错。此外，寿命控制剂也可以是氦、氖等稀有气体元素或铂等金属元素等。在形成晶格缺陷中可以使用电子束、质子。
寿命控制剂浓度是指载流子的再结合中心浓度。寿命控制剂浓度可以是晶格缺陷的浓度。例如寿命控制剂浓度可以是空位、复合空位等空位浓度，也可以是这些空位与构成半导体基板10的元素的复合缺陷浓度，或者还可以是位错浓度。此外，寿命控制剂浓度可以是氦、氖等稀有气体元素的化学浓度，或者也可以是铂等金属元素的化学浓度。
背面侧寿命控制区151在半导体基板10的深度方向上设置于比半导体基板10的中心更靠背面23侧的位置。本例的背面侧寿命控制区151设置于缓冲区20。本例的背面侧寿命控制区151在XY平面中设置于半导体基板10的整个面，能够以不使用掩模的方式形成。背面侧寿命控制区151可以在XY平面中设置于半导体基板10的一部分。用于形成背面侧寿命控制区151的杂质的剂量可以是0.5E+10cm-2以上且1.0E+14cm-2以下，也可以是5.0E+10cm-2以上且1.0E+13cm-2以下。
背面侧寿命控制区151可以通过从背面23侧的注入而形成。由此，变得容易避免对半导体装置100的正面21侧的影响。例如，背面侧寿命控制区151通过从背面23侧照射氦、质子而形成。在此，能够通过SR法或者漏电流的测定来获取正面21侧的状态，从而判断背面侧寿命控制区151是通过从正面21侧的注入而形成的、还是通过从背面23侧的注入而形成的。
图2A表示半导体装置100的变形例的俯视图。本例的半导体装置100具备晶体管部70和二极管部80。
二极管部80是将设置于半导体基板10的背面23侧的阴极区82投影到半导体基板10的上表面而得到的区域。本例的半导体装置100具备设置于半导体基板10的正面21侧的内部的栅极沟槽部40、虚设沟槽部30、发射区12、基区14、接触区15以及阱区17。栅极沟槽部40和虚设沟槽部30分别是沟槽部的一例。
本例的虚设沟槽部30可以与栅极沟槽部40同样地在半导体基板10的正面21具有U字形状。即，虚设沟槽部30可以具有沿着延伸方向延伸的两个延伸部分31和将两个延伸部分31连接的连接部分33。
本例的半导体装置100具备设置于半导体基板10的正面21的上方的发射极52和栅极金属层50。发射极52和栅极金属层50相互分离地设置。本例的晶体管部70包括位于晶体管部70与二极管部80之间的边界的边界部90。但是，半导体装置100也可以不具备边界部90。
边界部90是设置于晶体管部70且与二极管部80邻接的区域。边界部90具有接触区15。本例的边界部90不具有发射区12。在一例中，边界部90的沟槽部为虚设沟槽部30。本例的边界部90以X轴方向上的两端成为虚设沟槽部30的方式配置。
接触孔54在二极管部80中设置于基区14的上方。接触孔54在边界部90设置于接触区15的上方。在设置于Y轴方向两端的阱区17的上方，未设置任何接触孔54。
台面部91设置于边界部90。台面部91在半导体基板10的正面21具有接触区15。本例的台面部91在Y轴方向的负侧具有基区14和阱区17。
台面部81在二极管部80中设置于被相邻的虚设沟槽部30夹着的区域。台面部81在半导体基板10的正面21具有基区14。本例的台面部81在Y轴方向的负侧具有基区14和阱区17。
发射区12设置于台面部71，但可以不设置于台面部81和台面部91。接触区15设置于台面部71和台面部91，但可以不设置于台面部81。
图2B表示半导体装置100的变形例的b-b’截面。本图相当于图2A的b-b’截面。本例的半导体装置100具备背面侧寿命控制区151和正面侧寿命控制区152。但是，半导体装置100可以不具备背面侧寿命控制区151和正面侧寿命控制区152中的一者。本例的半导体装置100在缓冲区20的背面23侧具备集电区22和阴极区82。
接触区15在台面部91设置于基区14的上方。接触区15在台面部91中与虚设沟槽部30相接地设置。在其他截面中，接触区15可以设置于台面部71的正面21。
蓄积区16设置于晶体管部70和二极管部80。本例的蓄积区16设置于晶体管部70和二极管部80的整个面。但是，蓄积区16也可以不设置于二极管部80。
阴极区82在二极管部80设置于缓冲区20的下方。集电区22与阴极区82之间的边界是晶体管部70与二极管部80之间的边界。即，在本例的边界部90的下方设置有集电区22。
背面侧寿命控制区151设置于晶体管部70和二极管部80这两者。由此，本例的半导体装置100能够加快二极管部80中的恢复，进一步改善开关损耗。背面侧寿命控制区151可以通过与其他实施例的背面侧寿命控制区151相同的方法形成。
正面侧寿命控制区152在半导体基板10的深度方向上设置在比半导体基板10的中心更靠正面21侧的位置。本例的正面侧寿命控制区152设置于漂移区18。正面侧寿命控制区152设置于晶体管部70和二极管部80这两者。正面侧寿命控制区152可以设置于二极管部80和边界部90，而不设置在晶体管部70的一部分。正面侧寿命控制区152能够抑制空穴从晶体管部70注入，从而降低反向恢复损耗。
正面侧寿命控制区152可以通过背面侧寿命控制区151的形成方法中的任意的方法来形成。用于形成背面侧寿命控制区151和正面侧寿命控制区152的元素和剂量等可以相同也可以不同。
正面侧寿命控制区152以从二极管部80延伸到晶体管部70的方式设置。正面侧寿命控制区152可以通过来自半导体基板10的正面21的照射而形成。正面侧寿命控制区152也可以通过来自半导体基板10的背面23侧的照射而形成。本例的正面侧寿命控制区152设置于栅极沟槽部40的下方。用于形成正面侧寿命控制区152的粒子束等通过半导体装置100的MOS栅极结构，从而有时在栅极氧化膜与半导体基板之间的界面产生缺陷。
半导体装置100可以是用于进行电力的控制等的功率半导体装置。本例的半导体装置100可以具有在半导体基板10的背面23侧具备背面侧金属层的纵型半导体结构。但是，半导体装置100也可以具有在背面23侧不具备金属层的横型半导体结构。
应予说明，在本例中，作为半导体装置100，例示沟槽栅结构的RC-IGBT来进行说明。但是，半导体装置100也可以是平面栅极结构的半导体装置，还可以是二极管等其他半导体装置。
图3是半导体装置100的截面的放大图。在本例中，表示接触孔54附近的截面的放大图。半导体装置100具备第一阻挡金属层61、第二阻挡金属层62、硅化物层63以及插塞层64。
应予说明，在本说明书中，有时利用接触孔54来说明接触孔附近的结构，但对于接触孔55和接触孔56等其他接触孔也可以应用同样的结构。即，第一阻挡金属层61、第二阻挡金属层62、硅化物层63以及插塞层64也可以设置在接触孔55和接触孔56等其他接触孔中。
第一阻挡金属层61在接触孔54中设置在层间绝缘膜38的侧壁。第一阻挡金属层61包含导电性的材料。例如，第一阻挡金属层61是TiN。第一阻挡金属层61可以是氢吸藏合金。第一阻挡金属层61可以包含钛(Ti)、镁(Mg)、钒(V)、镧(La)、钯(Pd)、锆(Zr)等中的任一种金属作为容易吸藏氢的金属。第一阻挡金属层61通过对Ti等初始金属膜进行退火而形成。本例的第一阻挡金属层61是通过在氮气氛中对作为初始金属膜而被成膜在层间绝缘膜38的侧壁的Ti进行退火而形成的TiN。
第二阻挡金属层62在接触孔54中层叠在第一阻挡金属层61。第二阻挡金属层62包含导电性的材料。例如，第二阻挡金属层62是TiN。第二阻挡金属层62以与设置在半导体基板10的上表面的硅化物层63层叠的方式设置。第二阻挡金属层62可以通过导电性的材料的溅射而形成。本例的第二阻挡金属层62是通过溅射而形成的TiN。
硅化物层63在接触孔54的下方设置于半导体基板10的上表面。硅化物层63可以是硅化钛层。硅化物层63通过对Ti等初始金属膜进行退火而形成。本例的硅化物层63是通过对作为初始金属膜而被成膜在接触孔54的底面的Ti进行退火而形成的硅化钛层。
第一阻挡金属层61和硅化物层63可以通过相同的退火工序形成。由此，在层间绝缘膜38的侧壁形成TiN的第一阻挡金属层61，并且在半导体基板10的上表面形成硅化钛的硅化物层63。
插塞层64在接触孔54中以与第二阻挡金属层62相接的方式设置。插塞层64是填充在接触孔54内部的导电性的材料。插塞层64可以是与正面侧金属层53不同的材料。例如，插塞层64的材料是钨。应予说明，也可以省略插塞层64，而将正面侧金属层53填充到接触孔54的内部。插塞层64也可以如后述那样侵入到第二阻挡金属层62的内部。
层间绝缘膜38具有接触孔54，并且设置在半导体基板10的上方。层间绝缘膜38具有设置在正面21的上方的一层绝缘膜，但也可以具有层叠的多层绝缘膜。层间绝缘膜38可以是BPSG等氧化硅膜。
第一阻挡金属层61比第二阻挡金属层62更致密。第一阻挡金属层61和第二阻挡金属层62可以通过不同的成膜方法形成。第一阻挡金属层61可以是通过被成膜在层间绝缘膜38的侧壁的Ti的退火而形成的TiN膜。第二阻挡金属层62可以是通过TiN的溅射而形成的TiN膜。由此，第一阻挡金属层61可以是比第二阻挡金属层62更致密的TiN膜。第一阻挡金属层61和第二阻挡金属层62可以包含相同的材料。
通过致密地形成第一阻挡金属层61，能够保护层间绝缘膜38免受插塞层64的成膜时的损伤。另一方面，通过溅射形成的第二阻挡金属层62无需形成初始金属膜，因此能够避免Ti等残留所引起的氢吸藏效果的影响。然而，由于第二阻挡金属层62不是像第一阻挡金属层61那样致密的膜，因此存在插塞层64在形成插塞层64时侵入第二阻挡金属层62的情况。
第一阻挡金属层61的膜厚可以小于第二阻挡金属层62的膜厚。第一阻挡金属层61的膜厚可以小于硅化物层63的膜厚。可以通过形成致密膜之后的蚀刻使第一阻挡金属层61薄膜化。形成致密膜之后的蚀刻可以通过药液来进行。进行蚀刻的药液例如可以是氢氟酸(氟酸)、氨过氧化氢溶液或硫酸等。此外，氨过氧化氢溶液是氨(NH4OH)、过氧化氢(H2O2)以及水(H2O)的混合液。形成致密膜之后的蚀刻也可以通过干蚀刻或反溅射等方法来进行。第一阻挡金属层61的膜厚可以是1nm以上且10nm以下。第一阻挡金属层61的膜厚可以是在接触孔54中最厚的位置处的膜厚。第一阻挡金属层61的膜厚可以在层间绝缘膜38的整个侧壁中形成于预先设定的范围内。第二阻挡金属层62的膜厚可以是1nm以上且100nm以下。硅化物层63的膜厚可以是1nm以上且200nm以下。
第一阻挡金属层61可以覆盖层间绝缘膜38的侧壁。第一阻挡金属层61的下端可以与硅化物层63相接。由此，能够避免插塞层64成膜时的气体侵蚀层间绝缘膜38。
接触孔54的开口宽度W54是接触孔54的在层间绝缘膜38的上表面处的沟槽排列方向上的宽度。接触孔54的开口宽度W54可以是100nm以上且1000nm以下。
接触孔54的仰角θ可以是能够均匀地形成第一阻挡金属层61和第二阻挡金属层62的程度的大小。仰角θ可以是正面21与层间绝缘膜38的侧壁所成的角度。若增大接触孔54的仰角θ，则容易微细化，若减小接触孔54的仰角θ，则容易均匀地形成第一阻挡金属层61。接触孔54的仰角θ可以是70°以上且90°以下。
在此，如果用于形成寿命控制区的电子束和粒子束等通过MOS栅极结构，则有时在MOS栅极结构的氧化膜与半导体层之间的界面附近产生缺陷。而且，如果在MOS栅极结构附近存在具有氢吸藏效果的Ti等金属，则有时会吸藏扩散到栅部的氢，从而阻碍MOS栅极结构的悬空键的氢终端，阈值电压会发生变化。
本例的半导体装置100通过使第一阻挡金属层61薄膜化，从而降低具有氢吸藏效果的Ti等金属的残留量，由此能够抑制氢吸藏效果的影响，从而促进MOS栅极结构的悬空键的氢终端。由此，能够抑制阈值电压的变化。此外，半导体装置100通过具备第二阻挡金属层62，从而即使在使第一阻挡金属层61薄膜化的情况下，也能够确保插塞层64成膜时的阻挡性。半导体装置100能够在抑制阈值电压变化的同时形成寿命控制区，因此能够降低反向恢复损耗。
应予说明，在从半导体基板10的正面21侧照射用于形成寿命控制区的电子束和粒子束的情况下，对MOS栅极结构的影响变大，但在从半导体基板10的背面23侧照射用于形成寿命控制区的电子束和粒子束的情况下，也可能对MOS栅极结构产生影响。由此，半导体装置100在从背面23侧照射的情况下也能够恢复MOS栅极结构的损伤，从而抑制阈值电压的变化。应予说明，在从半导体基板10的背面23侧照射粒子束等的情况下，加速电压变大而会导致装置大型化，而在本例的半导体装置100中，由于能够抑制从正面21照射粒子束等的影响，因此能够以更小型的装置形成寿命控制区。
图4是作为变形例的半导体装置100的截面的放大图。本例的半导体装置100与图3的半导体装置100的不同点在于，具有第一绝缘膜138和第二绝缘膜238。在本例中，特别地对与图3的半导体装置100的不同点进行说明。
第一绝缘膜138设置在半导体基板10的上方。第一绝缘膜138可以是与虚设绝缘膜32和栅极绝缘膜42等绝缘膜不同的材料。在一例中，第一绝缘膜138可以是HTO膜。第一绝缘膜138的膜厚可以比虚设绝缘膜32的膜厚厚，也可以比栅极绝缘膜42的膜厚厚。第一绝缘膜138的膜厚可以是50nm以上且500nm以下。
第二绝缘膜238设置在第一绝缘膜138的上方。第二绝缘膜238可以具有与第一绝缘膜138不同的材料。第二绝缘膜238可以是氧化硅膜。第二绝缘膜238可以是BPSG膜，也可以是BSG膜，还可以是PSG膜。第二绝缘膜238的膜厚可以比第一绝缘膜138的膜厚大。第二绝缘膜238的膜厚可以是500nm以上且1500nm以下。通过较厚地层叠第二绝缘膜238，容易消除半导体装置100的上表面的高低差而使其均匀化。
第一绝缘膜138的仰角θ1可以与第二绝缘层238的仰角θ2相同，也可以与第二绝缘层238的仰角θ2不同。第一绝缘膜138的仰角θ1可以大于第二绝缘膜238的仰角θ2，也可以小于第二绝缘膜238的仰角θ2。可以以使第一阻挡金属层61的膜厚变得均匀的方式设定仰角θ1和仰角θ2。
接触孔54以贯通第一绝缘膜138和第二绝缘膜238的方式设置。接触孔54可以在截面中具有缩颈结构。第一阻挡金属层61的膜厚可以形成为，在第一绝缘膜138的上表面的第一阻挡金属层61的膜厚比在第一绝缘膜138和第二绝缘膜238的侧壁的第一阻挡金属层61的膜厚厚。在与半导体基板10的正面21平行的方向上，设置于第二绝缘膜238的接触孔54的开口宽度W2可以比设置于第一绝缘膜138的接触孔54的开口宽度W1大。
图5是作为变形例的半导体装置100的截面的放大图。本例的半导体装置100与图3的半导体装置100的不同点在于，具备沟槽接触部65。在本例中，特别地对与图3的半导体装置100的不同点进行说明。
沟槽接触部65具有接触孔54，并且以从半导体基板10的正面21向半导体基板10的深度方向延伸的方式设置。沟槽接触部65的下端可以比发射区12的下端浅。沟槽接触部65的下端可以比发射区12的下端深。沟槽接触部65的下端可以比栅极导电部44的上端浅。沟槽接触部65的下端也可以比栅极导电部44的上端深。
第一阻挡金属层61以与层间绝缘膜38的侧壁相接的方式设置。第一阻挡金属层61可以不设置在正面21的下方。硅化物层63在沟槽接触部65中以与半导体基板10的侧壁和半导体基板10的上表面相接的方式设置。第二阻挡金属层62以与设置在层间绝缘膜38的侧壁的第一阻挡金属层61层叠的方式设置。第二阻挡金属层62以与设置在半导体基板10的侧壁的硅化物层63层叠的方式设置。
应予说明，本例的层间绝缘膜38具有一层绝缘膜，但也可以具有第一绝缘膜138和第二绝缘膜238这两层绝缘膜。本例的半导体装置100通过设置沟槽接触部65，能够增加与半导体基板10的接触面积而降低接触电阻。通过将沟槽接触部65设置于晶体管部70，能够使空穴的抽出变得容易而抑制闩锁效应。
图6表示半导体装置100的阈值电压相对于第一阻挡金属层61的膜厚的关系。纵轴表示半导体装置100的阈值电压(V)。横轴表示第一阻挡金属层61的膜厚(nm)。当第一阻挡金属层61的膜厚在1nm以上且10nm以下的范围内时，阈值电压不降低，但是如果第一阻挡金属层61的膜厚超过10nm，则阈值电压降低。这样，当第一阻挡金属层61的膜厚变厚时，由于第一阻挡金属层61的氢吸藏效果，MOS栅极结构的缺陷不恢复而阈值电压容易降低。
图7是表示半导体装置100的制造工序的一例的流程图。在步骤S100中，形成半导体装置100的正面21侧的元件结构。在步骤S100中，可以包括形成虚设沟槽部30和栅极沟槽部40作为正面21侧的元件结构的工序。在步骤S100中，可以包括通过向半导体基板10的离子注入来形成基区14、发射区12以及接触区15等作为正面21侧的元件结构的工序。
在步骤S102中，在半导体基板10的上方形成层间绝缘膜38。在层间绝缘膜38包括第一绝缘膜138和第二绝缘膜238的情况下，可以形成第一绝缘膜138和第二绝缘膜238这两者。在步骤S104中，通过对层间绝缘膜38进行蚀刻而形成接触孔。在步骤S104中，可以在层间绝缘膜38形成接触孔54、接触孔55以及接触孔56等接触孔。
在步骤S106中，成膜出用于形成第一阻挡金属层61和硅化物层63的初始金属膜。在本例中，在接触孔54中，在层间绝缘膜38的侧壁和半导体基板10的上表面形成预先设定的初始金属膜。即，初始金属膜以与层间绝缘膜38和半导体基板10相接的方式形成。例如，初始金属膜是通过溅射而成膜出的Ti膜。初始金属膜的膜厚可以是1nm以上且100nm以下。
在步骤S108中，在氮气氛中对半导体基板10进行退火。由此，在层间绝缘膜38的侧壁形成第一阻挡金属层61，并且在半导体基板10的上表面形成硅化物层63。这样，与层间绝缘膜38相接的初始金属膜成为第一阻挡金属层61，与半导体基板10相接的初始金属膜成为硅化物层63。本例的第一阻挡金属层61是通过层间绝缘膜38的侧壁的Ti膜的退火而形成的致密的TiN膜。本例的硅化物层63是通过半导体基板10的上表面的Ti膜的退火而形成的硅化钛膜。在本例中，对形成TiN膜作为第一阻挡金属层61的情况进行说明，但是在第一阻挡金属层61的材料不是TiN的情况下，可以成膜不同材料的初始金属膜。退火的温度可以为300度以上且1100度以下。用于形成第一阻挡金属层61的退火可以在形成第二阻挡金属层62之前执行。
在步骤S110中，对致密的TiN膜进行蚀刻从而进行调整，以使第一阻挡金属层61成为预先设定的膜厚。本例的第一阻挡金属层61被蚀刻，以成为1nm以上且10nm以下的膜厚。
在步骤S112中，成膜出第二阻挡金属层62。第二阻挡金属层62可以以层叠在第一阻挡金属层61和硅化物层63的方式形成。本例的第二阻挡金属层62是通过溅射而成膜的TiN膜。可以在蚀刻第一阻挡金属层61的阶段之后执行通过层叠在第一阻挡金属层61而形成第二阻挡金属层62的阶段。
在步骤S114中，在氮气氛中对半导体基板10进行退火。步骤S114的退火的条件可以与步骤S108的退火的条件相同，也可以不同。本例的退火在形成第二阻挡金属层62之后执行。第二阻挡金属层62的退火可以在成膜出插塞层64之前执行。
在步骤S116中，形成插塞层64。在本例中，通过CVD(Chemical Vapor Deposition：化学气相沉积)法以填埋接触孔54的内部的方式形成钨。在步骤S118中，对插塞层64进行回蚀。由此，可以去除接触孔54的外部的不需要的钨膜。回蚀可以通过干蚀刻或CMP(chemicalmechanical planarization：化学机械抛光)来进行。当去除钨膜时，也可以去除层间绝缘膜38上的第一阻挡金属层61和第二阻挡金属层62。也可以在与插塞层64的回蚀不同的工序中去除层间绝缘膜38上的第一阻挡金属层61和第二阻挡金属层62。
在步骤S118之后，正面侧金属层53可以形成在半导体基板10的上方。此外，在步骤S118之后，可以形成集电极24等背面23侧的部件。在步骤S118之后，可以形成背面侧寿命控制区151和正面侧寿命控制区152。
图8是表示比较例的半导体装置的制造工序的流程图。在比较例的半导体装置中，与图7的半导体装置100的制造工序的不同点在于，不通过蚀刻使致密的TiN层薄膜化。步骤S500～步骤S504可以分别对应于图7的步骤S100～步骤S104。
在步骤S506中，在接触孔的内侧成膜出Ti膜和TiN膜。在步骤S508中，通过对半导体基板10进行退火，在层间绝缘膜38的侧壁，由Ti膜形成致密的TiN膜。在半导体基板10的上表面形成硅化钛层。在步骤S510中，在接触孔的内部形成插塞层64。在步骤S512中，回蚀插塞层64。回蚀可以通过干蚀刻或CMP来进行。当去除钨膜时，也可以去除层间绝缘膜38上的第一阻挡金属层61和第二阻挡金属层62。也可以在与插塞层64的回蚀不同的工序中去除层间绝缘膜38上的第一阻挡金属层61和第二阻挡金属层62。
在此，为了在层间绝缘膜38的侧壁的整个面设置致密的TiN膜，需要以不产生TiN膜的不均的方式具有富余地较厚地成膜出Ti膜。在比较例的半导体装置中，未对层间绝缘膜38的侧壁的致密的TiN膜进行蚀刻，从而致密的TiN膜形成得较厚，因此有时由于氢吸藏效果而不产生MOS栅极结构的氢终端而残留缺陷。
对此，半导体装置100对第一阻挡金属层61进行蚀刻而使其薄膜化，因此即使在将初始金属膜形成得厚且均匀的情况下，也能够使第一阻挡金属层61变薄而使残留的Ti减少。由此，能够用氢终止MOS栅极结构周边的缺陷而抑制阈值电压的变化。
以上，利用实施方式对本发明进行了说明，但本发明的技术范围并不限于所述实施方式所记载的范围。能够对所述实施方式施加各种变更或改良，这对于本领域技术人员而言是显而易见的。根据权利要求书的记载可知，加入了这样的变更或改良的方式也能够包含在本发明的技术范围内。
应注意的是，权利要求书、说明书以及附图中示出的装置、系统、程序以及方法中的动作、过程、步骤以及阶段等各处理的执行顺序，只要没有特别明示“在……之前”、“先于……”等，此外，没有在后面的处理中使用前面的处理的结果，就可以以任意的顺序实现。关于权利要求书、说明书以及附图中的动作流程，即使为了方便而使用“首先，”、“接下来，”等进行了说明，也并不意味着必须按照该顺序实施。

Claims (20)

1.一种半导体装置，其特征在于，所述半导体装置具备设置于半导体基板的MOS栅极结构，所述半导体装置具备：
层间绝缘膜，其具有接触孔，并且设置在所述半导体基板的上方；
导电性的第一阻挡金属层，其在所述接触孔中设置在所述层间绝缘膜的侧壁；
导电性的第二阻挡金属层，其在所述接触孔中层叠在所述第一阻挡金属层；以及
硅化物层，其在所述接触孔的下方设置在所述半导体基板的上表面，
所述第一阻挡金属层比所述第二阻挡金属层更致密，并且膜厚是1nm以上且10nm以下。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第一阻挡金属层是TiN。
3.根据权利要求1或2所述的半导体装置，其特征在于，
所述第一阻挡金属层的下端与所述硅化物层相接。
4.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
所述第二阻挡金属层以与设置在所述半导体基板的上表面的所述硅化物层层叠的方式设置。
5.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
所述第一阻挡金属层的膜厚小于所述第二阻挡金属层的膜厚。
6.根据权利要求1至5中任一项所述的半导体装置，其特征在于，
所述半导体装置具备插塞层，所述插塞层在所述接触孔中以与所述第二阻挡金属层相接的方式设置。
7.根据权利要求6所述的半导体装置，其特征在于，
所述插塞层侵入到所述第二阻挡金属层的内部。
8.根据权利要求1至7中任一项所述的半导体装置，其特征在于，
所述层间绝缘膜具备：
第一绝缘膜，其设置在所述半导体基板的上方；以及
第二绝缘膜，其设置在所述第一绝缘膜的上方，并且所述第二绝缘膜的膜厚比所述第一绝缘膜的膜厚大。
9.根据权利要求8所述的半导体装置，其特征在于，
所述接触孔以贯通所述第一绝缘膜和所述第二绝缘膜的方式设置，
在与所述半导体基板的正面平行的方向上，设置于所述第二绝缘膜的所述接触孔的开口宽度比设置于所述第一绝缘膜的所述接触孔的开口宽度大。
10.根据权利要求1至9中任一项所述的半导体装置，其特征在于，
所述半导体装置具备沟槽接触部，所述沟槽接触部具有所述接触孔，并且以从所述半导体基板的正面向所述半导体基板的深度方向延伸的方式设置。
11.根据权利要求10所述的半导体装置，其特征在于，
所述硅化物层在所述沟槽接触部中以与所述半导体基板的侧壁和所述半导体基板的上表面相接的方式设置。
12.根据权利要求10或11所述的半导体装置，其特征在于，
所述第二阻挡金属层以与设置在所述半导体基板的侧壁的所述硅化物层层叠的方式设置。
13.根据权利要求1至12中任一项所述的半导体装置，其特征在于，
所述半导体装置具备晶体管部和二极管部。
14.根据权利要求13所述的半导体装置，其特征在于，
所述半导体装置具备正面侧寿命控制区，所述正面侧寿命控制区在所述半导体基板的深度方向上设置在比所述半导体基板的中心更靠正面侧的位置。
15.根据权利要求14所述的半导体装置，其特征在于，
所述正面侧寿命控制区以从所述二极管部延伸到所述晶体管部的方式设置。
16.根据权利要求14或15所述的半导体装置，其特征在于，
通过向所述半导体基板照射粒子束而形成所述正面侧寿命控制区。
17.根据权利要求1至16中任一项所述的半导体装置，其特征在于，
所述半导体装置具备背面侧金属层，所述背面侧金属层以与所述半导体基板的背面相接的方式设置。
18.一种半导体装置的制造方法，其特征在于，所述半导体装置具备设置于半导体基板的MOS栅极结构，所述半导体装置的制造方法具备：
在所述半导体基板的上方形成具有接触孔的层间绝缘膜的阶段；
在所述接触孔中，在所述层间绝缘膜的侧壁和所述半导体基板的上表面形成预先设定的初始金属膜的阶段；
通过对所述半导体基板进行退火，从而在所述层间绝缘膜的侧壁形成第一阻挡金属层，并且在所述半导体基板的上表面形成硅化物层的阶段；以及
在所述接触孔中，以层叠在所述第一阻挡金属层的方式形成导电性的第二阻挡金属层的阶段，
所述第一阻挡金属层比所述第二阻挡金属层更致密，并且膜厚是1nm以上且10nm以下。
19.根据权利要求18所述的半导体装置的制造方法，其特征在于，
所述半导体装置的制造方法具备蚀刻所述第一阻挡金属层的阶段，
在蚀刻所述第一阻挡金属层的阶段之后执行通过层叠在所述第一阻挡金属层而形成所述第二阻挡金属层的阶段。
20.根据权利要求18或19所述的半导体装置的制造方法，其特征在于，
在形成所述第二阻挡金属层之前执行用于形成所述第一阻挡金属层的退火，
所述半导体装置的制造方法具备在形成所述第二阻挡金属层之后对所述半导体基板进行退火的阶段。
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