WO2024147230A1 - 半導体装置及びその製造方法 - Google Patents

Abstract

半導体基板と、前記半導体基板の上方に設けられ、側壁に段差部を有するコンタクトホールが設けられた層間絶縁膜と、前記コンタクトホールに設けられたコンタクト部と、を備え、前記コンタクト部は、前記コンタクトホールの側壁および底面に設けられたバリア層と、を有し、前記バリア層は、前記段差部と接する第１領域と、前記第１領域と異なる領域において、前記コンタクトホールの側壁と接する第２領域と、を有し、前期第１領域の最厚部分の膜厚をＴ、前記第２領域の最薄部分の膜厚をｔとした場合に、０．３Ｔ≦ｔ≦０．９５Ｔを満たす半導体装置を提供する。

Description

半導体装置及びその製造方法

　本発明は、半導体装置及びその製造方法に関する。

　特許文献１には、「コンタクトホール１４の側壁には、ＨＴＯ膜１１とＢＰＳＧ膜１２との界面に１段の段差１４ｃが設けられ、当該段差１４ｃにより、コンタクトホール１４の上端部側の幅がコンタクトホール１４の底面側の幅よりも階段状に広くなっている」構成の半導体装置が記載されている。
［先行技術文献］
［特許文献］
　　［特許文献１］　再表２０１９－０９３０１５号公報
　　［特許文献２］　特開昭６３－２０５９５１号公報
　　［特許文献３］　特開平５－２９９３７５号公報
　　［特許文献４］　特開平７－９４４４８号公報
　　［特許文献５］　特開２００１－２２３２１８号公報
　　［特許文献６］　特表２００４－５１５９２１号公報
　　［特許文献７］　特表２００７－５１１０８７号公報
　　［特許文献８］　特開２００８－１４１０５０号公報

解決しようとする課題

　バリア層の膜厚を均一化することが好ましい。

一般的開示

　本発明の第１の態様においては、半導体基板と、前記半導体基板の上方に設けられ、側壁に段差部を有するコンタクトホールが設けられた層間絶縁膜と、前記コンタクトホールに設けられたコンタクト部と、を備え、前記コンタクト部は、前記コンタクトホールの側壁および底面に設けられたバリア層と、を有し、前記バリア層は、前記段差部と接する第１領域と、前記第１領域よりも下側の領域において、前記コンタクトホールの側壁と接する第２領域と、を有し、前期第１領域の最厚部分の膜厚をＴ、前記第２領域の最薄部分の膜厚をｔとした場合に、０．３Ｔ≦ｔ≦０．９５Ｔを満たす半導体装置を提供する。

　上記半導体装置において、前記層間絶縁膜は、前記半導体基板のおもて面に接して設けられた第１層間絶縁膜と、前記第１層間絶縁膜の上方に設けられた第２層間絶縁膜と、を有し、前記段差部は、前記第１層間絶縁膜と前記第２層間絶縁膜との境界に形成されてよい。

　上記いずれかの半導体装置において、前記コンタクト部は、前記半導体基板のおもて面から前記半導体基板の深さ方向に延伸して設けられたトレンチコンタクト部であってよい。

　上記いずれかの半導体装置において、前記バリア層は、前記コンタクトホールにおいて、前記側壁に設けられた第１バリアメタル層と、前記コンタクトホールにおいて、前記第１バリアメタル層に積層された第２バリアメタル層と、を有してよい。

　上記いずれかの半導体装置において、前記段差部よりも上方において、前記第２バリアメタル層の膜厚は、前記第１バリアメタル層の膜厚よりも厚くてよい。

　上記いずれかの半導体装置において、前記段差部よりも下方において、前記第２バリアメタル層の膜厚は、前記第１バリアメタル層の膜厚よりも薄くてよい。

　上記いずれかの半導体装置において、前記第１領域の最厚部分の膜厚Ｔは３ｎｍ以上、１２０ｎｍ以下であってよく、前記第２領域の最薄部分の膜厚ｔは１ｎｍ以上、１１４ｎｍ以下であってよい。

　上記いずれかの半導体装置において、前記第１領域における前記第１バリアメタル層の最厚部分の膜厚は、３ｎｍ以上、１２０ｎｍ以下であってよい。

　上記いずれかの半導体装置において、前記第１バリアメタル層は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮのいずれか１つを含んでよい。

　上記いずれかの半導体装置において、前記第２バリアメタル層は、ＴｉＮ、ＴａＮのいずれか１つを含んでよい。

　上記いずれかの半導体装置において、前記コンタクトホールにおいて、前記バリア層の内側に設けられたプラグ層を備えてよい。

　上記いずれかの半導体装置において、前記層間絶縁膜の上方において、前記バリア層または前記プラグ層の少なくとも１つあるいは両方が設けられてよい。

　上記いずれかの半導体装置において、前記プラグ層はタングステン、モリブデンのいずれか１つを含んでよい。

　上記いずれかの半導体装置において、前記コンタクトホールの前記側壁は、順テーパであってよい。

　上記いずれかの半導体装置において、前記コンタクトホールの前記側壁は、逆テーパであってよい。

　上記いずれかの半導体装置において、前記コンタクトホールの前記側壁の接線方向に対して垂直な方向における前記段差部の高さは、前記層間絶縁膜の上面における前記コンタクトホールの開口幅の１５％以下であってよい。

　上記いずれかの半導体装置において、前記バリア層の膜厚は、前記段差部よりも上方において１ｎｍ以上、１１５ｎｍ以下であってよく、前記段差部よりも下方において１ｎｍ以上、１１４ｎｍ以下であってよい。

　本発明の第２の態様においては、半導体基板の上方に、側壁に段差部を設けたコンタクトホールを有する層間絶縁膜を形成する段階と、前記コンタクトホールの側壁および底面にバリア層を設ける段階と、前記コンタクトホールにおいて、前記バリア層の内側にプラグ層を設ける段階と、を備え、前記バリア層は、前記段差部と接する第１領域と、前記第１領域よりも下側の領域において、前記コンタクトホールの前記側壁と接する第２領域と、を有し、前期第１領域の最厚部分の膜厚をＴ、前記第２領域の最薄部分の膜厚をｔとした場合に、０．３Ｔ≦ｔ≦０．９５Ｔを満たす、半導体装置の製造方法を提供する。

　上記半導体装置の製造方法において、前記バリア層を設ける段階は、前記コンタクトホールにおいて、前記側壁および前記底面に第１バリアメタル層を設ける段階と、前記コンタクトホールにおいて、前記第１バリアメタル層に積層させるように第２バリアメタル層を設ける段階と、を有してよい。

　上記いずれかの半導体装置の製造方法において、前記第１バリアメタル層を設ける段階の後であって、前記第２バリアメタル層を設ける段階の前に、前記第１領域をエッチングする段階を有してよい。

　上記いずれかの半導体装置の製造方法において、前記第１領域における前記第１バリアメタル層の最厚部分の膜厚は、３ｎｍ以上、１２０ｎｍ以下であってよい。

　上記いずれかの半導体装置の製造方法において、前記バリア層は、スパッタ法で形成されてよい。

　上記いずれかの半導体装置の製造方法において、前記プラグ層は、ＣＶＤ法で形成されてよい。

　上記いずれかの半導体装置の製造方法において、前記第２バリアメタル層はＣＶＤ法で形成されてよい。

　なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

半導体装置１００の上面図の一例を示す。 図１Ａにおけるａ－ａ'断面の一例を示す。 半導体装置１００の変形例の上面図を示す。 半導体装置１００の変形例の上面図を示す。 半導体装置１００の変形例のｂ－ｂ'断面を示す。 半導体装置１００の断面の拡大図である。 変形例である半導体装置１００の断面の拡大図である。 変形例である半導体装置１００の断面の拡大図である。 比較例における半導体装置の断面の拡大図である。 半導体装置１００の製造工程の一例を示すフローチャートである。 半導体装置１００の製造方法の一例を示す。 半導体装置１００の製造方法の一例を示す。 半導体装置１００の製造方法の一例を示す。

　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

　本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。

　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。

　本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。

　本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。

　図１Ａは、半導体装置１００の上面図の一例を示す。本例の半導体装置１００は、トランジスタ部７０を備える半導体チップである。半導体装置１００は、半導体基板１０にＭＯＳゲート構造を有する半導体素子であれば、トランジスタに限定されない。

　トランジスタ部７０は、半導体基板１０の裏面側に設けられたコレクタ領域２２を半導体基板１０の上面に投影した領域である。コレクタ領域２２については後述する。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。本例では、トランジスタ部７０はＩＧＢＴである。なお、トランジスタ部７０は、ＭＯＳＦＥＴ等の他のトランジスタであってもよい。

　本図においては、半導体装置１００の活性部周辺の領域を示しており、他の領域を省略している。例えば、本例の半導体装置１００のＹ軸方向の負側の領域には、エッジ終端構造部が設けられてよい。エッジ終端構造部は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。なお、本例では、便宜上、Ｙ軸方向の負側のエッジについて説明するものの、半導体装置１００の他のエッジについても同様である。

　半導体基板１０は、半導体材料で形成された基板である。半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよい。本例の半導体基板１０は、シリコン基板である。なお、本明細書で単に上面視と称した場合、半導体基板１０の上面側から見ることを意味している。半導体基板１０は、後述の通り、おもて面２１および裏面２３を有する。

　本例の半導体装置１００は、半導体基板１０のおもて面２１において、ゲートトレンチ部４０と、ダミートレンチ部３０と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５と、ウェル領域１７とを備える。また、本例の半導体装置１００は、半導体基板１０のおもて面２１の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。エミッタ電極５２およびゲート金属層５０は、後述するおもて面側金属層５３の一例である。ゲートトレンチ部４０は、半導体装置１００が備えるＭＯＳゲート構造の一例である。なお、本例の半導体装置１００は、ＭＯＳゲート構造を備えるトランジスタであるが、ＭＯＳゲート構造を備えるダイオードであってもよい。

　エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタ領域１２、ベース領域１４、コンタクト領域１５およびウェル領域１７の上方に設けられている。また、ゲート金属層５０は、接続部２５およびウェル領域１７の上方に設けられている。

　エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。エミッタ電極５２の少なくとも一部の領域は、アルミニウム（Ａｌ）等の金属、または、アルミニウム‐シリコン合金（ＡｌＳｉ）、アルミニウム‐シリコン‐銅合金（ＡｌＳｉＣｕ）等の金属合金で形成されてよい。ゲート金属層５０の少なくとも一部の領域は、アルミニウム（Ａｌ）等の金属、または、アルミニウム‐シリコン合金（ＡｌＳｉ）、アルミニウム‐シリコン‐銅合金（ＡｌＳｉＣｕ）等の金属合金で形成されてよい。エミッタ電極５２およびゲート金属層５０は、アルミニウム等で形成された領域の下層にチタンまたはチタン化合物等で形成されたバリア層６０を有してよい。バリア層６０については後述する。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられる。

　エミッタ電極５２およびゲート金属層５０は、層間絶縁膜３８を挟んで、半導体基板１０の上方に設けられる。層間絶縁膜３８は、図１Ａでは省略されている。層間絶縁膜３８には、コンタクトホール５４、コンタクトホール５５およびコンタクトホール５６が貫通して設けられている。

　コンタクトホール５５は、ゲート金属層５０とトランジスタ部７０内のゲート導電部とを接続部２５を介して電気的に接続する。コンタクトホール５５の内部には、タングステン等で形成されたプラグ層６４が形成されてもよい。プラグ層６４については後述する。

　コンタクトホール５６は、エミッタ電極５２とダミートレンチ部３０内のダミー導電部とを接続する。コンタクトホール５６の内部には、タングステン等で形成されたプラグ層６４が形成されてもよい。

　接続部２５は、エミッタ電極５２またはゲート金属層５０等のおもて面側金属層５３と接続される。一例において、接続部２５は、ゲート金属層５０とゲート導電部との間に設けられる。本例の接続部２５は、Ｘ軸方向に延伸して設けられ、ゲート導電部と電気的に接続されてよい。接続部２５は、エミッタ電極５２とダミー導電部との間にも設けられてよい。本例では、エミッタ電極５２とダミー導電部との間に接続部２５が設けられていない。接続部２５は、不純物がドープされたポリシリコン等の、導電性を有する材料である。本例の接続部２５は、Ｎ型の不純物がドープされたポリシリコン（Ｎ＋）である。接続部２５は、酸化膜等の絶縁膜等を介して、半導体基板１０のおもて面２１の上方に設けられる。

　ゲートトレンチ部４０は、半導体基板１０のおもて面２１側において、予め定められた延伸方向に延伸した複数のトレンチ部の一例である。ゲートトレンチ部４０は、予め定められた配列方向（本例ではＸ軸方向）に沿って予め定められた間隔で配列される。本例のゲートトレンチ部４０は、半導体基板１０のおもて面２１に平行であって配列方向と垂直な延伸方向（本例ではＹ軸方向）に沿って延伸する２つの延伸部分４１と、２つの延伸部分４１を接続する接続部分４３を有してよい。

　接続部分４３は、少なくとも一部が曲線状に形成されることが好ましい。ゲートトレンチ部４０の２つの延伸部分４１の端部を接続することで、延伸部分４１の端部における電界集中を緩和できる。ゲートトレンチ部４０の接続部分４３において、接続部２５を介して、ゲート金属層５０がゲート導電部と電気的に接続されてよい。

　ダミートレンチ部３０は、半導体基板１０のおもて面２１側において、予め定められた延伸方向に延伸した複数のトレンチ部の一例である。ダミートレンチ部３０は、エミッタ電極５２と電気的に接続されたトレンチ部である。ダミートレンチ部３０は、ゲートトレンチ部４０と同様に、予め定められた配列方向（本例ではＸ軸方向）に沿って予め定められた間隔で配列される。本例のダミートレンチ部３０は、半導体基板１０のおもて面２１においてＩ字形状を有するが、ゲートトレンチ部４０と同様に、半導体基板１０のおもて面２１においてＵ字形状を有してよい。即ち、ダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分と、２つの延伸部分を接続する接続部分を有してよい。

　本例のトランジスタ部７０は、２つのゲートトレンチ部４０と２つのダミートレンチ部３０を繰り返し配列させた構造を有する。即ち、本例のトランジスタ部７０は、１：１の比率でゲートトレンチ部４０とダミートレンチ部３０を有している。例えば、トランジスタ部７０は、２本の延伸部分４１の間に１本のダミートレンチ部３０を有する。

　但し、ゲートトレンチ部４０とダミートレンチ部３０の比率は本例に限定されない。ゲートトレンチ部４０の比率がダミートレンチ部３０の比率よりも大きくてよく、ダミートレンチ部３０の比率がゲートトレンチ部４０の比率よりも大きくてよい。ゲートトレンチ部４０とダミートレンチ部３０の比率は、２：３であってもよく、２：４であってもよい。また、トランジスタ部７０は、全てのトレンチ部をゲートトレンチ部４０として、ダミートレンチ部３０を有さなくてもよい。

　ウェル領域１７は、後述するドリフト領域１８よりも半導体基板１０のおもて面２１側に設けられた第２導電型の領域である。ウェル領域１７は、活性部１２０の周辺側に設けられるウェル領域の一例である。ウェル領域１７は、一例としてＰ＋型である。ウェル領域１７は、ゲート金属層５０が設けられる側の活性領域の端部から、予め定められた範囲で形成される。ウェル領域１７の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域は、ウェル領域１７に形成される。ゲートトレンチ部４０およびダミートレンチ部３０の延伸方向の端の底は、ウェル領域１７に覆われてよい。

　コンタクトホール５４は、トランジスタ部７０において、エミッタ領域１２およびコンタクト領域１５の各領域の上方に形成される。コンタクトホール５４は、Ｙ軸方向両端に設けられたウェル領域１７の上方には設けられていない。このように、層間絶縁膜には、１又は複数のコンタクトホール５４が形成されている。１又は複数のコンタクトホール５４は、延伸方向に延伸して設けられてよい。

　メサ部７１は、半導体基板１０のおもて面２１と平行な面内において、トレンチ部に隣接して設けられたメサ部である。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板１０の部分であって、半導体基板１０のおもて面２１から、各トレンチ部の最も深い底部の深さまでの部分であってよい。各トレンチ部の延伸部分を１つのトレンチ部としてよい。即ち、２つの延伸部分に挟まれる領域をメサ部としてよい。

　メサ部７１は、トランジスタ部７０において、ダミートレンチ部３０またはゲートトレンチ部４０の少なくとも１つに隣接して設けられる。メサ部７１は、半導体基板１０のおもて面２１において、ウェル領域１７と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５とを有する。メサ部７１では、エミッタ領域１２およびコンタクト領域１５が延伸方向において交互に設けられている。

　ベース領域１４は、半導体基板１０のおもて面２１側に設けられた第２導電型の領域である。ベース領域１４は、一例としてＰ－型である。ベース領域１４は、半導体基板１０のおもて面２１において、メサ部７１のＹ軸方向における両端部に設けられてよい。なお、図１Ａは、当該ベース領域１４のＹ軸方向の一方の端部のみを示している。

　エミッタ領域１２は、ドリフト領域１８よりもドーピング濃度の高い第１導電型の領域である。本例のエミッタ領域１２は、一例としてＮ＋型である。エミッタ領域１２のドーパントの一例はヒ素（Ａｓ）である。エミッタ領域１２は、メサ部７１のおもて面２１において、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、メサ部７１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に延伸して設けられてよい。エミッタ領域１２は、コンタクトホール５４の下方にも設けられている。

　また、エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。本例のエミッタ領域１２は、ダミートレンチ部３０と接している。

　コンタクト領域１５は、ベース領域１４の上方に設けられ、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のコンタクト領域１５は、一例としてＰ＋型である。本例のコンタクト領域１５は、メサ部７１のおもて面２１に設けられている。コンタクト領域１５は、メサ部７１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に設けられてよい。コンタクト領域１５は、ゲートトレンチ部４０またはダミートレンチ部３０と接してもよいし、接しなくてもよい。本例のコンタクト領域１５は、ダミートレンチ部３０およびゲートトレンチ部４０と接する。コンタクト領域１５は、コンタクトホール５４の下方にも設けられている。

　図１Ｂは、図１Ａにおけるａ－ａ'断面の一例を示す。ａ－ａ'断面は、トランジスタ部７０において、エミッタ領域１２を通過するＸＺ面である。本例の半導体装置１００は、ａ－ａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。コレクタ電極２４は、半導体基板１０の裏面２３と接して設けられた裏面側金属層の一例である。エミッタ電極５２は、半導体基板１０および層間絶縁膜３８の上方に形成される。

　ドリフト領域１８は、半導体基板１０に設けられた第１導電型の領域である。本例のドリフト領域１８は、一例としてＮ－型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域１８のドーピング濃度は半導体基板１０のドーピング濃度であってよい。

　バッファ領域２０は、ドリフト領域１８よりも半導体基板１０の裏面２３側に設けられた第１導電型の領域である。本例のバッファ領域２０は、一例としてＮ型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、第２導電型のコレクタ領域２２に到達することを防ぐフィールドストップ層として機能してよい。なお、バッファ領域２０は、省略されてよい。

　コレクタ領域２２は、トランジスタ部７０において、バッファ領域２０の下方に設けられる。コレクタ領域２２は、第２導電型を有する。本例のコレクタ領域２２は、一例としてＰ＋型である。

　コレクタ電極２４は、半導体基板１０の裏面２３に形成される。コレクタ電極２４は、金属等の導電材料で形成される。コレクタ電極２４の材料は、エミッタ電極５２の材料と同一であってもよく、異なっていてもよい。

　ベース領域１４は、ドリフト領域１８の上方に設けられる第２導電型の領域である。ベース領域１４は、ゲートトレンチ部４０に接して設けられる。ベース領域１４は、ダミートレンチ部３０に接して設けられてよい。

　エミッタ領域１２は、ベース領域１４の上方に設けられる。エミッタ領域１２は、ベース領域１４とおもて面２１との間に設けられる。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。

　蓄積領域１６は、ドリフト領域１８よりも半導体基板１０のおもて面２１側に設けられる第１導電型の領域である。本例の蓄積領域１６は、一例としてＮ＋型である。但し、蓄積領域１６が設けられなくてもよい。

　蓄積領域１６は、ゲートトレンチ部４０に接して設けられる。蓄積領域１６は、ダミートレンチ部３０に接してもよいし、接しなくてもよい。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６のイオン注入のドーズ量は、１．０Ｅ＋１２ｃｍ－２以上、１．０Ｅ＋１３ｃｍ－２以下であってよい。また、蓄積領域１６のイオン注入ドーズ量は、３．０Ｅ＋１２ｃｍ－２以上、６．０Ｅ＋１２ｃｍ－２以下であってもよい。蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、トランジスタ部７０のオン電圧を低減できる。

　１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、おもて面２１に設けられる。各トレンチ部は、おもて面２１からドリフト領域１８まで設けられる。エミッタ領域１２、ベース領域１４、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられる領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通したものに含まれる。

　ゲートトレンチ部４０は、おもて面２１に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲートトレンチ部４０は、おもて面２１において層間絶縁膜３８により覆われる。

　ゲート導電部４４は、半導体基板１０の深さ方向において、ゲート絶縁膜４２を挟んでメサ部７１側で隣接するベース領域１４と対向する領域を含む。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層によるチャネルが形成される。

　ダミートレンチ部３０は、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、おもて面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミートレンチ部３０は、おもて面２１において層間絶縁膜３８により覆われてよい。

　層間絶縁膜３８は、半導体基板１０の上方に設けられる。本例の層間絶縁膜３８は、おもて面２１と接して設けられる。層間絶縁膜３８の上方には、エミッタ電極５２が設けられている。層間絶縁膜３８には、エミッタ電極５２と半導体基板１０とを電気的に接続するための１又は複数のコンタクトホール５４が設けられている。コンタクトホール５５およびコンタクトホール５６も同様に、層間絶縁膜３８を貫通して設けられてよい。層間絶縁膜３８の膜厚は、例えば１．０μｍであるが、これに限定されない。本例の層間絶縁膜３８は、おもて面２１と接して設けられる第１の層間絶縁膜３８１と、第１の層間絶縁膜３８１の上方に設けられる第２の層間絶縁膜３８２とを有してよい。

　層間絶縁膜３８は、シリコン酸化膜であってよい。層間絶縁膜３８は、ＢＰＳＧ（Ｂｏｒｏ‐ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）膜であってもよいし、ＢＳＧ（ｂｏｒｏｓｉｌｉｃａｔｅ　ｇｌａｓｓ）膜であってもよいし、ＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ　ｇｌａｓｓ）膜であってもよい。層間絶縁膜３８は、高温シリコン酸化（ＨＴＯ：Ｈｉｇｈ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄｅ）膜を含んでもよい。第１の層間絶縁膜３８１および第２の層間絶縁膜３８２は、同一の材料であってもよく、異なる材料であってもよい。一例において、第１の層間絶縁膜３８１がＨＴＯ膜であり、第２の層間絶縁膜３８２がＢＰＳＧ膜であってよい。また、層間絶縁膜３８は３層以上の層構成であっても良い。

　図２Ａは、半導体装置１００の変形例の上面図を示す。本例においては、半導体装置１００の一部の部材だけを示しており、一部の部材は省略している。

　半導体基板１０は、上面視において端辺１０２を有する。本例の半導体基板１０は、上面視において互いに向かい合う２組の端辺１０２を有する。本例においては、Ｘ軸およびＹ軸は、いずれかの端辺１０２と平行である。

　半導体基板１０には活性部１２０が設けられている。活性部１２０は、半導体装置１００が動作した場合に半導体基板１０のおもて面２１と裏面２３との間で、深さ方向に主電流が流れる領域である。活性部１２０の上方には、エミッタ電極５２が設けられているが本図では省略している。

　活性部１２０には、ＩＧＢＴ等のトランジスタ素子を含むトランジスタ部７０と、還流ダイオード（ＦＷＤ）等のダイオード素子を含むダイオード部８０の少なくとも一方が設けられている。図２Ａの例では、トランジスタ部７０およびダイオード部８０は、半導体基板１０のおもて面２１における所定の配列方向（本例ではＸ軸方向）に沿って、交互に配置されている。他の例では、活性部１２０には、トランジスタ部７０およびダイオード部８０の一方だけが設けられていてもよい。

　本例においては、トランジスタ部７０が配置される領域には記号「Ｉ」を付し、ダイオード部８０が配置される領域には記号「Ｆ」を付している。トランジスタ部７０およびダイオード部８０は、それぞれ延伸方向に長手を有してよい。つまり、トランジスタ部７０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。同様に、ダイオード部８０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。トランジスタ部７０およびダイオード部８０の延伸方向と、後述する各トレンチ部の長手方向とは同一であってよい。

　ダイオード部８０は、半導体基板１０の裏面２３側に設けられたカソード領域８２を半導体基板１０の上面に投影した領域である。カソード領域８２については後述する。半導体基板１０の裏面２３において、カソード領域８２以外の領域には、Ｐ＋型のコレクタ領域２２が設けられてよい。本明細書では、ダイオード部８０を、後述するゲート配線までＹ軸方向に延長した延長領域８５も、ダイオード部８０に含める場合がある。延長領域８５の裏面２３には、コレクタ領域２２が設けられてよい。

　半導体装置１００は、半導体基板１０の上方に１つ以上のパッドを有してよい。本例の半導体装置１００は、ゲートパッド１１２を有している。半導体装置１００は、アノードパッドおよびカソードパッド等のパッドを有してもよい。各パッドは、本例の場合、端辺１０２の近傍に配置されている。端辺１０２の近傍とは、上面視における端辺１０２と、エミッタ電極５２との間の領域を指す。半導体装置１００の実装時において、各パッドは、ワイヤ等の配線を介して外部の回路に接続されてよい。また各パッドの配置位置は、端辺１０２の近傍の配置でなくてもよい。

　ゲートパッド１１２には、ゲート電位が印加される。ゲートパッド１１２は、活性部１２０のゲートトレンチ部４０のゲート導電部４４に電気的に接続される。半導体装置１００は、ゲートパッド１１２とゲートトレンチ部４０とを接続するゲート配線を備える。図２Ａにおいては、ゲート配線に斜線のハッチングを付している。

　本例のゲート配線は、外周ゲート配線１３０と、活性部間ゲート配線１３１とを有している。ゲート配線はゲート金属層５０や接続部２５のどちらか一方、あるいは、両方を適宜組み合わせて構成されてよい。外周ゲート配線１３０と、活性部間ゲート配線１３１は同じ構成であってよく、異なる構成であってもよい。外周ゲート配線１３０は、上面視において活性部１２０と半導体基板１０の端辺１０２との間に配置されている。本例の外周ゲート配線１３０は、上面視において活性部１２０を囲んでいる。上面視において外周ゲート配線１３０に囲まれた領域を活性部１２０としてもよい。また、外周ゲート配線１３０は、ゲートパッド１１２と接続されている。外周ゲート配線１３０は、半導体基板１０の上方に配置されている。外周ゲート配線１３０は、ゲート金属層５０および接続部２５より構成されてよい。

　活性部間ゲート配線１３１は、複数の活性部１２０の間に設けられている。図２Ａにおいては、Ｙ軸方向に２つの活性部１２０が並んで配置されている。半導体基板１０の内部の複数の活性部１２０の間に活性部間ゲート配線１３１を設けることで、半導体基板１０の各領域について、ゲートパッド１１２からの配線長のバラツキを低減できる。

　活性部間ゲート配線１３１は、活性部１２０のゲートトレンチ部と接続される。活性部間ゲート配線１３１は、半導体基板１０の上方に配置されている。本例の活性部間ゲート配線１３１は、ゲート金属層５０および接続部２５により構成されている。ゲート金属層５０は、アルミニウム等を含む金属層であってよい。

　活性部間ゲート配線１３１は、外周ゲート配線１３０と接続されてよい。本例の活性部間ゲート配線１３１は、Ｙ軸方向の略中央で一方の外周ゲート配線１３０から他方の外周ゲート配線１３０まで、活性部１２０を横切るように、Ｘ軸方向に延伸して設けられている。活性部間ゲート配線１３１により活性部１２０が分割されている場合、それぞれの分割領域において、トランジスタ部７０およびダイオード部８０がＸ軸方向に交互に配置されてよい。

　エッジ終端構造部１４０は、半導体基板１０のおもて面２１に設けられる。エッジ終端構造部１４０は、上面視において、活性部１２０と端辺１０２との間に設けられる。本例のエッジ終端構造部１４０は、外周ゲート配線１３０と端辺１０２との間に配置されている。エッジ終端構造部１４０は、半導体基板１０のおもて面２１側の電界集中を緩和する。エッジ終端構造部１４０は、活性部１２０を囲んで環状に設けられたガードリング、フィールドプレートおよびリサーフのうちの少なくとも一つを備えていてよい。

　図２Ｂは、半導体装置１００の変形例の上面図を示す。本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０を備える。本図は、図２Ａにおける領域Ａの上面の拡大図である。

　本例の半導体装置１００は、半導体基板１０のおもて面２１側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、エミッタ領域１２、ベース領域１４、コンタクト領域１５およびウェル領域１７を備える。ゲートトレンチ部４０およびダミートレンチ部３０は、それぞれがトレンチ部の一例である。

　本例のダミートレンチ部３０は、ゲートトレンチ部４０と同様に、半導体基板１０のおもて面２１においてＵ字形状を有してよい。即ち、ダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分３１と、２つの延伸部分３１を接続する接続部分３３を有してよい。

　本例の半導体装置１００は、半導体基板１０のおもて面２１の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。エミッタ電極５２およびゲート金属層５０は互いに分離して設けられる。本例のトランジスタ部７０は、トランジスタ部７０とダイオード部８０との境界に位置する境界部９０を含む。但し、半導体装置１００は、境界部９０を備えなくてもよい。

　境界部９０は、トランジスタ部７０に設けられ、ダイオード部８０と隣接する領域である。境界部９０は、半導体基板１０のおもて面２１においてコンタクト領域１５を有する。本例の境界部９０は、エミッタ領域１２を有さない。一例において、境界部９０のトレンチ部は、ダミートレンチ部３０である。本例の境界部９０は、Ｘ軸方向における両端がダミートレンチ部３０となるように配置されている。

　コンタクトホール５４は、ダイオード部８０において、ベース領域１４の上方に設けられる。コンタクトホール５４は、境界部９０において、コンタクト領域１５の上方に設けられる。いずれのコンタクトホール５４も、Ｙ軸方向両端に設けられたウェル領域１７の上方には設けられていない。

　メサ部９１は、境界部９０に設けられている。メサ部９１は、半導体基板１０のおもて面２１において、コンタクト領域１５を有する。本例のメサ部９１は、Ｙ軸方向の負側において、ベース領域１４およびウェル領域１７を有する。

　メサ部８１は、ダイオード部８０において、隣り合うダミートレンチ部３０に挟まれた領域に設けられる。メサ部８１は、半導体基板１０のおもて面２１において、ベース領域１４を有する。本例のメサ部８１は、Ｙ軸方向の負側においてウェル領域１７を有する。

　エミッタ領域１２は、メサ部７１に設けられているが、メサ部８１およびメサ部９１には設けられなくてよい。コンタクト領域１５は、メサ部７１およびメサ部９１に設けられているが、メサ部８１には設けられなくてよい。

　図２Ｃは、半導体装置１００の変形例のｂ－ｂ'断面を示す。本図は、図２Ｂのｂ－ｂ'断面に相当する。本例の半導体装置１００は、バッファ領域２０の裏面２３側にコレクタ領域２２およびカソード領域８２を備える。

　コンタクト領域１５は、メサ部９１において、ベース領域１４の上方に設けられる。コンタクト領域１５は、メサ部９１において、ダミートレンチ部３０に接して設けられる。他の断面において、コンタクト領域１５は、メサ部７１のおもて面２１に設けられてよい。

　蓄積領域１６は、トランジスタ部７０およびダイオード部８０に設けられる。本例の蓄積領域１６は、トランジスタ部７０およびダイオード部８０の全面に設けられる。但し、蓄積領域１６は、ダイオード部８０に設けられなくてもよい。

　カソード領域８２は、ダイオード部８０において、バッファ領域２０の下方に設けられる。コレクタ領域２２とカソード領域８２との境界は、トランジスタ部７０とダイオード部８０との境界である。即ち、本例の境界部９０の下方には、コレクタ領域２２が設けられている。

　半導体装置１００は、電力の制御等を行うためのパワー半導体装置であってよい。本例の半導体装置１００は、半導体基板１０の裏面２３側に裏面側金属層を備える縦型半導体構造を有してよい。但し、半導体装置１００は、裏面２３側に金属層を備えない横型半導体構造を有してもよい。

　なお、本例では、半導体装置１００として、トレンチゲート構造のＲＣ－ＩＧＢＴを例示して説明している。但し、半導体装置１００は、プレーナゲート構造の半導体装置であってもよいし、ダイオード等の他の半導体装置であってもよい。半導体装置１００は、ＮチャネルのＭＯＳＦＥＴを備えてもよいし、ＰチャネルのＭＯＳＦＥＴを備えてもよい。

　図３Ａは、半導体装置１００の断面の拡大図である。本例では、コンタクトホール５４に設けられたコンタクト部６５の近傍における断面の拡大図を示す。本例の断面は、半導体基板１０のおもて面２１においてエミッタ領域１２を通過するＸＺ断面である。コンタクト部６５は、バリア層６０と、シリサイド層６３と、プラグ層６４とを備える。

　なお、本明細書においては、コンタクトホール５４を用いて、コンタクト部６５の近傍の構造を説明する場合があるが、コンタクトホール５５およびコンタクトホール５６等の他のコンタクトホールについても同様の構造が適用されてもよい。即ち、バリア層６０、シリサイド層６３およびプラグ層６４は、コンタクトホール５５およびコンタクトホール５６等の他のコンタクトホールに設けられてもよい。

　コンタクトホール５４は、側壁において段差部３９を有する。段差部３９は、第１の層間絶縁膜３８１と第２の層間絶縁膜３８２との境界に形成されてよい。段差部３９は、コンタクトホール５４の側壁であって、少なくとも１つの変曲点を含む領域であってよい。また、段差部３９は、第１の層間絶縁膜３８１と第２の層間絶縁膜３８２との境界に形成された階段状の領域であってよい。

　段差部３９の高さｈは、層間絶縁膜３８の上面におけるコンタクトホール５４の、配列方向における開口幅ｄの１５％以下であってよく、１０％以下であってよく、５％以下であってよい。本例において、段差部３９の高さｈは１２０ｎｍ以下であってよく、８０ｎｍ以下であってよく、４０ｎｍ以下であってよい。本明細書において、段差部３９の高さｈとは、第２の層間絶縁膜３８２の側壁の接線方向に対し垂直な方向において測定した、第１の層間絶縁膜３８１の側壁までの高さであってよい。

　本例において、コンタクトホール５４の側壁は、順テーパである傾斜を有している。コンタクトホール５４の側壁のテーパ角は、７０度以上、９０度以下であってよい。

　本例において、コンタクトホール５４のアスペクト比は、２以上であってよく、５以上であってよい。コンタクトホール５４のアスペクト比は、０．５以上であってよく、１０以下であってよい。本明細書において、コンタクトホール５４のアスペクト比とは、半導体基板１０の深さ方向におけるコンタクトホール５４の深さを、層間絶縁膜３８の上面におけるコンタクトホール５４の開口幅ｄで除算した数値である。

　バリア層６０は、コンタクトホール５４において、シリサイド層６３の上方に設けられる。バリア層６０は、コンタクトホール５４の底面および層間絶縁膜３８の側壁に設けられる。本例のバリア層６０は、コンタクトホール５４において、シリサイド層６３の上面および層間絶縁膜３８の側壁に設けられる。バリア層６０は、チタン（Ｔｉ）またはタンタル（Ｔａ）を含んでよい。本例のバリア層６０は、第１バリアメタル層６１および第２バリアメタル層６２を有する。

　また、本例のバリア層は、段差部３９と接する領域である第１領域１６１と、第１領域１６１よりも下側の領域であって、コンタクトホール５４の側壁と接する第２領域１６２と、第１領域１６１よりも上側の領域であって、コンタクトホール５４の側壁と接する第３領域１６３とを有する。

　第１バリアメタル層６１は、層間絶縁膜３８の側壁に設けられる。第１バリアメタル層６１は、コンタクトホール５４の底面に設けられてもよい。第１バリアメタル層６１は、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）の少なくとも１つを含んでよい。一例として、第１バリアメタル層６１はＴｉである。

　第１領域１６１における、第１バリアメタル層６１の膜厚は、２ｎｍ以上、１１９ｎｍ以下であってよい。また、第２領域１６２における、第１バリアメタル層６１の膜厚は、０．５ｎｍ以上、１１３ｎｍ以下であってよい。ここで、第１バリアメタル層６１の膜厚とは、コンタクトホール５４の側壁の接線方向に対し垂直な方向において測定した、第１バリアメタル層６１の厚さであってよい。

　第２バリアメタル層６２は、コンタクトホール５４において、第１バリアメタル層６１に積層される。コンタクトホール５４の底面において、第２バリアメタル層６２は、半導体基板１０のおもて面２１に設けられたシリサイド層６３に積層して設けられる。第２バリアメタル層６２は、窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）の少なくとも１つを含んでよい。一例として第２バリアメタル層６２はＴｉＮである。

　第１領域１６１における、第２バリアメタル層６２の膜厚は、２ｎｍ以上、１１９ｎｍ以下であってよい。また、第２領域１６２における、第２バリアメタル層６２の膜厚は、０．５ｎｍ以上、１１３ｎｍ以下であってよい。ここで、第２バリアメタル層６２の膜厚とは、第１バリアメタル層６１の表面の接線方向に対し垂直な方向において測定した、第２バリアメタル層６２の厚さであってよい。

　段差部３９よりも上方において、第２バリアメタル層６２の膜厚は、第１バリアメタル層６１の膜厚よりも厚くてよい。また、段差部３９よりも下方において、第２バリアメタル層６２の膜厚は、第１バリアメタル層６１の膜厚よりも薄くてよい。

　シリサイド層６３は、コンタクトホール５４の下方において、半導体基板１０の上面に設けられる。本例のシリサイド層６３は、半導体基板１０の上面に設けられる。シリサイド層６３は、第１バリアメタル層６１をアニールすることにより形成される。本例のシリサイド層６３は、第１バリアメタル層６１としてコンタクトホール５４の底面に成膜されたＴｉをアニールすることによって形成されたチタンシリサイド層である。コンタクトホール５４の底面において、第１バリアメタル層６１の一部がシリサイド化されずに残存していてもよい。

　プラグ層６４は、コンタクトホール５４において、バリア層６０の上方に設けられる。プラグ層６４は、コンタクトホール５４において、第２バリアメタル層６２と接して設けられてよい。プラグ層６４は、コンタクトホール５４の内部に充填される導電性の材料である。プラグ層６４は、おもて面側金属層５３と異なる材料であってよい。例えば、プラグ層６４の材料は、タングステンである。プラグ層６４の材料は、モリブデンであってよい。プラグ層６４は設けられなくてよく、コンタクトホール５４内におもて面側金属層５３が埋め込まれていてもよい。

　第１領域１６１におけるバリア層６０の膜厚は、第２領域１６２におけるバリア層６０の膜厚よりも厚い。ここで、バリア層６０の膜厚とは、コンタクトホール５４の側壁の接線方向に対して垂直な方向における、コンタクトホール５４の側壁からバリア層６０の表面までの距離を指す。

　第１領域１６１におけるバリア層６０の膜厚のうち、最大のものをＴ、第２領域１６２におけるバリア層６０の膜厚のうち、最小のものをｔとしたとき、０．３Ｔ≦ｔ≦０．９５Ｔであってよく、０．５Ｔ≦ｔ≦０．９Ｔであってよい。即ち、バリア層６０の膜厚は、第１領域１６１および第２領域１６２において、均一であってよい。本明細書において、膜厚が「均一」であるとは、０．３Ｔ≦ｔ≦０．９５Ｔを満たすことであってよく、０．５Ｔ≦ｔ≦０．９Ｔを満たすことであってよく、或いは０．５Ｔ≦ｔ≦０．８Ｔを満たすことであってよい。第１領域１６１におけるバリア層６０の膜厚Ｔは、３ｎｍ以上、１２０ｎｍ以下であってよい。

　段差部３９よりも上方におけるバリア層６０の膜厚は、段差部３９よりも下方におけるバリア層６０の膜厚よりも厚くてよい。一例では、バリア層６０の膜厚は、段差部３９よりも上方において、１ｎｍ以上、１１５ｎｍ以下であってよい。また、バリア層６０の膜厚は、段差部３９よりも下方において、１ｎｍ以上、１１４ｎｍ以下であってよい。

　段差部３９は、２つ以上設けられてもよい。また、段差部３９が２つ以上設けられることにより、第１領域１６１が複数設けられてよい。複数設けられた第１領域１６１のうち、層間絶縁膜３８の上面に最も近いものよりも上側において、コンタクトホール５４の側壁と接する領域が第３領域１６３であってよく、第１領域１６１および第３領域１６３と異なる領域であって、コンタクトホール５４の側壁と接する領域が第２領域１６２であってよい。

　ここで、図４は、比較例におけるコンタクト部の近傍における断面の拡大図である。比較例において、段差部３９よりも上方におけるバリア層６０の膜厚と、段差部３９よりも下方におけるバリア層６０の膜厚との差が大きい。このように、バリア層６０の膜厚に大きな差がある場合、アニール処理等の加熱処理時に膜厚の薄い段差部３９よりも下方の部分に応力集中が起こり、バリア層６０が破断し、半導体基板１０の一部が露出するおそれがある。その場合、続くプラグ層６４の形成時に用いるフッ化物が半導体基板１０を侵し、半導体装置全体の性能に影響を与えるおそれがある。

　一方で、実施例における半導体装置１００では、バリア層６０の膜厚が均一である。したがって、加熱処理の際に応力集中が起こらず、バリア層６０の破断を抑制することができ、半導体装置１００の性能を担保することができる。

　図３Ｂは、変形例である半導体装置１００の断面の拡大図である。本例では、コンタクトホール５４の近傍における断面の拡大図を示す。本例の断面は、半導体基板１０のおもて面２１においてエミッタ領域１２を通過するＸＺ断面である。本例の半導体装置１００は、コンタクト部６５としてトレンチコンタクト部を備える点で図３Ａの実施例と相違する。

　トレンチコンタクト部は、コンタクトホール５４を有し、半導体基板１０のおもて面２１から半導体基板１０の深さ方向に延伸して設けられる。本例のトレンチコンタクト部の下端は、エミッタ領域１２の下端よりも深い。トレンチコンタクト部の下端は、エミッタ領域１２の下端よりも浅くてよい。本例では、トレンチコンタクト部の下端がベース領域１４に接しているが、ベース領域１４よりもドーピング濃度の高い第２導電型のプラグ領域に接してもよい。

　バリア層６０は、トレンチコンタクト部において、第１バリアメタル層６１、第２バリアメタル層６２およびシリサイド層６３を有してよい。第１バリアメタル層６１は、層間絶縁膜３８の側壁に接して設けられる。シリサイド層６３は、トレンチコンタクト部において、半導体基板１０の側壁および半導体基板１０のおもて面２１に接して設けられる。

　第２バリアメタル層６２は、層間絶縁膜３８の側壁に接して設けられた第１バリアメタル層６１と、半導体基板１０の側壁およびおもて面２１に接して設けられたシリサイド層６３とに積層して設けられる。プラグ層６４は、コンタクトホール５４において、第２バリアメタル層６２の内側に設けられる。

　図３Ｃは、変形例である半導体装置１００の断面の拡大図である。本例では、コンタクトホール５４の近傍における断面の拡大図を示す。本例の断面は、半導体基板１０のおもて面２１においてエミッタ領域１２を通過するＸＺ断面である。

　本例の半導体装置１００は、コンタクトホール５４の側壁が逆テーパを有する点で、図３Ａの実施例と相違する。コンタクトホール５４の側壁のテーパ角は、９０度以上、１１０度以下であってよい。

　図３Ｃに示すように、第１バリアメタル層６１および第２バリアメタル層６２を含むバリア層６０が層間絶縁膜３８とおもて面側金属層５３との間に形成されてよい。バリア層６０がコンタクトホール５４内に加えて、コンタクトホール５４以外の領域における、層間絶縁膜３８とおもて面側金属層５３との間にも形成されてよい。また、プラグ層６４が層間絶縁膜３８とおもて面側金属層５３との間に形成されてよい。プラグ層６４は、図３Ｃに示すように、バリア層６０とおもて面側金属層５３の間に形成されてよい。

　なお、本例ではいずれも通常のコンタクト部６５を有する場合について説明したが、例えば多層配線構造を有する半導体装置１００についても、同様の構成としてよい。またコンタクトホール５４、コンタクトホール５５、コンタクトホール５６の構成について、本例で示した直線形状でなく、配列方向と、延伸方向との寸法がほぼ同程度となる様な構成とした孔、正方形形状や楕円、長方形形状、また延伸方向に延びたコンタクトホールに対し、配列方向にも延伸させた形状や、複数の配列方向に延びたコンタクトホールと複数の延伸方向に延びたコンタクトホールとを組み合わせた格子形状などの構成としてよい。

　図５は、半導体装置１００の製造工程の一例を示すフローチャートである。ステップＳ１００において、半導体装置１００のおもて面２１側の素子構造を形成する。ステップＳ１００では、おもて面２１側の素子構造として、ダミートレンチ部３０およびゲートトレンチ部４０を形成する工程を含んでよい。ステップＳ１００では、おもて面２１側の素子構造として、半導体基板１０へのイオン注入によって、ベース領域１４、エミッタ領域１２およびコンタクト領域１５などを形成する工程を含んでよい。

　ステップＳ１０２において、半導体基板１０の上方に層間絶縁膜３８を形成する。層間絶縁膜３８は、複数の絶縁膜を積層して形成されてよい。本例では、一例としてＨＴＯ膜である第１の層間絶縁膜３８１と、ＢＰＳＧ膜である第２の層間絶縁膜３８２を含んで形成されてよい。

　ステップＳ１０４において、層間絶縁膜３８をエッチングすることによりコンタクトホールを形成する。ステップＳ１０４では、層間絶縁膜３８に、コンタクトホール５４、コンタクトホール５５およびコンタクトホール５６等のコンタクトホールを形成してよい。コンタクトホールのエッチング方法は、ドライエッチング、ウェットエッチングなどの手法のどちらか、あるいは両方を選択してよい。

　ステップＳ１０４におけるエッチングの一例として、まずドライエッチングでコンタクトホールの形成を行い、その後コンタクトホール５４、５５、５６内のエッチング残渣の除去や露出した半導体基板１０の表面の自然酸化膜除去等の目的でフッ酸や希フッ酸等を使用してコンタクトホールを５秒～５００秒程度処理する方法がある。ウェットエッチングの処理時間は、層間絶縁膜の膜種や膜質、フッ酸濃度、処理条件、所望するコンタクト形状寸法等を鑑みて、任意に設定されてよい。また、ドライエッチング工程とウェットエッチング工程は連続で行われてよく、両工程の間に別の構造を形成する工程が行なわれてもよい。

　各コンタクトホールにおいて、第１の層間絶縁膜３８１と第２の層間絶縁膜３８２との境界に段差部３９が形成されてよい。一般に、採用する複数の層間絶縁膜のエッチングレート差が大きい場合、またエッチング処理時間が長い場合に、段差部３９の段差形状が大きくなる。

　ステップＳ１０４において、コンタクトホール５４、５５、５６の形成時間や形成条件を制御することで、段差部３９の高さｈを、層間絶縁膜３８の上面における各コンタクトホールの開口幅ｄの１５％以下とすることができる。本実施例で示した程度のアスペクト比を有するコンタクトホールにおいて、第１バリアメタル層６１、第２バリアメタル層６２をスパッタ法で形成し、かつ各バリアメタル層膜厚を本実施例で示した程度の膜厚とする場合、段差部３９の高さｈを、層間絶縁膜３８の上面における各コンタクトホールの開口幅ｄの１５％以下とすることによって、均一なバリア層６０を形成することができる。

　ステップＳ１０６において、第１バリアメタル層６１を形成する。本例の第１バリアメタル層６１は、スパッタ法により形成されたＴｉ膜である。本例では、第１バリアメタル層６１としてＴｉ膜を形成する場合について説明するが、異なる種類の金属（例えば、Ｔａ等）を用いて第１バリアメタル層６１を形成してよい。また、第１バリアメタル層６１を形成する際、コンタクトホール５４、５５、５６内の底面にある半導体基板１０の表面には自然酸化膜等が形成されておらず、半導体基板１０が露出した状態で形成するのが望ましい。

　ステップＳ１０８において、第１バリアメタル層６１の第１領域１６１をエッチングする。エッチングは、ウェットエッチングであってよく、ドライエッチングであってよい。第１領域１６１をエッチングすることにより、段差部３９に接する第１領域１６１において肥厚して設けられた第１バリアメタル層６１の膜厚を薄くすることができる。第１バリアメタル層６１をエッチングする際、選択的にコンタクトホール５４、５５、５６の側壁部の第１バリアメタル層６１を部分的あるいは全部除去し、底面の第１バリアメタル層６１は残しておくことが望ましい。

　ステップＳ１０８におけるエッチング方法の一例として、底面の第１バリアメタル層６１の膜厚に対し、相対的に側壁部の第１バリアメタル層６１の膜厚が薄い場合、側壁部の第１バリアメタル層６１が除去され、底面の第１バリアメタル層が残るエッチング時間やエッチング条件を選択する方法が挙げられる。また、別の一例として、第１バリアメタル層６１形成後アニール処理を行うことで底面の第１バリアメタル層をシリサイド層６３とし、第１バリアメタル層６１とシリサイド層６３のエッチングレート差を利用して側壁部の第１バリアメタル層を選択的に除去する方法、または、ウェットエッチングにおいて層間絶縁膜をエッチングする条件を採用し、側壁部の層間絶縁膜をエッチングすることで側壁部の第１バリアメタル層６１をリフトオフさせる方法等が挙げられる。また、ステップＳ１０８は省略されてもよい。

　ステップＳ１１０において、第１バリアメタル層６１の上方に第２バリアメタル層６２を形成する。第２バリアメタル層６２は、コンタクトホール５４の底面および側壁において、第１バリアメタル層６１に積層して形成されてよい。本例の第２バリアメタル層６２は、スパッタ法またはＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で形成したＴｉＮ膜である。

　ステップＳ１１２において、半導体基板１０を窒素雰囲気下でアニールする。アニールの温度は、３００度以上、１１００度以下であってよい。またアニール処理時の雰囲気は、酸素が混入する雰囲気や、加圧、真空雰囲気等であってもよい。本例のアニールは、第２バリアメタル層６２を形成した後に実行される。本例のアニールは、第２バリアメタル層６２を形成する前に実行されてもよい。ステップＳ１１２においてアニールを経ることにより、第１バリアメタル層６１の半導体基板１０と接している部分がシリサイド化され、シリサイド層６３が形成される。

　ステップＳ１１４において、プラグ層６４を形成する。本例では、ＣＶＤ法によりコンタクトホール５４の内部を埋め込むように、タングステンを形成する。バリア層６０は、プラグ層６４の形成時に金属拡散防止層として機能してよい。バリア層６０でコンタクトホール５４の側壁および底面を覆うことにより、プラグ層６４をＣＶＤで形成する場合に、プラグ層６４の材料ガスが半導体基板１０側に侵入するのを防止することができる。また、プラグ層６４はモリブデン等の材料を使う場合や、製造方法としてスパッタ法や蒸着法等を採用する場合でもよい。

　ステップＳ１１６において、プラグ層６４をエッチバックする。これにより、コンタクトホール５４の外部の不要なタングステン膜が除去されてよい。エッチバックはドライエッチングあるいはＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）で行われてよい。タングステン膜が除去される際に、層間絶縁膜３８上の第１バリアメタル層６１および第２バリアメタル層６２も除去されてよい。層間絶縁膜３８上の第１バリアメタル層６１および第２バリアメタル層６２は、プラグ層６４のエッチバックとは別の工程で除去されてもよい。バリア層６０およびプラグ層６４のエッチバックは省略されてもよい。

　図６Ａは、半導体装置１００の製造方法の一例を示す。本例では、図５で示した製造方法のフローチャートに沿って、コンタクトホール５４の近傍の断面を示している。

　ステップＳ１０４において、層間絶縁膜３８をエッチングすることによりコンタクトホールを形成する。本例において、層間絶縁膜３８は、第１の層間絶縁膜３８１および第２の層間絶縁膜３８２を有する。第１の層間絶縁膜３８１および第２の層間絶縁膜３８２はそれぞれ異なる材料で形成されてよい。第１の層間絶縁膜３８１および第２の層間絶縁膜３８２はそれぞれ異なる材料で形成されているとき、或いは同種の材料でも組成比や膜質等が異なるとき、エッチングの速度が異なるエッチング方法およびエッチング条件を採用することで、コンタクトホール５４の側壁に段差部３９が形成される。また、段差部３９の形成後、複数の層間絶縁膜３８に対し開口幅が狭い側のエッチングレートが相対的に早くなるエッチング手段、或いは一例としてアルゴンを用いた逆スパッタ法等を適用することで、段差部３９の高さｈの低減、或いは段差部３９の除去を実施してもよい。

　ステップＳ１０６において、第１バリアメタル層６１を層間絶縁膜３８の側壁および半導体基板１０の上面に形成する。本例の第１バリアメタル層６１は、おもて面２１の上面に形成される。第１バリアメタル層６１は、層間絶縁膜３８の上面にも形成されてよい。

　第１バリアメタル層６１は、スパッタ法により形成される。よって、第１バリアメタル層６１の膜厚は、段差部３９の近傍において、それ以外の領域よりも厚く形成される。この状態で第２バリアメタル層６２をスパッタ法で形成した場合、段差部３９近傍において厚く形成された第１バリアメタル層６１の影響により、段差部３９よりも下方において、第２バリアメタル層６２が十分な厚さで形成されないおそれがある。

　そこで、ステップＳ１０８において、第１バリアメタル層６１の第１領域１６１をエッチングすることにより、段差部３９近傍における第１バリアメタル層６１の膜厚を薄くしている。エッチングは、ウェットエッチングであってよく、アルゴンを用いた逆スパッタ等のドライエッチングであってよい。

　続くステップＳ１１０において、第１バリアメタル層６１の上方に第２バリアメタル層６２を形成する。本例の第２バリアメタル層６２は、スパッタ法により形成されたＴｉＮ膜である。本例では、Ｓ１０８において段差部３９近傍の肥厚化した第１バリアメタル層６１を除去しているので、段差部３９よりも下方においても、第２バリアメタル層６２が十分な厚さで形成される。

　具体的には、バリア層６０のうち、段差部３９と接して設けられた第１領域１６１におけるバリア層６０の最大の膜厚をＴ、第１領域１６１よりも下側の領域であって、コンタクトホール５４の側壁と接して設けられた第２領域１６２におけるバリア層６０の膜厚のうち、最小のものをｔとしたとき、０．３Ｔ≦ｔ≦０．９５Ｔであってよく、０．５Ｔ≦ｔ≦０．９Ｔであってよい。

　図６Ｂは、半導体装置１００の製造方法の一例を示す。本例では、図５で示した製造方法のフローチャートの変形例における、コンタクトホール５４の近傍の断面を示している。

　図６Ｂにおいては、第１バリアメタル層６１をエッチングするステップＳ１０８を有しない製造方法が示されている。この場合、先述の通り、第１バリアメタル層６１の膜厚は、段差部３９の近傍において、それ以外の領域よりも厚く形成される。よって、スパッタ法により第２バリアメタル層６２を形成した場合、段差部３９よりも下方において、第２バリアメタル層６２が十分に形成されないおそれがある。

　ここで、ステップＳ１１０においては、第２バリアメタル層６２をＣＶＤ法で形成している。第２バリアメタル層６２をＣＶＤ法で形成することにより、段差部３９近傍において肥厚した第１バリアメタル層６１の下側にも回り込むように第２バリアメタル層６２を形成することができ、バリア層６０の膜厚を均一に形成することができる。

　図６Ｃは、半導体装置１００の製造方法の一例を示す。本例では、図５で示した製造方法のフローチャートの更なる変形例における、コンタクトホール５４の近傍の断面を示している。

　図６Ｃにおいては、第１バリアメタル層６１をエッチングするステップＳ１０８を有しない製造方法が示されている。ここで、図６Ａの実施例と比較して、図６Ｃの実施例では、第１バリアメタル層６１の膜厚が異なる。ここで、第１バリアメタル層６１の膜厚は、コンタクトホール５４の側壁の接線方向に対し垂直な方向において測定した、第１バリアメタル層６１の膜厚を言う。

　図６ＣにおけるステップＳ１０６'において形成される第１バリアメタル層６１の膜厚は、図６ＡにおけるステップＳ１０６において形成される第１バリアメタル層６１の膜厚よりも薄い。具体的には、ステップＳ１０６において形成される第１バリアメタル層６１の膜厚が５ｎｍ以上、３０ｎｍ以下であるのに対し、Ｓ１０６'において形成される第１バリアメタル層６１の膜厚は、２．５ｎｍ以上、２０ｎｍ以下である。

　図６Ｃにおける実施例では、ステップＳ１０６'において形成される第１バリアメタル層６１の膜厚が薄いので、図６ＡにおけるステップＳ１０６の場合と比較して、段差部３９近傍における第１バリアメタル層６１の膜厚が薄くなる。これにより、第１バリアメタル層６１をエッチングするステップＳ１０８を省略しても、十分に第２バリアメタル層６２を均一に形成することができる。

　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・ウェル領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・おもて面、２２・・・コレクタ領域、２３・・・裏面、２４・・・コレクタ電極、２５・・・接続部、３０・・・ダミートレンチ部、３１・・・延伸部分、３２・・・ダミー絶縁膜、３３・・・接続部分、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・段差部、４０・・・ゲートトレンチ部、４１・・・延伸部分、４２・・・ゲート絶縁膜、４３・・・接続部分、４４・・・ゲート導電部、５０・・・ゲート金属層、５２・・・エミッタ電極、５３・・・おもて面側金属層、５４・・・コンタクトホール、５５・・・コンタクトホール、５６・・・コンタクトホール、６０・・・バリア層、６１・・・第１バリアメタル層、６２・・・第２バリアメタル層、６３・・・シリサイド層、６４・・・プラグ層、６５・・・コンタクト部、７０・・・トランジスタ部、７１・・・メサ部、８０・・・ダイオード部、８１・・・メサ部、８２・・・カソード領域、８５・・・延長領域、９０・・・境界部、９１・・・メサ部、１００・・・半導体装置、１０２・・・端辺、１１２・・・ゲートパッド、１２０・・・活性部、１３０・・・ゲート配線、１３１・・・活性部間ゲート配線、１４０・・・エッジ終端構造部、１６１・・・第１領域、１６２・・・第２領域、１６３・・・第３領域、３８１・・・第１の層間絶縁膜、３８２・・・第２の層間絶縁膜

Claims (24)

1. 　半導体基板と、
   　前記半導体基板の上方に設けられ、側壁に段差部を有するコンタクトホールが設けられた層間絶縁膜と、
   　前記コンタクトホールに設けられたコンタクト部と、
   　を備え、
   　前記コンタクト部は、
   　前記コンタクトホールの側壁および底面に設けられたバリア層と、
   　を有し、
   　前記バリア層は、
   　前記段差部と接する第１領域と、
   　前記第１領域よりも下側の領域において、前記コンタクトホールの側壁と接する第２領域と、
   　を有し、
   　前期第１領域の最厚部分の膜厚をＴ、前記第２領域の最薄部分の膜厚をｔとした場合に、
   　０．３Ｔ≦ｔ≦０．９５Ｔを満たす
   　半導体装置。
2. 　前記層間絶縁膜は、
   　前記半導体基板のおもて面に接して設けられた第１層間絶縁膜と、
   　前記第１層間絶縁膜の上方に設けられた第２層間絶縁膜と、
   　を有し、
   　前記段差部は、前記第１層間絶縁膜と前記第２層間絶縁膜との境界に形成される、請求項１に記載の半導体装置。
3. 　前記コンタクト部は、前記半導体基板のおもて面から前記半導体基板の深さ方向に延伸して設けられたトレンチコンタクト部である、請求項１に記載の半導体装置。
4. 　前記バリア層は
   　前記コンタクトホールにおいて、前記側壁に設けられた第１バリアメタル層と、
   　前記コンタクトホールにおいて、前記第１バリアメタル層に積層された第２バリアメタル層と、
   　を有する、請求項１に記載の半導体装置。
5. 　前記段差部よりも上方において、前記第２バリアメタル層の膜厚は、前記第１バリアメタル層の膜厚よりも厚い、請求項４に記載の半導体装置。
6. 　前記段差部よりも下方において、前記第２バリアメタル層の膜厚は、前記第１バリアメタル層の膜厚よりも薄い、請求項４に記載の半導体装置。
7. 　前記第１領域の最厚部分の膜厚Ｔは３ｎｍ以上、１２０ｎｍ以下であり、前記第２領域の最薄部分の膜厚ｔは１ｎｍ以上、１１４ｎｍ以下である、請求項１に記載の半導体装置。
8. 　前記第１領域における前記第１バリアメタル層の最厚部分の膜厚は、３ｎｍ以上、１２０ｎｍ以下である、請求項４に記載の半導体装置。
9. 　前記第１バリアメタル層は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮのいずれか１つを含む、請求項４に記載の半導体装置。
10. 　前記第２バリアメタル層は、ＴｉＮ、ＴａＮのいずれか１つを含む、請求項４に記載の半導体装置。
11. 　前記コンタクトホールにおいて、前記バリア層の内側に設けられたプラグ層を備える、請求項１に記載の半導体装置。
12. 　前記層間絶縁膜の上方において、前記バリア層または前記プラグ層の少なくとも１つあるいは両方が設けられる、請求項１１に記載の半導体装置。
13. 　前記プラグ層はタングステン、モリブデンのいずれか1つを含む、請求項１１に記載の半導体装置。
14. 　前記コンタクトホールの前記側壁は、順テーパである、請求項１に記載の半導体装置。
15. 　前記コンタクトホールの前記側壁は、逆テーパである、請求項１に記載の半導体装置。
16. 　前記コンタクトホールの前記側壁の接線方向に対して垂直な方向における前記段差部の高さは、前記層間絶縁膜の上面における前記コンタクトホールの開口幅の１５％以下である、請求項１に記載の半導体装置。
17. 　前記バリア層の膜厚は、
    　前記段差部よりも上方において１ｎｍ以上、１１５ｎｍ以下であり、
    　前記段差部よりも下方において１ｎｍ以上、１１４ｎｍ以下である、
    　請求項１から１６のいずれか一項に記載の半導体装置。
18. 　半導体基板の上方に、側壁に段差部を設けたコンタクトホールを有する層間絶縁膜を形成する段階と、
    　前記コンタクトホールの側壁および底面にバリア層を設ける段階と、
    　前記コンタクトホールにおいて、前記バリア層の内側にプラグ層を設ける段階と、
    　を備え、
    　前記バリア層は、
    　前記段差部と接する第１領域と、
    　前記第１領域よりも下側の領域において、前記コンタクトホールの前記側壁と接する第２領域と、
    　を有し、
    　前期第１領域の最厚部分の膜厚をＴ、前記第２領域の最薄部分の膜厚をｔとした場合に、
    　０．３Ｔ≦ｔ≦０．９５Ｔを満たす
    　半導体装置の製造方法。
19. 　前記バリア層を設ける段階は、
    　前記コンタクトホールにおいて、前記側壁および前記底面に第１バリアメタル層を設ける段階と、
    　前記コンタクトホールにおいて、前記第１バリアメタル層に積層させるように第２バリアメタル層を設ける段階と、
    　を有する、請求項１８に記載の半導体装置の製造方法。
20. 　前記第１バリアメタル層を設ける段階の後であって、前記第２バリアメタル層を設ける段階の前に、前記第１領域をエッチングする段階を有する、請求項１９に記載の半導体装置の製造方法。
21. 　前記第１領域における前記第１バリアメタル層の最厚部分の膜厚は、３ｎｍ以上、１２０ｎｍ以下である、請求項１９に記載の半導体装置の製造方法。
22. 　前記バリア層は、スパッタ法で形成される、請求項１８から２１のいずれか一項に記載の半導体装置の製造方法。
23. 　前記プラグ層は、ＣＶＤ法で形成される、請求項１８に記載の半導体装置の製造方法。
24. 　前記第２バリアメタル層はＣＶＤ法で形成される、請求項１９に記載の半導体装置の製造方法。

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