WO2019244485A1 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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鉄太郎 今川
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富士電機株式会社
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    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device and a semiconductor device.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2017-168829
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2016-33993
  • Patent Document 3 Japanese Patent Application Laid-Open No. 2013-187440
  • a method for manufacturing a semiconductor device is provided.
  • a cell may be formed by the plurality of trenches, the contact region of the second conductivity type, and the emitter region of the first conductivity type.
  • the plurality of trench portions may be provided from the upper surface of the semiconductor substrate to the inside of the semiconductor substrate, and may extend in a predetermined extending direction on the upper surface of the semiconductor substrate.
  • the contact region of the second conductivity type is formed by implanting a dopant of the second conductivity type at a first depth and a first implantation amount in the depth direction of the semiconductor substrate between two adjacent trench portions. Good.
  • the first conductivity type emitter region may be arranged alongside the contact region in the extending direction between two adjacent trench portions, and may be exposed on the upper surface of the semiconductor substrate.
  • the length in the extending direction may be equal to or less than the width between two adjacent trench portions, and the length of the emitter region in the extending direction may be larger than the length of the contact region.
  • a contact hole having a smaller opening width between the trench portions than the length of the contact region in the extending direction may be formed above the cell.
  • a dopant of a second conductivity type is implanted in a depth direction of a semiconductor substrate at a second implantation depth smaller than the first depth and a second implantation amount equal to or more than the first implantation amount.
  • a plug region of the second conductivity type may be formed.
  • the cells may be formed such that the length of the cells in the stretching direction is 3.2 ⁇ m or less.
  • the contact hole may be formed such that the opening width of the contact hole between the trench portions is 1.0 ⁇ m or less.
  • the contact hole and the trench may be formed such that the opening width of the contact hole between the trenches is smaller than the width of the trench.
  • the contact hole may be formed such that the opening width of the contact hole between the trench portions is larger than the second depth.
  • the contact hole and the plug region may be formed such that the opening width of the contact hole between the trench portions is smaller than the width of the plug region between the trench portions.
  • the plug region and the contact region are so arranged that the peak position of the doping concentration of the plug region in the depth direction of the semiconductor substrate is shallower than half the depth from the upper surface of the semiconductor substrate to the peak position of the doping concentration of the contact region. May be formed.
  • the plug region may be formed by injecting a dopant such that the end of the contact region and the mask overlap in the extending direction and the dopant is injected.
  • the contact hole may be formed such that the length of the overlap between the end of the contact region and the mask is smaller than the opening width of the contact hole between the trench portions.
  • the contact region may be annealed at a first temperature for a first time.
  • the plug region may be annealed at a second temperature lower than the first temperature for a second time shorter than the first time.
  • the second conductivity type dopant is not implanted into the semiconductor substrate at the first depth and the first implantation amount, and the second conductivity type dopant is implanted at the second depth and the second implantation amount.
  • a diode portion including a plug region formed by the above method may be further formed.
  • a main semiconductor element portion including a cell may be formed on a semiconductor substrate, and a current detection cell may be formed in the same step as the cell to form a sense semiconductor element portion.
  • a semiconductor device may include a semiconductor substrate, a trench portion, a base region of the second conductivity type, a contact region of the second conductivity type, an emitter region, a plug region of the second conductivity type, and a contact hole.
  • the trench portion may be provided from the upper surface of the semiconductor substrate to the inside of the semiconductor substrate.
  • the trench portion may be provided on the upper surface of the semiconductor substrate so as to extend in a predetermined extending direction.
  • the second conductivity type base region may be provided shallower than the trench portion inside the semiconductor substrate.
  • the second conductivity type contact region may be provided above the base region inside the semiconductor substrate.
  • the emitter region may be provided above the base region alongside the contact region inside the semiconductor substrate.
  • the plug region of the second conductivity type may be provided inside the semiconductor substrate at a depth smaller than the depth of the contact region.
  • the plug region of the second conductivity type may have a higher doping concentration than the contact region.
  • the contact hole may be provided above the contact region and the emitter region.
  • the contact hole may have an opening width between the trench portions smaller than the length of the contact region in the extending direction.
  • the length of the cell in the extension direction formed by the contact region and the emitter region is equal to or less than the width between two adjacent trench portions, and the length of the emitter region in the extension direction is greater than the length of the contact region. May also be large.
  • the first integrated concentration obtained by integrating the doping concentration of the plug region in the depth direction of the semiconductor substrate may be equal to or higher than the second integrated concentration obtained by integrating the doping concentration of the contact region in the depth direction of the semiconductor substrate.
  • FIG. 2 is a diagram partially showing an example of an upper surface of a semiconductor device 100 according to an embodiment of the present invention.
  • FIG. 2 is an enlarged view of a region A in FIG. 1.
  • FIG. 3 is a diagram showing an example of an aa ′ cross section in FIG. 2.
  • FIG. 3 is a diagram illustrating an example of a bb ′ cross section in FIG. 2.
  • FIG. 14 is a diagram illustrating an upper surface of a semiconductor device 150 of a comparative example.
  • FIG. 6 is a diagram showing a section taken along line ii ′ in FIG. 5.
  • FIG. 6 is a view showing a JJ ′ cross section in FIG. 5.
  • FIG. 5 is a diagram showing a JJ ′ cross section in FIG. 5.
  • FIG. 4 is a diagram showing an example of a doping concentration distribution along a cc ′ cross section in FIG. 3.
  • FIG. 14 is a diagram illustrating current values immediately before RBSOA breakdown of the semiconductor device 100 of the present example and the semiconductor device 150 of the comparative example.
  • FIG. 9 is a diagram partially showing another example of the top surface of the semiconductor device 100 according to the embodiment of the present invention. It is an enlarged view of the area
  • FIG. 12 is a diagram illustrating an example of an ee ′ cross section in FIG. 11.
  • FIG. 9 is a diagram partially showing another example of the top surface of the semiconductor device 100 according to the embodiment of the present invention. It is an enlarged view of the area
  • FIG. 15 is a diagram showing an example of the ff ′ cross section in FIG. 14.
  • FIG. 15 is a diagram illustrating an example of a section taken along line gg ′ in FIG. 14.
  • FIG. 2 is a diagram partially showing an example of an upper surface of a semiconductor device 200 according to an embodiment of the present invention. It is an enlarged view of the area
  • FIG. 19 is a diagram showing an example of a section taken along the line MM ′ in FIG. 18.
  • FIG. 2 is a diagram illustrating a structure of a top surface of a semiconductor device 300 according to one embodiment of the present invention.
  • FIG. 21 is an enlarged view of the vicinity of a sense semiconductor element section 119 in FIG. 20.
  • FIG. 21 is an enlarged view of the vicinity of a sense semiconductor element section 119 in FIG. 20.
  • FIG. 4 is a diagram illustrating an example of an outline of a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 4 is a diagram illustrating an example of a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 23 is a conceptual diagram showing an example of a mask used at the time of dopant implantation in steps S1010, S1012, and S1022 in FIG.
  • one side in a direction parallel to the depth direction of the semiconductor substrate is referred to as “upper”, and the other side is referred to as “lower”.
  • One of the two main surfaces of the substrate, layer, or other member is referred to as an upper surface, and the other surface is referred to as a lower surface.
  • the directions of “up” and “down” are not limited to the direction of gravity or the direction of attachment to a substrate or the like when a semiconductor device is mounted.
  • ⁇ In this specification, technical matters may be described using orthogonal coordinate axes of the X axis, the Y axis, and the Z axis.
  • a plane parallel to the upper surface of the semiconductor substrate is an XY plane
  • a depth direction of the semiconductor substrate is a Z axis.
  • the first conductivity type is N-type and the second conductivity type is P-type.
  • the first conductivity type may be P-type and the second conductivity type may be N-type.
  • the conductivity types of the substrates, layers, regions, and the like in each embodiment have opposite polarities.
  • a P + type or N + type means that the doping concentration is higher than that of a P type (or N type), and when described as a P ⁇ type (or N ⁇ type), It means that the doping concentration is lower than that of the P-type (or N-type).
  • the term “doping concentration” refers to the concentration of a dopant that has been turned into a donor or an acceptor. Therefore, the unit is / cm 3 .
  • a concentration difference between a donor and an acceptor (that is, a net doping concentration) may be referred to as a doping concentration.
  • the doping concentration can be measured by the SR method (Spreading Resistance method).
  • the chemical concentration of the donor and the acceptor may be used as the doping concentration.
  • the doping concentration can be measured by the SIMS method (secondary ion mass spectrometry).
  • any of the above may be used as the doping concentration.
  • the peak value of the doping concentration distribution in the doping region may be used as the doping concentration in the doping region.
  • the dose means the number of ions per unit area to be implanted into a wafer when performing ion implantation. Therefore, the unit is / cm 2 .
  • the dose of the semiconductor region can be an integrated concentration obtained by integrating the doping concentration over the depth direction of the semiconductor region.
  • the unit of the integrated concentration is / cm 2 . Therefore, the dose amount and the integrated concentration may be treated as the same.
  • the integrated concentration may be an integrated value up to the half-value width. If the integrated concentration overlaps with the spectrum of another semiconductor region, the integrated concentration may be derived excluding the influence of the other semiconductor region.
  • FIG. 1 is a view partially showing an example of an upper surface of a semiconductor device 100 according to an embodiment of the present invention.
  • the semiconductor device 100 of this example is a semiconductor chip having a transistor such as an insulated gate bipolar transistor (IGBT).
  • FIG. 1 shows the chip upper surface around the chip end, and other regions are omitted.
  • IGBT insulated gate bipolar transistor
  • FIG. 1 shows an active region of a semiconductor substrate in the semiconductor device 100.
  • the active region refers to a region where current flows between the upper surface and the lower surface of the semiconductor substrate when the semiconductor device 100 is turned on.
  • the active region is a region surrounded by the gate metal layer 50 shown in FIG.
  • the semiconductor device 100 may have an edge termination structure surrounding the active region.
  • the edge termination structure is provided closer to the end of the semiconductor substrate than the gate metal layer 50 shown in FIG.
  • the edge termination structure reduces the electric field concentration on the upper surface side of the semiconductor substrate.
  • the edge termination structure has, for example, a guard ring, a field plate, a RESURF, and a combination thereof.
  • the semiconductor device 100 of this example includes a gate trench portion 40, a dummy trench portion 30, a well region 11, an emitter region 12, and a contact region 15 provided inside the upper surface side of a semiconductor substrate.
  • Each of the gate trench portion 40 and the dummy trench portion 30 is an example of a trench portion.
  • the semiconductor device 100 of the present example includes the emitter electrode 52 and the gate metal layer 50 provided above the upper surface of the semiconductor substrate. The emitter electrode 52 and the gate metal layer 50 are provided separately from each other.
  • An interlayer insulating film is provided between the emitter electrode 52 and the gate metal layer 50 and the upper surface of the semiconductor substrate, but is omitted in FIG.
  • a contact hole 56, a contact hole 49, and a contact hole 54 are provided penetrating the interlayer insulating film.
  • each contact hole is hatched with diagonal lines.
  • the emitter electrode 52 is provided above the gate trench portion 40, the dummy trench portion 30, the well region 11, the emitter region 12, and the contact region 15. Emitter electrode 52 is in contact with emitter region 12 on the upper surface of the semiconductor substrate through contact hole 54. Further, the emitter electrode 52 is connected to the dummy conductive portion in the dummy trench portion 30 through the contact hole 56. Between the emitter electrode 52 and the dummy conductive portion, a connection portion 25 made of a conductive material such as polysilicon doped with an impurity may be provided. The connection part 25 is provided on the upper surface of the semiconductor substrate. An insulating film such as a thermal oxide film is provided between the connection portion 25 and the semiconductor substrate.
  • the gate metal layer 50 applies a gate voltage to the semiconductor device 100.
  • the gate metal layer 50 may be connected to a gate pad provided above the upper surface of the semiconductor substrate.
  • the gate pad is connected to an external device by a wire or the like.
  • the gate metal layer 50 may be provided so as to surround the active region in a top view.
  • the gate metal layer 50 is provided annularly along the outer periphery of the semiconductor substrate when viewed from above.
  • the gate metal layer 50 comes into contact with the gate runner 48 through the contact hole 49.
  • the gate runner 48 is formed of polysilicon or the like doped with an impurity.
  • An insulating film such as a thermal oxide film is provided between the gate runner 48 and the semiconductor substrate.
  • Gate runner 48 is connected to the gate conductive portion in gate trench portion 40 on the upper surface of the semiconductor substrate.
  • Gate runner 48 is not connected to the dummy conductive portion in dummy trench portion 30.
  • the gate runner 48 of the present example is provided from a position overlapping the contact hole 49 to a position overlapping the tip portion 41 of the gate trench portion 40.
  • the tip 41 is the end closest to the gate metal layer 50 in the gate trench 40.
  • the gate conductive portion is exposed on the upper surface of the semiconductor substrate and comes into contact with the gate runner.
  • Emitter electrode 52 and gate metal layer 50 are formed of a material containing a metal.
  • each electrode is formed of aluminum or an aluminum-silicon alloy.
  • Each electrode may have a barrier metal formed of titanium, a titanium compound, or the like below a region formed of aluminum or the like. Further, a plug formed by burying tungsten or the like so as to be in contact with the barrier metal and aluminum or the like may be provided in the contact hole.
  • the well region 11 is provided so as to overlap the gate metal layer 50 and the gate runner 48.
  • the well region 11 is provided to extend at a predetermined width even in a range not overlapping with the gate metal layer 50 and the gate runner 48.
  • the well region 11 of this example is provided away from the end of the contact hole 54 in the Y-axis direction on the gate metal layer 50 side.
  • the well region 11 is a region of the second conductivity type.
  • the well region 11 in this example is of a P + type.
  • the semiconductor device 100 has a plurality of trenches arranged in the X-axis direction.
  • the arrangement direction refers to the X-axis direction.
  • one or more gate trenches 40 and one or more dummy trenches 30 are provided along the X-axis direction.
  • the gate trench portion 40 of the present example has two extending portions 39 (trench linearly extending along the extending direction) extending in an extending direction (Y-axis direction) perpendicular to the arrangement direction of the trench portions (X-axis direction). ) And a tip 41 connecting the two extended portions 39.
  • the stretching direction refers to the Y-axis direction.
  • the dummy trench portion 30 of the present example may have two extending portions 29 extending along the extending direction, and a tip portion 31 connecting the two extending portions 29.
  • At least a part of the tip portion 41 is preferably provided in a curved shape when viewed from above.
  • the dummy trench portions 30 are provided between the respective extending portions 39 of the gate trench portion 40.
  • two dummy trench portions 30 are provided between the respective extending portions 39, but one dummy trench portion 30 may be provided.
  • the diffusion depth of the well region 11 may be deeper than the depth of the gate trench portion 40 and the dummy trench portion 30.
  • the ends of the gate trench portion 40 and the dummy trench portion 30 in the Y-axis direction are provided in the well region 11 when viewed from above. That is, at the end of each trench in the Y-axis direction, the bottom in the depth direction of each trench is covered with the well region 11. Thereby, the electric field concentration at the bottom of each trench can be reduced.
  • a mesa portion 60 is provided between each trench portion.
  • the mesa unit 60 indicates a region between the trenches inside the semiconductor substrate.
  • the upper end of the mesa unit 60 may be the upper surface of the semiconductor substrate.
  • the depth position of the lower end of the mesa portion 60 may be the same as the depth position of the lower end of each trench portion.
  • the mesa section 60 of this example is provided on the upper surface of the semiconductor substrate so as to extend in the extending direction along each trench section.
  • the base region 14 of the second conductivity type which is shallower than the trench portion, is provided in each mesa portion 60.
  • the base region 14 in the present example is P-type.
  • the base region 14 is provided to be exposed on the upper surface of the semiconductor substrate along with the well region 11 in the extending direction.
  • FIG. 1 shows the base regions 14 arranged at one end of each mesa unit 60, but the base region 14 is also arranged at the other end of each mesa unit 60.
  • the base region 14 is sandwiched between the two trenches in the X-axis direction and provided in contact with the two trenches.
  • Each mesa section 60 is provided with a first conductivity type emitter region 12 and a second conductivity type contact region 15.
  • the cell 13 of the IGBT element is formed by the emitter region 12 and the contact region 15.
  • the cell 13 of the IGBT element is a basic structure of the IGBT element, and the semiconductor device 100 is entirely configured by arranging a large number of the basic structures.
  • the emitter region 12 of this example is of the N + type.
  • the contact region 15 of the present example is a P + type.
  • the dopant of the emitter region 12 is, for example, arsenic (As), phosphorus (P), antimony (Sb), or the like.
  • a base region 14 is provided below the emitter region 12 and the contact region 15.
  • the base region 14 provided below the emitter region 12 and the contact region 15 is connected to the base region 14 arranged alongside the well region 11 in the extending direction inside the semiconductor substrate.
  • the emitter region 12 and the contact region 15 may be provided between the base region 14 and the upper surface of the semiconductor substrate in the depth direction of the semiconductor substrate.
  • Emitter region 12 and contact region 15 are provided in contact with gate trench portion 40.
  • the emitter region 12 and the contact region 15 may or may not be in contact with the dummy trench portion 30.
  • the emitter region 12 and the contact region 15 in this example are provided in contact with the dummy trench portion 30.
  • the emitter region 12 is provided on the upper surface of the semiconductor substrate along with the contact region 15 in the extending direction.
  • the emitter regions 12 and the contact regions 15 may be provided alternately in the extending direction. That is, in the extending direction, the emitter region 12 may be sandwiched between the two contact regions 15, and the contact region 15 may be sandwiched between the two emitter regions 12.
  • the contact hole 54 is provided above the mesa 60.
  • the emitter region 12 is also provided below the contact hole 54.
  • the emitter region 12 of this example is provided in contact with each of the two trench portions and is provided from one to the other of the two trench portions.
  • a second conductivity type plug region 17 is provided below the contact hole 54 and in a region between the contact regions 15 in the arrangement direction on the upper surface of the semiconductor substrate.
  • a region where the plug region 17 is provided is indicated by a broken line.
  • the plug region 17 of this example is of a P ++ type. That is, the doping concentration of the plug region 17 is higher than the doping concentration of the contact region 15 (see FIG. 8).
  • the dose of the plug region 17 of this example that is, the amount of implantation of the dopant of the second conductivity type is equal to or larger than the dose of the contact region 15. That is, the first integrated concentration obtained by integrating the doping concentration of the plug region 17 in the depth direction of the semiconductor substrate is equal to or higher than the second integrated concentration obtained by integrating the doping concentration of the contact region 15 in the depth direction of the semiconductor substrate.
  • the plug region 17 is provided in contact with the upper surface of the semiconductor substrate.
  • a contact region 15 is provided below the plug region 17. That is, plug region 17 is provided shallower than the depth of contact region 15.
  • the contact region 15 provided below the plug region is connected to two contact regions 15 provided with the plug region 17 interposed therebetween in a top view, inside the semiconductor substrate.
  • a first conductivity type accumulation region 16 may be provided below the emitter region 12, the contact region 15, and the plug region 17.
  • the accumulation region 16 of this example has an impurity concentration higher than that of the drift region and is N-type.
  • the accumulation region 16 may be disposed above the lower end of each trench. In FIG. 1, the range in which the accumulation region 16 is provided is indicated by a dashed line and an arrow.
  • the end of the storage region 16 in the Y-axis direction may be arranged below the contact region 15 provided between the emitter region 12 and the base region 14 on the upper surface of the semiconductor substrate.
  • FIG. 2 is an enlarged view of the area A in FIG.
  • the emitter region 12 and the contact region 15 are provided in contact with the gate trench portion 40 and the dummy trench portion 30.
  • a plug region 17 is provided below the contact hole 54 and in a region between the contact regions 15 in the arrangement direction on the upper surface of the semiconductor substrate.
  • the end position of the gate trench portion 40 on the X-axis positive side is defined as a position S1.
  • an end position on the X-axis negative side of the dummy trench section 30 disposed adjacent to the X-axis positive side of the gate trench section 40 is defined as a position S2.
  • the end positions of the contact hole 54 on the X-axis negative side and the X-axis positive side are referred to as position S3 and position S4, respectively.
  • the width Wm is the width in the X-axis direction between the position S1 and the position S2, that is, the width of the mesa unit 60.
  • the width Wtt is a width between two adjacent trench portions in the arrangement direction (X-axis direction).
  • the width Wt is the width of the gate trench section 40 in the X-axis direction and the width of the dummy trench section 30 in the X-axis direction.
  • the width Wtp is a trench pitch between two trench portions provided adjacent to each other in the X-axis direction.
  • the width Wtc is a width between the position S1 and the position S3 in the X-axis direction.
  • the width Wtc ′ is the width between the position S4 and the position S2 in the X-axis direction.
  • the width Wch is the width in the X-axis direction between the position S3 and the position S4, that is, the opening width of the contact hole 54. Note that the width Wtc may be equal to the width Wtc
  • the width Wch may be equal to the width Wtc and the width Wtc ′.
  • the width Wm may be not less than 1.2 times and not more than 3 times the width Wch. Further, the width Wm may be 1.4 times or more and 3 times or less of the width Wtc.
  • the width Wt may be not less than 1.5 times and not more than 3 times the width Wch.
  • the width Wt may be not less than 1.5 times and not more than 3 times the width Wtc.
  • the width Wtp may be not less than 1.3 times and not more than 2.5 times the width Wm.
  • the width Wch may be different from the width Wtc and the width Wtc ′.
  • the width Wtc and the width Wtc ′ may be 0.5 times or more and 2 times or less of the width Wch.
  • the width Wtt may be 4 ⁇ m or less, preferably 3.2 ⁇ m or less.
  • the width Wch may be not less than 0.2 ⁇ m and not more than 0.9 ⁇ m.
  • the width Wch may be 1.0 ⁇ m or less in this example.
  • the width Wt may be 0.5 ⁇ m or more and 1.2 ⁇ m or less.
  • the width Wtc and the width Wtc ′ may be 0.2 ⁇ m or more and 0.9 ⁇ m or less.
  • the width Wtp may be not less than 2.0 ⁇ m and not more than 2.8 ⁇ m.
  • width Wch may be smaller than width Wtc and width Wtc ′.
  • the width Wch, the width Wtc, and the width Wtc ′ may be smaller than the width Wt.
  • the end position of the contact region 15 on the Y-axis positive side when viewed from above is defined as a position U1.
  • the end position on the Y-axis negative side of the contact region 15 in a top view, and the Y-axis positive end of the emitter region 12 provided adjacent to the contact region 15 on the Y-axis negative side The part position is defined as a position U2.
  • the end position of the emitter region 12 on the Y-axis negative side is defined as a position U3.
  • the length Wu is the pitch of the cells 13 in the Y-axis direction.
  • the length Wu is equal to the sum of the length We and the length Wc.
  • the length We is the length of the emitter region 12 in the Y-axis direction.
  • the length Wc is the length of the contact region 15 in the Y-axis direction when viewed from above. In this example, the length Wc is smaller than the length We.
  • the length Wc may be not less than 0.6 times and not more than 0.9 times the length We.
  • the length We may be not less than 1.2 ⁇ m and not more than 2.1 ⁇ m.
  • the length Wc may be 0.9 ⁇ m or more and 1.4 ⁇ m or less.
  • the length Wu of the cell 13 is set to be equal to or less than the width Wtt.
  • the width Wch which is the opening width of the contact hole 54, is made smaller than the length Wc of the contact region 15.
  • the cells 13 are no longer rectangular in the Y-axis direction when viewed from above, so that the density of the cells 13 in the Y-axis direction can be improved.
  • the length We of the cell 13 is larger than the length Wc, the total emitter length (the length at which the emitter region 12 comes into contact with the trench portion in the Y-axis direction) is secured while achieving miniaturization and miniaturization. can do.
  • the RBSOA resistance may decrease. Therefore, the plug region 17 of the present embodiment is employed in the semiconductor device 100.
  • the width Wch which is the opening width of the contact hole 54, is smaller than the width Wt of the trench. Therefore, miniaturization and miniaturization can be suitably achieved.
  • At least a part of the plug region 17 is arranged so as to overlap with the contact region 15 in a top view. That is, the contact region 15 is provided below the plug region 17 in a top view, and at least a part of the plug region 17 overlaps the contact region 15. In the present example, the entire plug region 17 is arranged so as to overlap with the contact region 15 in a top view.
  • the end positions of the plug region 17 on the X-axis negative side and the X-axis positive side are referred to as position T1 and position T2, respectively.
  • the width Wpx is a width between the position T1 and the position T2 in the X-axis direction.
  • the position T1 is equal to the position S3
  • the position T2 is equal to the position S4. That is, in this example, the width Wpx is equal to the width Wch.
  • the end positions of the plug region 17 on the Y-axis positive side and the Y-axis negative side are referred to as position V1 and position V2, respectively.
  • the length Wpy is a length in the Y-axis direction between the position V1 and the position V2.
  • position V1 is equal to position U1
  • position V2 is equal to position U2. That is, in this example, the length Wpy is equal to the length Wc.
  • FIG. 3 is a diagram showing an example of a section taken along the line aa ′ in FIG.
  • An aa ′ section is an XZ plane passing through the gate trench portion 40, the dummy trench portion 30, the contact region 15, and the plug region 17.
  • the semiconductor device 100 of this example has the semiconductor substrate 10, the interlayer insulating film 38, the emitter electrode 52, and the collector electrode 24 in the cross section.
  • the interlayer insulating film 38 is provided on the upper surface 21 of the semiconductor substrate 10.
  • the interlayer insulating film 38 is an insulating film such as silicate glass to which an impurity such as boron or phosphorus is added.
  • the interlayer insulating film 38 may be in contact with the upper surface 21, and another film such as an oxide film may be provided between the interlayer insulating film 38 and the upper surface 21.
  • the contact hole 54, the contact hole 49, and the contact hole 56 described in FIG. 1 are provided.
  • FIG. 3 shows a contact hole 54.
  • the emitter electrode 52 is provided above the interlayer insulating film 38.
  • the emitter electrode 52 is in electrical contact with the upper surface 21 through the contact hole 54 of the interlayer insulating film 38.
  • a contact plug such as tungsten (W) may be provided inside the contact hole 54.
  • the collector electrode 24 is provided on the lower surface 23 of the semiconductor substrate 10.
  • the emitter electrode 52 and the collector electrode 24 are provided with a conductive material such as a metal.
  • the semiconductor substrate 10 may be a silicon substrate, a silicon carbide substrate, or a nitride semiconductor substrate such as gallium nitride.
  • the semiconductor substrate 10 of this example is a silicon substrate.
  • the semiconductor substrate 10 includes the first conductivity type drift region 18.
  • the drift region 18 of the present example is N-type.
  • the drift region 18 may be a remaining region in the semiconductor substrate 10 without providing another doping region.
  • One or more accumulation regions 16 may be provided above the drift region 18.
  • the semiconductor device 100 illustrated in FIG. 3 includes, for example, one storage region 16 in the Z-axis direction. When a plurality of storage regions 16 are provided, each of the storage regions 16 may be arranged in the Z-axis direction. The storage region 16 may be provided above the lower end of each trench portion. The doping concentration of the accumulation region 16 is higher than the doping concentration of the drift region 18. By providing the accumulation region 16, the effect of promoting carrier injection (IE effect) can be increased, and the on-state voltage can be reduced.
  • IE effect effect of promoting carrier injection
  • a base region 14 is provided above the accumulation region 16. Above the base region 14, a contact region 15 is provided. The accumulation region 16, the base region 14, and the contact region 15 are provided in contact with the gate trench portion 40. The accumulation region 16, the base region 14, and the contact region 15 may be provided in contact with the dummy trench portion 30.
  • a plug region 17 is provided inside the contact region 15 in contact with the upper surface 21. Plug region 17 is provided below contact hole 54.
  • the width Wpx of the plug region 17 in the X-axis direction is equal to the width Wch of the contact hole 54 in the X-axis direction.
  • the center position of the mesa unit 60 in the X-axis direction is defined as a position Sm.
  • the plug region 17 may be provided symmetrically about the position Sm on the positive side and the negative side on the X-axis.
  • the position of the upper surface 21 is defined as a position P1.
  • the position of the lower end of the contact region 15 in the Z-axis direction is defined as a position P2.
  • the position of the lower end of the plug region 17 is defined as a position P3.
  • the depth Db is a depth in the Z-axis direction between the position P1 and the position P2, that is, a depth from the upper surface 21 of the contact region 15.
  • the depth Dp is the depth in the Z-axis direction between the position P1 and the position P3, that is, the depth from the upper surface 21 of the plug region 17.
  • a midpoint between the position P1 and the position P2 in the Z-axis direction is defined as a position Pmb. That is, the position Pmb is the center position of the contact region 15 in the depth direction.
  • the midpoint between the position P1 and the position P3 is defined as a position Pmp. That is, the position Pmp is the center position of the plug region 17 in the depth direction.
  • the plug region 17 is provided at a position shallower than the contact region 15 in the depth direction.
  • Providing the plug region 17 at a position shallower than the contact region 15 in the depth direction may mean that the lower end of the plug region 17 is disposed above the lower end of the contact region 15. That is, it may indicate that the position P3 is located higher than the position P2.
  • the depth Dp of the plug region 17 from the upper surface 21 may be 0.1 to 0.6 times the depth Db of the contact region 15 from the upper surface 21. Note that the depth Dp of the plug region 17 from the upper surface 21 may be shallower than the position Pmb which is half the depth Db of the contact region 15 from the upper surface 21.
  • the plug region 17 is provided at a position shallower than the contact region 15 in the depth direction means that the center position of the plug region 17 in the depth direction is higher than the center position of the contact region 15 in the depth direction. It may refer to being arranged. That is, it may indicate that the position Pmp is located higher than the position Pmb.
  • the depth (1/2) Dp from the upper surface 21 of the plug region 17 to the position Pmp is 0.1 times or more and 0.6 times the depth (1/2) Db from the upper surface 21 of the contact region 15 to the position Pmb. It may be:
  • the width Wch which is the opening width of the contact hole 54, is larger than the depth Dp.
  • the depth of the plug region 17 is smaller than the opening width of the miniaturized contact hole 54. This means that the plug region 17 is a high-concentration region provided on the surface of the semiconductor substrate in order to avoid a decrease in RBSOA resistance, and does not need to be diffused deeply.
  • the buffer region 20 of the first conductivity type may be provided below the drift region 18.
  • the buffer region 20 of this example has an impurity concentration higher than that of the drift region 18 and is N-type.
  • the doping concentration of the buffer region 20 is higher than the doping concentration of the drift region 18.
  • the buffer region 20 may function as a field stop layer that prevents a depletion layer extending from the lower end of the base region 14 from reaching the P + type collector region 22.
  • the buffer region 20 may have a plurality of peaks or a single peak in the doping concentration distribution in the depth direction.
  • a second conductivity type collector region 22 is provided below the buffer region 20.
  • the collector region 22 of the present example is a P + type.
  • the collector region 22 is provided so as to be exposed on the lower surface 23 of the semiconductor substrate 10.
  • the semiconductor substrate 10 is provided with a gate trench 40 and a dummy trench 30.
  • the gate trench portion 40 and the dummy trench portion 30 are provided so as to penetrate the base region 14 and the accumulation region 16 from the upper surface 21 and reach the drift region 18.
  • the fact that the trench portion penetrates the doping region is not limited to one manufactured in the order of forming the doping region and then forming the trench portion.
  • the case where the doping region is formed between the trench portions after the formation of the trench portion is also included in the case where the trench portion penetrates the doping region.
  • the gate trench portion 40 has a gate trench, a gate insulating film 42, and a gate conductive portion 44 provided on the upper surface 21.
  • the gate insulating film 42 is provided to cover an inner wall of the gate trench.
  • the gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench.
  • the gate conductive portion 44 is provided inside the gate insulating film 42 inside the gate trench. Gate insulating film 42 insulates gate conductive portion 44 from semiconductor substrate 10.
  • Gate conductive portion 44 is formed of a conductive material such as polysilicon.
  • the gate conductive portion 44 may be provided longer than the base region 14 in the depth direction. Gate trench portion 40 is covered with interlayer insulating film 38 on upper surface 21. When a predetermined voltage is applied to the gate conductive portion 44, a channel is formed by an electron inversion layer on the surface of the base region 14 at the interface in contact with the gate trench.
  • the dummy trench section 30 may have the same structure as the gate trench section 40 in the XZ section.
  • the dummy trench portion 30 has a dummy trench provided on the upper surface 21, a dummy insulating film 32, and a dummy conductive portion.
  • the dummy insulating film 32 is provided to cover an inner wall of the dummy trench.
  • the dummy insulating film 32 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the dummy trench.
  • the dummy conductive portion is provided inside the dummy insulating film 32 inside the dummy trench. Dummy insulating film 32 insulates dummy conductive portion 34 from semiconductor substrate 10.
  • Dummy conductive portion 34 may be formed of the same material as gate conductive portion 44.
  • the gate trench portion 40 and the dummy trench portion 30 in this example are covered with the interlayer insulating film 38 on the upper surface 21. Note that the bottoms of the dummy trench portion 30 and the gate trench portion 40 may have a curved surface (curved in cross section) convex downward.
  • FIG. 4 is a diagram showing an example of a bb ′ cross section in FIG.
  • the bb ′ section is a YZ plane passing through the contact hole 54, the emitter region 12, and the plug region 17.
  • the semiconductor device 100 of this example has the semiconductor substrate 10, the emitter electrode 52, and the collector electrode 24 in the cross section.
  • the emitter region 12, the contact region 15, and the plug region 17 are provided above the base region.
  • the emitter region 12 and the plug region 17 are provided to be exposed on the upper surface 21.
  • the contact region 15 is not exposed on the upper surface 21.
  • the lower end of the emitter region 12 may be provided above the lower end of the contact region 15 in the depth direction. In the depth direction, the lower end of the emitter region 12 may be provided below or lower than the lower end of the plug region 17. In this example, the lower end of the emitter region 12 is provided below the lower end of the plug region 17.
  • the end positions of the contact region 15 at the lower end of the emitter region 12 on the Y axis negative side and the Y axis positive side are referred to as position K1 and position K2, respectively.
  • the length Wcy is a length between the position K1 and the position K2 in the Y-axis direction.
  • the end of the emitter region 12 in the Y-axis direction may overlap with the end of the contact region 15 in the Y-axis direction. That is, the position K1 may be arranged on the Y axis negative side with respect to the position U1.
  • the position K2 may be arranged on the Y axis positive side with respect to the position U2.
  • the plug region 17 may be provided so as to overlap the contact region 15 in the Y-axis direction when viewed from above. That is, the end position V1 on the Y axis negative side of the plug region 17 may be disposed on the Y axis positive side with respect to the position K1. The end position V2 on the Y axis positive side of the plug region 17 may be arranged on the Y axis negative side with respect to the position K2.
  • the length Wcy may be larger than the length Wpy.
  • the contact region between the emitter electrode 52 and the contact region 15 in the XY plane is limited. And the contact resistance increases.
  • the contact resistance increases.
  • the contact resistance tends to increase.
  • the contact resistance may increase. For this reason, the semiconductor device 100 is likely to cause latch-up due to miniaturization and miniaturization. For this reason, the RBSOA resistance of the semiconductor device 100 tends to decrease.
  • the semiconductor device 100 of this example includes the plug region 17 provided inside the semiconductor substrate 10.
  • the plug region 17 has a higher doping concentration than the contact region 15. Further, at least a part of the plug region 17 is arranged so as to overlap with the contact region 15 in a top view.
  • the plug region 17 is provided at a position shallower than the contact region 15 in the depth direction.
  • the dose of the plug region 17 in this example is set to be equal to or larger than the dose of the contact region 15. For this reason, even if the semiconductor device 100 is miniaturized, latch-up hardly occurs. Therefore, it is possible to prevent the RBSOA resistance of the semiconductor device 100 from decreasing. Further, variation in the RBSOA tolerance of the semiconductor device 100 can be suppressed.
  • FIG. 5 is a diagram showing the upper surface of the semiconductor device 150 of the comparative example.
  • the semiconductor device 150 of the comparative example is different from the semiconductor device 100 of the present example shown in FIG. 1 in that the plug region 17 is not provided.
  • FIG. 6 is a diagram showing a cross section taken along line ii ′ in FIG. In the ii ′ section, the semiconductor device 150 of the comparative example does not include the plug region 17. In the semiconductor device 150 of the comparative example, the contact region 15 is exposed on the upper surface 21 below the contact hole 54.
  • FIG. 7 is a diagram showing a JJ ′ cross section in FIG.
  • the semiconductor device 150 of the comparative example does not include the plug region 17.
  • the contact region 15 is exposed on the upper surface 21 in a region sandwiched between the emitter regions 12.
  • the plug region 17 is not provided. Therefore, when the semiconductor device 150 is miniaturized, latch-up easily occurs. For this reason, the RBSOA resistance of the semiconductor device 150 tends to decrease. Further, it is difficult to suppress the variation in the RBSOA resistance of the semiconductor device 150.
  • FIG. 8 is a diagram showing an example of the doping concentration distribution along the cc ′ section in FIG. FIG. 8 also shows the doping concentration distribution along the zz ′ cross section in FIG.
  • the peak concentration of the doping concentration of the plug region 17 in the semiconductor device 100 of the present example is higher than the peak concentration of the doping concentration of the contact region 15.
  • the first integrated concentration obtained by integrating the doping concentration of the plug region 17 in the depth direction of the semiconductor substrate 10 is the first integrated concentration obtained by integrating the doping concentration of the contact region 15 in the depth direction of the semiconductor substrate 10. More than 2 integrated concentrations.
  • an increase in the contact resistance between the emitter electrode 52 and the contact region 15 is suppressed as compared with the semiconductor device 150 of the comparative example. Therefore, in the semiconductor device 100 of the present example, latch-up is less likely to occur than in the semiconductor device 150 of the comparative example, and the RBSOA resistance is less likely to decrease.
  • the peak position of the doping concentration of the plug region 17 is defined as a position P4.
  • a peak position of the doping concentration of the contact region 15 is defined as a position P5.
  • the position P4 may be provided at a position shallower than the position P5 in the depth direction. That is, the plug region 17 of the present example is a region in which a dose equal to or larger than the dose of the contact region 15 is concentrated at a depth shallower than the contact region 15. Thereby, the effect of suppressing the decrease in the RBSOA resistance described above is exerted.
  • the depth from the upper surface 21 to the peak position (position P5) of the doping concentration of the contact region 15 is defined as the depth Dc.
  • a position at a depth of ⁇ of the depth Dc from the upper surface 21 is defined as a position P6.
  • the peak position (position P4) of the doping concentration of the plug region 17 may be provided at a position shallower than the position P6.
  • the plug region 17 may be provided at a position shallower than half the depth Dc of the contact region 15 up to the peak position P5 of the doping concentration.
  • FIG. 9 is a diagram showing current values immediately before RBSOA breakdown of the semiconductor device 100 of the present example and the semiconductor device 150 of the comparative example. As can be seen from FIG. 9, the current value immediately before the RBSOA breakdown of the semiconductor device 100 of the present example is larger than the current value immediately before the RBSOA breakdown of the comparative example 150.
  • the plug region 17 having a higher doping concentration than the contact region 15 is arranged so as to overlap the contact region 15 in a top view, and the plug region 17 is located at a position shallower than the contact region 15.
  • the semiconductor device 150 of the comparative example does not include the plug region 17. Therefore, in the semiconductor device 100 of the present example, latch-up is less likely to occur than in the semiconductor device 150 of the comparative example, and the RBSOA resistance can be increased.
  • the dose amount of the plug region is It has been confirmed that in a semiconductor device set to a dose less than the dose, the effects of suppressing latch-up and lowering the RBSOA tolerance cannot be sufficiently obtained. This is because, in the arrangement of the cells 13 of the present example, the contact region between the emitter electrode 52 and the contact region 15 is limited, so that the plug region 17 has a shallower depth than the contact region 15 in order to improve the RBSOA resistance. In addition, it is necessary to set the dose of the plug region 17 to be equal to or larger than the dose of the contact region 15 in addition to the diffusion in the contact region 15.
  • FIG. 10 is a view partially showing another example of the upper surface of the semiconductor device 100 according to the embodiment of the present invention.
  • the semiconductor device 100 shown in FIG. 10 differs from the semiconductor device shown in FIG. 1 in that the length of the plug region 17 in the Y-axis direction is shorter than the length of the plug region 17 in the Y-axis direction in the semiconductor device 100 shown in FIG. Different from 100.
  • the semiconductor device 100 of this example is provided such that the plug region 17 is included in the contact region 15 in the extending direction. That is, the end on the Y axis positive side of the plug region 17 is provided on the Y axis negative side with respect to the Y axis positive side end of the contact region 15. The end on the Y axis negative side of the plug region 17 is provided on the Y axis positive side with respect to the Y axis negative side end of the contact region 15.
  • FIG. 11 is an enlarged view of a region C in FIG. As shown in FIG. 10, the length of the plug region 17 in this example in the Y-axis direction is shorter than the length of the plug region 17 in the example shown in FIG. 2 in the Y-axis direction.
  • the end positions of the plug region 17 on the Y-axis positive side and the Y-axis negative side are referred to as position V1 ′ and position V2 ′, respectively.
  • the length Wpy ' is the length in the Y-axis direction between the position V1' and the position V2 '.
  • the position V1 ' is located on the Y axis negative side of the position U1.
  • the position V2 ' is disposed on the Y axis positive side with respect to the position U2. That is, in this example, the length Wpy ′ is smaller than the length Wc.
  • the contact region 15 is provided below the contact hole 54 and between the position V1 ′ and the position U1 in the Y-axis direction.
  • the contact region 15 is provided below the contact hole 54 and also between the position V2 ′ and the position U2 in the Y-axis direction. That is, in the semiconductor device 100 of the present example, the plug region 17 is provided so as to be surrounded by the contact region 15 in a top view. As viewed from above, the area of the plug region 17 of the present example is smaller than the area of the plug region 17 of the semiconductor device 100 shown in FIG.
  • FIG. 12 is a diagram showing an example of the ee ′ cross section in FIG.
  • the length Wpy ′ of the plug region 17 in the Y-axis direction is shorter than the length Wc of the contact region 15 in the Y-axis direction.
  • the plug region 17 is provided so as to overlap the contact region 15 in the Y-axis direction when viewed from above.
  • the contact region 15 is exposed on the upper surface 21 between the plug region 17 and the emitter region 12 in the Y-axis direction.
  • the configuration of the dd ′ cross section in FIG. 11 is equal to the configuration of the aa ′ cross section in FIG.
  • the plug region 17 does not contact the emitter region 12.
  • the peak concentration of the base region 14 near the gate trench portion 40 may decrease. That is, since the plug region 17 is provided apart from the emitter region 12, it is possible to suppress a decrease in the peak concentration of the base region 14 that determines the gate threshold voltage Vth. Further, since the plug region 17 is provided separately from the emitter region 12, the fluctuation of the gate threshold voltage Vth can be reduced even when the position of the plug region 17 is shifted in the Y-axis direction.
  • FIG. 13 is a view partially showing another example of the upper surface of the semiconductor device 100 according to the embodiment of the present invention.
  • the length of the plug region 17 in the Y-axis direction is longer than the length of the plug region 17 in the Y-axis direction of the semiconductor device 100 shown in FIG. 1 in that the length in the direction is longer than the length of the plug region 17 in the X-axis direction in the semiconductor device 100 shown in FIG.
  • the end on the Y axis positive side of the plug region 17 is provided on the Y axis positive side from the end on the Y axis positive side of the contact region 15, and the end of the plug region 17 on the Y axis negative side is provided.
  • the contact region 15 is provided on the Y axis negative side with respect to the Y axis negative side end.
  • the end on the X-axis positive side of the plug region 17 is provided on the X-axis positive side from the end on the X-axis positive side of the contact region 15, and the plug region 17 is on the X-axis negative side.
  • the end is provided on the X-axis negative side with respect to the X-axis negative side end of the contact region 15.
  • FIG. 14 is an enlarged view of a region D in FIG.
  • the length of the plug region 17 in the present example in the Y-axis direction is longer than the length of the plug region 17 in the example shown in FIG. 2 in the Y-axis direction.
  • the length of the plug region 17 in the X-axis direction in this example is longer than the length of the plug region 17 in the X-axis direction in the example shown in FIG.
  • the end positions of the plug region 17 on the Y-axis positive side and the Y-axis negative side are referred to as position V1 ′′ and position V2 ′′, respectively.
  • the length Wpy ′′ is the width in the Y-axis direction between the position V1 ′′ and the position V2 ′′.
  • the position V1 ′′ is located on the Y axis positive side of the position U1.
  • the position V2 ' is located on the Y axis negative side of the position U2.
  • the length Wpy ′′ is larger than the length Wc.
  • the plug region 17 is provided below the contact hole so as to protrude beyond the contact region 15 in the Y-axis direction.
  • the plug region 17 is provided below the contact hole so as to protrude toward the emitter region 12 from the boundary between the emitter region 12 and the contact region along the X-axis direction.
  • the end positions of the plug region 17 on the X-axis positive side and the X-axis negative side are defined as a position T2 ′ and a position T1 ′, respectively.
  • the width Wpx ' is the width in the X-axis direction between the position T1' and the position T2 '.
  • the position T1 ' is located on the X axis negative side of the position S3.
  • the position T2 ' is disposed on the X axis positive side of the position S4.
  • the width Wpx ' is larger than the width Wch.
  • the plug region 17 is provided up to the outside of the contact hole 54 in the X-axis direction when viewed from above.
  • the plug region 17 of the present example is provided so as to protrude toward the emitter region 12 at the end position V1 ′′ and the end position V2 ′′ also in the X-axis direction. That is, the opening width Wch of the contact hole 54 between the trench portions is smaller than the width Wpx ′ of the plug region 17 between the trench portions.
  • FIG. 15 is a diagram showing an example of the ff ′ cross section in FIG.
  • the width Wpx ′ of the plug region 17 in the X-axis direction is longer than the width Wch of the contact hole 54 in the X-axis direction.
  • both ends of the plug region 17 in the X-axis direction are provided so as to overlap the interlayer insulating film 38 in a top view.
  • FIG. 16 is a diagram showing an example of a section taken along the line gg ′ in FIG. As shown in FIG. 16, the length Wpy ′′ of the plug region 17 in the Y-axis direction in the semiconductor device 100 of the present example is longer than the length Wc of the contact region 15 in the Y-axis direction.
  • the position V1 ′′ may be arranged on the Y axis positive side with respect to the Y axis negative side end position K1 of the contact region at the bottom of the emitter region 12.
  • the position V2 ′′ may be arranged on the Y axis negative side with respect to the Y axis positive side end position K2 of the contact region at the bottom of the emitter region 12.
  • the position V1 ′′ may be arranged on the Y axis negative side with respect to the position K1.
  • the position V2 '' may be arranged on the Y axis positive side with respect to the position K2. That is, on the upper surface 21, the plug region 17 may be provided so as to protrude further toward the Y axis negative side of the emitter region 12 than the position K1. Further, the plug region 17 may be provided so as to protrude further toward the Y axis positive side of the emitter region 12 than the position K2.
  • the position V1 ′′ is disposed on the Y axis positive side from the position K1, and the position V2 ′′ is disposed on the Y axis negative side than the position K2. That is, the end position of plug region 17 is located inside emitter region 12 in plan view, but does not reach positions K1 and K2. Therefore, it is possible to prevent the peak concentration of the base region 14 that determines the gate threshold voltage Vth from being reduced.
  • FIG. 17 is a diagram partially showing an example of the upper surface of the semiconductor device 200 according to the embodiment of the present invention.
  • the semiconductor device 200 of this example is a semiconductor chip having a transistor section 70 including a transistor such as an insulated gate bipolar transistor (IGBT) and a diode section 80 including a diode such as a freewheel diode (FWD: Free ⁇ Wheel ⁇ Diode).
  • a diode unit 80 is provided in the semiconductor device 100 shown in FIG. 1 in the arrangement direction (X-axis direction).
  • FIG. 17 shows the top surface of the chip around the chip end, and other regions are omitted.
  • the diode portion 80 is a region in which the first conductivity type cathode region 82 is provided on the lower surface 23 side of the semiconductor substrate 10.
  • the cathode region 82 of this example is of the N + type.
  • the cathode region 82 is exposed on the lower surface 23 side, and is in contact with an electrode provided on the lower surface 23.
  • a region overlapping the cathode region 82 in the Z-axis direction is referred to as a diode portion 80.
  • a projection region when the cathode region 82 is projected on the upper surface 21 of the semiconductor substrate 10 in a direction perpendicular to the lower surface 23 is defined as a diode unit 80.
  • an extension area that extends the projection area to the end of the active area in the Y-axis direction may be the diode section 80.
  • the active region will be described later.
  • the Y-axis direction is a direction perpendicular to both the X-axis direction and the Z-axis direction.
  • the diode unit 80 may refer to a region where the second conductivity type region is provided on the upper surface 21 among the projection region and the extension region.
  • the transistor unit 70 may refer to a region other than the diode unit 80 in the active region.
  • the transistor section 70 has the collector region 22 exposed on the lower surface 23.
  • the transistor portion 70 is a projection region when the collector region 22 is projected on the upper surface 21 and refers to a region where a predetermined unit configuration including the emitter region 12 and the contact region 15 is regularly arranged. Is also good.
  • An interlayer insulating film 38 is provided between the upper surface 21 and the emitter electrode 52 and the gate metal layer 50, but is omitted in FIG.
  • Emitter electrode 52 is electrically connected to emitter region 12, contact region 15 and base region 14 on upper surface 21 through contact hole 54. Further, the emitter electrode 52 is electrically connected to the dummy conductive portion in the dummy trench portion 30 through the contact hole 56.
  • a contact plug such as tungsten (W) may be provided inside the contact holes 54 and 56.
  • the gate metal layer 50 applies a gate voltage to the transistor unit 70.
  • Gate metal layer 50 is electrically connected to gate runner 48 through contact hole 49.
  • a contact plug such as tungsten (W) may be provided inside the contact hole 49.
  • a boundary region between the transistor unit 70 and the diode unit 80 in the arrangement direction is referred to as a boundary unit 90.
  • the boundary section 90 includes one or more mesa sections 62.
  • the mesa portion 62 does not have the emitter region 12.
  • On the upper surface of the mesa portion 62 a contact region 15 is provided in a region sandwiched between the base region 14 in the Y-axis direction when viewed from above.
  • the mesa 62 has a function of extracting carriers such as holes to the emitter electrode 52 side when the transistor 70 is turned off.
  • the plug region 17 may be provided in a region below the contact hole 54 and on the upper surface 21 between the contact regions 15 in the arrangement direction.
  • a region where the plug region 17 is provided is indicated by a broken line portion. The plug region 17 is provided in contact with the upper surface 21.
  • the contact region 15 is provided below the plug region 17.
  • the contact region 15 provided below the plug region 17 is connected inside the semiconductor substrate 10 with two contact regions 15 provided with the plug region 17 interposed therebetween in a top view.
  • each of the two contact regions 15 is provided in contact with each of the two dummy trench sections 30 extending in the Y-axis direction with the mesa section 62 interposed therebetween. Note that the mesa 62 may be sandwiched between the two gate trenches 40.
  • the emitter region 12 may not be provided in the mesa portion 64 of the diode portion 80.
  • the base region 14 is provided on the upper surface of the mesa portion 64 in a region sandwiched between the contact regions 15 in the Y-axis direction when viewed from above.
  • the plug region 17 may be provided in a region below the contact hole 54 and on the upper surface 21 in the arrangement direction of the base region 14 in the arrangement direction.
  • a region where the plug region 17 is provided is indicated by a broken line portion. The plug region 17 is provided in contact with the upper surface 21.
  • the base region 14 is provided below the plug region 17.
  • the base region 14 provided below the plug region 17 is connected inside the semiconductor substrate 10 with two base regions 14 provided with the plug region 17 interposed therebetween in a top view.
  • each of the two base regions 14 is provided in contact with each of the two dummy trench portions 30 extending in the Y-axis direction with the mesa portion 64 interposed therebetween.
  • a cathode region 82 is provided in a region adjacent to the lower surface 23 of the semiconductor substrate 10.
  • a region where the cathode region 82 is provided is indicated by a dashed line and an arrow.
  • a P + type collector region 22 may be provided in a region adjacent to the lower surface 23 of the semiconductor substrate 10 where the cathode region 82 is not provided.
  • a storage region 16 may be provided below the emitter region 12, the contact region 15, the base region 14, and the plug region 17.
  • the accumulation region 16 may not be provided in the diode unit 80.
  • FIG. 18 is an enlarged view of a region E in FIG.
  • the plug region 17 is provided in the transistor section 70 in a region below the contact hole 54 and in the upper surface 21 between the contact regions 15 in the X-axis direction.
  • a plug region 17 is provided below the contact hole 54 and in a region sandwiched in the X-axis direction by the contact region 15 on the upper surface 21.
  • a plug region 17 is provided below the contact hole 54 and in a region between the base region 14 in the X-axis direction on the upper surface 21.
  • FIG. 19 is a diagram showing an example of a section taken along the line MM ′ in FIG.
  • the MM ′ cross section is an XZ plane passing through the gate trench portion 40, the dummy trench portion 30, the contact region 15 and the plug region 17 in the transistor portion 70, and the dummy trench portion 30, the base region 14 and the plug region 17 in the diode portion 80. It is.
  • the plug region 17 is provided below the contact hole 54 and in contact with the upper surface 21.
  • the contact region 15 is provided below the plug region 17.
  • the base region 14 is provided below the plug region 17.
  • the configuration of the nn ′ cross section in FIG. 18 is equal to the configuration of the aa ′ cross section in FIG.
  • FIG. 20 is a diagram showing the structure of the upper surface of the semiconductor device 300 according to one embodiment of the present invention.
  • the semiconductor device 300 includes an active region 120 and an edge termination structure 92.
  • the active region 120 is a region inside the edge termination structure 92.
  • the edge termination structure 92 may include the well region 11.
  • the doping concentration of the well region 11 is higher than the doping concentration of the base region 14.
  • the active region 120 may be a region in which a current flows in the depth direction in the semiconductor substrate 10 from the upper surface to the lower surface or from the lower surface to the upper surface of the semiconductor substrate 10.
  • a transistor unit 70 and a diode unit 80 are provided in the active region 120.
  • the transistor units 70 and the diode units 80 are provided alternately in the X-axis direction in the active region 120.
  • One transistor section 70 and one diode section 80 adjacent in the X-axis direction constitute a main semiconductor element section 121.
  • the transistor section 70 may constitute the main semiconductor element section 121. That is, the main semiconductor element section 121 refers to a semiconductor element section through which a main current flows.
  • a plurality of pads are provided above the upper surface 21 of the semiconductor substrate 10.
  • a sense pad 114, an emitter pad 115, a gate pad 116, a cathode pad 117, and an anode pad 118 are provided.
  • the sense pad 114 is connected to the sense semiconductor element unit 119.
  • the sense semiconductor element portion 119 has the same structure as the transistor portion 70, and has a smaller area (corresponding to the area of the channel) when viewed from above than the transistor portion 70. By detecting the current flowing through the sense semiconductor element portion 119, the current flowing through the entire semiconductor device 300 can be estimated.
  • the emitter pad 115 is connected to the emitter electrode 52 disposed above the upper surface 21 of the semiconductor substrate 10.
  • the gate pad 116 is connected to the gate electrode of the transistor unit 70.
  • the gate pad 116 of this example is connected to a gate runner section described later.
  • the cathode pad 117 and the anode pad 118 are connected to a temperature sensing unit 110 described later.
  • the number and types of pads provided on the semiconductor substrate 10 are not limited to the example shown in FIG.
  • Each pad is formed of a metal material such as aluminum.
  • the plurality of pads are arranged in a predetermined arrangement direction between the active region 120 and the first side 142 of the upper surface 21 of the semiconductor substrate 10.
  • the plurality of pads of this example are arranged between the element region and the first side 142 in the Y-axis direction.
  • the arrangement direction of the plurality of pads means the center of the two pads (the sense pad 114 and the anode pad 118 in this example) arranged at both ends in a direction parallel to the first end side 142 of the plurality of pads in a top view. May be the direction of a straight line connecting.
  • the arrangement direction may be a direction parallel to the first end side 142 (the X-axis direction in this example). In the region where each pad is provided in the X-axis direction, the well region 11 may be exposed on the upper surface of the semiconductor substrate 10.
  • the semiconductor device 300 includes a gate runner unit that transmits a gate voltage to the transistor unit 70.
  • the semiconductor device 300 of this example includes a first gate runner 46 and a second gate runner 51 as a gate runner.
  • each gate runner is provided above the upper surface 21 of the semiconductor substrate 10, and is insulated from the upper surface 21 of the semiconductor substrate 10 by an interlayer insulating film 38.
  • the first gate runner 46 is provided between the first edge 142 of the semiconductor substrate 10 and at least one pad in a top view.
  • the first gate runner 46 of the present example passes between each of the sense pad 114, the emitter pad 115, the gate pad 116, the cathode pad 117 and the anode pad 118 and the first edge 142 to form the first gate runner 46. It is provided in parallel with the end side 142.
  • the first gate runner 46 is connected to the gate pad 116.
  • the first gate runner 46 is provided between the other end of the semiconductor substrate 10 and the active region 120 so as to surround the active region 120. That is, the first gate runner 46 of the present example is provided annularly along each edge of the semiconductor substrate 10.
  • the second gate runner 51 may be provided above the active region 120. The second gate runner 51 is connected to the first gate runner 46 at both ends in the X-axis direction.
  • the first gate runner 46 and the second gate runner 51 may be metal wiring such as aluminum, or may be semiconductor wiring such as polysilicon doped with impurities, and the metal wiring and the semiconductor wiring are insulated. They may be provided so as to overlap with each other via a film.
  • the insulating film has a contact hole 54 for connecting the metal wiring and the semiconductor wiring.
  • a sense semiconductor element portion 119 is provided between a pad (the sense pad 114 in this example) disposed at the other end in the X-axis direction and the emitter pad 115.
  • the sense semiconductor element section 119 may be surrounded by the well region 11 as described later.
  • the sense semiconductor element section 119 may be separated from the transistor section 70 and the diode section 80.
  • the transistor unit 70 and the diode unit 80 may have the same configuration as the semiconductor device 200 in FIG.
  • the edge termination structure 92 is provided between the first gate runner 46 and the outer peripheral end 140 of the semiconductor substrate 10 on the upper surface 21 of the semiconductor substrate 10.
  • the edge termination structure 92 may be annularly arranged on the upper surface 21 of the semiconductor substrate 10 so as to surround the first gate runner 46.
  • the edge termination structure 92 of the present example is arranged along the outer peripheral end 140 of the semiconductor substrate 10.
  • the edge termination structure 92 alleviates electric field concentration on the upper surface 21 side of the semiconductor substrate 10.
  • the edge termination structure 92 has, for example, a guard ring, a field plate, a RESURF, and a combination thereof.
  • the semiconductor device 300 of this example includes the temperature sensing unit 110 and the temperature sensing wires 112-1 and 112-2.
  • Temperature sensing section 110 is provided above active region 120.
  • the temperature sensing unit 110 may be provided at the center of the active region 120 when viewed from above the semiconductor substrate 10.
  • the temperature sensing section 110 may be provided above the transistor section 70 when viewed from above the semiconductor substrate 10. Further, the temperature sensing unit 110 may be arranged over the transistor unit 70 and the diode unit 80.
  • Temperature sensing section 110 detects the temperature of active region 120.
  • Temperature sensing section 110 may be a pn-type temperature sensing diode formed of single crystal or polycrystalline silicon.
  • Temperature sense wiring 112 is provided above the active region 120. Temperature sense wiring 112 may be formed of aluminum. The temperature sensing wiring 112 may be formed by etching the same aluminum wiring as the emitter electrode 52. Temperature sensing wiring 112 is connected to temperature sensing unit 110. The temperature sensing wiring 112 extends to a region between the active region 120 and the outer peripheral end 140 on the upper surface 21 of the semiconductor substrate 10, and is connected to the cathode pad 117 and the anode pad 118.
  • FIG. 21 is an enlarged view of the vicinity of the sense semiconductor element portion 119 in FIG.
  • the sense semiconductor element portion 119 of this example is provided in the active region 120 so as to be surrounded by the well region 11.
  • the sense semiconductor element section 119 of this example has the plug region 17.
  • the plug region 17 of the present example may have the same configuration as the semiconductor device 100 shown in FIG.
  • the sense semiconductor element section 119 may be formed in the same step as the transistor section 70 of the main semiconductor element section 121.
  • the planar shape and the pitch of the cells 13 in the sense semiconductor element portion 119 may not be the same as the planar shape and the pitch of the cells 13 in the semiconductor device 100 shown in FIG. Even when the planar shape and the pitch of the cells 13 of the sense semiconductor element portion 119 are different from the planar shape and the pitch of the cells 13 in the semiconductor device 100 shown in FIG. 2, the sense semiconductor element portion 119 has the plug region 17. do it. As a result, it is possible to achieve the effects of suppressing the latch-up of the sense semiconductor element portion 119 and improving the RBSOA resistance.
  • the sense semiconductor element portion 119 may have the same configuration as the semiconductor device 100 shown in FIG. 11, or may have the same configuration as the semiconductor device 100 shown in FIG. Further, the sense semiconductor element section 119 may include a trench section (gate trench section 40 and dummy trench section 30), a contact region 15, and a plug region 17, similarly to the transistor section 70.
  • FIG. 22 is a diagram illustrating an example of an outline of a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • a step of forming a contact region 15 of the second conductivity type and a step of forming a plug region 17 of the second conductivity type are performed.
  • description will be made with reference to FIG.
  • the second conductivity type well region 11 is formed in the semiconductor substrate 10 from the upper surface 21 to a predetermined depth.
  • the semiconductor substrate 10 is provided from the upper surface 21 to the inside of the semiconductor substrate 10, is extended on the upper surface 21 in a predetermined stretching direction (Y-axis direction), and is arranged in an arrangement direction (X-axis direction) orthogonal to the stretching direction.
  • Y-axis direction a predetermined stretching direction
  • X-axis direction arrangement direction
  • A a plurality of trench portions provided side by side are formed.
  • the trench may be formed at a depth smaller than the depth of the well region 11.
  • the trench portion forms the gate trench portion 40 and the dummy trench portion 30 in the semiconductor device 100 and the semiconductor device 200.
  • step S1006 the inner wall of the trench is nitrided or oxidized to form the gate insulating film 42 and the dummy insulating film 32. Subsequently, the trench is filled with a conductive material such as polysilicon to form a gate conductive portion 44 and a dummy conductive portion 34.
  • a conductive material such as polysilicon
  • step S1007 a dopant of the second conductivity type is implanted from the upper surface 21.
  • the dopant of the second conductivity type is, for example, boron (B), indium (In), or the like.
  • the region into which the dopant has been implanted in step S1007 is a region that becomes base region 14 by annealing in step S1014 described later.
  • a dopant of the first conductivity type is implanted from the upper surface 21.
  • the dopant of the first conductivity type is, for example, arsenic (As), phosphorus (P), antimony (Sb), or the like.
  • the region into which the dopant has been implanted in step S1008 is a region that becomes the accumulation region 16 by annealing in step S1014 described later.
  • step S1010 between the two trench portions adjacent in the arrangement direction (X-axis direction), a dopant of the second conductivity type is applied from the upper surface 21 to the first depth and the first depth in the depth direction of the semiconductor substrate 10. Inject at the injection volume.
  • the dopant of the second conductivity type is, for example, boron (B), indium (In), or the like.
  • the region into which the dopant has been implanted in step S1010 is a region that becomes the contact region 15 by annealing in step S1014 described later.
  • a dopant of the first conductivity type is implanted at a predetermined implantation amount from the upper surface 21 in the depth direction of the semiconductor substrate 10 between two adjacent trench portions in the arrangement direction (X-axis direction).
  • the dopant of the first conductivity type is, for example, arsenic (As), phosphorus (P), antimony (Sb), or the like.
  • the region into which the dopant has been implanted in step S1012 is a region that becomes the emitter region 12 by annealing in step S1014 described later.
  • the emitter region 12 is arranged alongside the contact region 15 in the extending direction (Y-axis direction).
  • step S1014 the semiconductor substrate 10 into which the dopant has been implanted in steps S1007 to S1012 is annealed. By this annealing, a base region and a contact region 15 of the second conductivity type, and a storage region 16 and an emitter region 12 of the first conductivity type are formed.
  • step S1016 an interlayer insulating film 38 is formed on the upper surface 21.
  • the interlayer insulating film 38 may be formed on an active region in the semiconductor device 100 and the semiconductor device 200.
  • step S1020 a contact hole 54 is formed in the interlayer insulating film 38.
  • contact hole 54 is formed above emitter region 12 and contact region 15.
  • a dopant of the second conductivity type may be implanted from the upper surface 21 in the depth direction of the semiconductor substrate 10 at the second depth and the second implantation amount through the contact hole 54.
  • the second depth is shallower than the first depth.
  • the dopant of the second conductivity type is, for example, boron (B), indium (In), or the like.
  • a barrier metal is formed on the upper surface of the interlayer insulating film 38, the side surface and the upper surface 21 of the interlayer insulating film 38 in the contact hole 54.
  • the barrier metal is, for example, titanium (Ti) or titanium nitride (TiN).
  • Ti titanium
  • TiN titanium nitride
  • the barrier metal suppresses the diffusion of the contact plug formed in step S1028 into the semiconductor substrate 10 later.
  • the barrier metal is annealed.
  • a contact plug is formed in the contact hole 54 in which the barrier metal has been formed.
  • the contact plug is, for example, tungsten (W).
  • FIG. 23 is a diagram illustrating an example of a method for manufacturing a semiconductor device according to the embodiment of the present invention.
  • FIG. 23 illustrates steps S1010, S1014, S1016, S1020, S1022, and 1024 in FIG. 22 in detail.
  • a dopant of the second conductivity type is implanted from the upper surface 21 in the depth direction of the semiconductor substrate 10 at a first depth Db and a first implantation amount.
  • the acceleration voltage of the dopant in step S1010 may be 100 keV or more and 140 keV or less.
  • the implantation amount of the dopant may be not less than 1 ⁇ 10 15 (/ cm 2 ) and not more than 5 ⁇ 10 15 (/ cm 2 ).
  • step S1014 the semiconductor substrate 10 into which the first conductivity type dopant and the second conductivity type dopant have been implanted is annealed at a first temperature.
  • the first temperature may be between 950 ° C and 1100 ° C.
  • the annealing time may be 20 minutes or more and 40 minutes or less.
  • the annealing may be performed in a nitrogen (N 2 ) atmosphere.
  • N 2 nitrogen
  • step S1016 an interlayer insulating film 38 is formed on the upper surface 21.
  • the interlayer insulating film 38 may be formed on an active region in the semiconductor device 100 and the semiconductor device 200.
  • step S1020 a contact hole 54 is formed in the interlayer insulating film 38.
  • step S1020 the upper surface 21 is exposed at a position in the XY plane where the contact hole 54 is formed.
  • step S1022 using the interlayer insulating film 38 as a mask, a dopant of the second conductivity type is implanted from the upper surface 21 through the contact hole 54 at a second depth Dp and a second implantation amount.
  • the acceleration voltage of the dopant in step S1022 is lower than the acceleration voltage in step S1010.
  • the acceleration voltage of the dopant in step S1022 may be 20 keV or more and 80 keV or less.
  • the second injection amount in step S1022 is equal to or larger than the first injection amount in step S1010.
  • the second implantation amount in step S1022 may be not less than 1 ⁇ 10 15 (/ cm 2 ) and not more than 5 ⁇ 10 15 (/ cm 2 ). For example, even when the first implantation amount is set as high as 5 ⁇ 10 15 (/ cm 2 ), good characteristics as the plug region 17 cannot be obtained unless the second implantation amount is set to a value higher than this.
  • the second implantation amount is equal to the second implantation amount. If the amount is less than 1, the plug region 17 different from the contact region 15 may not have a sufficient effect.
  • step S1024 the semiconductor substrate 10 into which the dopant of the second conductivity type has been implanted in step S1022 is annealed at a second temperature.
  • the second temperature is lower than the first temperature in step S1014.
  • the second temperature may be between 800C and 900C.
  • the annealing time may be extremely short as compared with the annealing in step S1014, and may be 1/10 or less. Specifically, it may be 5 seconds or more and 1 minute or less.
  • the annealing may be performed in a nitrogen (N 2 ) atmosphere. By this annealing, a plug region 17 of the second conductivity type is formed.
  • a dopant of the first conductivity type is implanted from the upper surface 21 in a predetermined implantation amount.
  • the acceleration voltage of the dopant in step S1012 may be lower than the acceleration voltage of the dopant in step S1010.
  • the dopant of the first conductivity type implanted in step S1012 is higher than the dopant of the second conductivity type implanted in step S1010. , From the upper surface 21 to a shallow position.
  • a flow process is performed by annealing the interlayer insulating film 38.
  • the annealing temperature of the flow treatment may be 940 ° C. or more and 1000 ° C. or less.
  • the annealing time of the flow treatment may be 5 minutes or more and 45 minutes or less.
  • the annealing may be performed in a nitrogen (N 2 ) atmosphere.
  • FIG. 24 is a conceptual diagram showing an example of a mask used at the time of dopant implantation in step S1022 in FIG. This conceptual diagram shows a positional relationship between the region E and the mask in FIG. 18 when viewed from above.
  • a region where the mask is arranged in a top view is a hatched portion.
  • the mask 98 is arranged above the upper surface 21.
  • the mask 98 is arranged so as to overlap with the end of the contact region 15 in the extending direction.
  • the mask 98 is disposed so as to overlap the end of the contact region 15 by the length Wg from the position U1 to the position U4 and from the position U2 to the position U5.
  • the position U4 is the end on the Y-axis negative side above the region of the mask 98 into which the dopant of the second conductivity type is implanted.
  • the position U5 is an end on the Y-axis positive side above a region of the mask 98 into which the dopant of the second conductivity type is implanted.
  • the length of the opening in the extending direction of the mask 98 is represented by a length Wcm.
  • the length Wg may be not less than 0.1 times and not more than 0.4 times the length Wc.
  • the length Wg may be from 0.1 ⁇ m to 0.6 ⁇ m.
  • the length Wg is set smaller than the opening width of the contact hole 54 between the trench portions.
  • the length Wcm may be not less than 0.3 times and not more than 0.7 times the length Wc.
  • the length Wcm may be 0.4 ⁇ m or more and 0.8 ⁇ m or less.
  • a second conductivity type dopant is implanted at a second implantation amount.
  • the position of the mask 98 of the transistor unit 70 in top view may be equal to the position of the mask of the transistor unit 70 in step S1010 in top view.
  • a contact hole 54 is formed in the interlayer insulating film 38. Therefore, in step S1022, the interlayer insulating film 38 and the contact hole 54 are arranged above the upper surface 21. In FIG. 24, illustration of the interlayer insulating film 38 is omitted.
  • step S1022 since the interlayer insulating film 38 is provided above the upper surface 21, even in the region where the mask 98 is not disposed, the region other than the contact hole 54 is not exposed on the upper surface 21. Therefore, the dopant of the second conductivity type is implanted into the second position shallower than the first depth through the contact hole 54.
  • the region into which the dopant of the second conductivity type has been implanted in step S1022 is annealed in step S1024 to form the plug region 17.
  • the length Wg is set smaller than the opening width of the contact hole 54 between the trench portions. For this reason, when the dopant of the second conductivity type implanted by annealing or the like diffuses, the plug region 17 made of the dopant of the second conductivity type comes into contact with the emitter region 12 and may come into contact with the trench portion. Properties can be suppressed. Therefore, it is possible to prevent the plug region 17 from contacting the trench portion and the gate threshold voltage Vth from unintentionally increasing.

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Abstract

複数のトレンチ部と、２つのトレンチ部の間において第２導電型のドーパントを第１の深さおよび第１の注入量で注入して形成される第２導電型のコンタクト領域と、２つのトレンチ部の間において延伸方向にコンタクト領域と並んで配置される第１導電型のエミッタ領域と、によって、延伸方向における長さが隣り合う２つのトレンチ部の間の幅以下であって、且つ、延伸方向におけるエミッタ領域の長さがコンタクト領域の長さよりも大きいセルを形成し、セルの上方に、延伸方向におけるコンタクト領域の長さよりもトレンチ部の間の開口幅が小さいコンタクトホールを形成し、半導体基板の深さ方向に第２導電型のドーパントを第１の深さよりも浅い第２の深さおよび第１の注入量以上の第２の注入量で注入して第２導電型のプラグ領域を形成する半導体装置の製造方法を提供する。

Description

半導体装置の製造方法および半導体装置
　本発明は、半導体装置の製造方法および半導体装置に関する。
　従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の半導体装置が知られている（例えば、特許文献１、２および３参照）。このような半導体装置においては、小型化および微細化が求められている。
　特許文献１　特開２０１７－１６８８２９号公報
　特許文献２　特開２０１６－３３９９３号公報
　特許文献３　特開２０１３－１８７４４０号公報
解決しようとする課題
　したがって、半導体装置においては、小型化および微細化を達しつつもＲＢＳＯＡ（Ｒｅｖｅｒｓｅ　Ｂｉａｓ　Ｓａｆｅ　Ｏｐｅｒａｔｉｎｇ　Ａｒｅａ）耐量の低下を防ぐことが好ましい。
一般的開示
　本発明の第１の態様においては、半導体装置の製造方法を提供する。複数のトレンチ部と、第２導電型のコンタクト領域と、第１導電型のエミッタ領域と、によって、セルを形成してよい。複数のトレンチ部は、半導体基板の上面から半導体基板の内部まで設けられ半導体基板の上面において予め定められた延伸方向に延伸してよい。第２導電型のコンタクト領域は、隣り合う２つのトレンチ部の間において半導体基板の深さ方向に第２導電型のドーパントを第１の深さおよび第１の注入量で注入して形成されてよい。第１導電型のエミッタ領域は、隣り合う２つのトレンチ部の間において延伸方向にコンタクト領域と並んで配置され半導体基板の上面に露出してよい。セルは、上記の延伸方向における長さが隣り合う２つのトレンチ部の間の幅以下であって、且つ、延伸方向におけるエミッタ領域の長さがコンタクト領域の長さよりも大きくてよい。セルの上方に、上記の延伸方向におけるコンタクト領域の長さよりもトレンチ部の間の開口幅が小さいコンタクトホールを形成してよい。半導体装置の製造方法において、半導体基板の深さ方向に第２導電型のドーパントを第１の深さよりも浅い第２の深さおよび第１の注入量以上の第２の注入量で注入して第２導電型のプラグ領域を形成してよい。
　延伸方向におけるセルの長さが３．２μｍ以下となるようにセルを形成してよい。
　トレンチ部の間のコンタクトホールの開口幅が１．０μｍ以下となるようにコンタクトホールを形成してよい。
　トレンチ部の間のコンタクトホールの開口幅が、トレンチ部の幅よりも小さくなるように、コンタクトホールおよびトレンチ部を形成してよい。
　トレンチ部の間のコンタクトホールの開口幅が、第２の深さよりも大きくなるように、コンタクトホールを形成してよい。
　トレンチ部の間のコンタクトホールの開口幅が、トレンチ部の間のプラグ領域の幅よりも小さくなるように、コンタクトホールおよびプラグ領域を形成してよい。
　半導体基板の深さ方向におけるプラグ領域のドーピング濃度のピーク位置が、半導体基板の上面からコンタクト領域のドーピング濃度のピーク位置までの深さの１／２よりも浅くなるように、プラグ領域およびコンタクト領域を形成してよい。
　延伸方向においてコンタクト領域の端部とマスクとを重畳させてドーパントを注入することで、プラグ領域を形成してよい。コンタクト領域の端部とマスクとが重畳する長さが、トレンチ部の間のコンタクトホールの開口幅よりも小さくなるように、コンタクトホールを形成してよい。
　コンタクト領域を、第１の温度で第１の時間アニールしてよい。プラグ領域を、第１の温度よりも低い第２の温度で第１の時間より短い第２の時間アニールしてよい。
　半導体基板に、第１の深さおよび第１の注入量で第２導電型のドーパントを注入せず、且つ、第２の深さおよび第２の注入量で第２導電型のドーパントを注入して形成されたプラグ領域を含むダイオード部を更に形成してよい。
　半導体基板に、セルを含むメイン半導体素子部を形成すると共に、セルと同じ工程で電流検出セルを形成しセンス半導体素子部を形成してよい。
　本発明の第２の態様においては、半導体装置を提供する。半導体装置は、半導体基板と、トレンチ部と、第２導電型のベース領域と、第２導電型のコンタクト領域と、エミッタ領域と、第２導電型のプラグ領域と、コンタクトホールとを備えてよい。トレンチ部は、半導体基板の上面から半導体基板の内部まで設けられてよい。トレンチ部は、半導体基板の上面において予め定められた延伸方向に延伸して設けられてよい。第２導電型のベース領域は、半導体基板の内部において、トレンチ部よりも浅く設けられてよい。第２導電型のコンタクト領域は、半導体基板の内部において、ベース領域の上方に設けられてよい。エミッタ領域は、半導体基板の内部において、コンタクト領域と並んでベース領域の上方に設けられてよい。第２導電型のプラグ領域は、半導体基板の内部にコンタクト領域の深さよりも浅く設けられてよい。第２導電型のプラグ領域は、コンタクト領域よりもドーピング濃度が高くてよい。コンタクトホールは、コンタクト領域およびエミッタ領域の上方に設けられてよい。コンタクトホールは、トレンチ部の間の開口幅が上記の延伸方向におけるコンタクト領域の長さよりも小さくてよい。コンタクト領域とエミッタ領域とで形成される延伸方向におけるセルの長さが、隣り合う２つのトレンチ部の間の幅以下であって、且つ、延伸方向におけるエミッタ領域の長さがコンタクト領域の長さよりも大きくてよい。プラグ領域のドーピング濃度を半導体基板の深さ方向に積分した第１積分濃度が、コンタクト領域のドーピング濃度を半導体基板の深さ方向に積分した第２積分濃度以上であってよい。
本発明の実施形態に係る半導体装置１００の上面の一例を部分的に示す図である。 図１における領域Ａの拡大図である。 図２におけるａ－ａ'断面の一例を示す図である。 図２におけるｂ－ｂ'断面の一例を示す図である。 比較例の半導体装置１５０の上面を示す図である。 図５におけるｉ－ｉ'断面を示す図である。 図５におけるｊ－ｊ'断面を示す図である。 図３におけるｃ－ｃ'断面に沿ったドーピング濃度分布の一例を示す図である。 本例の半導体装置１００および比較例の半導体装置１５０のＲＢＳＯＡ破壊直前電流値を示す図である。 本発明の実施形態に係る半導体装置１００の上面の他の一例を部分的に示す図である。 図１０における領域Ｃの拡大図である。 図１１におけるｅ－ｅ'断面の一例を示す図である。 本発明の実施形態に係る半導体装置１００の上面の他の一例を部分的に示す図である。 図１３における領域Ｄの拡大図である。 図１４におけるｆ－ｆ'断面の一例を示す図である。 図１４におけるｇ－ｇ'断面の一例を示す図である。 本発明の実施形態に係る半導体装置２００の上面の一例を部分的に示す図である。 図１７における領域Ｅの拡大図である。 図１８におけるｍ－ｍ'断面の一例を示す図である。 本発明の一つの実施形態に係る半導体装置３００の上面の構造を示す図である。 図２０におけるセンス半導体素子部１１９近傍の拡大図である。 本発明の実施形態に係る半導体装置の製造方法の概要の一例を示す図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す図である。 図２２におけるステップＳ１０１０、ステップＳ１０１２およびステップＳ１０２２において、ドーパント注入時に用いるマスクの一例を示す概念図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の深さ方向をＺ軸とする。
　各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。また、本明細書においてＰ＋型（またはＮ＋型）と記載した場合、Ｐ型（またはＮ型）よりもドーピング濃度が高いことを意味し、Ｐ－型（またはＮ－型）と記載した場合、Ｐ型（またはＮ型）よりもドーピング濃度が低いことを意味する。
　本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化したドーパントの濃度を指す。したがって、その単位は、／ｃｍ３である。本明細書において、ドナーおよびアクセプタの濃度差（すなわちネットドーピング濃度）をドーピング濃度とする場合がある。この場合、ドーピング濃度はＳＲ法（Ｓｐｒｅａｄｉｎｇ　Ｒｅｓｉｓｔａｎｃｅ法）で測定できる。また、ドナーおよびアクセプタの化学濃度をドーピング濃度としてもよい。この場合、ドーピング濃度はＳＩＭＳ法（二次イオン質量分析法）で測定できる。特に限定していなければ、ドーピング濃度として、上記のいずれを用いてもよい。特に限定していなければ、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度としてよい。
　また、本明細書においてドーズ量とは、イオン注入を行う際に、ウェーハに注入される単位面積あたりのイオンの個数をいう。したがって、その単位は、／ｃｍ２である。なお、半導体領域のドーズ量は、その半導体領域の深さ方向にわたってドーピング濃度を積分した積分濃度とすることができる。その積分濃度の単位は、／ｃｍ２である。したがって、ドーズ量と積分濃度とを同じものとして扱ってよい。積分濃度は、半値幅までの積分値としてもよく、他の半導体領域のスペクトルと重なる場合には、他の半導体領域の影響を除いて導出してよい。
　図１は、本発明の実施形態に係る半導体装置１００の上面の一例を部分的に示す図である。本例の半導体装置１００は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のトランジスタを有する半導体チップである。図１においてはチップ端部周辺のチップ上面を示しており、他の領域を省略している。
　図１は、半導体装置１００における半導体基板の活性領域を示している。活性領域は、半導体装置１００をオン状態に制御した場合に、半導体基板の上面および下面の間で電流が流れる領域を指す。例えば、活性領域は、図１に示したゲート金属層５０に囲まれた領域である。
　半導体装置１００は、活性領域を囲んでエッジ終端構造部を有してもよい。例えばエッジ終端構造部は、図１に示したゲート金属層５０よりも、半導体基板の端部側に設けられている。エッジ終端構造部は、半導体基板の上面側の電界集中を緩和する。エッジ終端構造部は、例えば、ガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
　本例の半導体装置１００は、半導体基板の上面側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２およびコンタクト領域１５を備える。ゲートトレンチ部４０およびダミートレンチ部３０は、それぞれがトレンチ部の一例である。また、本例の半導体装置１００は、半導体基板の上面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。エミッタ電極５２およびゲート金属層５０は互いに分離して設けられる。
　エミッタ電極５２およびゲート金属層５０と、半導体基板の上面との間には層間絶縁膜が設けられるが、図１では省略している。本例の層間絶縁膜には、コンタクトホール５６、コンタクトホール４９およびコンタクトホール５４が、当該層間絶縁膜を貫通して設けられる。図１においては、それぞれのコンタクトホールに斜線のハッチングを付している。
　エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２およびコンタクト領域１５の上方に設けられる。エミッタ電極５２は、コンタクトホール５４を通って、半導体基板の上面におけるエミッタ領域１２と接触する。また、エミッタ電極５２は、コンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２５が設けられてよい。接続部２５は、半導体基板の上面に設けられる。接続部２５と半導体基板との間には、熱酸化膜等の絶縁膜が設けられる。
　ゲート金属層５０は、半導体装置１００にゲート電圧を印加する。ゲート金属層５０は、半導体基板の上面の上方に設けられたゲートパッドに接続されてよい。ゲートパッドは、ワイヤー等により外部の装置と接続される。ゲート金属層５０は、上面視において、活性領域を囲むように設けられてよい。一例として、ゲート金属層５０は、上面視において半導体基板の外周に沿って環状に設けられている。
　ゲート金属層５０は、コンタクトホール４９を通って、ゲートランナー４８と接触する。ゲートランナー４８は、不純物がドープされたポリシリコン等で形成される。ゲートランナー４８と半導体基板との間には、熱酸化膜等の絶縁膜が設けられる。ゲートランナー４８は、半導体基板の上面において、ゲートトレンチ部４０内のゲート導電部と接続される。ゲートランナー４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。本例のゲートランナー４８は、コンタクトホール４９と重なる位置から、ゲートトレンチ部４０の先端部４１と重なる位置まで設けられる。先端部４１は、ゲートトレンチ部４０において、最もゲート金属層５０に近い端部である。ゲートトレンチ部４０の先端部４１において、ゲート導電部が半導体基板の上面に露出しており、ゲートランナー４８と接触する。
　エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金で形成される。各電極は、アルミニウム等で形成された領域の下層に、チタンやチタン化合物等で形成されたバリアメタルを有してよい。さらにコンタクトホール内において、バリアメタルとアルミニウム等に接するようにタングステン等を埋め込んで形成されたプラグを有してもよい。
　ウェル領域１１は、ゲート金属層５０およびゲートランナー４８と重なって設けられている。ウェル領域１１は、ゲート金属層５０およびゲートランナー４８と重ならない範囲にも、所定の幅で延伸して設けられている。本例のウェル領域１１は、コンタクトホール５４のＹ軸方向の端から、ゲート金属層５０側に離れて設けられている。ウェル領域１１は、第２導電型の領域である。本例のウェル領域１１は、Ｐ＋型である。
　半導体装置１００は、Ｘ軸方向に複数配列されたトレンチ部を有する。以下、本明細書において、配列方向とはＸ軸方向を指す。本例の半導体装置１００には、Ｘ軸方向に沿って１以上のゲートトレンチ部４０と、１以上のダミートレンチ部３０とが設けられている。
　本例のゲートトレンチ部４０は、トレンチ部の配列方向（Ｘ軸方向）と垂直な延伸方向（Ｙ軸方向）に沿って延伸する２つの延伸部分３９（延伸方向に沿って直線状であるトレンチの部分）と、２つの延伸部分３９を接続する先端部４１を有してよい。以下、本明細書において、延伸方向とはＹ軸方向を指す。また、本例のダミートレンチ部３０は、当該延伸方向に沿って延伸する２つの延伸部分２９と、２つの延伸部分２９を接続する先端部３１を有してよい。
　先端部４１の少なくとも一部は、上面視において曲線状に設けられることが好ましい。２つの延伸部分３９のＹ軸方向における端部同士を先端部４１が接続することで、延伸部分３９の端部における電界集中を緩和することができる。
　本例において、ダミートレンチ部３０は、ゲートトレンチ部４０のそれぞれの延伸部分３９の間に設けられる。本例において、それぞれの延伸部分３９の間には、２本のダミートレンチ部３０が設けられるが、１本のダミートレンチ部３０が設けられてもよい。
　ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０のＹ軸方向の端部は、上面視においてウェル領域１１に設けられる。つまり、各トレンチ部のＹ軸方向の端部において、各トレンチ部の深さ方向の底部は、ウェル領域１１に覆われている。これにより、各トレンチ部の当該底部における電界集中を緩和することができる。
　配列方向において、各トレンチ部の間にはメサ部６０が設けられている。メサ部６０は、半導体基板の内部において、トレンチ部に挟まれた領域を指す。メサ部６０の上端は、半導体基板の上面であってよい。メサ部６０の下端の深さ位置は、各トレンチ部の下端の深さ位置と同一であってよい。本例のメサ部６０は、半導体基板の上面において、各トレンチ部に沿って延伸方向に延伸して設けられている。
　それぞれのメサ部６０には、トレンチ部よりも浅い第２導電型のベース領域１４が設けられる。本例のベース領域１４はＰ－型である。ベース領域１４は、延伸方向にウェル領域１１と並んで、半導体基板の上面に露出して設けられる。図１においては、それぞれのメサ部６０における一方の端部に配置されたベース領域１４を示しているが、それぞれのメサ部６０の他方の端部にも、ベース領域１４が配置されている。ベース領域１４は、２つのトレンチ部にＸ軸方向に挟まれ、且つ、２つのトレンチ部に接して設けられる。
　それぞれのメサ部６０には、第１導電型のエミッタ領域１２および第２導電型のコンタクト領域１５が設けられる。本例では、ＩＧＢＴ素子のセル１３がエミッタ領域１２とコンタクト領域１５とにより形成される。ＩＧＢＴ素子のセル１３とは、ＩＧＢＴ素子の基本構造であって、この基本構造が多数配置されることで、半導体装置１００全体が構成される。本例のエミッタ領域１２は、Ｎ＋型である。本例のコンタクト領域１５は、Ｐ＋型である。エミッタ領域１２のドーパントは、例えば、ヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）などである。
　エミッタ領域１２およびコンタクト領域１５の下方には、ベース領域１４が設けられる。エミッタ領域１２およびコンタクト領域１５の下方に設けられるベース領域１４は、延伸方向にウェル領域１１と並んで配置されたベース領域１４と、半導体基板の内部においてつながっている。エミッタ領域１２およびコンタクト領域１５は、半導体基板の深さ方向において、ベース領域１４と半導体基板の上面との間に設けられてよい。
　エミッタ領域１２およびコンタクト領域１５は、ゲートトレンチ部４０に接して設けられる。エミッタ領域１２およびコンタクト領域１５は、ダミートレンチ部３０に接してよく、接しなくてもよい。本例のエミッタ領域１２およびコンタクト領域１５は、ダミートレンチ部３０に接して設けられる。
　エミッタ領域１２は、半導体基板の上面において、延伸方向にコンタクト領域１５と並んで設けられる。エミッタ領域１２およびコンタクト領域１５は、延伸方向に交互に並んで設けられてよい。即ち、延伸方向において、エミッタ領域１２は２つのコンタクト領域１５に挟まれ、コンタクト領域１５は２つのエミッタ領域１２に挟まれてよい。
　コンタクトホール５４は、メサ部６０の上方に設けられる。また、エミッタ領域１２は、コンタクトホール５４の下方にも設けられる。本例のエミッタ領域１２は、２本のトレンチ部のそれぞれに接し、当該２本のトレンチ部の一方から他方まで設けられる。
　コンタクトホール５４の下方、且つ、半導体基板の上面においてコンタクト領域１５に配列方向に挟まれる領域には、第２導電型のプラグ領域１７が設けられる。図１において、プラグ領域１７が設けられる領域を破線部にて示している。本例のプラグ領域１７は、Ｐ＋＋型である。すなわち、プラグ領域１７のドーピング濃度は、コンタクト領域１５のドーピング濃度よりも高い（図８参照）。とりわけ、本例のプラグ領域１７のドーズ量すなわち第２導電型のドーパントの注入量は、コンタクト領域１５のドーズ量以上である。すなわち、プラグ領域１７のドーピング濃度を半導体基板の深さ方向に積分した第１積分濃度は、コンタクト領域１５のドーピング濃度を半導体基板の深さ方向に積分した第２積分濃度以上である。
　プラグ領域１７は、半導体基板の上面に接して設けられる。プラグ領域１７の下方には、コンタクト領域１５が設けられる。すなわち、プラグ領域１７は、コンタクト領域１５の深さよりも浅く設けられる。プラグ領域の下方に設けられるコンタクト領域１５は、上面視でプラグ領域１７を挟んで設けられる２つのコンタクト領域１５と、半導体基板の内部においてつながっている。
　エミッタ領域１２、コンタクト領域１５およびプラグ領域１７の下方には、第１導電型の蓄積領域１６が設けられてよい。本例の蓄積領域１６は、ドリフト領域よりも不純物濃度が高く、Ｎ型である。蓄積領域１６は、それぞれのトレンチ部の下端よりも上方に配置されてよい。図１において、蓄積領域１６が設けられる範囲を一点鎖線部および矢印にて示している。蓄積領域１６のＹ軸方向の端部は、半導体基板の上面においてエミッタ領域１２とベース領域１４に挟まれて設けられるコンタクト領域１５の下方に配置されてよい。蓄積領域１６を設けることで、キャリアの注入促進効果（ＩＥ効果）を高めて、オン電圧を低減することができる。
　図２は、図１における領域Ａの拡大図である。図２に示す通り、本例の半導体装置１００は、エミッタ領域１２およびコンタクト領域１５がゲートトレンチ部４０およびダミートレンチ部３０に接して設けられる。また、コンタクトホール５４の下方、且つ、半導体基板の上面においてコンタクト領域１５に配列方向に挟まれる領域には、プラグ領域１７が設けられる。
　Ｘ軸方向において、ゲートトレンチ部４０のＸ軸正側の端部位置を、位置Ｓ１とする。Ｘ軸方向において、当該ゲートトレンチ部４０のＸ軸正側に隣り合って配置されたダミートレンチ部３０のＸ軸負側の端部位置を、位置Ｓ２とする。当該ゲートトレンチ部４０および当該ダミートレンチ部３０に挟まれたメサ部６０において、コンタクトホール５４のＸ軸負側およびＸ軸正側の端部位置を、それぞれ位置Ｓ３および位置Ｓ４とする。
　幅Ｗｍは、位置Ｓ１と位置Ｓ２との間のＸ軸方向における幅、即ちメサ部６０の幅である。幅Ｗｔｔは、配列方向（Ｘ軸方向）において隣り合う２つのトレンチ部の間の幅である。幅Ｗｔは、ゲートトレンチ部４０のＸ軸方向の幅、且つ、ダミートレンチ部３０のＸ軸方向の幅である。幅Ｗｔｐは、Ｘ軸方向に隣り合って設けられる２つのトレンチ部のトレンチピッチである。幅Ｗｔｃは、位置Ｓ１と位置Ｓ３との間のＸ軸方向における幅である。幅Ｗｔｃ'は、位置Ｓ４と位置Ｓ２との間のＸ軸方向における幅である。幅Ｗｃｈは、位置Ｓ３と位置Ｓ４との間のＸ軸方向における幅、即ちコンタクトホール５４の開口幅である。なお、幅Ｗｔｃは、幅Ｗｔｃ'と等しくてよい。
　幅Ｗｃｈは、幅Ｗｔｃおよび幅Ｗｔｃ'と等しくてよい。幅Ｗｍは、幅Ｗｃｈの１．２倍以上３倍以下であってよい。また、幅Ｗｍは、幅Ｗｔｃの１．４倍以上３倍以下であってよい。幅Ｗｔは、幅Ｗｃｈの１．５倍以上３倍以下であってよい。幅Ｗｔは、幅Ｗｔｃの１．５倍以上３倍以下であってよい。幅Ｗｔｐは、幅Ｗｍの１．３倍以上２．５倍以下であってよい。幅Ｗｃｈは、幅Ｗｔｃおよび幅Ｗｔｃ'と異なっていてもよい。幅Ｗｔｃおよび幅Ｗｔｃ'は、幅Ｗｃｈの０．５倍以上２倍以下であってよい。
　幅Ｗｔｔは、４μｍ以下、好ましくは３．２μｍ以下であってよい。幅Ｗｃｈは、０．２μｍ以上０．９μｍ以下であってよい。幅Ｗｃｈは、本例では１．０μｍ以下であってよい。幅Ｗｔは、０．５μｍ以上１．２μｍ以下であってよい。幅Ｗｔｃおよび幅Ｗｔｃ'は、０．２μｍ以上０．９μｍ以下であってよい。幅Ｗｔｐは、２．０μｍ以上２．８μｍ以下であってよい。また、幅Ｗｃｈは、幅Ｗｔｃおよび幅Ｗｔｃ'より小さくてもよい。幅Ｗｃｈ、幅Ｗｔｃおよび幅Ｗｔｃ'は、幅Ｗｔより小さくてもよい。
　Ｙ軸方向において、上面視におけるコンタクト領域１５のＹ軸正側の端部位置を、位置Ｕ１とする。Ｙ軸方向において、上面視における当該コンタクト領域１５のＹ軸負側の端部位置、且つ、当該コンタクト領域１５とＹ軸負側に隣り合って設けられたエミッタ領域１２のＹ軸正側の端部位置を、位置Ｕ２とする。Ｙ軸方向において、当該エミッタ領域１２のＹ軸負側の端部位置を、位置Ｕ３とする。
　Ｙ軸方向に隣り合って設けられる１つのコンタクト領域１５および１つのエミッタ領域１２を、セル１３とする。長さＷｕは、Ｙ軸方向におけるセル１３のピッチである。長さＷｕは、長さＷｅと長さＷｃとの和に等しい。長さＷｅは、エミッタ領域１２のＹ軸方向における長さである。長さＷｃは、上面視におけるコンタクト領域１５のＹ軸方向における長さである。本例において、長さＷｃは長さＷｅよりも小さい。長さＷｃは、長さＷｅの０．６倍以上０．９倍以下であってよい。長さＷｅは、１．２μｍ以上２．１μｍ以下であってよい。長さＷｃは、０．９μｍ以上１．４μｍ以下であってよい。
　本例では、セル１３の長さＷｕを幅Ｗｔｔ以下にする。また、コンタクト領域１５の長さＷｃよりもコンタクトホール５４の開口幅である幅Ｗｃｈを小さくする。これにより、セル１３が上面視でＹ軸方向に長い矩形ではなくなるので、Ｙ軸方向におけるセル１３の密度を向上させることができる。さらに、セル１３は、長さＷｃよりも長さＷｅが大きいので、小型化および微細化を達しつつも総エミッタ長さ（Ｙ軸方向においてエミッタ領域１２がトレンチ部と接触する長さ）を確保することができる。しかし、このような配置とした場合には、ＲＢＳＯＡ耐量が低下するおそれがある。そこで、本例のプラグ領域１７を半導体装置１００に採用する。
　また、本例では、コンタクトホール５４の開口幅である幅Ｗｃｈは、トレンチ部の幅Ｗｔよりも小さい。これにより、好適に小型化および微細化を図ることができる。
　上面視で、プラグ領域１７の少なくとも一部は、コンタクト領域１５と重なって配置される。即ち、上面視で、プラグ領域１７の下方にはコンタクト領域１５が設けられ、当該プラグ領域１７の少なくとも一部は、当該コンタクト領域１５と重なる。本例においては、上面視でプラグ領域１７の全体が、コンタクト領域１５と重なって配置される。
　Ｘ軸方向において、プラグ領域１７のＸ軸負側およびＸ軸正側の端部位置を、それぞれ位置Ｔ１および位置Ｔ２とする。幅Ｗｐｘは、位置Ｔ１と位置Ｔ２との間のＸ軸方向における幅である。本例においては、位置Ｔ１は位置Ｓ３と等しく、位置Ｔ２は位置Ｓ４と等しい。即ち、本例において幅Ｗｐｘは幅Ｗｃｈと等しい。
　Ｙ軸方向において、プラグ領域１７のＹ軸正側およびＹ軸負側の端部位置を、それぞれ位置Ｖ１および位置Ｖ２とする。本例において、長さＷｐｙは位置Ｖ１と位置Ｖ２との間のＹ軸方向における長さである。本例においては、位置Ｖ１は位置Ｕ１と等しく、位置Ｖ２は位置Ｕ２と等しい。即ち、本例において長さＷｐｙは長さＷｃと等しい。
　図３は、図２におけるａ－ａ'断面の一例を示す図である。ａ－ａ'断面は、ゲートトレンチ部４０、ダミートレンチ部３０、コンタクト領域１５およびプラグ領域１７を通るＸＺ面である。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。層間絶縁膜３８は、半導体基板１０の上面２１に設けられている。層間絶縁膜３８は、ボロンまたはリン等の不純物が添加されたシリケートガラス等の絶縁膜である。層間絶縁膜３８は上面２１に接していてよく、層間絶縁膜３８と上面２１との間に酸化膜等の他の膜が設けられていてもよい。層間絶縁膜３８には、図１において説明したコンタクトホール５４、コンタクトホール４９およびコンタクトホール５６が設けられている。図３においては、コンタクトホール５４を示している。
　エミッタ電極５２は、層間絶縁膜３８の上方に設けられる。エミッタ電極５２は、層間絶縁膜３８のコンタクトホール５４を通って、上面２１と電気的に接触する。コンタクトホール５４の内部には、タングステン（Ｗ）等のコンタクトプラグが設けられてもよい。コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で設けられる。
　半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０はシリコン基板である。
　半導体基板１０は、第１導電型のドリフト領域１８を備える。本例のドリフト領域１８は、Ｎ－型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が設けられずに残存した領域であってよい。
　ドリフト領域１８の上方には、一つ以上の蓄積領域１６が設けられてよい。図３に示す半導体装置１００は、一例として蓄積領域１６がＺ軸方向に一つ設けられる。蓄積領域１６が複数設けられる場合は、それぞれの蓄積領域１６はＺ軸方向に並んで配置されてよい。蓄積領域１６は、各トレンチ部の下端よりも上方に設けられてよい。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６を設けることで、キャリアの注入促進効果（ＩＥ効果）を高めて、オン電圧を低減することができる。
　蓄積領域１６の上方には、ベース領域１４が設けられる。ベース領域１４の上方には、コンタクト領域１５が設けられる。蓄積領域１６、ベース領域１４およびコンタクト領域１５は、ゲートトレンチ部４０に接して設けられる。蓄積領域１６、ベース領域１４およびコンタクト領域１５は、ダミートレンチ部３０に接して設けられてよい。
　コンタクト領域１５の内部には、上面２１に接してプラグ領域１７が設けられる。プラグ領域１７は、コンタクトホール５４の下方に設けられる。本例において、プラグ領域１７のＸ軸方向における幅Ｗｐｘは、コンタクトホール５４のＸ軸方向における幅Ｗｃｈと等しい。
　メサ部６０のＸ軸方向における中心位置を、位置Ｓｍとする。Ｘ軸方向において、プラグ領域１７は位置Ｓｍを中心に、Ｘ軸正側および負側に対称に設けられてよい。
　Ｚ軸方向において、上面２１の位置を位置Ｐ１とする。Ｚ軸方向において、コンタクト領域１５の下端の位置を位置Ｐ２とする。Ｚ軸方向において、プラグ領域１７の下端の位置を位置Ｐ３とする。深さＤｂは、位置Ｐ１と位置Ｐ２との間のＺ軸方向における深さ、即ちコンタクト領域１５の上面２１からの深さである。深さＤｐは、位置Ｐ１と位置Ｐ３との間のＺ軸方向における深さ、即ちプラグ領域１７の上面２１からの深さである。
　Ｚ軸方向において、位置Ｐ１と位置Ｐ２との中点を位置Ｐｍｂとする。即ち、位置Ｐｍｂはコンタクト領域１５の深さ方向における中心位置である。Ｚ軸方向において、位置Ｐ１と位置Ｐ３との中点を位置Ｐｍｐとする。即ち、位置Ｐｍｐは、プラグ領域１７の深さ方向における中心位置である。
　本例の半導体装置１００は、深さ方向において、プラグ領域１７がコンタクト領域１５よりも浅い位置に設けられる。深さ方向において、プラグ領域１７がコンタクト領域１５よりも浅い位置に設けられるとは、プラグ領域１７の下端がコンタクト領域１５の下端よりも上方に配置されることを指してよい。即ち、位置Ｐ３が位置Ｐ２よりも上方に位置することを指してよい。プラグ領域１７の上面２１からの深さＤｐは、コンタクト領域１５の上面２１からの深さＤｂの０．１倍以上０．６倍以下であってよい。なお、プラグ領域１７の上面２１からの深さＤｐは、コンタクト領域１５の上面２１からの深さＤｂの半分である位置Ｐｍｂより浅くてよい。
　また、深さ方向において、プラグ領域１７がコンタクト領域１５よりも浅い位置に設けられるとは、プラグ領域１７の深さ方向における中心位置が、コンタクト領域１５の深さ方向における中心位置よりも上方に配置されることを指してもよい。即ち、位置Ｐｍｐが位置Ｐｍｂよりも上方に位置することを指してもよい。プラグ領域１７の上面２１から位置Ｐｍｐまでの深さ（１／２）Ｄｐは、コンタクト領域１５の上面２１から位置Ｐｍｂまでの深さ（１／２）Ｄｂの０．１倍以上０．６倍以下であってよい。
　本例では、コンタクトホール５４の開口幅である幅Ｗｃｈは、深さＤｐよりも大きい。言い換えれば、プラグ領域１７の深さは、微細化したコンタクトホール５４の開口幅よりも小さい。これは、プラグ領域１７が、ＲＢＳＯＡ耐量の低下を回避するために半導体基板の表面に設けた高濃度領域であって、深く拡散させる必要のないことを意味する。
　ドリフト領域１８の下方には、第１導電型のバッファ領域２０が設けられてよい。本例のバッファ領域２０は、ドリフト領域１８よりも不純物濃度が高く、Ｎ型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下端から広がる空乏層が、Ｐ＋型のコレクタ領域２２に到達することを防ぐフィールドストップ層として機能してよい。バッファ領域２０は、深さ方向のドーピング濃度分布において、複数のピークを有してよく、単一のピークを有してもよい。
　バッファ領域２０の下方には、第２導電型のコレクタ領域２２が設けられる。本例のコレクタ領域２２は、Ｐ＋型である。コレクタ領域２２は、半導体基板１０の下面２３に露出して設けられる。
　半導体基板１０には、ゲートトレンチ部４０およびダミートレンチ部３０が設けられる。ゲートトレンチ部４０およびダミートレンチ部３０は、上面２１からベース領域１４および蓄積領域１６を貫通して、ドリフト領域１８に到達するように設けられる。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
　ゲートトレンチ部４０は、上面２１に設けられたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
　ゲート導電部４４は、深さ方向においてベース領域１４よりも長く設けられてよい。ゲートトレンチ部４０は、上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層によるチャネルが形成される。
　ダミートレンチ部３０は、ＸＺ断面においてゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、上面２１に設けられたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー絶縁膜３２は、ダミートレンチの内壁の半導体を酸化または窒化して形成してよい。ダミー導電部３４は、ダミートレンチの内部においてダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。
　本例のゲートトレンチ部４０およびダミートレンチ部３０は、上面２１において層間絶縁膜３８により覆われている。なお、ダミートレンチ部３０およびゲートトレンチ部４０の底部は、下側に凸の曲面状（断面においては曲線状）であってよい。
　図４は、図２におけるｂ－ｂ'断面の一例を示す図である。ｂ－ｂ'断面は、コンタクトホール５４、エミッタ領域１２およびプラグ領域１７を通るＹＺ面である。本例の半導体装置１００は、当該断面において、半導体基板１０、エミッタ電極５２およびコレクタ電極２４を有する。
　ｂ－ｂ'断面において、ベース領域１４の上方には、エミッタ領域１２、コンタクト領域１５およびプラグ領域１７が設けられる。エミッタ領域１２およびプラグ領域１７は、上面２１に露出して設けられる。ｂ－ｂ'断面において、コンタクト領域１５は上面２１に露出しない。
　深さ方向において、エミッタ領域１２の下端は、コンタクト領域１５の下端よりも上方に設けられてよい。深さ方向において、エミッタ領域１２の下端は、プラグ領域１７の下端よりも下方に設けられてよく、上方に設けられてもよい。本例のエミッタ領域１２の下端は、プラグ領域１７の下端よりも下方に設けられる。
　エミッタ領域１２の下端におけるコンタクト領域１５のＹ軸負側およびＹ軸正側の端部位置を、それぞれ位置Ｋ１および位置Ｋ２とする。長さＷｃｙは、位置Ｋ１と位置Ｋ２との間のＹ軸方向における長さである。上面視において、エミッタ領域１２のＹ軸方向の端部とコンタクト領域１５のＹ軸方向の端部とは重なってよい。即ち、位置Ｋ１は、位置Ｕ１よりもＹ軸負側に配置されてよい。位置Ｋ２は、位置Ｕ２よりもＹ軸正側に配置されてよい。
　プラグ領域１７は、上面視においてＹ軸方向にコンタクト領域１５と重なるように設けられてよい。即ち、プラグ領域１７のＹ軸負側の端部位置Ｖ１は、位置Ｋ１よりもＹ軸正側に配置されてよい。プラグ領域１７のＹ軸正側の端部位置Ｖ２は、位置Ｋ２よりもＹ軸負側に配置されてよい。長さＷｃｙは、長さＷｐｙよりも大きくてよい。
　上述の小型化および微細化により、セル１３の長さＷｕが幅Ｗｔｔ以下になると、ＸＹ平面内においてエミッタ電極５２とコンタクト領域１５との接触領域が制限されるので、エミッタ電極５２とコンタクト領域１５との接触抵抗が増加する。なお、エミッタ電極５２とコンタクト領域１５との間に、バリアメタルやタングステンプラグが介在している場合も、当該接触抵抗が増加する。長さＷｕが３．２μｍ以下の微細素子においては、接触抵抗が増加する傾向が顕著となる。また、幅Ｗｔｐが３．０μｍ以下の微細素子においても、当該接触抵抗の増加が生じるおそれがある。このため、半導体装置１００は小型化および微細化によりラッチアップが生じやすい。このため、半導体装置１００のＲＢＳＯＡ耐量が低下しやすい。
　本例の半導体装置１００は、半導体基板１０の内部に設けられたプラグ領域１７を備える。プラグ領域１７は、コンタクト領域１５よりもドーピング濃度が高い。また、上面視でプラグ領域１７の少なくとも一部がコンタクト領域１５と重なって配置される。また、プラグ領域１７が深さ方向において、コンタクト領域１５よりも浅い位置に設けられる。また、本例のプラグ領域１７のドーズ量が、コンタクト領域１５のドーズ量以上に設定される。このため、半導体装置１００を微細化しても、ラッチアップが生じにくい。このため、半導体装置１００のＲＢＳＯＡ耐量の低下を防ぐことができる。また、半導体装置１００のＲＢＳＯＡ耐量のばらつきを抑制することができる。
　図５は、比較例の半導体装置１５０の上面を示す図である。比較例の半導体装置１５０は、プラグ領域１７が設けられない点で、図１に示す本例の半導体装置１００と異なる。
　図６は、図５におけるｉ－ｉ'断面を示す図である。ｉ－ｉ'断面において、比較例の半導体装置１５０は、プラグ領域１７が設けられない。比較例の半導体装置１５０は、コンタクトホール５４の下方において、コンタクト領域１５が上面２１に露出している。
　図７は、図５におけるｊ－ｊ'断面を示す図である。ｊ－ｊ'断面において、比較例の半導体装置１５０は、プラグ領域１７が設けられない。比較例の半導体装置１５０は、エミッタ領域１２に挟まれる領域において、コンタクト領域１５が上面２１に露出している。
　比較例の半導体装置１５０においては、プラグ領域１７が設けられない。このため、半導体装置１５０を微細化するとラッチアップが生じやすい。このため、半導体装置１５０のＲＢＳＯＡ耐量が低下しやすい。また、半導体装置１５０のＲＢＳＯＡ耐量のばらつきを抑制することが困難である。
　図８は、図３におけるｃ－ｃ'断面に沿ったドーピング濃度分布の一例を示す図である。図８においては、図６におけるｚ－ｚ'断面に沿ったドーピング濃度分布を合わせて示している。図８に示す通り、本例の半導体装置１００におけるプラグ領域１７のドーピング濃度のピーク濃度は、コンタクト領域１５のドーピング濃度のピーク濃度よりも高い。また、本例の半導体装置１００におけるプラグ領域１７のドーピング濃度を半導体基板１０の深さ方向に積分した第１積分濃度が、コンタクト領域１５のドーピング濃度を半導体基板１０の深さ方向に積分した第２積分濃度以上である。このため、本例の半導体装置１００は、比較例の半導体装置１５０よりも、エミッタ電極５２とコンタクト領域１５との接触抵抗の増加が抑制される。このため、本例の半導体装置１００は、比較例の半導体装置１５０よりもラッチアップが生じにくく、ＲＢＳＯＡ耐量が低下しにくい。
　深さ方向において、プラグ領域１７のドーピング濃度のピーク位置を位置Ｐ４とする。深さ方向において、コンタクト領域１５のドーピング濃度のピーク位置を位置Ｐ５とする。深さ方向において、位置Ｐ４は位置Ｐ５よりも浅い位置に設けられてよい。すなわち、本例のプラグ領域１７は、コンタクト領域１５のドーズ量以上のドーズ量を、コンタクト領域１５よりも浅い深さに集中させて配置した領域である。これにより、上述のＲＢＳＯＡ耐量の低下抑制の効果を奏する。
　上面２１からコンタクト領域１５のドーピング濃度のピーク位置（位置Ｐ５）までの深さを、深さＤｃとする。深さ方向において、上面２１から深さＤｃの１／２の深さ位置を、位置Ｐ６とする。深さ方向において、プラグ領域１７のドーピング濃度のピーク位置（位置Ｐ４）は、位置Ｐ６よりも浅い位置に設けられてよい。本例の半導体装置１００は、コンタクト領域１５のドーピング濃度のピーク位置Ｐ５までの深さＤｃの１／２よりも浅い位置にプラグ領域１７が設けられてもよい。
　図９は、本例の半導体装置１００および比較例の半導体装置１５０のＲＢＳＯＡ破壊直前電流値を示す図である。図９から分かるように、本例の半導体装置１００のＲＢＳＯＡ破壊直前電流値は、比較例１５０のＲＢＳＯＡ破壊直前電流値よりも大きい。
　本例の半導体装置１００は、コンタクト領域１５よりもドーピング濃度が高いプラグ領域１７の少なくとも一部が、上面視でコンタクト領域１５と重なって配置され、プラグ領域１７がコンタクト領域１５よりも浅い位置に設けられる。比較例の半導体装置１５０は、プラグ領域１７が設けられない。このため、本例の半導体装置１００は、比較例の半導体装置１５０よりもラッチアップが生じにくく、ＲＢＳＯＡ耐量を大きくすることができる。
　また、プラグ領域１７に相当するプラグ領域のドーズ量をコンタクト領域１５のドーズ量未満に設定した半導体装置と、本例の半導体装置１００とを比較したところ、プラグ領域のドーズ量をコンタクト領域１５のドーズ量未満に設定した半導体装置では、ラッチアップの抑制やＲＢＳＯＡ耐量の低下という効果が充分に得られないことが確認された。これは、本例のセル１３の配置では、エミッタ電極５２とコンタクト領域１５との接触領域が制限されるので、ＲＢＳＯＡ耐量の向上のためには、プラグ領域１７をコンタクト領域１５よりも浅い深さに拡散させるだけでなく、プラグ領域１７のドーズ量をコンタクト領域１５のドーズ量以上に設定する必要があることを示している。
　図１０は、本発明の実施形態に係る半導体装置１００の上面の他の一例を部分的に示す図である。図１０に示す半導体装置１００は、プラグ領域１７のＹ軸方向の長さが、図１に示す半導体装置１００におけるプラグ領域１７のＹ軸方向の長さよりも短い点で、図１に示す半導体装置１００と異なる。本例の半導体装置１００は、延伸方向においてプラグ領域１７がコンタクト領域１５に含まれるように設けられる。即ち、プラグ領域１７のＹ軸正側の端は、コンタクト領域１５のＹ軸正側の端よりもＹ軸負側に設けられる。プラグ領域１７のＹ軸負側の端は、コンタクト領域１５のＹ軸負側の端よりもＹ軸正側に設けられる。
　図１１は、図１０における領域Ｃの拡大図である。図１０に示す通り、本例のプラグ領域１７のＹ軸方向の長さは、図２に示す例におけるプラグ領域１７のＹ軸方向の長さよりも短い。
　Ｙ軸方向において、プラグ領域１７のＹ軸正側およびＹ軸負側の端部位置を、それぞれ位置Ｖ１'および位置Ｖ２'とする。本例において、長さＷｐｙ'は位置Ｖ１'と位置Ｖ２'との間のＹ軸方向における長さである。本例においては、位置Ｖ１'は位置Ｕ１よりもＹ軸負側に配置される。また、位置Ｖ２'は位置Ｕ２よりもＹ軸正側に配置される。即ち、本例において、長さＷｐｙ'は長さＷｃよりも小さい。
　本例の半導体装置１００においては、コンタクトホール５４の下方、且つ、位置Ｖ１'と位置Ｕ１とのＹ軸方向における間には、コンタクト領域１５が設けられる。コンタクトホール５４の下方、且つ、位置Ｖ２'と位置Ｕ２とのＹ軸方向における間にも、コンタクト領域１５が設けられる。即ち、本例の半導体装置１００においては、上面視でプラグ領域１７がコンタクト領域１５に囲まれるように設けられる。上面視において、本例のプラグ領域１７の面積は、図１に示す半導体装置１００のプラグ領域１７の面積よりも小さい。
　図１２は、図１１におけるｅ－ｅ'断面の一例を示す図である。図１１および図１２に示す通り、本例の半導体装置１００において、プラグ領域１７のＹ軸方向の長さＷｐｙ'は、コンタクト領域１５のＹ軸方向の長さＷｃよりも短い。プラグ領域１７は、上面視においてＹ軸方向にコンタクト領域１５と重なるように設けられる。本例においては、プラグ領域１７とエミッタ領域１２とのＹ軸方向における間には、コンタクト領域１５が上面２１に露出する。なお、図１１におけるｄ－ｄ'断面の構成は、図３におけるａ－ａ'断面の構成に等しい。
　本例の半導体装置１００のその他の構成は、図１に示す半導体装置１００と同様である。本例の半導体装置１００によれば、長さＷｐｙ'が長さＷｃよりも小さいので、プラグ領域１７がエミッタ領域１２に接触しない。プラグ領域１７がエミッタ領域１２と接触すると、ゲートトレンチ部４０近傍のベース領域１４のピーク濃度が低減する場合がある。即ち、プラグ領域１７がエミッタ領域１２と離間して設けられることにより、ゲート閾値電圧Ｖｔｈを決めるベース領域１４のピーク濃度が低減するのを抑制できる。また、プラグ領域１７がエミッタ領域１２と離間して設けられることにより、プラグ領域１７の位置がＹ軸方向にずれた場合においてもゲート閾値電圧Ｖｔｈの変動を小さくできる。
　図１３は、本発明の実施形態に係る半導体装置１００の上面の他の一例を部分的に示す図である。図１３に示す半導体装置１００は、プラグ領域１７のＹ軸方向の長さが、図１に示す半導体装置１００におけるプラグ領域１７のＹ軸方向の長さよりも長く、且つ、プラグ領域１７のＸ軸方向の長さが、図１に示す半導体装置１００におけるプラグ領域１７のＸ軸方向の長さよりも長い点で、図１に示す半導体装置１００と異なる。
　本例の半導体装置１００は、プラグ領域１７のＹ軸正側の端がコンタクト領域１５のＹ軸正側の端よりもＹ軸正側に設けられ、プラグ領域１７のＹ軸負側の端がコンタクト領域１５のＹ軸負側の端よりもＹ軸負側に設けられる。また、本例の半導体装置１００は、プラグ領域１７のＸ軸正側の端がコンタクト領域１５のＸ軸正側の端よりもＸ軸正側に設けられ、プラグ領域１７のＸ軸負側の端がコンタクト領域１５のＸ軸負側の端よりもＸ軸負側に設けられる。
　図１４は、図１３における領域Ｄの拡大図である。図１４に示す通り、本例のプラグ領域１７のＹ軸方向の長さは、図２に示す例におけるプラグ領域１７のＹ軸方向の長さよりも長い。また、本例のプラグ領域１７のＸ軸方向の長さは、図２に示す例におけるプラグ領域１７のＸ軸方向の長さよりも長い。
　Ｙ軸方向において、プラグ領域１７のＹ軸正側およびＹ軸負側の端部位置を、それぞれ位置Ｖ１''および位置Ｖ２''とする。本例において、長さＷｐｙ''は位置Ｖ１''と位置Ｖ２''との間のＹ軸方向における幅である。本例においては、位置Ｖ１''は位置Ｕ１よりもＹ軸正側に配置される。また、位置Ｖ２'は位置Ｕ２よりもＹ軸負側に配置される。本例において、長さＷｐｙ''は長さＷｃよりも大きい。
　本例の半導体装置１００は、コンタクトホールの下方において、プラグ領域１７がコンタクト領域１５よりもＹ軸方向に突出して設けられる。言い換えると、本例の半導体装置１００は、コンタクトホールの下方において、プラグ領域１７が、エミッタ領域１２とコンタクト領域とのＸ軸方向に沿った境界よりも、エミッタ領域１２側に突出して設けられる。
　Ｘ軸方向において、プラグ領域１７のＸ軸正側およびＸ軸負側の端部位置を、それぞれ位置Ｔ２'および位置Ｔ１'とする。本例において、幅Ｗｐｘ'は位置Ｔ１'と位置Ｔ２'との間のＸ軸方向における幅である。本例においては、位置Ｔ１'は位置Ｓ３よりもＸ軸負側に配置される。また、位置Ｔ２'は位置Ｓ４よりもＸ軸正側に配置される。本例において、幅Ｗｐｘ'は幅Ｗｃｈよりも大きい。
　本例の半導体装置１００は、Ｘ軸方向において、上面視でプラグ領域１７がコンタクトホール５４の外側まで設けられる。本例のプラグ領域１７は、Ｘ軸方向においても、端部位置Ｖ１''および端部位置Ｖ２''においてエミッタ領域１２側に突出して設けられる。すなわち、トレンチ部の間のコンタクトホール５４の開口幅Ｗｃｈが、トレンチ部の間のプラグ領域１７の幅Ｗｐｘ'よりも小さい。
　図１５は、図１４におけるｆ－ｆ'断面の一例を示す図である。図１５に示す通り、本例の半導体装置１００において、プラグ領域１７のＸ軸方向の幅Ｗｐｘ'は、コンタクトホール５４のＸ軸方向の幅Ｗｃｈよりも長い。本例においては、プラグ領域１７のＸ軸方向の両端が、上面視で層間絶縁膜３８と重なるように設けられる。
　図１６は、図１４におけるｇ－ｇ'断面の一例を示す図である。図１６に示す通り、本例の半導体装置１００におけるプラグ領域１７のＹ軸方向の長さＷｐｙ''は、コンタクト領域１５のＹ軸方向の長さＷｃよりも長い。
　位置Ｖ１''は、エミッタ領域１２の底部におけるコンタクト領域のＹ軸負側の端部位置Ｋ１よりも、Ｙ軸正側に配置されてよい。位置Ｖ２''は、エミッタ領域１２の底部におけるコンタクト領域のＹ軸正側の端部位置Ｋ２よりも、Ｙ軸負側に配置されてよい。
　位置Ｖ１''は、位置Ｋ１よりもＹ軸負側に配置されてもよい。位置Ｖ２''は、位置Ｋ２よりもＹ軸正側に配置されてもよい。即ち、上面２１において、プラグ領域１７が、位置Ｋ１よりもさらに、エミッタ領域１２のＹ軸負側に突出するように設けられてもよい。また、プラグ領域１７が、位置Ｋ２よりもさらに、エミッタ領域１２のＹ軸正側に突出するように設けられてもよい。
　本例の半導体装置１００において、位置Ｖ１''は位置Ｋ１よりもＹ軸正側に配置され、且つ、位置Ｖ２''は位置Ｋ２よりもＹ軸負側に配置される。すなわち、プラグ領域１７の端部位置は平面視でエミッタ領域１２の内部に位置するが、位置Ｋ１および位置Ｋ２には達しない。したがって、ゲート閾値電圧Ｖｔｈを決めるベース領域１４のピーク濃度が低減されるのを抑制できる。
　図１７は、本発明の実施形態に係る半導体装置２００の上面の一例を部分的に示す図である。本例の半導体装置２００は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のトランジスタを含むトランジスタ部７０、および、還流ダイオード（ＦＷＤ：Ｆｒｅｅ　Ｗｈｅｅｌ　Ｄｉｏｄｅ）等のダイオードを含むダイオード部８０を有する半導体チップである。本例の半導体装置２００は、図１に示す半導体装置１００に配列方向（Ｘ軸方向）に並んで、ダイオード部８０が設けられる。図１７においてはチップ端部周辺のチップ上面を示しており、他の領域を省略している。
　ダイオード部８０は、半導体基板１０の下面２３側に第１導電型のカソード領域８２が設けられた領域である。本例のカソード領域８２は、Ｎ＋型である。カソード領域８２は、下面２３側に露出しており、下面２３に設けられた電極と接触している。
　本明細書では、カソード領域８２とＺ軸方向において重なる領域をダイオード部８０とする。つまり、半導体基板１０の上面２１に対して、下面２３と垂直な方向にカソード領域８２を投影したときの投影領域をダイオード部８０とする。また、当該投影領域を、Ｙ軸方向に活性領域の端まで延長した延長領域もダイオード部８０としてよい。活性領域については後述する。Ｙ軸方向は、Ｘ軸方向およびＺ軸方向の両方に垂直な方向である。ダイオード部８０は、投影領域および延長領域のうち、上面２１に第２導電型の領域が設けられた領域を指してもよい。
　トランジスタ部７０は、活性領域におけるダイオード部８０以外の領域を指してよい。トランジスタ部７０は、下面２３に露出したコレクタ領域２２を有する。トランジスタ部７０は、上面２１に対してコレクタ領域２２を投影したときの投影領域であって、且つ、エミッタ領域１２およびコンタクト領域１５を含む所定の単位構成が規則的に配置された領域を指してもよい。
　エミッタ電極５２およびゲート金属層５０と、上面２１との間には層間絶縁膜３８が設けられるが、図１７では省略している。エミッタ電極５２は、コンタクトホール５４を通って、上面２１におけるエミッタ領域１２、コンタクト領域１５およびベース領域１４と電気的に接続される。また、エミッタ電極５２は、コンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と電気的に接続される。コンタクトホール５４およびコンタクトホール５６の内部には、タングステン（Ｗ）等のコンタクトプラグが設けられてよい。
　ゲート金属層５０は、トランジスタ部７０にゲート電圧を印加する。ゲート金属層５０は、コンタクトホール４９を通って、ゲートランナー４８と電気的に接続される。コンタクトホール４９の内部には、タングステン（Ｗ）等のコンタクトプラグが設けられてよい。
　本明細書では、トランジスタ部７０のうち、配列方向におけるダイオード部８０との境界領域を、境界部９０と称する。境界部９０には、１つ以上のメサ部６２が含まれている。メサ部６２には、エミッタ領域１２が設けられていない。メサ部６２の上面には、上面視においてベース領域１４にＹ軸方向に挟まれた領域にコンタクト領域１５が設けられている。メサ部６２は、トランジスタ部７０のターンオフ時等に、ホール等のキャリアをエミッタ電極５２側に引き抜く機能を有する。
　メサ部６２において、コンタクトホール５４の下方、且つ、上面２１においてコンタクト領域１５に配列方向に挟まれる領域には、プラグ領域１７が設けられてよい。図１７において、プラグ領域１７が設けられる領域を破線部にて示している。プラグ領域１７は上面２１に接して設けられる。
　メサ部６２において、プラグ領域１７の下方にはコンタクト領域１５が設けられる。プラグ領域１７の下方に設けられるコンタクト領域１５は、上面視でプラグ領域１７を挟んで設けられる２つのコンタクト領域１５と、半導体基板１０の内部においてつながっている。メサ部６２において、当該２つのコンタクト領域１５のそれぞれは、メサ部６２を挟んでＹ軸方向に延伸する２本のダミートレンチ部３０のそれぞれに接して設けられる。なお、メサ部６２は、２本のゲートトレンチ部４０に挟まれてもよい。
　ダイオード部８０のメサ部６４には、エミッタ領域１２が設けられなくてよい。メサ部６４の上面には、上面視においてコンタクト領域１５にＹ軸方向に挟まれた領域にベース領域１４が設けられている。
　メサ部６４において、コンタクトホール５４の下方、且つ、上面２１においてベース領域１４に配列方向に挟まれる領域には、プラグ領域１７が設けられてよい。図１７において、プラグ領域１７が設けられる領域を破線部にて示している。プラグ領域１７は上面２１に接して設けられる。
　メサ部６４において、プラグ領域１７の下方にはベース領域１４が設けられる。プラグ領域１７の下方に設けられるベース領域１４は、上面視でプラグ領域１７を挟んで設けられる２つのベース領域１４と、半導体基板１０の内部においてつながっている。メサ部６４において、当該２つのベース領域１４のそれぞれは、メサ部６４を挟んでＹ軸方向に延伸する２本のダミートレンチ部３０のそれぞれに接して設けられる。
　ダイオード部８０において、半導体基板１０の下面２３と隣接する領域には、カソード領域８２が設けられる。図１７においては、カソード領域８２が設けられる領域を一点鎖線部および矢印にて示している。半導体基板１０の下面２３と隣接する領域においてカソード領域８２が設けられていない領域には、Ｐ＋型のコレクタ領域２２が設けられてよい。
　エミッタ領域１２、コンタクト領域１５、ベース領域１４およびプラグ領域１７の下方には、蓄積領域１６が設けられてよい。蓄積領域１６は、ダイオード部８０には設けられなくてもよい。
　図１８は、図１７における領域Ｅの拡大図である。図１７に示す通り、本例の半導体装置２００は、トランジスタ部７０において、コンタクトホール５４の下方、且つ、上面２１においてコンタクト領域１５にＸ軸方向に挟まれる領域には、プラグ領域１７が設けられる。境界部９０においては、コンタクトホール５４の下方、且つ、上面２１においてコンタクト領域１５にＸ軸方向に挟まれる領域には、プラグ領域１７が設けられる。ダイオード部８０においては、コンタクトホール５４の下方、且つ、上面２１においてベース領域１４にＸ軸方向に挟まれる領域には、プラグ領域１７が設けられる。
　図１９は、図１８におけるｍ－ｍ'断面の一例を示す図である。ｍ－ｍ'断面は、トランジスタ部７０におけるゲートトレンチ部４０、ダミートレンチ部３０、コンタクト領域１５およびプラグ領域１７、並びにダイオード部８０におけるダミートレンチ部３０、ベース領域１４およびプラグ領域１７を通るＸＺ面である。
　図１９に示す通り、本例の半導体装置２００において、プラグ領域１７はコンタクトホール５４の下方に、上面２１に接して設けられる。トランジスタ部７０においては、プラグ領域１７の下方にはコンタクト領域１５が設けられる。ダイオード部８０においては、プラグ領域１７の下方にはベース領域１４が設けられる。なお、図１８におけるｎ－ｎ'断面の構成は、図３におけるａ－ａ'断面の構成に等しい。
　図２０は、本発明の一つの実施形態に係る半導体装置３００の上面の構造を示す図である。半導体装置３００は、活性領域１２０およびエッジ終端構造部９２を備える。活性領域１２０は、エッジ終端構造部９２の内側の領域である。エッジ終端構造部９２は、ウェル領域１１を有してよい。ウェル領域１１のドーピング濃度は、ベース領域１４のドーピング濃度よりも高い。活性領域１２０は、半導体基板１０の上面から下面、または下面から上面に、半導体基板１０の内部を深さ方向に電流が流れる領域としてもよい。
　活性領域１２０には、トランジスタ部７０およびダイオード部８０が設けられている。本例では、トランジスタ部７０およびダイオード部８０は、活性領域１２０においてＸ軸方向に交互に設けられている。Ｘ軸方向に隣り合う１つのトランジスタ部７０および１つのダイオード部８０は、メイン半導体素子部１２１を構成する。しかし、いわゆるＲＣ－ＩＧＢＴ（逆導通型ＩＧＢＴ）でない場合には、トランジスタ部７０がメイン半導体素子部１２１を構成するものとしてよい。すなわち、メイン半導体素子部１２１とは、主電流が流れる半導体素子部を指す。
　半導体基板１０の上面２１の上方には、複数のパッドが設けられている。図２０の例においては、センスパッド１１４、エミッタパッド１１５、ゲートパッド１１６、カソードパッド１１７およびアノードパッド１１８が設けられている。センスパッド１１４は、センス半導体素子部１１９に接続されている。
　センス半導体素子部１１９は、トランジスタ部７０と同一の構造を有しており、且つ、トランジスタ部７０よりも上面視における面積（チャネルの面積に対応する）が小さい。センス半導体素子部１１９に流れている電流を検出することで、半導体装置３００全体に流れている電流を推定することができる。
　エミッタパッド１１５は、半導体基板１０の上面２１の上方に配置されるエミッタ電極５２と接続されている。ゲートパッド１１６は、トランジスタ部７０のゲート電極と接続されている。本例のゲートパッド１１６は、後述するゲートランナー部と接続されている。カソードパッド１１７およびアノードパッド１１８は、後述する温度センス部１１０に接続されている。なお、半導体基板１０に設けられるパッドの個数および種類は、図２０に示す例に限定されない。
　それぞれのパッドは、アルミニウム等の金属材料で形成されている。複数のパッドは、活性領域１２０と、半導体基板１０の上面２１における第１の端辺１４２との間において、所定の配列方向に配列されている。本例の複数のパッドは、Ｙ軸方向において、素子領域と第１の端辺１４２とに挟まれて配置されている。複数のパッドの配列方向とは、複数のパッドのうち第１の端辺１４２と平行な方向における両端に配置された２つのパッド（本例ではセンスパッド１１４およびアノードパッド１１８）の上面視における中心を結ぶ直線の方向であってよい。配列方向は、第１の端辺１４２と平行な方向（本例においてはＸ軸方向）であってよい。Ｘ軸方向においてそれぞれのパッドが設けられる領域には、半導体基板１０の上面にウェル領域１１が露出していてよい。
　半導体装置３００は、トランジスタ部７０にゲート電圧を伝達するゲートランナー部を備える。本例の半導体装置３００は、ゲートランナー部として、第１のゲートランナー４６および第２のゲートランナー５１を備える。本例では、それぞれのゲートランナーは、半導体基板１０の上面２１の上方に設けられ、半導体基板１０の上面２１とは層間絶縁膜３８で絶縁されている。
　第１のゲートランナー４６は、上面視において、半導体基板１０の第１の端辺１４２と、少なくとも一つのパッドとの間を通って設けられている。本例の第１のゲートランナー４６は、センスパッド１１４、エミッタパッド１１５、ゲートパッド１１６、カソードパッド１１７およびアノードパッド１１８のそれぞれと、第１の端辺１４２との間を通って、第１の端辺１４２と平行に設けられている。第１のゲートランナー４６は、ゲートパッド１１６と接続されている。
　また、第１のゲートランナー４６は、半導体基板１０の他の端辺と、活性領域１２０との間において、活性領域１２０を囲むように設けられている。つまり本例の第１のゲートランナー４６は、半導体基板１０の各端辺に沿って環状に設けられている。第２のゲートランナー５１は、活性領域１２０の上方に設けられてよい。第２のゲートランナー５１は、Ｘ軸方向の両端において、第１のゲートランナー４６と接続される。
　第１のゲートランナー４６および第２のゲートランナー５１は、アルミニウム等の金属配線であってよく、不純物がドープされたポリシリコン等の半導体配線であってもよく、金属配線と半導体配線とが絶縁膜を介して重なって設けられていてもよい。当該絶縁膜には、金属配線と半導体配線とを接続するためのコンタクトホール５４が設けられている。
　Ｘ軸方向において他方の端に配置されているパッド（本例ではセンスパッド１１４）と、エミッタパッド１１５との間には、センス半導体素子部１１９が設けられている。センス半導体素子部１１９は、後述するようにウェル領域１１に囲まれてよい。センス半導体素子部１１９は、トランジスタ部７０やダイオード部８０とは分断されてよい。トランジスタ部７０およびダイオード部８０は、図１７の半導体装置２００と同じ構成としてよい。
　エッジ終端構造部９２は、半導体基板１０の上面２１において、第１のゲートランナー４６と半導体基板１０の外周端１４０との間に設けられる。エッジ終端構造部９２は、半導体基板１０の上面２１において第１のゲートランナー４６を囲むように環状に配置されてよい。本例のエッジ終端構造部９２は、半導体基板１０の外周端１４０に沿って配置されている。エッジ終端構造部９２は、半導体基板１０の上面２１側の電界集中を緩和する。エッジ終端構造部９２は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
　本例の半導体装置３００は、温度センス部１１０、温度センス配線１１２－１および１１２－２を備える。温度センス部１１０は、活性領域１２０の上方に設けられる。温度センス部１１０は、半導体基板１０の上面視で、活性領域１２０の中央に設けられてよい。温度センス部１１０は、半導体基板１０の上面視で、トランジスタ部７０の上方に設けられてよい。また、温度センス部１１０は、トランジスタ部７０とダイオード部８０とにまたがって配置されてもよい。温度センス部１１０は、活性領域１２０の温度を検知する。温度センス部１１０は、単結晶または多結晶のシリコンで形成されるｐｎ型温度センスダイオードであってよい。
　温度センス配線１１２は、活性領域１２０の上方に設けられる。温度センス配線１１２は、アルミニウムで形成されてよい。温度センス配線１１２は、エミッタ電極５２と同じアルミニウム配線をエッチングして形成されてよい。温度センス配線１１２は、温度センス部１１０と接続される。温度センス配線１１２は、半導体基板１０の上面２１において活性領域１２０と外周端１４０との間の領域まで延伸し、カソードパッド１１７およびアノードパッド１１８と接続される。
　図２１は、図２０におけるセンス半導体素子部１１９近傍の拡大図である。図２１に示す通り、本例のセンス半導体素子部１１９は、活性領域１２０においてウェル領域１１に囲まれて設けられる。とりわけ、本例のセンス半導体素子部１１９は、プラグ領域１７を有する。具体的には、本例のプラグ領域１７は、図２に示す半導体装置１００と同じ構成であってよい。センス半導体素子部１１９は、メイン半導体素子部１２１のトランジスタ部７０と同じ工程で形成されてよい。センス半導体素子部１１９のセル１３の平面形状およびピッチを、図２に示す半導体装置１００におけるセル１３の平面形状およびピッチとそれぞれ同じとすることで、電流検出精度の向上を図ることができる。
　センス半導体素子部１１９のセル１３の平面形状およびピッチは、図２に示す半導体装置１００におけるセル１３の平面形状およびピッチと、それぞれ同じでなくてもよい。センス半導体素子部１１９のセル１３の平面形状およびピッチは、図２に示す半導体装置１００におけるセル１３の平面形状およびピッチと、それぞれ異なっていても、センス半導体素子部１１９は、プラグ領域１７を有すればよい。これにより、センス半導体素子部１１９のラッチアップの抑制およびＲＢＳＯＡ耐量向上の効果を奏することが可能となる。
　センス半導体素子部１１９は、図１１に示す半導体装置１００と同じ構成であってもよく、図１４に示す半導体装置１００と同じ構成であってもよい。また、センス半導体素子部１１９は、トランジスタ部７０と同様に、トレンチ部（ゲートトレンチ部４０およびダミートレンチ部３０）と、コンタクト領域１５と、プラグ領域１７を備えてよい。
　図２２は、本発明の実施形態に係る半導体装置の製造方法の概要の一例を示す図である。本例の半導体装置の製造方法においては、第２導電型のコンタクト領域１５を形成するステップと、第２導電型のプラグ領域１７を形成するステップとを実施する。以下、図２２に沿って説明する。
　ステップＳ１００２において、半導体基板１０に第２導電型のウェル領域１１を、上面２１から予め定められた深さまで形成する。続くステップＳ１００４において、半導体基板１０の上面２１から半導体基板１０の内部まで設けられ、上面２１において予め定められた延伸方向（Ｙ軸方向）に延伸し、延伸方向に直交する配列方向（Ｘ軸方向）に並んで設けられた複数のトレンチ部を形成する。当該トレンチ部は、ウェル領域１１の深さよりも浅い深さに形成されてよい。当該トレンチ部は、半導体装置１００および半導体装置２００において、ゲートトレンチ部４０およびダミートレンチ部３０を構成する。
　ステップＳ１００６において、トレンチの内壁を窒化または酸化し、ゲート絶縁膜４２およびダミー絶縁膜３２を形成する。続いて、トレンチにポリシリコン等の導電材料を充填し、ゲート導電部４４およびダミー導電部３４を形成する。
　ステップＳ１００７において、上面２１から第２導電型のドーパントを注入する。第２導電型のドーパントは、例えば、ボロン（Ｂ）、インジウム（Ｉｎ）などである。ステップＳ１００７においてドーパントが注入された領域は、後のステップＳ１０１４のアニールによりベース領域１４となる領域である。
　ステップＳ１００８において、上面２１から第１導電型のドーパントを注入する。第１導電型のドーパントは、例えば、ヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）などである。ステップＳ１００８においてドーパントが注入された領域は、後のステップＳ１０１４のアニールにより蓄積領域１６となる領域である。
　ステップＳ１０１０において、配列方向（Ｘ軸方向）において隣り合う２つのトレンチ部の間において、半導体基板１０の深さ方向に上面２１から第２導電型のドーパントを、第１の深さおよび第１の注入量で注入する。第２導電型のドーパントは、例えば、ボロン（Ｂ）、インジウム（Ｉｎ）などである。ステップＳ１０１０においてドーパントが注入された領域は、後のステップＳ１０１４のアニールによりコンタクト領域１５となる領域である。
　ステップＳ１０１２において、配列方向（Ｘ軸方向）において隣り合う２つのトレンチ部の間において、半導体基板１０の深さ方向に上面２１から第１導電型のドーパントを予め定められた注入量で注入する。第１導電型のドーパントは、例えば、ヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）などである。ステップＳ１０１２においてドーパントが注入された領域は、後のステップＳ１０１４のアニールによりエミッタ領域１２となる領域である。エミッタ領域１２は、延伸方向（Ｙ軸方向）にコンタクト領域１５と並んで配置される。
　ステップＳ１０１４において、ステップＳ１００７からステップＳ１０１２までのステップにおいてドーパントが注入された半導体基板１０をアニールする。当該アニールにより、第２導電型のベース領域およびコンタクト領域１５、並びに第１導電型の蓄積領域１６およびエミッタ領域１２を形成する。
　ステップＳ１０１６において、上面２１に層間絶縁膜３８を形成する。層間絶縁膜３８は、半導体装置１００および半導体装置２００における活性領域上に形成されてよい。
　ステップＳ１０２０において、層間絶縁膜３８にコンタクトホール５４を形成する。ステップＳ１０２０により、コンタクトホール５４はエミッタ領域１２およびコンタクト領域１５の上方に形成される。
　続くステップＳ１０２２において、当該コンタクトホール５４を通して、上面２１から半導体基板１０の深さ方向に、第２導電型のドーパントを第２の深さおよび第２の注入量で注入してよい。第２の深さは、第１の深さよりも浅い。第２導電型のドーパントは、例えば、ボロン（Ｂ）、インジウム（Ｉｎ）などである。
　ステップＳ１０２６において、層間絶縁膜３８の上面、コンタクトホール５４における層間絶縁膜３８の側面および上面２１に、バリアメタルを形成する。バリアメタルは、一例としてチタン（Ｔｉ）または窒化チタン（ＴｉＮ）である。バリアメタルは、後のステップＳ１０２８で形成するコンタクトプラグが半導体基板１０の内部へ拡散することを抑制する。続くステップＳ１０２８において、当該バリアメタルをアニールする。
　ステップＳ１０３０において、バリアメタルが形成されたコンタクトホール５４にコンタクトプラグを形成する。コンタクトプラグは、一例としてタングステン（Ｗ）である。
　図２３は、本発明の実施形態に係る半導体装置の製造方法の一例を示す図である。図２３は、図２２におけるステップＳ１０１０、ステップＳ１０１４、ステップＳ１０１６、ステップＳ１０２０、ステップＳ１０２２およびステップ１０２４を詳細に示している。
　ステップＳ１０１０において、上面２１から半導体基板１０の深さ方向に、第２導電型のドーパントを第１の深さＤｂおよび第１の注入量で注入する。ステップＳ１０１０におけるドーパントの加速電圧は、１００ｋｅＶ以上１４０ｋｅＶ以下であってよい。当該ドーパントの注入量は、１×１０１５（／ｃｍ２）以上５×１０１５（／ｃｍ２）以下であってよい。
　ステップＳ１０１４において、第１導電型のドーパントおよび第２導電型のドーパントが注入された半導体基板１０を、第１の温度でアニールする。第１の温度は、９５０℃以上１１００℃以下であってよい。アニール時間は、２０分以上４０分以下であってよい。当該アニールは、窒素（Ｎ２）雰囲気中で実施してよい。当該アニールにより、第２導電型のコンタクト領域１５および第１導電型のエミッタ領域１２を形成する。
　ステップＳ１０１６において、上面２１に層間絶縁膜３８を形成する。層間絶縁膜３８は、半導体装置１００および半導体装置２００における活性領域上に形成されてよい。
　ステップＳ１０２０において、層間絶縁膜３８にコンタクトホール５４を形成する。ステップＳ１０２０により、コンタクトホール５４を形成したＸＹ平面内の位置において、上面２１を露出させる。続くステップＳ１０２２において、層間絶縁膜３８をマスクに、当該コンタクトホール５４を通して、上面２１から第２導電型のドーパントを第２の深さＤｐおよび第２の注入量で注入する。
　ステップＳ１０２２におけるドーパントの加速電圧は、ステップＳ１０１０における加速電圧よりも低い。ステップＳ１０２２におけるドーパントの加速電圧は、２０ｋｅＶ以上８０ｋｅＶ以下であってよい。また、ステップＳ１０２２における第２の注入量は、ステップＳ１０１０における第１の注入量以上である。具体的には、ステップＳ１０２２における第２の注入量は、１×１０１５（／ｃｍ２）以上５×１０１５（／ｃｍ２）以下であってよい。例えば、第１の注入量を５×１０１５（／ｃｍ２）と高く設定した場合でも、第２の注入量をこれ以上に設定しなければプラグ領域１７としての良好な特性が得られない。言い換えれば、ＲＢＳＯＡ耐量向上のためにコンタクト領域１５の不純物濃度を上げるのではなく、コンタクト領域１５とは別のプラグ領域１７を半導体基板１０の表面に形成する場合に、第２の注入量が第１の注入量未満ではコンタクト領域１５とは別のプラグ領域１７として充分な効果を奏さないおそれがある。
　続いて、ステップＳ１０２４において、ステップＳ１０２２において第２導電型のドーパントを注入した半導体基板１０を第２の温度でアニールする。第２の温度は、ステップＳ１０１４における第１の温度よりも低い。第２の温度は、８００℃以上９００℃以下であってよい。アニール時間は、ステップＳ１０１４のアニールに比較して極めて短くてよく、１０分の１以下の時間であってよい。具体的には、５秒以上１分以下であってよい。当該アニールは、窒素（Ｎ２）雰囲気中で実施してよい。当該アニールにより、第２導電型のプラグ領域１７を形成する。
　なお、ステップＳ１０１２においては、上面２１から第１導電型のドーパントを、予め定められた注入量で注入する。ステップＳ１０１２におけるドーパントの加速電圧は、ステップＳ１０１０におけるドーパントの加速電圧よりも低くてよい。ステップＳ１０１２におけるドーパントの加速電圧をステップＳ１０１０におけるドーパントの加速電圧よりも低くすることにより、ステップＳ１０１２において注入される第１導電型のドーパントは、ステップＳ１０１０において注入される第２導電型のドーパントよりも、上面２１から浅い位置まで注入される。
　また、ステップＳ１０１８においては、層間絶縁膜３８をアニールすることによりフロー処理する。当該フロー処理のアニール温度は、９４０℃以上１０００℃以下であってよい。当該フロー処理のアニール時間は、５分以上４５分以下であってよい。当該アニールは、窒素（Ｎ２）雰囲気中で実施してよい。
　図２４は、図２２におけるステップＳ１０２２において、ドーパント注入時に用いるマスクの一例を示す概念図である。当該概念図は、図１８の領域Ｅとマスクとの上面視における位置関係を示している。ステップＳ１０２２において、上面視でマスクが配置される領域を斜線部としている。
　ステップＳ１０２２において、上面２１の上方にマスク９８を配置する。境界部９０を除くトランジスタ部７０において、マスク９８は、延伸方向においてコンタクト領域１５の端部と重畳して配置される。具体的には、マスク９８は、位置Ｕ１から位置Ｕ４まで、および、位置Ｕ２から位置Ｕ５までの長さＷｇ分コンタクト領域１５の端部と重畳して配置される。境界部９０を除くトランジスタ部７０において、位置Ｕ４はマスク９８のうち第２導電型のドーパントが注入される領域の上方におけるＹ軸負側の端である。また、位置Ｕ５はマスク９８のうち第２導電型のドーパントが注入される領域の上方におけるＹ軸正側の端である。
　なお、マスク９８の延伸方向における開口部の長さは、長さＷｃｍで表される。長さＷｇは、長さＷｃの０．１倍以上０．４倍以下であってよい。長さＷｇは、０．１μｍ以上０．６μｍ以下であってよい。長さＷｇは、トレンチ部の間のコンタクトホール５４の開口幅よりも小さく設定される。長さＷｃｍは、長さＷｃの０．３倍以上０．７倍以下であってよい。長さＷｃｍは、０．４μｍ以上０．８μｍ以下であってよい。
　マスク９８を用いて第２導電型のドーパントを第２の注入量で注入する。上面視におけるトランジスタ部７０のマスク９８の位置は、上面視におけるステップＳ１０１０のトランジスタ部７０のマスクの位置と等しくてよい。ステップＳ１０２０において、層間絶縁膜３８にコンタクトホール５４が形成される。このため、ステップＳ１０２２においては、上面２１の上方に層間絶縁膜３８およびコンタクトホール５４が配置されている。図２４においては、層間絶縁膜３８の図示を省略している。
　ステップＳ１０２２においては、上面２１の上方に層間絶縁膜３８が設けられているので、マスク９８が配置されない領域においても、コンタクトホール５４以外の領域は上面２１に露出していない。したがって、コンタクトホール５４を通して、第１の深さよりも浅い第２の位置に第２導電型のドーパントが注入される。ステップＳ１０２２において第２導電型のドーパントが注入された領域は、後のステップＳ１０２４におけるアニールされ、プラグ領域１７が形成される。
　上述の構成によれば、長さＷｇがトレンチ部の間のコンタクトホール５４の開口幅よりも小さく設定される。このため、アニール等により注入された第２導電型のドーパントが拡散する場合に、第２導電型のドーパントにより構成されるプラグ領域１７はエミッタ領域１２に接触することとなり、トレンチ部に接触する可能性を抑制することができる。したがって、トレンチ部にプラグ領域１７が接触して、ゲート閾値電圧Ｖｔｈが意図せずに上昇してしまうことを抑制できる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１３・・・セル、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・プラグ領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・接続部、２９・・・延伸部分、３０・・・ダミートレンチ部、３１・・・先端部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・延伸部分、４０・・・ゲートトレンチ部、４１・・・先端部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４６・・・第１のゲートランナー、４８・・・ゲートランナー、４９・・・コンタクトホール、５０・・・ゲート金属層、５１・・・第２のゲートランナー、５２・・・エミッタ電極、５４・・・コンタクトホール、５６・・・コンタクトホール、６０・・・メサ部、６２・・・メサ部、６４・・・メサ部、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、９０・・・境界部、９２・・・エッジ終端構造部、９８・・・マスク、１００・・・半導体装置、１１０・・・温度センス部、１１２・・・温度センス配線、１１４・・・センスパッド、１１５・・・エミッタパッド、１１６・・・ゲートパッド、１１７・・・カソードパッド、１１８・・・アノードパッド、１１９・・・センス半導体素子部、１２０・・・活性領域、１２１・・・メイン半導体素子部、１４０・・・外周端、１４２・・・端辺、１５０・・・半導体装置、２００・・・半導体装置、３００・・・半導体装置

Claims (12)

  1. 　半導体基板の上面から前記半導体基板の内部まで設けられ前記半導体基板の上面において予め定められた延伸方向に延伸する複数のトレンチ部と、隣り合う２つの前記トレンチ部の間において前記半導体基板の深さ方向に第２導電型のドーパントを第１の深さおよび第１の注入量で注入して形成される第２導電型のコンタクト領域と、隣り合う２つの前記トレンチ部の間において前記延伸方向に前記コンタクト領域と並んで配置され前記半導体基板の上面に露出する第１導電型のエミッタ領域と、によって、前記延伸方向における長さが隣り合う２つの前記トレンチ部の間の幅以下であって、且つ、前記延伸方向における前記エミッタ領域の長さが前記コンタクト領域の長さよりも大きいセルを形成し、
    　前記セルの上方に、前記延伸方向におけるコンタクト領域の長さよりも前記トレンチ部の間の開口幅が小さいコンタクトホールを形成し、
    　前記半導体基板の深さ方向に第２導電型のドーパントを前記第１の深さよりも浅い第２の深さおよび前記第１の注入量以上の第２の注入量で注入して第２導電型のプラグ領域を形成する
    　半導体装置の製造方法。
  2. 　前記延伸方向における前記セルの長さが３．２μｍ以下となるように前記セルを形成する
    請求項１に記載の半導体装置の製造方法。
  3. 　前記トレンチ部の間の前記コンタクトホールの開口幅が１．０μｍ以下となるように前記コンタクトホールを形成する
    請求項１または２に記載の半導体装置の製造方法。
  4. 　前記トレンチ部の間の前記コンタクトホールの開口幅が、前記トレンチ部の幅よりも小さくなるように、前記コンタクトホールおよび前記トレンチ部を形成する
    請求項１から３のいずれか１項に記載の半導体装置の製造方法。
  5. 　前記トレンチ部の間の前記コンタクトホールの開口幅が、前記第２の深さよりも大きくなるように、前記コンタクトホールを形成する
    請求項１から４のいずれか一項に記載の半導体装置の製造方法。
  6. 　前記トレンチ部の間の前記コンタクトホールの開口幅が、前記トレンチ部の間の前記プラグ領域の幅よりも小さくなるように、前記コンタクトホールおよび前記プラグ領域を形成する
    請求項１から５のいずれか１項に記載の半導体装置の製造方法。
  7. 　前記半導体基板の深さ方向における前記プラグ領域のドーピング濃度のピーク位置が、前記半導体基板の上面から前記コンタクト領域のドーピング濃度のピーク位置までの深さの１／２よりも浅くなるように、前記プラグ領域および前記コンタクト領域を形成する
    請求項１から６のいずれか１項に記載の半導体装置の製造方法。
  8. 　前記延伸方向において前記コンタクト領域の端部とマスクとを重畳させて前記ドーパントを注入することで、前記プラグ領域を形成し、
    　前記コンタクト領域の端部と前記マスクとが重畳する長さが、前記トレンチ部の間の前記コンタクトホールの開口幅よりも小さくなるように、前記コンタクトホールを形成する
    請求項１から７のいずれか１項に記載の半導体装置の製造方法。
  9. 　前記コンタクト領域を、第１の温度で第１の時間アニールし、
    　前記プラグ領域を、前記第１の温度よりも低い第２の温度で第１の時間より短い第２の時間アニールする
    　請求項１から８のいずれか１項に記載の半導体装置の製造方法。
  10. 　前記半導体基板に、前記第１の深さおよび前記第１の注入量で前記第２導電型のドーパントを注入せず、且つ、前記第２の深さおよび前記第２の注入量で前記第２導電型のドーパントを注入して形成された前記プラグ領域を含むダイオード部を更に形成する
    請求項１から９のいずれか一項に記載の半導体装置の製造方法。
  11. 　前記半導体基板に、前記セルを含むメイン半導体素子部を形成すると共に、前記セルと同じ工程で電流検出セルを形成しセンス半導体素子部を形成する
    請求項１から１０のいずれか一項に記載の半導体装置の製造方法。
  12. 　半導体基板と、
    　前記半導体基板の上面から前記半導体基板の内部まで設けられ、前記半導体基板の上面において予め定められた延伸方向に延伸して設けられたトレンチ部と、
    　前記半導体基板の内部において、前記トレンチ部よりも浅く設けられた第２導電型のベース領域と、
    　前記半導体基板の内部において、前記ベース領域の上方に設けられた第２導電型のコンタクト領域と、
    　前記半導体基板の内部において、前記コンタクト領域と並んで前記ベース領域の上方に設けられたエミッタ領域と、
    　前記半導体基板の内部に前記コンタクト領域の深さよりも浅く設けられ、前記コンタクト領域よりもドーピング濃度が高い第２導電型のプラグ領域と、
    　前記コンタクト領域および前記エミッタ領域の上方に設けられ、前記トレンチ部の間の開口幅が前記延伸方向における前記コンタクト領域の長さよりも小さいコンタクトホールと、
    　を備え、
    　前記コンタクト領域と前記エミッタ領域とで形成される延伸方向におけるセルの長さが、隣り合う２つの前記トレンチ部の間の幅以下であって、且つ、前記延伸方向における前記エミッタ領域の長さが前記コンタクト領域の長さよりも大きく、
    　前記プラグ領域のドーピング濃度を前記半導体基板の深さ方向に積分した第１積分濃度が、前記コンタクト領域のドーピング濃度を前記半導体基板の深さ方向に積分した第２積分濃度以上である
    半導体装置。
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