WO2018052099A1 - Ｒｃ－ｉｇｂｔおよびその製造方法 - Google Patents

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内藤　達也
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    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring

Definitions

  • the present invention relates to an RC-IGBT and a manufacturing method thereof.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2013-065724
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2015-135954
  • the conventional semiconductor device cannot sufficiently reduce the reverse recovery characteristic of the diode portion.
  • an RC-IGBT having a transistor portion and a diode portion, a semiconductor substrate, a first conductivity type drift region provided on the upper surface side of the semiconductor substrate, and a drift region
  • a second conductivity type base region provided above, a first conductivity type source region provided above the base region, and an upper end side of the source region provided through the source region and the base region
  • An RC-IGBT including two or more trench portions may be provided.
  • the diode portion is provided between the source region and two adjacent trench portions of the two or more trench portions, the contact trench provided on the upper surface side of the semiconductor substrate, and below the contact trench.
  • a second conductivity type contact layer having a high concentration.
  • the lower end of the contact layer may be shallower than the lower end of the source region.
  • the source region may be in contact with the contact trench in the diode portion.
  • the transistor portion is provided between two adjacent trench portions of the two or more trench portions, the contact trench provided on the upper surface side of the semiconductor substrate, and below the contact trench of the transistor portion, and higher than the base region. And a second conductivity type contact layer having a concentration.
  • the width of the contact trench in the diode portion may be narrower than the width of the contact trench in the transistor portion.
  • the contact trench in the diode part may have a higher aspect ratio than the contact trench in the transistor part.
  • the lower end of the contact trench in the diode part may be deeper than the lower end of the contact trench in the transistor part.
  • the lower end of the contact layer of the diode part may be shallower than the lower end of the contact layer of the transistor part.
  • the number of doping concentration peaks in the contact layer of the diode portion may be smaller than the number of doping concentration peaks in the contact layer of the transistor portion.
  • the doping concentration of the contact layer of the diode part may be lower than the doping concentration of the contact layer of the transistor part.
  • the RC-IGBT has a first conductivity type first accumulation region having a doping concentration higher than that of the drift region, and a first conductivity type second accumulation region formed deeper than the first accumulation region and having a doping concentration higher than that of the drift region. And a region.
  • the first accumulation region and the second accumulation region may be formed in the transistor portion.
  • the first storage region and the second storage region may be formed also in the diode part.
  • an RC-IGBT having a transistor portion and a diode portion, wherein a first conductivity type drift region and a second conductivity type base region are formed on an upper surface side of a semiconductor substrate.
  • Forming a source region of the first conductivity type and two or more trench portions penetrating the source region and the base region, and in the diode portion, between the two trench portions and on the upper surface side of the semiconductor substrate An RC-IGBT manufacturing method comprising: forming a contact trench; and forming a second conductive type contact layer having a higher concentration than the base region below the contact trench in the diode portion. Good.
  • a step of forming a contact trench between the two trench portions and on the upper surface side of the semiconductor substrate, and a step of forming a second conductivity type contact layer below the contact trench in the transistor portion may be provided.
  • the contact layer of the transistor portion may be formed by two-stage ion implantation, and the contact layer of the diode portion may be formed by one-step ion implantation.
  • FIG. 1 is a plan view showing an example of a semiconductor device 100 according to Example 1.
  • FIG. FIG. 4 is a diagram illustrating an example of a cross section aa ′ of the semiconductor device 100 according to the first embodiment. An example of an enlarged view around the contact layer 28 is shown. An example of the doping concentration distribution around the contact layer 28 is shown. An example of a more specific structure of the semiconductor device 100 is shown.
  • 7 is a plan view illustrating an example of a semiconductor device 500 according to Comparative Example 1.
  • FIG. 6 is a diagram showing an example of a cross section aa ′ of a semiconductor device 500 according to Comparative Example 1.
  • FIG. 6 is a diagram showing an example of a bb ′ cross section of a semiconductor device 500 according to Comparative Example 1.
  • FIG. 6 is a graph showing a built-in potential ⁇ V bi of Example 1 and Comparative Examples 2 and 3.
  • FIG. 6 is a plan view illustrating an example of a semiconductor device 100 according to a second embodiment.
  • 6 is a diagram illustrating an example of a cross section aa ′ of a semiconductor device 100 according to Example 2.
  • FIG. FIG. 6 is a diagram illustrating an example of a bb ′ cross section of a semiconductor device 100 according to a second embodiment.
  • 9 shows an exemplary configuration of a semiconductor device 100 according to a third embodiment. An example of the manufacturing method of the semiconductor device 100 is shown.
  • FIG. 6 is a plan view illustrating an example of a semiconductor device 100 according to a fourth embodiment.
  • FIG. 10 is a diagram illustrating an example of a cross section aa ′ of the semiconductor device 100 according to the fourth embodiment. A more specific example of the structure of the semiconductor device 100 according to the fourth embodiment will be described.
  • FIG. 10 is a diagram illustrating an example of a cross section along the line aa ′ of the semiconductor device 100 according to the fifth embodiment. A more specific example of the structure of the semiconductor device 100 according to the fifth embodiment will be described.
  • FIG. 10 is a plan view illustrating an example of a semiconductor device 100 according to a sixth embodiment.
  • FIG. 10 is a diagram illustrating an example of a cross section aa ′ of the semiconductor device 100 according to the sixth embodiment.
  • FIG. 10 is a plan view illustrating an example of a semiconductor device 100 according to a seventh embodiment.
  • FIG. 11 is a diagram illustrating an example of a cross section along the line aa ′ of the semiconductor device 100 according to the seventh embodiment.
  • FIG. 1A is a plan view illustrating an example of the semiconductor device 100 according to the first embodiment.
  • FIG. 1B is a diagram illustrating an example of an aa ′ cross section of the semiconductor device 100 according to the first embodiment.
  • the semiconductor device 100 of this example is a semiconductor chip having a transistor portion 70 including a transistor such as an IGBT (Insulated Gate Bipolar Transistor) and a diode portion 80 including a diode such as a FWD (Free Wheel Diode).
  • IGBT Insulated Gate Bipolar Transistor
  • FWD Free Wheel Diode
  • one side in a direction parallel to the depth direction of the semiconductor substrate 10 is referred to as “upper” and the other side is referred to as “lower”. “Upper” and “lower” are not limited to the direction of gravity.
  • a direction connecting the emitter electrode and the collector electrode is referred to as a depth direction.
  • the first conductivity type is N type and the second conductivity type is P type.
  • the conductivity types of the substrate, the layer, the region, etc. have opposite polarities. Also good.
  • the semiconductor device 100 of this example includes a source region 12, a contact region 15, a well region 17, a contact trench 27, a dummy trench portion 30, a gate trench portion 40, a gate metal layer 50, an emitter electrode 52, and a contact on the upper surface side of the chip. It has holes 55, 56, 57 and an emitter trench portion 60.
  • the dummy trench part 30, the gate trench part 40, and the emitter trench part 60 are pointed out.
  • the semiconductor substrate 10 is a substrate formed of a semiconductor such as silicon.
  • the semiconductor substrate 10 may be formed of a compound semiconductor such as silicon carbide and gallium nitride.
  • the semiconductor substrate 10 of this example is an N + type.
  • the semiconductor substrate 10 includes a source region 12, a base region 14, a contact region 15, a storage region 16, a well region 17, a drift region 18, a buffer region 20, a collector region 22, and a cathode region 82.
  • a gate metal layer 50 and an emitter electrode 52 are formed on the upper surface of the semiconductor substrate 10, and a collector electrode 24 is formed on the lower surface.
  • an interlayer insulating film is formed between the emitter electrode 52 and the gate metal layer 50 and the upper surface of the semiconductor substrate 10, it is omitted in this example.
  • the drift region 18 is formed on the upper surface side of the semiconductor substrate 10.
  • the upper surface side of the semiconductor substrate 10 may be above the upper surface of the semiconductor substrate 10 or near the upper surface inside the semiconductor substrate 10.
  • the drift region 18 is formed on the back side of the accumulation region 16.
  • the drift region 18 in this example is N-type.
  • the base region 14 is formed above the drift region 18.
  • the base region 14 may be formed by implanting a dopant from the upper surface side of the drift region 18.
  • the base region 14 is formed in a mesa portion sandwiched between the trench portions.
  • the mesa portion refers to a region between adjacent trench portions.
  • the base region 14 has a lower doping concentration than the well region 17.
  • the base region 14 in this example is P-type.
  • the source region 12 is formed above the base region 14.
  • the source region 12 is formed by extending in the extending direction of the trench portion.
  • the source region 12 of this example is formed in a mesa portion between two adjacent trench portions among the plurality of trench portions.
  • the source region 12 may be formed by implanting a dopant from the upper surface side of the base region 14.
  • the source region 12 in this example is N + type.
  • the extending direction of the trench part is the Y-axis direction
  • the arrangement direction of the trench part is the X-axis direction.
  • the depth direction of the semiconductor device 100 is the Z-axis direction.
  • the contact trench 27 is formed on the upper surface side of the semiconductor substrate 10.
  • the contact trench 27 is formed between adjacent trench portions and is provided adjacent to the source region 12.
  • the contact trench 27 is formed by etching the source region 12.
  • the contact trench 27 may be filled with a conductive material by the same process as the emitter electrode 52.
  • the contact layer 28 is provided below the contact trench 27. Further, the contact layer 28 is formed by extending in the extending direction of the two trench portions between the two trench portions.
  • the contact layer 28 may be formed by implanting a dopant through the contact trench 27.
  • the contact layer 28 is formed by injecting boron (B) or boron fluoride (BF 2 ).
  • B boron
  • BF 2 boron fluoride
  • the contact layer 28 may be formed by implanting two or more types of dopants in two or more stages.
  • the contact layer 28 in this example is P + type.
  • the contact layer 28 suppresses latch-up by pulling out holes.
  • the doping concentration peak in the contact layer 28 is shallower than the lower end of the source region 12. That is, the peak of the doping concentration in the contact layer 28 of this example is formed away from the side wall of the base region 14 that determines the threshold voltage Vth. As a result, even if the contact layer 28 of this example is miniaturized, the influence on the threshold voltage Vth is small. Further, the contact layer 28 may have a plurality of peaks of doping concentration. The maximum peak position among the plurality of peaks in the contact layer 28 is preferably shallower than the lower end of the source region 12.
  • the buffer region 20 is formed on the back side of the drift region 18.
  • the doping concentration of the buffer region 20 is higher than the doping concentration of the drift region 18.
  • the buffer region 20 functions as a field stop layer that prevents the depletion layer extending from the back side of the base region 14 from reaching the collector region 22 and the cathode region 82.
  • the buffer area 20 in this example is N-type.
  • the contact region 15 is formed above the base region 14.
  • the contact region 15 has a higher doping concentration than the base region 14.
  • the contact region 15 may be formed by implanting a dopant from the upper surface side of the base region 14.
  • the contact region 15 in this example is P + type.
  • the accumulation region 16 is formed between the drift region 18 and the base region 14.
  • the accumulation region 16 is formed at a concentration higher than the doping concentration of the semiconductor substrate 10. Further, the doping concentration of the accumulation region 16 is higher than the doping concentration of the drift region 18.
  • the doping concentration of the accumulation region 16 is 1E16 cm ⁇ 3 or more and 1E18 cm ⁇ 3 or less.
  • the accumulation region 16 is formed by implanting an N-type dopant such as phosphorus from the upper surface side of the semiconductor substrate 10.
  • E is meant a power of 10, for example, 1E16 cm -3 means 1 ⁇ 10 16 cm -3.
  • the accumulation region 16 is formed between adjacent trench portions.
  • the accumulation region 16 is formed between the dummy trench portion 30 and the gate trench portion 40 in the transistor portion 70.
  • the accumulation region 16 may be provided so as to cover the entire region between the dummy trench part 30 and the gate trench part 40.
  • the semiconductor device 100 when the semiconductor device 100 has the accumulation region 16, the carrier density may increase due to the injection-enhancement (IE) effect of carriers, and latch-up may easily occur.
  • the semiconductor device 100 of this example can suppress latch-up because holes are extracted by the contact layer 28 at the time of turn-off. Therefore, the semiconductor device 100 can suppress latch-up while reducing the on-voltage.
  • the collector region 22 is formed on the back side of the buffer region 20 in the transistor portion 70.
  • the cathode region 82 is formed on the back side of the buffer region 20 in the diode portion 80.
  • a collector electrode 24 is provided on the back surfaces of the collector region 22 and the cathode region 82.
  • the collector electrode 24 is formed of a metal material such as aluminum, gold, or silver.
  • the contact holes 55, 56 and 57 are formed through an interlayer insulating film formed above the semiconductor substrate 10.
  • the contact hole 55 connects the gate metal layer 50 and the gate conductive portion 44.
  • Contact hole 56 connects emitter electrode 52 and dummy conductive portion 34.
  • the contact hole 57 connects the emitter electrode 52 and the emitter conductive portion 64.
  • the positions where the contact holes 55, 56, and 57 are formed are not limited to this example.
  • the emitter electrode 52 is in contact with the semiconductor substrate 10 through the contact holes 56 and 57.
  • the emitter electrode 52 is formed of a material containing metal. In one example, at least a portion of the emitter electrode 52 is formed of aluminum.
  • the emitter electrode 52 may have a region formed of a material containing tungsten.
  • the gate metal layer 50 is in contact with the semiconductor substrate through the contact hole 55.
  • the gate metal layer 50 is formed of a material containing metal. In one example, at least a portion of the gate metal layer 50 is formed of aluminum.
  • the gate metal layer 50 may have a region formed of a material containing tungsten.
  • the gate metal layer 50 of this example is formed of the same material as the emitter electrode 52. However, the gate metal layer 50 may be formed of a material different from that of the emitter electrode 52.
  • two or more gate trench portions 40, two or more dummy trench portions 30, and two or more emitter trench portions 60 are formed on the upper surface side of the semiconductor substrate 10.
  • the arrangement order of the trench portions is not limited to this example.
  • the dummy trench portion 30 and the gate trench portion 40 are formed through the source region 12, the base region 14, and the storage region 16 from the upper end side of the source region 12.
  • the dummy trench portion 30 and the gate trench portion 40 are formed by extending in a predetermined extending direction on the upper surface of the semiconductor substrate 10.
  • One or more dummy trench portions 30 are arranged at a predetermined interval from the gate trench portion 40 along a predetermined arrangement direction in the region of the transistor portion 70.
  • the dummy trench part 30 and the gate trench part 40 of this example are formed by extending in a direction perpendicular to the arrangement direction.
  • the dummy trench portion 30 and the gate trench portion 40 may each have an end portion in the extending direction having a loop shape.
  • the gate trench portions 40 and the dummy trench portions 30 are alternately arranged in a predetermined arrangement direction. Moreover, each trench part may be arrange
  • the emitter trench portion 60 is formed through the source region 12, the base region 14, and the accumulation region 16 from the upper end side of the source region 12.
  • the emitter trench part 60 is provided in the region of the diode part 80.
  • the emitter trench portion 60 is formed by extending in a predetermined extending direction on the upper surface of the semiconductor substrate 10.
  • the interval between the emitter trench portions 60 in this example is the same as the interval between the dummy trench portion 30 and the gate trench portion 40, but may be different.
  • a P + type well region 17 is formed at the end of the dummy trench portion 30, the gate trench portion 40, and the emitter trench portion 60 in the extending direction.
  • the gate trench portion 40 includes an insulating film 42 and a gate conductive portion 44 formed on the upper surface side of the semiconductor substrate 10.
  • the gate conductive portion 44 includes at least a region facing the adjacent base region 14. When a predetermined voltage is applied to the gate conductive portion 44 through the gate metal layer 50, a channel is formed in the surface layer of the base region 14 at the interface in contact with the gate trench portion 40.
  • the gate conductive portion 44 in this example is formed of a conductive material such as polysilicon.
  • the gate conductive portion 44 is an example of a trench conductive portion.
  • the insulating film 42 may be formed by oxidizing or nitriding a semiconductor on the inner wall of the gate trench so as to cover the periphery of the gate conductive portion 44.
  • the dummy trench portion 30 has an insulating film 32 and a dummy conductive portion 34 formed on the upper surface side of the semiconductor substrate 10.
  • the dummy conductive portion 34 may be formed of the same material as the gate conductive portion 44.
  • the dummy conductive portion 34 is formed of a conductive material such as polysilicon.
  • the dummy conductive portion 34 is an example of a trench conductive portion.
  • the insulating film 32 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the dummy trench so as to cover the periphery of the dummy conductive portion 34.
  • the diode unit 80 is provided in a region adjacent to the transistor unit 70.
  • the diode unit 80 includes a base region 14, a storage region 16, a drift region 18, and a buffer region 20 that are the same layer as the transistor unit 70.
  • a cathode region 82 is provided on the back side of the buffer region 20 of the diode unit 80.
  • the lower region corresponding to the cathode region 82 in the active region is referred to as a diode portion 80.
  • the projection region when the cathode region 82 is projected in a direction perpendicular to the lower surface of the semiconductor substrate 10 with respect to the upper surface of the semiconductor substrate 10 may be used as the diode portion 80.
  • the active region is a projection region when the collector region 22 is projected in a direction perpendicular to the lower surface of the semiconductor substrate 10 with respect to the upper surface of the semiconductor substrate 10 and includes the source region 12 and the contact region 15.
  • a region where predetermined unit configurations are regularly arranged is referred to as a transistor portion 70.
  • the cathode region 82 is oriented away from the contact region 15 than the boundary position on the upper surface of the semiconductor substrate 10 between the source region 12 and the contact region 15 that is the farthest in the Y-axis direction (Y-axis in FIG. 1A). (The direction of + Y in the direction). Further, the cathode region 82 may be positioned away from the end portion in the Y-axis direction of the contact trench 27 in a direction away from the end portion (+ Y direction in the Y-axis direction in FIG. 1A). Thereby, excessive injection of holes from the contact region 15 can be suppressed.
  • the emitter trench portion 60 is formed to reach the drift region 18 from the upper surface side of the base region 14 through the base region 14 and the accumulation region 16.
  • Each emitter trench portion 60 includes an insulating film 62 and an emitter conductive portion 64.
  • the insulating film 62 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the emitter trench so as to cover the periphery of the emitter conductive portion 64.
  • FIG. 2 shows an example of an enlarged view around the contact layer 28.
  • the mesa portion between the dummy trench portion 30 and the gate trench portion 40 is shown, but the same applies to any mesa portion between the dummy trench portion 30, the gate trench portion 40, and the emitter trench portion 60.
  • a structure may be provided.
  • the mesa width W M indicates the width of the mesa portion in the X-axis direction.
  • Mesa width W M of the present embodiment is a mesa width of the mesa between the dummy trench 30 and the gate trench 40.
  • Mesa width W M of the present embodiment is 0.7 [mu] m.
  • the hole extraction width WH is the width of the lower end of the source region 12 in the X-axis direction. That is, the hole extraction width WH is a distance from the sidewall of the trench portion to the contact layer 28. Hall withdrawal width W H, the hole passing through the side wall of the trench portion corresponding to the distance to flow toward the contact layer 28.
  • holes withdrawal width W H is 10% or more mesa width W M, which is less in size 30%.
  • the hole extraction width WH indicates the width of the lower end of one of the source regions 12 when the two source regions 12 are formed between adjacent trench portions as in this example. That is, when the source region 12 are formed at both ends of the mesa, the hole pulling a width W H occupies 20-60% of the mesa width W M.
  • the hole extraction width WH is 0.05 ⁇ m or more and 0.25 ⁇ m or less.
  • Hall withdrawal width W H of the present example is 0.1 [mu] m.
  • Contact width W C is the mesa width W M, an X-axis direction width of the region other than the hole pulling width W H. That is, the contact width W C is definitive the same depth as the lower end of the source region 12, it refers to the width of the X-axis direction of the contact layer 28. In one example, the contact width W C accounts for 40% to 80% of the mesa width W M. For example, the contact width W C is, 0.2 [mu] m or more and 0.6 ⁇ m or less. Contact width W C of this example is 0.5 [mu] m.
  • the contact trench width W CT is the width of the contact trench 27 in the X-axis direction.
  • the contact trench width WCT is not less than 0.1 ⁇ m and not more than 0.4 ⁇ m.
  • the contact trench width W CT in this example is 0.3 ⁇ m.
  • the depth D2 of the contact trench 27 is 0.3 ⁇ m from the upper end of the semiconductor substrate 10.
  • Contact trench width WCT and depth D2 may be determined according to the required contact resistance. Further, the contact trench width W CT may be determined according to the size of the contact layer 28 formed by ion implantation through the contact trench 27.
  • the lower end of the source region 12 is deeper than the lower end of the contact trench 27.
  • the peak concentration of the contact layer 28 is formed shallower than the lower end of the source region 12. As a result, even when miniaturized, the influence of the contact layer 28 on the threshold voltage Vth is reduced.
  • the lower end of the source region 12 is deeper than the upper ends of the dummy conductive portion 34 and the gate conductive portion 44.
  • the depth D1 at the lower end of the source region 12 in this example is 0.45 ⁇ m from the upper end of the semiconductor substrate 10.
  • the upper end of the contact layer 28 is shallower than the lower end of the source region 12. Further, the lower end of the contact layer 28 is deeper than the lower end of the source region 12. By forming the contact layer 28 thick, holes are easily pulled out, and latch-up is easily suppressed.
  • the lower end of the contact layer 28 may be equal to the depth of the lower end of the base region 14. In this case, since the lower end of the contact layer 28 is moved away from the source region 12, the hole extraction effect becomes more remarkable.
  • the thickness D3 of the contact layer 28 in the depth direction is not less than 0.1 ⁇ m and not more than 1.0 ⁇ m.
  • the thickness D3 in the depth direction of the contact layer 28 in this example is 0.5 ⁇ m.
  • the contact layer 28 may be formed such that the lower end of the contact layer 28 is shallower than the half of the thickness of the base region 14. By forming the contact layer 28 shallow, the number of ion implantations for forming the contact layer 28 can be reduced. And the manufacturing cost of the semiconductor device 100 is reduced.
  • the doping concentration of the contact layer 28 may be larger than the doping concentration of the source region 12 having the same depth. That is, the region below the contact trench 27 is a region where the N + type source region 12 is changed to the P + type contact layer 28 by implanting a high concentration dopant. Note that the point O and the point O ′ indicate the origin of the graph of the doping concentration shown in FIG.
  • FIG. 3 shows an example of the doping concentration distribution around the contact layer 28.
  • the vertical axis represents the doping concentration
  • the horizontal axis represents the distance from the lower end of the contact trench 27 in the depth direction.
  • the solid line indicates the doping concentration of the contact layer 28 and the base region 14 in the depth direction from the point O.
  • the broken line indicates the doping concentration of the source region 12 in the depth direction from the point O ′. That is, the doping concentration distribution graph of this example displays the doping concentration in the depth direction from two different points O and O ′ in an overlapping manner.
  • the depth of the point O and the point O ′ corresponds to the depth of the lower end of the contact trench 27.
  • the source region 12 is formed by ion implantation of arsenic (As) from the upper surface side of the base region 14.
  • the doping concentration of the source region 12 is approximately 1E18 cm ⁇ 3 at the point O ′ at the lower end of the contact trench 27.
  • the contact layer 28 is formed by ion-implanting boron fluoride and boron through the contact trench 27 in two stages.
  • the first peak P1 of the contact layer 28 is approximately 1E20 cm ⁇ 3 .
  • the first peak P1 of the contact layer 28 is formed at a position shallower than the lower end of the source region 12.
  • the second peak P2 in this example is formed at a position deeper than the lower end of the source region 12.
  • the second peak P ⁇ b> 2 may be formed shallower than the lower end of the source region 12.
  • the contact layer 28 may have three or more peaks. In this case, all the peaks may be formed shallower than the lower end of the source region 12, or a part of the peaks may be formed deeper than the lower end of the source region 12. That is, it is sufficient that at least one of the doping concentration peaks of the contact layer 28 is formed shallower than the lower end of the source region 12. Further, the maximum peak of the doping concentration peak of the contact layer 28 may be formed shallower than the lower end of the source region 12.
  • FIG. 4 shows an example of a more specific structure of the semiconductor device 100.
  • the interlayer insulating film 26 is shown without being omitted.
  • the interlayer insulating film 26 is formed above the semiconductor substrate 10.
  • the interlayer insulating film 26 in this example is a BPSG (Boron Phosphorus Silicon Glass) film.
  • the interlayer insulating film 26 may have a plurality of layers formed of different materials.
  • the opening width at the lower end is W 1 and the opening width at the upper end is W 2 in the layer having a thickness D 1 from the upper end of the source region 12.
  • the contact trench 27 has a tapered shape.
  • the contact trench 27 of this example has a tapered shape such that the width at the upper end is larger than the width at the lower end. Since the contact trench 27 has a tapered shape, the dopant is easily implanted also into the side wall of the contact trench 27.
  • the contact layer 28 is formed over the contact trench 27 having a tapered shape. Thereby, the contact layer 28 is formed on at least a part of the side wall of the contact trench 27.
  • the contact layer 28 of this example is formed to extend upward from the lower end of the contact trench 27 in contact with the side wall.
  • the contact width W C is changed according to the opening width W2 of the lower end of the BPSG film. That is, the hole extraction width WH also changes according to the opening width W2 at the lower end of the BPSG film.
  • the opening width W1 at the upper end of the BPSG film of this example is 0.45 ⁇ m, and the opening width W2 at the lower end of the BPSG film is 0.3 ⁇ m.
  • the contact layer 28 may be formed in contact with the storage region 16.
  • L1 L2 holds.
  • the distance L ⁇ b> 1 indicates the distance in the depth direction between the lower end of the source region 12 and the upper end of the accumulation region 16.
  • the distance L ⁇ b> 2 indicates the distance in the depth direction between the lower end of the source region 12 and the lower end of the contact layer 28.
  • the lower end of the contact layer 28 may be provided at a position deeper than half the distance between the upper end of the storage region 16 and the lower end of the source region 12. In this case, L1 / 2 ⁇ L2 holds.
  • a multilayer film may be formed as the emitter electrode 52 in the contact trench 27 and the opened interlayer insulating film 26.
  • the emitter electrode 52 may have a structure in which titanium / titanium nitride (Ti / TiN), tungsten, and aluminum are stacked.
  • FIG. 5A is a plan view illustrating an example of the semiconductor device 500 according to the first comparative example.
  • FIG. 5B is a diagram illustrating an example of a cross section aa ′ of the semiconductor device 500 according to the first comparative example.
  • FIG. 5C is a diagram illustrating an example of a bb ′ cross section of the semiconductor device 500 according to the comparative example 1.
  • the semiconductor device 500 of this example does not have the contact trench 27 and the contact layer 28.
  • the hole extraction width W H0 indicates the distance until the carriers that have flowed along the sidewalls of the trench portion flow toward the contact region 15.
  • the hole is below the source region 12, passes through the sidewall of the gate trench portion 40, and then flows from the sidewall of the gate trench portion 40 toward the contact region 15.
  • the hole extraction width W H0 in the extending direction of the trench portions may be larger than the hole extraction width in the arrangement direction of the trench portions.
  • the hole extraction width W H0 of the semiconductor device 500 is larger than the hole extraction width W H of the semiconductor device 100. That is, the extraction of holes is deteriorated, and it is difficult to suppress latch-up in the semiconductor device 500.
  • the current density in the mesa portion increases, so that the semiconductor device 500 is easily latched up at the time of turn-off.
  • FIG. 6 is a graph showing the built-in potential ⁇ V bi of Example 1 and Comparative Examples 2 and 3.
  • the vertical axis represents the relative value of the built-in potential ⁇ V bi
  • the horizontal axis represents the relative value of the hole extraction widths W H and W H0 .
  • Example 1 and Comparative Example 2 are for a 1.9 ⁇ m pitch.
  • Comparative Example 3 is a case of 2.3 ⁇ m pitch.
  • the pitch refers to the distance from the center of a certain trench portion to the center of another trench portion adjacent to the trench portion in the arrangement direction.
  • Hall withdrawal width W H according to the first embodiment becomes smaller as the pitch is reduced due to miniaturization.
  • the hole extraction width W H0 according to Comparative Examples 2 and 3 is not necessarily reduced even if the pitch is reduced due to miniaturization. Therefore, when the pitch is reduced by miniaturization, the hole extraction width W H is relatively smaller than the hole extraction width W H0 .
  • the 1 hole pull width W H of Example 1 holes pull width W H of Comparative Examples 2 and 3 is a size of about 17 from 5-fold embodiment.
  • FIG. 7A is a plan view illustrating an example of the semiconductor device 100 according to the second embodiment.
  • FIG. 7B is a diagram illustrating an example of an aa ′ cross section of the semiconductor device 100 according to the second embodiment.
  • FIG. 7C is a diagram illustrating an example of a bb ′ cross section of the semiconductor device 100 according to the second embodiment.
  • the source regions 12 and the contact regions 15 are alternately provided in the extending direction of the trench portion in the transistor portion 70.
  • the source region 12 and the contact region 15 are formed on the upper surface side of the semiconductor substrate 10.
  • the source region 12 and the contact region 15 are formed from one adjacent trench portion to the other trench portion, and then, in the extending direction of the trench portion so that the contact trench 27 crosses the source region 12 and the contact region 15. Is formed. Thereby, the source region 12 and the contact region 15 are alternately provided along the side wall of the trench portion in the extending direction of the trench portion.
  • the source region 12 is formed between the adjacent emitter trench portions 60 as in the case of the first embodiment.
  • the cathode region 82 is oriented farther from the contact region 15 than the boundary position on the upper surface of the semiconductor substrate 10 between the source region 12 and the contact region 15 that is endmost in the Y-axis direction (Y-axis in FIG. 7A). (The direction of + Y in the direction). Further, the cathode region 82 may be located away from the end of the contact trench 27 in the Y-axis direction in a direction away from the end (+ Y direction in the Y-axis direction in FIG. 7A). Thereby, excessive injection of holes from the contact region 15 can be suppressed.
  • the semiconductor device 100 of the present example includes the contact layer 28 formed below the contact trench 27 as in the semiconductor device 100 according to the first embodiment, latch-up can be suppressed by extracting the holes. Further, the semiconductor device 100 of this example is provided with the source regions 12 and the contact regions 15 alternately. As a result, the saturation current is suppressed, so that latch-up can be further suppressed.
  • FIG. 8 illustrates an example of a configuration of the semiconductor device 100 according to the third embodiment.
  • the contact layer 28 of this example is formed by implanting dopants in multiple stages.
  • the contact layer 28 is formed by a three-stage implantation process.
  • the contact layer 28 is implanted with a dopant using the interlayer insulating film 26 as a mask.
  • the interlayer insulating film 26 of this example has a tapered shape. Therefore, in the contact layer 28, the thickness of the interlayer insulating film 26 as a mask differs depending on the dopant implantation position. In the region where the interlayer insulating film 26 is formed thick, the dopant implantation depth is shallow. Therefore, in the contact layer 28, the dopant is deeply implanted near the center of the contact trench 27, and the dopant is shallowly implanted at the end of the contact trench 27.
  • the width of the lower end of the contact layer 28 becomes narrower than the width of the upper end of the contact layer 28. That is, the contact layer 28 of this example has a shape that gradually narrows from the upper side to the lower side.
  • the electric field may be concentrated on the end portion of the contact layer 28.
  • the contact layer 28 of this example has a formation that gradually narrows, so that when the depletion layer spreads, the electric field is unlikely to concentrate at the end of the contact layer 28.
  • FIG. 9 shows an example of a method for manufacturing the semiconductor device 100.
  • a method for manufacturing the semiconductor device 100 according to the third embodiment will be particularly described.
  • a cross-sectional view of one cell is shown in the figure, other cells may be formed in the same manner.
  • the semiconductor substrate 10 is prepared.
  • the semiconductor substrate 10 is a silicon substrate having a drift region 18.
  • the doping concentration of the drift region 18 in this example is, for example, 3.0E + 13 cm ⁇ 3 or more and 2.0E + 14 cm ⁇ 3 or less.
  • the thickness of the drift region 18 varies depending on the breakdown voltage class of the semiconductor device 100.
  • step S300 the source region 12, the base region 14, and the gate trench portion 40 are formed on the surface of the semiconductor substrate 10.
  • an etching mask having a predetermined pattern is provided on the surface of the semiconductor substrate 10 to form a groove portion of the gate trench portion 40.
  • a gate insulating film is formed on the inner wall of the groove portion of the gate trench portion 40.
  • polysilicon doped with a high concentration of N-type dopant is deposited in the trench portion to form the gate conductive portion 44. Thereby, the gate trench part 40 is formed.
  • an oxide film is formed in a region where the base region 14 and the source region 12 are not formed on the upper surface of the semiconductor substrate 10.
  • a P-type dopant is selectively implanted from the surface side of the semiconductor substrate 10 and heat treatment is performed at a temperature of about 1100 ° C. for about 2 hours.
  • a P ⁇ type base region 14 is formed on the entire surface of the semiconductor substrate 10.
  • the P-type dopant may be boron.
  • the P ⁇ type base region 14 may be doped with a P type dopant at a doping concentration of 2.5E + 13 cm ⁇ 2 .
  • the base region 14 is formed in contact with the gate trench portion 40, and the region in contact with the gate trench portion 40 functions as a channel.
  • arsenic or phosphorus is ion-implanted as an N-type dopant for forming the source region 12 from the upper surface side of the semiconductor substrate 10.
  • the source region 12 is formed on the entire surface of the region where the base region 14 is formed.
  • the source region 12 may be doped with an N-type dopant at a doping concentration of 5.0E + 19 cm ⁇ 2 .
  • heat treatment or the like is performed to form the source region 12.
  • the source region 12 is also formed in contact with the gate trench portion 40.
  • an interlayer insulating film 26 is formed on the upper surface of the semiconductor substrate 10 by CVD.
  • step S302 a resist pattern is formed on the upper surface of the interlayer insulating film.
  • the interlayer insulating film 26 exposed through the opening of the resist pattern is etched by RIE to expose the semiconductor substrate 10.
  • the exposed upper surface of the semiconductor substrate 10 is etched to penetrate the interlayer insulating film 26 between the two trench portions, and to form a contact trench 27 adjacent to the source region 12.
  • the contact trench 27 is formed inside the source region 12 formed on the entire surface.
  • a P-type dopant such as boron is ion-implanted into the implantation region 93 adjacent to the lower end of the contact trench 27.
  • the acceleration energy of the P-type dopant is about 30 keV, and the dose amount is 1.0E + 15 cm ⁇ 2 or more and 5.0E + 15 cm ⁇ 2 or less.
  • a dopant is implanted below the base region 14 from the lower end of the contact trench 27.
  • ions are implanted vertically from the lower end of the contact trench 27 in order to implant a P-type dopant such as boron below the base region 14.
  • the contact layer 28 is formed so that the doping concentration peak position is shallower than the lower end of the source region 12 in the region facing the lower end of the contact trench 27.
  • the contact layer 28 may be implanted with a dopant in a plurality of stages.
  • the step of forming the contact layer 28 in this example includes a step of implanting a first dopant and a step of implanting a second dopant.
  • boron is implanted as the first dopant, and boron fluoride is implanted as the second dopant.
  • the implantation of the P-type dopant may change the acceleration energy according to the depth of the contact layer 28 to be formed.
  • One or more implantation regions 94 are formed below the base region 14 by implantation of the P-type dopant.
  • the semiconductor device 100 is heat-treated in step 306.
  • the heat treatment is preferably performed in a short time so that the P-type dopant does not diffuse too much.
  • the temperature of the heat treatment is about 950 degrees and the time is within 30 minutes.
  • the contact layer 28 is formed.
  • the emitter electrode 52, the collector electrode 24, etc. are formed to complete the semiconductor device 100.
  • a barrier metal layer including a titanium film, a titanium nitride film, a tantalum film, or a tantalum nitride film is formed on the inner wall of the contact trench 27. It is preferable.
  • the contact trench 27 may be filled with tungsten, molybdenum, polysilicon doped with a dopant, or the like before the emitter electrode 52 is formed.
  • FIG. 10A is a plan view illustrating an example of the semiconductor device 100 according to the fourth embodiment.
  • FIG. 10B is a diagram illustrating an example of an aa ′ cross section of the semiconductor device 100 according to the fourth embodiment.
  • the semiconductor device 100 of this example includes mesa portions having different structures in the transistor portion 70 and the diode portion 80.
  • the transistor unit 70 includes a source region 12, a base region 14, a contact region 15, a storage region 16, a contact trench 27 and a contact layer 28 on the upper surface side of the semiconductor substrate 10.
  • the transistor unit 70 may not have the storage region 16 at the end portion on the boundary side with the diode unit 80. Further, the transistor part 70 does not have to have the source region 12 at the end part on the boundary side with the diode part 80.
  • the transistor portion 70 of this example does not have the storage region 16 in the first mesa portion counted from the end portion on the boundary side of the diode portion 80, and the source region 12 in the first and second mesa portions. I don't have it. However, the transistor unit 70 may include the storage region 16 and the source region 12 even in the mesa unit on the boundary side of the diode unit 80.
  • the diode unit 80 is provided in a region adjacent to the transistor unit 70.
  • the diode portion 80 of this example includes a source region 12, a base region 14, a contact region 15, a contact trench 27 and a contact layer 28 on the upper surface side of the semiconductor substrate 10.
  • the contact trench 27 is formed in any region of the transistor portion 70 and the diode portion 80.
  • the contact trench 27 of this example has a different structure between the transistor unit 70 and the diode unit 80.
  • the contact trench 27 may have the same structure in the transistor unit 70 and the diode unit 80.
  • the width of the contact trench 27 of the diode part 80 is narrower than the width of the contact trench 27 of the transistor part 70.
  • the contact trench 27 of the diode portion 80 has an aspect ratio higher than that of the contact trench 27 of the transistor portion 70.
  • the width of the contact layer 28 of the diode part 80 is narrower than the width of the contact layer 28 of the transistor part 70. That is, in the transistor unit 70, the contact layer 28 is widened, so that latch-up can be easily suppressed at the time of turn-off.
  • the total recovery concentration of the contact layer 28 in the diode portion 80 is reduced by the narrowing of the width of the contact layer 28, so that the reverse recovery characteristic is improved.
  • the contact layer 28 is formed in any region of the transistor portion 70 and the diode portion 80.
  • the contact layer 28 in this example has different structures in the transistor portion 70 and the diode portion 80. Even when the contact trench 27 has the same structure in the transistor unit 70 and the diode unit 80, the structure of the contact layer 28 in the transistor unit 70 and the diode unit 80 can be changed by changing the number of dopant ion implantations. May be different.
  • the lower end of the contact layer 28 of the diode portion 80 is shallower than the lower end of the source region 12. In the diode portion 80, it is preferable that the contact layer 28 be formed shallow in order to improve reverse recovery characteristics.
  • the lower end of the contact layer 28 of the transistor unit 70 may be deeper than the lower end of the source region 12. In the transistor portion 70, the contact layer 28 is preferably deeper than the source region 12 in order to pull out holes at the time of turn-off.
  • the transistor unit 70 and the diode unit 80 may have the same structure.
  • the same structure indicates that the shape, size, doping concentration, and the like of the contact trench 27 and the contact layer 28 are the same in the transistor portion 70 and the diode portion 80.
  • the semiconductor device 100 sets the width of the contact trench 27 to be narrow within a range in which the transistor unit 70 is not latched up.
  • the semiconductor device 100 may have a shape with a high aspect ratio by increasing the depth of the contact trench 27.
  • FIG. 11 shows an example of the structure of the semiconductor device 100 according to the more specific example 4. This figure shows the mesa portion of the transistor portion 70 and the mesa portion of the diode portion 80, respectively. Mesa width W M of the transistor 70 and the diode 80 are equal.
  • the source region 12 is in contact with the contact trench 27.
  • the source region 12 may be electrically connected by being in contact with the contact trench 27.
  • the source region 12 is in a floating state.
  • the potential may not be stabilized and holes may be accumulated. Since the source region 12 of this example is in contact with the contact trench 27, accumulation of holes can be suppressed. Note that the depth D1 of the lower end of the source region 12 is equal in the transistor portion 70 and the diode portion 80.
  • the contact trench 27 has the same depth D2 in the transistor portion 70 and the diode portion 80.
  • the contact trench width W CT of the diode portion 80 is narrower than the contact trench width W CT transistor portion 70. That is, in the diode portion 80, the width of the lower end of the source region 12 is widened.
  • the contact layer 28 differs in the number of dopant injections between the transistor unit 70 and the diode unit 80.
  • the number of ion implantations for forming the contact layer 28 of the diode part 80 is smaller than the number of ion implantations for forming the contact layer 28 of the transistor part 70. That is, the number of doping concentration peaks in the contact layer 28 of the diode portion 80 is smaller than the number of doping concentration peaks in the contact layer 28 of the transistor portion 70.
  • the contact layer 28 in the diode part 80 has one peak of doping concentration.
  • the contact layer 28 in the transistor portion 70 has a plurality of doping concentration peaks.
  • the thickness D3 in the depth direction of the contact layer 28 of the transistor portion 70 of this example is thicker than the thickness D3 of the diode portion 80. That is, the lower end of the contact layer 28 of the diode part 80 is shallower than the lower end of the contact layer 28 of the transistor part 70.
  • the doping concentration of the contact layer 28 of the diode unit 80 may be lower than the doping concentration of the contact layer 28 of the transistor unit 70.
  • the doping concentration of the diode unit 80 is lower than that of the transistor unit 70 means that the total amount of dopant implanted in one mesa unit in the diode unit 80 is the total amount of dopant implanted in one mesa unit in the transistor unit 70. Less than that.
  • the dopant concentration to be ion-implanted is thinner in the diode portion 80 than in the transistor portion 70.
  • the doping concentration is lowered and the reverse recovery characteristic is improved.
  • the contact layer 28 is formed deeper, so that holes can be easily extracted at the time of turn-off, and latch-up can be suppressed.
  • latch-up does not become a problem, it is not necessary to form the contact layer 28 deeply.
  • the semiconductor device 100 of this example has the N + type source region 12 not only in the transistor portion 70 but also in the diode portion 80, the doping concentration of the contact layer 28 in the diode portion 80 can be substantially reduced. Therefore, the semiconductor device 100 of this example can further easily reduce the doping concentration of the contact layer 28 in the diode portion 80. As described above, the semiconductor device 100 of the present example suppresses latch-up and improves the reverse recovery characteristic by optimizing the concentration of the contact layer 28 in the transistor unit 70 and the diode unit 80 separately. .
  • the manufacturing method of the semiconductor device 100 of this example may be basically the same flow as the flow in the manufacturing method of the semiconductor device 100 according to the third embodiment.
  • the masks of the transistor unit 70 and the diode unit 80 may be different.
  • the number of ion implantations for forming the contact layer 28 is different between the transistor unit 70 and the diode unit 80, different masks are used for the transistor unit 70 and the diode unit 80.
  • the contact layer 28 of the transistor part 70 can be formed by two-stage ion implantation
  • the contact layer 28 of the diode part can be formed by one-stage ion implantation.
  • a mask for implanting ions only into the transistor unit 70 without ion implantation into the diode unit 80 may be used.
  • FIG. 12 is a diagram illustrating an example of an aa ′ cross section of the semiconductor device 100 according to the fifth embodiment.
  • the plan view of the semiconductor device 100 of this example corresponds to the plan view of the semiconductor device 100 according to the fourth embodiment shown in FIG. 10A. That is, the aa ′ section in this example corresponds to the aa ′ section in FIG. 10A.
  • the semiconductor device 100 of this example includes a storage region 16a and a storage region 16b in the transistor unit 70. However, the transistor unit 70 does not have to have the storage region 16a at the end on the boundary side with the diode unit 80. On the other hand, the semiconductor device 100 includes only the accumulation region 16 b in the diode unit 80.
  • the accumulation area 16a and the accumulation area 16b are examples of the accumulation areas 16 having different depths.
  • the accumulation region 16a is formed shallower than the accumulation region 16b.
  • the storage region 16a and the storage region 16b may have the same doping concentration.
  • the accumulation area 16a is an example of a first accumulation area.
  • the accumulation area 16b is an example of a second accumulation area.
  • FIG. 13 shows an example of the structure of the semiconductor device 100 according to a more specific example 5.
  • the transistor part 70 of this example is different from FIG. 12 in that it includes an accumulation region 16a and an accumulation region 16b at the end on the boundary side with the diode part 80.
  • the diode part 80 differs from FIG. 12 by the point provided with the storage area
  • the lower end of the contact trench 27 of the diode part 80 is formed deeper than the lower end of the contact trench 27 of the transistor part 70. That is, the depth D2 of the contact trench 27 of the diode part 80 is larger than the depth D2 of the contact trench 27 of the transistor part 70.
  • the contact trench width W CT of the diode portion 80 is shorter than the contact trench width W CT transistor portion 70. That is, the contact trench 27 of the diode part 80 has a higher aspect ratio than the contact trench 27 of the transistor part 70.
  • the contact layer 28 of the diode part 80 is formed shallower than the contact layer 28 of the transistor part 70.
  • the lower end (that is, D2 + D3) of the contact layer 28 of the diode unit 80 is shallower than the lower end of the contact layer 28 of the transistor unit 70.
  • the thickness of the contact layer 28 of the diode part 80 (that is, D3) is thinner than the thickness of the contact layer 28 of the transistor part 70.
  • the contact layer 28 can be reduced in concentration by making the contact trench 27 deeper than the transistor portion 70. As described above, since the contact trench 27 of the diode portion 80 is deepened, the contact layer 28 is difficult to N-roll when the concentration of the contact layer 28 is reduced. In the semiconductor device 100 of this example, the reverse recovery characteristic can be improved by reducing the concentration of the contact layer 28 of the diode unit 80.
  • the depth D1 of the lower end of the source region 12 may be the same in the transistor unit 70 and the diode unit 80.
  • the mesa widths W M of the transistor unit 70 and the diode unit 80 may be equal.
  • FIG. 14A is a plan view illustrating an example of the semiconductor device 100 according to the sixth embodiment.
  • the semiconductor device 100 of this example is different from the semiconductor device 100 according to the first embodiment in the arrangement of the contact trenches 27.
  • the end in the Y-axis direction is provided inside the contact region 15 in plan view. That is, the contact trench 27 extends from the source region 12 to the inside of the contact region 15 in plan view. Further, the end of the contact trench 27 in the Y-axis direction may be provided in contact with the contact region 15.
  • the contact trench 27 of this example can easily pull out the outer carrier at the end in the Y-axis direction. Thereby, the turn-off resistance and the reverse recovery resistance of the semiconductor device 100 are improved.
  • the source region 12 is not formed on the front surface of the semiconductor substrate 10 in the mesa portion provided closest to the diode portion 80.
  • the transistor part 70 may form the source region 12 in the mesa part provided closest to the diode part 80 side.
  • FIG. 14B is a diagram illustrating an example of an aa ′ cross section of the semiconductor device 100 according to the sixth embodiment.
  • the arrangement method of the contact layer 28 is different from that of the semiconductor device 100 according to the first embodiment.
  • the arrangement of the contact layer 28 is changed between the transistor unit 70 and the diode unit 80.
  • the semiconductor device 100 of this example includes the contact layer 28 in the transistor unit 70
  • the contact layer 28 that is shallower and lower in doping concentration than the contact layer 28 of the transistor unit 70 may be formed in the diode unit 80.
  • the first peak P 1 of the contact layer 28 and the base region 14 may be in direct contact with the bottom surface of the contact trench 27. Thereby, excessive injection of holes from the contact region 15 can be suppressed.
  • FIG. 15A is a plan view illustrating an example of the semiconductor device 100 according to the seventh embodiment.
  • the semiconductor device 100 of this example is different from the semiconductor device 100 according to the second embodiment in the arrangement of the contact trenches 27.
  • the end in the Y-axis direction is provided inside the contact region 15 in plan view. That is, the contact trench 27 extends from the source region 12 to the inside of the contact region 15 in plan view. Further, the end of the contact trench 27 in the Y-axis direction may be provided in contact with the contact region 15.
  • the contact trench 27 of this example can easily pull out the outer carrier at the end in the Y-axis direction. Thereby, the turn-off resistance and the reverse recovery resistance of the semiconductor device 100 are improved.
  • the source region 12 is not formed on the front surface of the semiconductor substrate 10 in the mesa portion provided closest to the diode portion 80.
  • the transistor part 70 may form the source region 12 in the mesa part provided closest to the diode part 80 side.
  • FIG. 15B is a diagram illustrating an example of an aa ′ cross section of the semiconductor device 100 according to the seventh embodiment.
  • the arrangement method of the contact layer 28 is different from that of the semiconductor device 100 according to the second embodiment.
  • the arrangement of the contact layer 28 is changed between the transistor unit 70 and the diode unit 80.
  • the semiconductor device 100 of this example includes the contact layer 28 in the transistor unit 70
  • the contact layer 28 that is shallower and lower in doping concentration than the contact layer 28 of the transistor unit 70 may be formed in the diode unit 80.
  • the first peak P 1 of the contact layer 28 and the base region 14 may be in direct contact with the bottom surface of the contact trench 27. Thereby, excessive injection of holes from the contact region 15 can be suppressed.
  • the semiconductor device 100 according to the present specification improves the reverse recovery characteristics of the diode unit 80 by forming the source region 12, the contact trench 27, and the contact layer 28 in the diode unit 80. Further, the semiconductor device 100 of this example suppresses latch-up by forming the contact trench 27 and the contact layer 28 in the transistor portion 70. As described above, the semiconductor device 100 according to the present specification can form the transistor portion 70 that suppresses latch-up and the diode portion 80 with excellent reverse recovery characteristics by a common process.
  • DESCRIPTION OF SYMBOLS 10 ... Semiconductor substrate, 12 ... Source region, 14 ... Base region, 15 ... Contact region, 16 ... Storage region, 17 ... Well region, 18 ... Drift region, 20 ... Buffer region, 22 ... Collector region, 24 ... Collector electrode, 26 ... Interlayer insulating film, 27 ... Contact trench, 28 ... Contact layer, 30 ... Dummy trench part, 32 ... Insulating film 34 ... Dummy conductive part 40 ... Gate trench part 42 ... Insulating film 44 ... Gate conductive part 50 ... Gate metal layer 52 ... Emitter electrode 55 ... Contact hole 56 ... Contact hole 57 ... Contact hole 60 ... Emitter trench part 62 ... Insulating film 64 ... Emitter conductive part 70 ... ⁇ Dora Register unit, 80 ... diodes portion, 82 ... cathode region, 93 ... injection region, 94 ... injection area, 100 ... semiconductor device, 500 ... semiconductor device, 500 ... semiconductor device, 500

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Abstract

トランジスタ部とダイオード部とを有するＲＣ－ＩＧＢＴを提供する。トランジスタ部とダイオード部とを有するＲＣ－ＩＧＢＴであって、半導体基板と、半導体基板の上面側に設けられた第１導電型のドリフト領域と、ドリフト領域の上方に設けられた第２導電型のベース領域と、ベース領域の上方に設けられた第１導電型のソース領域と、ソース領域の上端側から、ソース領域およびベース領域を貫通して設けられた２以上のトレンチ部とを備え、ダイオード部は、ソース領域と、２以上のトレンチ部のうち隣接する２つのトレンチ部の間において、半導体基板の上面側に設けられたコンタクトトレンチと、コンタクトトレンチの下方に設けられ、ベース領域よりも高濃度である第２導電型のコンタクト層とを備えるＲＣ－ＩＧＢＴを提供する。

Description

ＲＣ－ＩＧＢＴおよびその製造方法
　本発明は、ＲＣ－ＩＧＢＴおよびその製造方法に関する。
　従来、トレンチ間のホールを引き抜くために、高濃度のＰ型層を設けることが知られている（例えば、特許文献１参照）。また、トランジスタ部とダイオード部とを有するＲＣ－ＩＧＢＴにおいて、アノードからのホールの注入を低減する高濃度のＮ型層をダイオード部に設けることが知られている（例えば、特許文献２参照）。
　特許文献１　特開２０１３－０６５７２４号公報
　特許文献２　特開２０１５－１３５９５４号公報
解決しようとする課題
　しかしながら、従来の半導体装置では、ダイオード部の逆回復特性を十分に低減できない。
一般的開示
　本発明の第１の態様においては、トランジスタ部とダイオード部とを有するＲＣ－ＩＧＢＴであって、半導体基板と、半導体基板の上面側に設けられた第１導電型のドリフト領域と、ドリフト領域の上方に設けられた第２導電型のベース領域と、ベース領域の上方に設けられた第１導電型のソース領域と、ソース領域の上端側から、ソース領域およびベース領域を貫通して設けられた２以上のトレンチ部とを備えるＲＣ－ＩＧＢＴを提供してよい。ダイオード部は、ソース領域と、２以上のトレンチ部のうち隣接する２つのトレンチ部の間において、半導体基板の上面側に設けられたコンタクトトレンチと、コンタクトトレンチの下方に設けられ、ベース領域よりも高濃度である第２導電型のコンタクト層とを備えてよい。
　コンタクト層の下端は、ソース領域の下端よりも浅くてよい。
　ソース領域は、ダイオード部において、コンタクトトレンチと接していてよい。
　トランジスタ部は、２以上のトレンチ部のうち隣接する２つのトレンチ部の間において、半導体基板の上面側に設けられたコンタクトトレンチと、トランジスタ部のコンタクトトレンチの下方に設けられ、ベース領域よりも高濃度である第２導電型のコンタクト層とを備えてよい。ダイオード部のコンタクトトレンチの幅は、トランジスタ部のコンタクトトレンチの幅よりも狭くてよい。
　ダイオード部のコンタクトトレンチは、トランジスタ部のコンタクトトレンチよりもアスペクト比が高くてよい。
　ダイオード部のコンタクトトレンチの下端は、トランジスタ部のコンタクトトレンチの下端よりも深くてよい。
　ダイオード部のコンタクト層の下端は、トランジスタ部のコンタクト層の下端よりも浅くてよい。
　ダイオード部のコンタクト層におけるドーピング濃度のピークの個数は、トランジスタ部のコンタクト層におけるドーピング濃度のピークの個数よりも少なくてよい。
　ダイオード部のコンタクト層のドーピング濃度は、トランジスタ部のコンタクト層のドーピング濃度よりも薄くてよい。
　ＲＣ－ＩＧＢＴは、ドリフト領域よりもドーピング濃度が高い第１導電型の第１蓄積領域と、第１蓄積領域よりも深く形成され、ドリフト領域よりもドーピング濃度が高い第１導電型の第２蓄積領域とを更に備えてよい。また、第１蓄積領域および第２蓄積領域は、トランジスタ部に形成されてよい。
　第１蓄積領域および第２蓄積領域は、ダイオード部にも形成されてよい。
　本発明の第２の態様においては、トランジスタ部とダイオード部とを有するＲＣ－ＩＧＢＴの製造方法であって、半導体基板の上面側に、第１導電型のドリフト領域、第２導電型のベース領域、第１導電型のソース領域、および、ソース領域およびベース領域を貫通する２以上のトレンチ部を形成する段階と、ダイオード部において、２つのトレンチ部の間であって、半導体基板の上面側にコンタクトトレンチを形成する段階と、ダイオード部において、コンタクトトレンチの下方に、ベース領域よりも高濃度である第２導電型のコンタクト層を形成する段階とを備えるＲＣ－ＩＧＢＴの製造方法を提供してよい。
　トランジスタ部において、２つのトレンチ部の間であって、半導体基板の上面側にコンタクトトレンチを形成する段階と、トランジスタ部において、コンタクトトレンチの下方に第２導電型のコンタクト層を形成する段階とを更に備えてよい。また、トランジスタ部のコンタクト層を２段階のイオン注入で形成し、ダイオード部のコンタクト層を１段階のイオン注入で形成してよい。
　なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
実施例１に係る半導体装置１００の一例を示す平面図である。 実施例１に係る半導体装置１００のａ－ａ'断面の一例を示す図である。 コンタクト層２８の周辺の拡大図の一例を示す。 コンタクト層２８の周辺のドーピング濃度分布の一例を示す。 より具体的な半導体装置１００の構造の一例を示す。 比較例１に係る半導体装置５００の一例を示す平面図である。 比較例１に係る半導体装置５００のａ－ａ'断面の一例を示す図である。 比較例１に係る半導体装置５００のｂ－ｂ'断面の一例を示す図である。 実施例１と比較例２，３の内蔵電位ΔＶｂｉを示すグラフである。 実施例２に係る半導体装置１００の一例を示す平面図である。 実施例２に係る半導体装置１００のａ－ａ'断面の一例を示す図である。 実施例２に係る半導体装置１００のｂ－ｂ'断面の一例を示す図である。 実施例３に係る半導体装置１００の構成の一例を示す。 半導体装置１００の製造方法の一例を示す。 実施例４に係る半導体装置１００の一例を示す平面図である。 実施例４に係る半導体装置１００のａ－ａ'断面の一例を示す図である。 より具体的な実施例４に係る半導体装置１００の構造の一例を示す。 実施例５に係る半導体装置１００のａ－ａ'断面の一例を示す図である。 より具体的な実施例５に係る半導体装置１００の構造の一例を示す。 実施例６に係る半導体装置１００の一例を示す平面図である。 実施例６に係る半導体装置１００のａ－ａ'断面の一例を示す図である。 実施例７に係る半導体装置１００の一例を示す平面図である。 実施例７に係る半導体装置１００のａ－ａ'断面の一例を示す図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　［実施例１］
　図１Ａは、実施例１に係る半導体装置１００の一例を示す平面図である。図１Ｂは、実施例１に係る半導体装置１００のａ－ａ'断面の一例を示す図である。本例の半導体装置１００は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタを含むトランジスタ部７０、および、ＦＷＤ（Ｆｒｅｅ　Ｗｈｅｅｌ　Ｄｉｏｄｅ）等のダイオードを含むダイオード部８０を有する半導体チップである。図１Ａにおいてはチップ端部周辺のチップ表面を示しており、他の領域を省略している。
　なお、本明細書においては半導体基板１０の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。「上」および「下」は重力方向に限定されない。エミッタ電極とコレクタ電極とを結ぶ方向を深さ方向と称する。また、各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、基板、層、領域等の導電型は、それぞれ逆の極性であってもよい。
　本例の半導体装置１００は、チップの上面側において、ソース領域１２、コンタクト領域１５、ウェル領域１７、コンタクトトレンチ２７、ダミートレンチ部３０、ゲートトレンチ部４０、ゲート金属層５０、エミッタ電極５２、コンタクトホール５５，５６，５７およびエミッタトレンチ部６０を有する。なお、本明細書において、単にトレンチ部と称する場合、ダミートレンチ部３０、ゲートトレンチ部４０およびエミッタトレンチ部６０を指す。
　半導体基板１０は、シリコン等の半導体で形成された基板である。半導体基板１０は、シリコンカーバイドおよび窒化ガリウム等の化合物半導体で形成されてもよい。本例の半導体基板１０は、Ｎ＋型である。半導体基板１０は、ソース領域１２、ベース領域１４、コンタクト領域１５、蓄積領域１６、ウェル領域１７、ドリフト領域１８、バッファ領域２０、コレクタ領域２２およびカソード領域８２を含む。また、半導体基板１０の上面にはゲート金属層５０およびエミッタ電極５２が形成され、下面にはコレクタ電極２４が形成される。エミッタ電極５２およびゲート金属層５０と、半導体基板１０の上面との間には層間絶縁膜が形成されるが、本例では省略している。
　ドリフト領域１８は、半導体基板１０の上面側に形成されている。半導体基板１０の上面側とは、半導体基板１０の上面の上方であってよく、半導体基板１０の内部における上面近傍であってもよい。ドリフト領域１８は、蓄積領域１６の裏面側に形成される。本例のドリフト領域１８は、Ｎ－型である。
　ベース領域１４は、ドリフト領域１８の上方に形成されている。ベース領域１４は、ドリフト領域１８の上面側からドーパントを注入して形成してよい。ベース領域１４は、各トレンチ部に挟まれたメサ部に形成される。メサ部とは、隣接するトレンチ部同士の間の領域を指す。ベース領域１４は、ウェル領域１７よりもドーピング濃度が低い。本例のベース領域１４は、Ｐ－型である。
　ソース領域１２は、ベース領域１４の上方に形成されている。また、ソース領域１２は、トレンチ部の延伸方向に延伸して形成されている。本例のソース領域１２は、複数のトレンチ部のうち、隣接する２つのトレンチ部の間のメサ部に形成されている。ソース領域１２は、ベース領域１４の上面側からドーパントを注入することにより形成されてよい。本例のソース領域１２は、Ｎ＋型である。なお、本明細書において、トレンチ部の延伸方向はＹ軸方向であり、トレンチ部の配列方向はＸ軸方向である。半導体装置１００の深さ方向はＺ軸方向である。
　コンタクトトレンチ２７は、半導体基板１０の上面側に形成される。コンタクトトレンチ２７は、隣接するトレンチ部の間に形成され、ソース領域１２と隣接して設けられる。一例において、コンタクトトレンチ２７は、ソース領域１２をエッチングすることにより形成される。コンタクトトレンチ２７には、エミッタ電極５２と同一のプロセスにより、導電性の材料が埋め込まれてよい。
　コンタクト層２８は、コンタクトトレンチ２７の下方に設けられる。また、コンタクト層２８は、２つのトレンチ部の間において２つのトレンチ部の延伸方向に延伸して形成される。コンタクト層２８は、コンタクトトレンチ２７を介してドーパントを注入することにより形成されてよい。例えば、コンタクト層２８は、ボロン（Ｂ）又はフッ化ボロン（ＢＦ２）を注入することにより形成される。コンタクト層２８は、２種類以上のドーパントを２段階以上の注入で形成されてよい。本例のコンタクト層２８は、Ｐ＋型である。コンタクト層２８は、ホールを引き抜くことにより、ラッチアップを抑制する。
　また、コンタクト層２８におけるドーピング濃度のピークは、ソース領域１２の下端よりも浅い。即ち、本例のコンタクト層２８におけるドーピング濃度のピークが、閾値電圧Ｖｔｈを決定するベース領域１４の側壁から離れて形成されている。これにより、本例のコンタクト層２８は、微細化された場合であっても、閾値電圧Ｖｔｈに対する影響が小さい。また、コンタクト層２８は、ドーピング濃度の複数のピークを有してよい。コンタクト層２８における複数のピークのうちの最大のピーク位置が、ソース領域１２の下端よりも浅いことが好ましい。
　バッファ領域２０は、ドリフト領域１８の裏面側に形成される。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の裏面側から広がる空乏層が、コレクタ領域２２およびカソード領域８２に到達することを防ぐフィールドストップ層として機能する。本例のバッファ領域２０は、Ｎ－型である。
　コンタクト領域１５は、ベース領域１４の上方に形成される。コンタクト領域１５は、ベース領域１４よりもドーピング濃度が高い。コンタクト領域１５は、ベース領域１４の上面側からドーパントを注入することにより形成されてよい。本例のコンタクト領域１５はＰ＋型である。
　蓄積領域１６は、ドリフト領域１８とベース領域１４との間に形成される。蓄積領域１６は、半導体基板１０のドーピング濃度よりも高濃度に形成される。また、蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。一例において、蓄積領域１６のドーピング濃度は、１Ｅ１６ｃｍ－３以上、１Ｅ１８ｃｍ－３以下である。例えば、蓄積領域１６は、半導体基板１０の上面側からリン等のＮ型ドーパントを注入することにより形成される。なお、Ｅは１０のべき乗を意味し、例えば１Ｅ１６ｃｍ－３は１×１０１６ｃｍ－３を意味する。
　また、蓄積領域１６は、隣接するトレンチ部の間に形成される。例えば、蓄積領域１６は、トランジスタ部７０において、ダミートレンチ部３０およびゲートトレンチ部４０の間に形成される。蓄積領域１６は、ダミートレンチ部３０およびゲートトレンチ部４０の間の全領域を覆うように設けられてよい。蓄積領域１６を設けることにより、オン状態においてコレクタ領域２２からドリフト領域１８に注入されたホールのベース領域１４への流れ込みが抑制されるので、ソース領域１２からベース領域１４への電子の注入促進が高まる。これにより、半導体装置１００のオン電圧が低減される。
　但し、半導体装置１００が蓄積領域１６を有する場合、キャリアの注入促進（Ｉｎｊｅｃｔｉｏｎ－Ｅｎｈａｎｃｅｍｅｎｔ，ＩＥ）効果によりキャリア密度が上昇し、ラッチアップが生じやすくなる場合がある。本例の半導体装置１００は、ターンオフ時にコンタクト層２８によりホールを引き抜くので、ラッチアップを抑制できる。そのため、半導体装置１００は、オン電圧を低減しつつ、ラッチアップを抑制できる。
　コレクタ領域２２は、トランジスタ部７０において、バッファ領域２０の裏面側に形成される。カソード領域８２は、ダイオード部８０において、バッファ領域２０の裏面側に形成される。また、コレクタ領域２２およびカソード領域８２の裏面にはコレクタ電極２４が設けられる。コレクタ電極２４は、アルミニウムや金、銀等の金属材料で形成される。
　コンタクトホール５５、５６，５７は、半導体基板１０の上方に形成された層間絶縁膜を貫通して形成される。コンタクトホール５５は、ゲート金属層５０とゲート導電部４４とを接続する。コンタクトホール５６は、エミッタ電極５２とダミー導電部３４とを接続する。コンタクトホール５７は、エミッタ電極５２とエミッタ導電部６４とを接続する。コンタクトホール５５、５６，５７を形成する位置は特に本例に限られない。
　エミッタ電極５２は、コンタクトホール５６，５７を通って半導体基板１０と接触する。エミッタ電極５２は、金属を含む材料で形成される。一例において、エミッタ電極５２の少なくとも一部の領域はアルミで形成される。エミッタ電極５２は、タングステンを含む材料で形成される領域を有してもよい。
　ゲート金属層５０は、コンタクトホール５５を通って半導体基板と接触する。ゲート金属層５０は、金属を含む材料で形成される。一例において、ゲート金属層５０の少なくとも一部の領域はアルミで形成される。ゲート金属層５０は、タングステンを含む材料で形成される領域を有してもよい。本例のゲート金属層５０は、エミッタ電極５２と同一の材料で形成される。但し、ゲート金属層５０は、エミッタ電極５２と異なる材料で形成されてもよい。
　半導体基板１０の上面側には、２以上のゲートトレンチ部４０、２以上のダミートレンチ部３０、および、２以上のエミッタトレンチ部６０が形成される。トレンチ部の配列順序は本例に限られない。
　ダミートレンチ部３０およびゲートトレンチ部４０は、ソース領域１２の上端側から、ソース領域１２、ベース領域１４および蓄積領域１６を貫通して形成されている。また、ダミートレンチ部３０およびゲートトレンチ部４０は、半導体基板１０の上面において予め定められた延伸方向に延伸して形成される。ダミートレンチ部３０は、トランジスタ部７０の領域において所定の配列方向に沿って、ゲートトレンチ部４０と所定の間隔で１つ以上配列されている。本例のダミートレンチ部３０およびゲートトレンチ部４０は、配列方向とは垂直な方向に延伸して形成される。ダミートレンチ部３０およびゲートトレンチ部４０は、延伸方向の端部がそれぞれループ形状を有してもよい。
　本例のゲートトレンチ部４０およびダミートレンチ部３０は、所定の配列方向において交互に配置される。また、各トレンチ部は一定の間隔で配置されてよい。但し、各トレンチの配置は上記の例に限定されない。２つのダミートレンチ部３０の間に複数のゲートトレンチ部４０が配置されてよい。また、それぞれのダミートレンチ部３０の間に設けられるゲートトレンチ部４０の数は一定でなくともよい。
　エミッタトレンチ部６０は、ソース領域１２の上端側から、ソース領域１２、ベース領域１４および蓄積領域１６を貫通して形成されている。エミッタトレンチ部６０は、ダイオード部８０の領域に設けられる。エミッタトレンチ部６０は、半導体基板１０の上面において予め定められた延伸方向に延伸して形成される。本例のエミッタトレンチ部６０の間隔は、ダミートレンチ部３０およびゲートトレンチ部４０の間隔と同一であるが、異なっていてもよい。なお、ダミートレンチ部３０、ゲートトレンチ部４０およびエミッタトレンチ部６０の延伸方向の端部には、Ｐ＋型のウェル領域１７が形成される。
　ゲートトレンチ部４０は、半導体基板１０の上面側に形成された絶縁膜４２およびゲート導電部４４を有する。ゲート導電部４４は、少なくとも隣接するベース領域１４と対向する領域を含む。ゲート金属層５０を介してゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチ部４０に接する界面の表層にチャネルが形成される。本例のゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲート導電部４４は、トレンチ導電部の一例である。絶縁膜４２は、ゲート導電部４４の周囲を覆うように、ゲートトレンチの内壁の半導体を酸化または窒化して形成されてよい。
　ダミートレンチ部３０は、半導体基板１０の上面側に形成された絶縁膜３２およびダミー導電部３４を有する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えば、ダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、トレンチ導電部の一例である。絶縁膜３２は、ダミー導電部３４の周囲を覆うように、ダミートレンチの内壁の半導体を酸化または窒化して形成されてよい。
　ダイオード部８０は、トランジスタ部７０と隣接した領域に設けられる。ダイオード部８０は、トランジスタ部７０と同一層のベース領域１４、蓄積領域１６、ドリフト領域１８およびバッファ領域２０を有する。ダイオード部８０のバッファ領域２０の裏面側にはカソード領域８２が設けられる。なお、本明細書では、活性領域において、カソード領域８２に一致する下面の領域をダイオード部８０とする。または、半導体基板１０の上面に対して、半導体基板１０の下面と垂直な方向にカソード領域８２を投影したときの投影領域をダイオード部８０としてもよい。また、活性領域において、半導体基板１０の上面に対して、半導体基板１０の下面と垂直な方向にコレクタ領域２２を投影したときの投影領域であって、且つ、ソース領域１２およびコンタクト領域１５を含む所定の単位構成が規則的に配置された領域をトランジスタ部７０とする。
　ダイオード部８０において、カソード領域８２は、ソース領域１２と、Ｙ軸方向で最も端のコンタクト領域１５との半導体基板１０の上面における境界位置よりも、コンタクト領域１５から離れる向き（図１ＡにおいてＹ軸方向の＋Ｙの向き）に離れて位置してよい。また、カソード領域８２は、コンタクトトレンチ２７のうちＹ軸方向の端部より、当該端部からは離れる向き（図１ＡにおいてＹ軸方向の＋Ｙの向き）に離れて位置してよい。これにより、コンタクト領域１５からの正孔の過大な注入を抑制できる。
　エミッタトレンチ部６０は、ベース領域１４の上面側からベース領域１４および蓄積領域１６を貫通して、ドリフト領域１８まで到達して形成される。それぞれのエミッタトレンチ部６０は、絶縁膜６２およびエミッタ導電部６４を備える。絶縁膜６２は、エミッタ導電部６４の周囲を覆うように、エミッタトレンチの内壁の半導体を酸化または窒化して形成されてよい。
　図２は、コンタクト層２８の周辺の拡大図の一例を示す。本例では、ダミートレンチ部３０とゲートトレンチ部４０との間のメサ部について示しているが、ダミートレンチ部３０、ゲートトレンチ部４０およびエミッタトレンチ部６０のいずれの間のメサ部についても同様の構造を設けてよい。
　メサ幅ＷＭは、メサ部のＸ軸方向の幅を指す。本例のメサ幅ＷＭは、ダミートレンチ部３０とゲートトレンチ部４０との間のメサ部のメサ幅である。本例のメサ幅ＷＭは、０．７μｍである。
　ホール引抜き幅ＷＨは、ソース領域１２の下端のＸ軸方向の幅である。即ち、ホール引抜き幅ＷＨは、トレンチ部の側壁からコンタクト層２８までの距離である。ホール引抜き幅ＷＨは、トレンチ部の側壁を通過したホールがコンタクト層２８に向かって流れるまでの距離に対応する。ホール引抜き幅ＷＨを短くすることにより、ホールを引き抜くための経路の抵抗値が低くなるので、ターンオフ時にホールが引き抜かれやすくなる。ホールが引き抜かれやすくなると、ＮＰＮの寄生トランジスタが動作しにくくなるのでラッチアップが抑制される。
　一例において、ホール引抜き幅ＷＨは、メサ幅ＷＭの１０％以上、３０％以下の大きさである。ホール引抜き幅ＷＨは、本例のように隣接するトレンチ部の間に２つのソース領域１２が形成されている場合、いずれか一方のソース領域１２の下端の幅を指す。即ち、ソース領域１２がメサの両端に形成される場合、ホール引抜き幅ＷＨがメサ幅ＷＭの２０～６０％を占める。例えば、ホール引抜き幅ＷＨは、０．０５μｍ以上、０．２５μｍ以下である。本例のホール引抜き幅ＷＨは、０．１μｍである。
　コンタクト幅ＷＣは、メサ幅ＷＭにおける、ホール引抜き幅ＷＨ以外の領域のＸ軸方向の幅である。即ち、コンタクト幅ＷＣは、ソース領域１２の下端と同じ深さにおける、コンタクト層２８のＸ軸方向の幅を指す。一例において、コンタクト幅ＷＣは、メサ幅ＷＭの４０％～８０％を占める。例えば、コンタクト幅ＷＣは、０．２μｍ以上、０．６μｍ以下である。本例のコンタクト幅ＷＣは、０．５μｍである。
　コンタクトトレンチ幅ＷＣＴは、コンタクトトレンチ２７のＸ軸方向の幅である。一例において、コンタクトトレンチ幅ＷＣＴは、０．１μｍ以上、０．４μｍ以下である。本例のコンタクトトレンチ幅ＷＣＴは、０．３μｍである。また、コンタクトトレンチ２７の深さＤ２は、半導体基板１０の上端から０．３μｍである。コンタクトトレンチ幅ＷＣＴおよび深さＤ２は、必要な接触抵抗に応じて決定されてよい。また、コンタクトトレンチ幅ＷＣＴは、コンタクトトレンチ２７越しのイオン注入により形成するコンタクト層２８の大きさに応じて決定されてよい。
　ソース領域１２の下端は、コンタクトトレンチ２７の下端よりも深い。そして、コンタクト層２８のドーピング濃度のピーク位置は、ソース領域１２の下端よりも浅く形成される。これにより、微細化された場合であっても、閾値電圧Ｖｔｈに対するコンタクト層２８の影響が小さくなる。なお、ソース領域１２の下端は、ダミー導電部３４およびゲート導電部４４の上端より深い。本例のソース領域１２の下端の深さＤ１は、半導体基板１０の上端から０．４５μｍである。
　コンタクト層２８の上端は、ソース領域１２の下端よりも浅い。また、コンタクト層２８の下端は、ソース領域１２の下端よりも深い。コンタクト層２８を厚く形成することにより、ホールが引き抜かれやすくなるので、ラッチアップを抑制しやすくなる。一例において、コンタクト層２８の下端は、ベース領域１４の下端の深さと等しくてよい。この場合、コンタクト層２８の下端がソース領域１２から遠ざけられるので、ホールの引き抜き効果がより顕著になる。例えば、コンタクト層２８の深さ方向の厚さＤ３は、０．１μｍ以上、１．０μｍ以下である。本例のコンタクト層２８の深さ方向の厚さＤ３は、０．５μｍである。
　なお、コンタクト層２８は、コンタクト層２８の下端が、ベース領域１４の厚さの半分の位置よりも浅くなるように形成されてよい。コンタクト層２８を浅く形成することにより、コンタクト層２８を形成するためのイオン注入の回数を減らすことができる。そして、半導体装置１００の製造コストが低減される。
　また、コンタクトトレンチ２７の下方において、コンタクト層２８のドーピング濃度は、同一の深さのソース領域１２のドーピング濃度よりも大きくてよい。即ち、コンタクトトレンチ２７の下方の領域は、高濃度のドーパントを注入することにより、Ｎ＋型のソース領域１２がＰ＋型のコンタクト層２８に変化した領域である。なお、点Ｏおよび点Ｏ'は、図３で示すドーピング濃度のグラフの原点を指す。
　図３は、コンタクト層２８の周辺のドーピング濃度分布の一例を示す。縦軸はドーピング濃度を示し、横軸はコンタクトトレンチ２７の下端から深さ方向への距離を示す。実線は、点Ｏから深さ方向におけるコンタクト層２８およびベース領域１４のドーピング濃度を示す。破線は、点Ｏ'から深さ方向におけるソース領域１２のドーピング濃度を示す。即ち、本例のドーピング濃度分布のグラフは、異なる２つの点Ｏおよび点Ｏ'からの深さ方向のドーピング濃度を重ねて表示している。点Ｏおよび点Ｏ'の深さは、コンタクトトレンチ２７の下端の深さに対応している。
　ソース領域１２は、ヒ素（Ａｓ）をベース領域１４の上面側からイオン注入することにより形成される。ソース領域１２のドーピング濃度は、コンタクトトレンチ２７の下端の点Ｏ'において、およそ１Ｅ１８ｃｍ－３である。
　コンタクト層２８は、フッ化ボロンおよびボロンをコンタクトトレンチ２７越しに２段階でイオン注入することにより形成される。コンタクト層２８の第１のピークＰ１は、およそ１Ｅ２０ｃｍ－３である。コンタクト層２８の第１のピークＰ１は、ソース領域１２の下端よりも浅い位置に形成されている。本例の第２のピークＰ２は、ソース領域１２の下端よりも深い位置に形成されている。但し、第２のピークＰ２は、ソース領域１２の下端よりも浅く形成されてよい。
　また、コンタクト層２８は、３以上のピークを有してもよい。この場合、全てのピークがソース領域１２の下端よりも浅く形成されてよいし、ピークの一部がソース領域１２の下端よりも深く形成されてもよい。即ち、コンタクト層２８のドーピング濃度のピークの少なくとも１つがソース領域１２の下端よりも浅く形成されていればよい。また、コンタクト層２８のドーピング濃度のピークのうち最大のピークがソース領域１２の下端よりも浅く形成されてよい。
　なお、本例のドーピング濃度の分布は、あくまで一例である。本願明細書に開示された半導体装置１００を実現するために、ピークの個数および深さ等が適宜変更されてよい。
　図４は、より具体的な半導体装置１００の構造の一例を示す。本例では、層間絶縁膜２６を省略せずに示している。
　層間絶縁膜２６は、半導体基板１０の上方に形成される。本例の層間絶縁膜２６は、ＢＰＳＧ（Ｂｏｒｏｎ　Ｐｈｏｓｐｈｏｒｕｓ　Ｓｉｌｉｃｏｎ　Ｇｌａｓｓ）膜である。層間絶縁膜２６は、異なる材料で形成された複数の層を有してもよい。層間絶縁膜２６は、ソース領域１２の上端から厚さＤ１の層において、下端の開口幅がＷ１であり、上端の開口幅がＷ２である。
　コンタクトトレンチ２７は、テーパ形状を有する。本例のコンタクトトレンチ２７は、上端の幅が下端の幅よりも大きくなるようなテーパ形状を有する。コンタクトトレンチ２７がテーパ形状を有することにより、コンタクトトレンチ２７の側壁にもドーパントが注入されやすくなる。
　コンタクト層２８は、テーパ形状を有するコンタクトトレンチ２７越しに形成される。これにより、コンタクトトレンチ２７の側壁の少なくとも一部に、コンタクト層２８が形成されている。例えば、本例のコンタクト層２８は、コンタクトトレンチ２７の下端から、側壁と接して上側に延伸して形成される。また、コンタクト幅ＷＣは、ＢＰＳＧ膜の下端の開口幅Ｗ２に応じて変化する。即ち、ホール引抜き幅ＷＨも、ＢＰＳＧ膜の下端の開口幅Ｗ２に応じて変化する。本例のＢＰＳＧ膜の上端の開口幅Ｗ１は、０．４５μｍであり、ＢＰＳＧ膜の下端の開口幅Ｗ２は０．３μｍである。
　また、コンタクト層２８は、蓄積領域１６と接して形成されてよい。この場合、Ｌ１＝Ｌ２が成り立つ。距離Ｌ１は、ソース領域１２の下端と蓄積領域１６の上端との間の深さ方向の距離を示す。距離Ｌ２は、ソース領域１２の下端とコンタクト層２８の下端との間の深さ方向の距離を示す。また、コンタクト層２８の下端は、蓄積領域１６の上端とソース領域１２の下端との距離の半分よりも深い位置に設けられてよい。この場合、Ｌ１／２＜Ｌ２が成り立つ。
　なお、コンタクトトレンチ２７および開口された層間絶縁膜２６には、エミッタ電極５２として多層の膜が形成されてよい。一例において、エミッタ電極５２は、チタン／窒化チタン（Ｔｉ／ＴｉＮ）と、タングステンと、アルミニウムとを積層した構造を有してよい。
　［比較例１］
　図５Ａは、比較例１に係る半導体装置５００の一例を示す平面図である。図５Ｂは、比較例１に係る半導体装置５００のａ－ａ'断面の一例を示す図である。図５Ｃは、比較例１に係る半導体装置５００のｂ－ｂ'断面の一例を示す図である。
　本例の半導体装置５００は、コンタクトトレンチ２７およびコンタクト層２８を有さない。ホール引抜き幅ＷＨ０は、トレンチ部の側壁に沿って流れたキャリアが、コンタクト領域１５に向けて流れるまでの距離を示す。半導体装置５００においてホールは、ソース領域１２の下部であって、ゲートトレンチ部４０の側壁を通り、その後ゲートトレンチ部４０の側壁からコンタクト領域１５に向かって流れる。
　ここで、トレンチ部の延伸方向におけるホール引抜き幅ＷＨ０は、トレンチ部の配列方向におけるホール引抜き幅よりも大きくなる場合がある。この場合、半導体装置５００のホール引抜き幅ＷＨ０は、半導体装置１００のホール引抜き幅ＷＨよりも大きくなる。即ち、ホールの引き抜きが悪くなり、半導体装置５００では、ラッチアップを抑制しにくくなる。特に、微細化が進むと、メサ部における電流密度が上昇するので、ターンオフ時に半導体装置５００がラッチアップしやすくなる。
　図６は、実施例１と比較例２，３の内蔵電位ΔＶｂｉを示すグラフである。縦軸は内蔵電位ΔＶｂｉの相対値を示し、横軸はホール引抜き幅ＷＨ，ＷＨ０の相対値を示す。実施例１および比較例２は、１．９μｍピッチの場合である。比較例３は、２．３μｍピッチの場合である。ピッチとは、あるトレンチ部の中心から、当該トレンチ部と配列方向に隣接する他のトレンチ部の中心までの距離を指す。内蔵電位ΔＶｂｉの相対値が２になると、ラッチアップが生じる。
　実施例１に係るホール引抜き幅ＷＨは、微細化によりピッチが小さくなるに従い小さくなる。一方、比較例２および３に係るホール引抜き幅ＷＨ０は、微細化によりピッチが小さくなっても、必ずしも小さくなるわけではない。そのため、微細化によりピッチが小さくなると、ホール引抜き幅ＷＨがホール引抜き幅ＷＨ０と比較して相対的に小さくなる。例えば、実施例１に係るホール引抜き幅ＷＨを１とした場合、比較例２および３のホール引抜き幅ＷＨが実施例の５倍から１７程度の大きさになる。
　また、比較例２および３では、ピッチを２．３μｍから１．９ｍｍに微細化すると、内蔵電位ΔＶｂｉが上昇する。内蔵電位ΔＶｂｉが上昇すると、半導体装置５００がラッチアップしやすくなる。一方、実施例１の場合は、ホール引抜き幅ＷＨが短く、ホールが引き抜かれやすいので、微細化が進んだ場合であってもラッチアップを抑制できる。むしろ、実施例１の場合は、ホールを配列方向に引き抜くので、ピッチが小さくなるほど、ホール引抜き幅ＷＨが短くなる。
　［実施例２］
　図７Ａは、実施例２に係る半導体装置１００の一例を示す平面図である。図７Ｂは、実施例２に係る半導体装置１００のａ－ａ'断面の一例を示す図である。図７Ｃは、実施例２に係る半導体装置１００のｂ－ｂ'断面の一例を示す図である。本例のソース領域１２およびコンタクト領域１５は、トランジスタ部７０におけるトレンチ部の延伸方向において、交互に設けられている。
　ソース領域１２およびコンタクト領域１５は、半導体基板１０の上面側に形成される。ソース領域１２およびコンタクト領域１５は、隣接する一方のトレンチ部から、他方のトレンチ部まで形成され、その後、コンタクトトレンチ２７がソース領域１２およびコンタクト領域１５を横断するように、トレンチ部の延伸方向に形成されている。これにより、ソース領域１２およびコンタクト領域１５は、それぞれトレンチ部の側壁に沿って、トレンチ部の延伸方向に交互に設けられている。なお、本例のダイオード部８０では、実施例１の場合と同様に、隣接するエミッタトレンチ部６０の間には、ソース領域１２が形成されている。
　ダイオード部８０において、カソード領域８２は、ソース領域１２と、Ｙ軸方向で最も端のコンタクト領域１５との半導体基板１０の上面における境界位置よりも、コンタクト領域１５から離れる向き（図７ＡにおいてＹ軸方向の＋Ｙの向き）に離れて位置してよい。また、カソード領域８２は、コンタクトトレンチ２７のうちＹ軸方向の端部より、当該端部からは離れる向き（図７ＡにおいてＹ軸方向の＋Ｙの向き）に離れて位置してよい。これにより、コンタクト領域１５からの正孔の過大な注入を抑制できる。
　本例の半導体装置１００は、実施例１に係る半導体装置１００と同様に、コンタクトトレンチ２７の下方に形成されたコンタクト層２８を有するので、ホールの引き抜きにより、ラッチアップを抑制できる。また、本例の半導体装置１００は、ソース領域１２とコンタクト領域１５とを交互に設けている。これにより飽和電流が抑制されるので、ラッチアップを更に抑制できる。
　［実施例３］
　図８は、実施例３に係る半導体装置１００の構成の一例を示す。本例のコンタクト層２８は、ドーパントを多段で注入することにより形成される。例えば、コンタクト層２８は、３段の注入工程により形成される。
　コンタクト層２８は、層間絶縁膜２６をマスクとして、ドーパントが注入される。また、本例の層間絶縁膜２６は、テーパ形状を有する。そのため、コンタクト層２８は、ドーパントの注入位置によってマスクである層間絶縁膜２６の厚さが異なる。層間絶縁膜２６が厚く形成された領域では、ドーパントの注入深さが浅くなる。そのため、コンタクト層２８は、コンタクトトレンチ２７の中心付近においてドーパントが深く注入され、コンタクトトレンチ２７の端部においてドーパントが浅く注入される。
　これにより、コンタクト層２８の下端の幅は、コンタクト層２８の上端の幅よりも狭くなる。即ち、本例のコンタクト層２８は、上側から下側にかけて徐々に窄まるような形状を有する。ここで、コンタクト層２８の幅が徐々に窄まる形状ではなく、途中で幅が厚くなる形状の場合、コンタクト層２８の端部に電界が集中する恐れがある。一方、本例のコンタクト層２８は、徐々に窄まる形成を有するので、空乏層が広がった場合にコンタクト層２８の端部に電界が集中しにくい。
　図９は、半導体装置１００の製造方法の一例を示す。本例では、実施例３に係る半導体装置１００の製造方法について特に説明する。同図においては、１セル分の断面図を示しているが、他のセルについても同様に形成してよい。
　まず、半導体基板１０を準備する。半導体基板１０は、ドリフト領域１８を有するシリコン基板である。本例のドリフト領域１８のドーピング濃度は、例えば３．０Ｅ＋１３ｃｍ－３以上、２．０Ｅ＋１４ｃｍ－３以下である。ドリフト領域１８の厚みは、半導体装置１００の耐圧クラスによって異なる。
　次に段階Ｓ３００において、半導体基板１０の表面にソース領域１２、ベース領域１４およびゲートトレンチ部４０を形成する。まず、半導体基板１０の表面に所定のパターンのエッチングマスクを設け、ゲートトレンチ部４０の溝部を形成する。ゲートトレンチ部４０の溝部の内壁には、ゲート絶縁膜が形成される。そして、Ｎ型のドーパントが高濃度にドープされたポリシリコンを、トレンチ部内に堆積させて、ゲート導電部４４を形成する。これにより、ゲートトレンチ部４０が形成される。
　次に、半導体基板１０の上面においてベース領域１４およびソース領域１２を形成しない領域に酸化膜を形成する。そして、半導体基板１０の表面側から選択的にＰ型ドーパントを注入して、１１００℃程度の温度で２時間程度の熱処理を行う。これにより、半導体基板１０の表面全体に、Ｐ－型のベース領域１４を形成する。Ｐ型ドーパントは、ボロンであってよい。Ｐ－型のベース領域１４には２．５Ｅ＋１３ｃｍ－２のドーピング濃度でＰ型ドーパントがドープされてよい。ベース領域１４は、ゲートトレンチ部４０と接して形成されており、ゲートトレンチ部４０と接触する領域がチャネルとして機能する。
　次に、半導体基板１０の上面側からソース領域１２を形成するためのＮ型ドーパントとしてヒ素又はリン等をイオン注入する。ソース領域１２は、ベース領域１４が形成された領域の全面に形成される。ソース領域１２には５．０Ｅ＋１９ｃｍ－２のドーピング濃度でＮ型ドーパントをドープしてよい。イオン注入後、熱処理等を行いソース領域１２を形成する。ソース領域１２も、ゲートトレンチ部４０と接して形成されている。次に、ＣＶＤ法により、半導体基板１０の上面に層間絶縁膜２６を形成する。
　次に段階Ｓ３０２において、層間絶縁膜２６の上面にレジストパターンを形成する。レジストパターンの開口部により露出した層間絶縁膜２６をＲＩＥによりエッチングして、半導体基板１０を露出させる。次に、露出した半導体基板１０の上面をエッチングして、２つのトレンチ部の間に、層間絶縁膜２６を貫通し、ソース領域１２と隣接してコンタクトトレンチ２７を形成する。また、コンタクトトレンチ２７は、全面に形成されたソース領域１２の内部に形成される。ソース領域１２の内部にコンタクトトレンチ２７を形成することにより、後続のプロセスでコンタクト層２８を形成した場合に、コンタクト層２８のピーク位置をソース領域１２の下端よりも浅く形成できる。
　次に段階Ｓ３０４において、コンタクトトレンチ２７の下端に隣接する注入領域９３に、ボロン等のＰ型ドーパントをイオン注入する。本例においてＰ型ドーパントの加速エネルギーは３０ｋｅＶ程度であり、ドーズ量は１．０Ｅ＋１５ｃｍ－２以上、５．０Ｅ＋１５ｃｍ－２以下である。
　次に、コンタクトトレンチ２７の下端から、ベース領域１４の下方にドーパントを注入する。例えば、ベース領域１４よりも下方にボロン等のＰ型ドーパントを注入すべく、コンタクトトレンチ２７の下端から垂直にイオン注入する。これにより、コンタクトトレンチ２７の下端と対向する領域において、ドーピング濃度のピーク位置がソース領域１２の下端よりも浅くなるようにコンタクト層２８を形成する。コンタクト層２８は、複数の段階に分けてドーパントが注入されてよい。本例のコンタクト層２８を形成する段階は、第１のドーパントを注入する段階と、第２のドーパントを注入する段階とを有する。例えば、第１のドーパントとしてボロンを注入し、第２のドーパントとしてフッ化ボロンを注入する。また、Ｐ型ドーパントの注入は、形成すべきコンタクト層２８の深さに応じて、それぞれ加速エネルギーを変化させてよい。Ｐ型ドーパントの注入により、ベース領域１４の下方に１以上の注入領域９４が形成される。
　次に、注入領域９３および注入領域９４に注入したＰ型ドーパントを活性化させるべく、段階３０６において半導体装置１００を熱処理する。Ｐ型ドーパントが拡散しすぎないように、当該熱処理は短時間で行うことが好ましい。一例として、熱処理の温度は９５０度程度であり、時間は３０分以内である。
　これにより、コンタクト層２８が形成される。段階Ｓ３０６の後に、エミッタ電極５２、コレクタ電極２４等を形成して半導体装置１００が完成する。なお、エミッタ電極５２と半導体領域との間の相互拡散を抑制すべく、コンタクトトレンチ２７の内壁には、チタン膜、窒化チタン膜、タンタル膜、または窒化タンタル膜等を含むバリアメタル層を形成することが好ましい。また、エミッタ電極５２の平坦性を向上させるべく、エミッタ電極５２を形成する前に、コンタクトトレンチ２７の内部にタングステン、モリブデン、または、ドーパントをドープしたポリシリコン等を充填してもよい。
　［実施例４］
　図１０Ａは、実施例４に係る半導体装置１００の一例を示す平面図である。図１０Ｂは、実施例４に係る半導体装置１００のａ－ａ'断面の一例を示す図である。本例の半導体装置１００は、トランジスタ部７０とダイオード部８０とで構造の異なるメサ部を有する。
　トランジスタ部７０は、半導体基板１０の上面側において、ソース領域１２、ベース領域１４、コンタクト領域１５、蓄積領域１６、コンタクトトレンチ２７およびコンタクト層２８を備える。トランジスタ部７０は、ダイオード部８０との境界側の端部において、蓄積領域１６を有さなくてよい。また、トランジスタ部７０は、ダイオード部８０との境界側の端部において、ソース領域１２を有さなくてよい。本例のトランジスタ部７０は、ダイオード部８０の境界側の端部から数えて１つ目のメサ部において蓄積領域１６を有さず、１つ目および２つ目のメサ部においてソース領域１２を有さない。但し、トランジスタ部７０は、ダイオード部８０の境界側のメサ部においても、蓄積領域１６およびソース領域１２を有してよい。
　ダイオード部８０は、トランジスタ部７０と隣接した領域に設けられる。本例のダイオード部８０は、半導体基板１０の上面側において、ソース領域１２、ベース領域１４、コンタクト領域１５、コンタクトトレンチ２７およびコンタクト層２８を備える。
　コンタクトトレンチ２７は、トランジスタ部７０およびダイオード部８０のいずれの領域にも形成されている。本例のコンタクトトレンチ２７は、トランジスタ部７０とダイオード部８０とで異なる構造を有する。但し、コンタクトトレンチ２７は、トランジスタ部７０とダイオード部８０とで同一の構造を有してよい。
　一例において、ダイオード部８０のコンタクトトレンチ２７の幅は、トランジスタ部７０のコンタクトトレンチ２７の幅よりも狭い。コンタクトトレンチ２７の深さがダイオード部８０とトランジスタ部７０とで等しい場合、ダイオード部８０のコンタクトトレンチ２７は、トランジスタ部７０のコンタクトトレンチ２７よりもアスペクト比が高くなる。この場合、コンタクト層２８を形成するためにイオン注入される領域が狭くなるので、ダイオード部８０のコンタクト層２８の幅は、トランジスタ部７０のコンタクト層２８の幅よりも狭くなる。即ち、トランジスタ部７０では、コンタクト層２８の幅が広くなることにより、ターンオフ時にラッチアップを抑制しやすくなる。また、ダイオード部８０では、コンタクト層２８の幅が狭くなることにより、ダイオード部８０におけるコンタクト層２８のドーピング濃度の総量が低下するので逆回復特性が向上する。
　コンタクト層２８は、トランジスタ部７０およびダイオード部８０のいずれの領域にも形成されている。本例のコンタクト層２８は、トランジスタ部７０とダイオード部８０とで異なる構造を有する。トランジスタ部７０とダイオード部８０とでコンタクトトレンチ２７の構造が同一の場合であっても、ドーパントのイオン注入の回数等を変更することにより、トランジスタ部７０とダイオード部８０とでコンタクト層２８の構造が異なってよい。
　一例において、ダイオード部８０のコンタクト層２８の下端は、ソース領域１２の下端よりも浅い。ダイオード部８０では、逆回復特性を向上させるために、コンタクト層２８が浅く形成されることが好ましい。一方、トランジスタ部７０のコンタクト層２８の下端は、ソース領域１２の下端よりも深くてよい。トランジスタ部７０では、ターンオフ時にホールを引き抜くためにコンタクト層２８がソース領域１２よりも深いことが好ましい。
　ここで、半導体装置１００は、トランジスタ部７０とダイオード部８０で同一の構造を有してよい。同一の構造とは、コンタクトトレンチ２７およびコンタクト層２８の形状、サイズ、ドーピング濃度等が、トランジスタ部７０とダイオード部８０とで等しいことを指す。例えばこの場合、半導体装置１００は、トランジスタ部７０がラッチアップしない範囲でコンタクトトレンチ２７の幅を狭くなるように設定する。半導体装置１００は、コンタクトトレンチ２７の深さを深くして、高アスペクト比の形状としてもよい。
　図１１は、より具体的な実施例４に係る半導体装置１００の構造の一例を示す。同図は、トランジスタ部７０のメサ部とダイオード部８０のメサ部とをそれぞれ示している。トランジスタ部７０およびダイオード部８０のメサ幅ＷＭは等しい。
　ソース領域１２は、コンタクトトレンチ２７と接している。ソース領域１２は、コンタクトトレンチ２７と接することにより、電気的に接続されてよい。例えば、ソース領域１２がコンタクトトレンチ２７と離間されている場合、ソース領域１２がフローティング状態となる。ソース領域１２がフローティング状態になると、電位が安定せずにホールが蓄積されてしまう場合もある。本例のソース領域１２は、コンタクトトレンチ２７と接しているので、ホールの蓄積を抑制できる。なお、ソース領域１２の下端の深さＤ１は、トランジスタ部７０およびダイオード部８０で等しい。
　コンタクトトレンチ２７は、トランジスタ部７０およびダイオード部８０において、同一の深さＤ２を有する。但し、ダイオード部８０のコンタクトトレンチ幅ＷＣＴは、トランジスタ部７０のコンタクトトレンチ幅ＷＣＴよりも狭い。即ち、ダイオード部８０ではソース領域１２の下端の幅が広くなる。ここで、トランジスタ部７０ではホールを引き抜くことによりラッチアップを抑制する必要があるので、ソース領域１２の下端の幅を狭くすることが好ましい。一方、ダイオード部８０ではラッチアップの問題がないので、ソース領域１２の下端の幅を狭くする必要がない。
　コンタクト層２８は、トランジスタ部７０とダイオード部８０とで、ドーパントの注入回数が異なる。本例では、ダイオード部８０のコンタクト層２８を形成するためのイオン注入の回数は、トランジスタ部７０のコンタクト層２８を形成するためのイオン注入の回数よりも少ない。即ち、ダイオード部８０のコンタクト層２８におけるドーピング濃度のピークの個数は、トランジスタ部７０のコンタクト層２８におけるドーピング濃度のピークの個数よりも少ない。例えば、ダイオード部８０におけるコンタクト層２８は、ドーピング濃度のピークを１つ有する。一方、トランジスタ部７０におけるコンタクト層２８は、ドーピング濃度のピークを複数有する。本例のトランジスタ部７０のコンタクト層２８の深さ方向の厚さＤ３は、ダイオード部８０の厚さＤ３よりも厚い。即ち、ダイオード部８０のコンタクト層２８の下端は、トランジスタ部７０のコンタクト層２８の下端よりも浅い。
　また、ダイオード部８０のコンタクト層２８のドーピング濃度は、トランジスタ部７０のコンタクト層２８のドーピング濃度よりも薄くてよい。例えば、トランジスタ部７０よりもダイオード部８０のドーピング濃度が薄いとは、ダイオード部８０における１つのメサ部において注入されるドーパントの総量が、トランジスタ部７０における１つのメサ部において注入されるドーパントの総量よりも少ないことを指す。また、イオン注入されるドーパント濃度がトランジスタ部７０よりもダイオード部８０の方が薄いことを指してよい。
　これにより、ダイオード部８０では、ドーピング濃度が低下して逆回復特性が向上する。また、トランジスタ部７０では、コンタクト層２８がより深く形成されることにより、ターンオフ時にホールを引き抜きやすくなり、ラッチアップを抑制できる。ダイオード部８０では、ラッチアップが問題とならないので、コンタクト層２８を濃く形成する必要がない。
　また、本例の半導体装置１００は、トランジスタ部７０だけでなく、ダイオード部８０にもＮ＋型のソース領域１２を有するので、ダイオード部８０におけるコンタクト層２８のドーピング濃度を実質的に低減できる。したがって、本例の半導体装置１００は、ダイオード部８０におけるコンタクト層２８のドーピング濃度をさらに低減しやすくなる。このように、本例の半導体装置１００は、トランジスタ部７０とダイオード部８０とで、コンタクト層２８の濃度を別々に最適化することにより、ラッチアップを抑制し、且つ、逆回復特性を向上させる。
　なお、本例の半導体装置１００の製造方法は、実施例３に係る半導体装置１００の製造方法におけるフローと基本的に同一のフローであってよい。但し、トランジスタ部７０の構造とダイオード部８０の構造を異ならせる場合、トランジスタ部７０とダイオード部８０のマスクを異ならせてよい。特に、トランジスタ部７０とダイオード部８０とでコンタクト層２８を形成するためのイオン注入の回数を異ならせる場合、トランジスタ部７０とダイオード部８０とで異なるマスクを用いる。これにより、トランジスタ部７０のコンタクト層２８を２段階のイオン注入で形成し、ダイオード部のコンタクト層２８を１段階のイオン注入で形成できる。この場合、ダイオード部８０にイオン注入をせずトランジスタ部７０のみにイオン注入するためのマスクを用いてよい。
　図１２は、実施例５に係る半導体装置１００のａ－ａ'断面の一例を示す図である。本例の半導体装置１００の平面図は、図１０Ａで示した実施例４に係る半導体装置１００の平面図に対応する。即ち、本例のａ－ａ'断面は、図１０Ａのａ－ａ'断面に対応する。
　本例の半導体装置１００は、トランジスタ部７０において、蓄積領域１６ａおよび蓄積領域１６ｂを備える。但し、トランジスタ部７０は、ダイオード部８０との境界側の端部において、蓄積領域１６ａを有さなくてよい。一方、半導体装置１００は、ダイオード部８０において、蓄積領域１６ｂのみを備える。
　蓄積領域１６ａおよび蓄積領域１６ｂは、深さの異なる蓄積領域１６の一例である。蓄積領域１６ａは、蓄積領域１６ｂよりも浅く形成される。蓄積領域１６ａおよび蓄積領域１６ｂのドーピング濃度は同一であってよい。なお、蓄積領域１６ａは、第１蓄積領域の一例である。蓄積領域１６ｂは、第２蓄積領域の一例である。
　図１３は、より具体的な実施例５に係る半導体装置１００の構造の一例を示す。本例のトランジスタ部７０は、ダイオード部８０との境界側の端部において、蓄積領域１６ａおよび蓄積領域１６ｂを備える点で図１２と異なる。また、ダイオード部８０は、蓄積領域１６ａおよび蓄積領域１６ｂを備える点で図１２と異なる。
　ダイオード部８０のコンタクトトレンチ２７の下端は、トランジスタ部７０のコンタクトトレンチ２７の下端よりも深く形成されている。即ち、ダイオード部８０のコンタクトトレンチ２７の深さＤ２は、トランジスタ部７０のコンタクトトレンチ２７の深さＤ２よりも大きい。また、ダイオード部８０のコンタクトトレンチ幅ＷＣＴは、トランジスタ部７０のコンタクトトレンチ幅ＷＣＴよりも短い。つまり、ダイオード部８０のコンタクトトレンチ２７は、トランジスタ部７０のコンタクトトレンチ２７よりもアスペクト比が高い。
　また、ダイオード部８０のコンタクト層２８は、トランジスタ部７０のコンタクト層２８よりも浅く形成されている。例えば、ダイオード部８０のコンタクト層２８の下端（即ち、Ｄ２＋Ｄ３）は、トランジスタ部７０のコンタクト層２８の下端よりも浅い。また、ダイオード部８０のコンタクト層２８の厚み（即ち、Ｄ３）は、トランジスタ部７０のコンタクト層２８の厚みよりも薄い。
　本例のダイオード部８０は、トランジスタ部７０よりもコンタクトトレンチ２７を深くすることにより、コンタクト層２８を低濃度化できる。このように、ダイオード部８０のコンタクトトレンチ２７を深くしているので、コンタクト層２８を低濃度化した場合に、コンタクト層２８がＮ転しにくくなる。本例の半導体装置１００は、ダイオード部８０のコンタクト層２８を低濃度化することにより、逆回復特性を改善できる。なお、ソース領域１２の下端の深さＤ１は、トランジスタ部７０およびダイオード部８０で同一であってよい。また、トランジスタ部７０およびダイオード部８０のメサ幅ＷＭは等しくてよい。
　図１４Ａは、実施例６に係る半導体装置１００の一例を示す平面図である。本例の半導体装置１００は、コンタクトトレンチ２７の配置が実施例１に係る半導体装置１００と相違する。
　本例のコンタクトトレンチ２７は、Ｙ軸方向の端部が、平面視で、コンタクト領域１５の内部に設けられる。即ち、コンタクトトレンチ２７は、平面視で、ソース領域１２からコンタクト領域１５の内部まで延伸して設けられている。また、コンタクトトレンチ２７のＹ軸方向の端部は、コンタクト領域１５と接して設けられてもよい。本例のコンタクトトレンチ２７は、Ｙ軸方向の端部において、容易に外側のキャリアを引き抜くことができる。これにより、半導体装置１００のターンオフ耐量および逆回復耐量が向上する。
　また、本例のトランジスタ部７０は、最もダイオード部８０側に設けられたメサ部において、半導体基板１０のおもて面にソース領域１２が形成されていない。但し、トランジスタ部７０は、最もダイオード部８０側に設けられたメサ部において、ソース領域１２を形成してもよい。
　図１４Ｂは、実施例６に係る半導体装置１００のａ－ａ'断面の一例を示す図である。本例の半導体装置１００では、コンタクト層２８の配置方法が、実施例１に係る半導体装置１００と相違する。本例の半導体装置１００は、トランジスタ部７０とダイオード部８０とで、コンタクト層２８の配置を変更している。
　例えば、本例の半導体装置１００は、トランジスタ部７０においてコンタクト層２８を有するが、ダイオード部８０において、トランジスタ部７０のコンタクト層２８よりも浅くドーピング濃度が低いコンタクト層２８を形成してもよい。この場合、ダイオード部８０において、コンタクト層２８の第１のピークＰ１とベース領域１４が、コンタクトトレンチ２７の底面に直接接してよい。これにより、コンタクト領域１５からの正孔の過大な注入を抑制できる。
　図１５Ａは、実施例７に係る半導体装置１００の一例を示す平面図である。本例の半導体装置１００は、コンタクトトレンチ２７の配置が実施例２に係る半導体装置１００と相違する。
　本例のコンタクトトレンチ２７は、Ｙ軸方向の端部が、平面視で、コンタクト領域１５の内部に設けられる。即ち、コンタクトトレンチ２７は、平面視で、ソース領域１２からコンタクト領域１５の内部まで延伸して設けられている。また、コンタクトトレンチ２７のＹ軸方向の端部は、コンタクト領域１５と接して設けられてもよい。本例のコンタクトトレンチ２７は、Ｙ軸方向の端部において、容易に外側のキャリアを引き抜くことができる。これにより、半導体装置１００のターンオフ耐量および逆回復耐量が向上する。
　また、本例のトランジスタ部７０は、最もダイオード部８０側に設けられたメサ部において、半導体基板１０のおもて面にソース領域１２が形成されていない。但し、トランジスタ部７０は、最もダイオード部８０側に設けられたメサ部において、ソース領域１２を形成してもよい。
　図１５Ｂは、実施例７に係る半導体装置１００のａ－ａ'断面の一例を示す図である。本例の半導体装置１００では、コンタクト層２８の配置方法が、実施例２に係る半導体装置１００と相違する。本例の半導体装置１００は、トランジスタ部７０とダイオード部８０とで、コンタクト層２８の配置を変更している。
　例えば、本例の半導体装置１００は、トランジスタ部７０においてコンタクト層２８を有するが、ダイオード部８０において、トランジスタ部７０のコンタクト層２８よりも浅くドーピング濃度が低いコンタクト層２８を形成してもよい。この場合、ダイオード部８０において、コンタクト層２８の第１のピークＰ１とベース領域１４が、コンタクトトレンチ２７の底面に直接接してよい。これにより、コンタクト領域１５からの正孔の過大な注入を抑制できる。
　以上の通り、本明細書に係る半導体装置１００は、ダイオード部８０にソース領域１２、コンタクトトレンチ２７およびコンタクト層２８を形成することにより、ダイオード部８０の逆回復特性を向上させる。また、本例の半導体装置１００は、トランジスタ部７０にコンタクトトレンチ２７とコンタクト層２８を形成することにより、ラッチアップを抑制する。このように、本明細書に係る半導体装置１００は、共通のプロセスにより、ラッチアップを抑制するトランジスタ部７０および逆回復特性の優れたダイオード部８０を形成できる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１２・・・ソース領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・ウェル領域、１８・・・ドリフト領域、２０・・・バッファ領域、２２・・・コレクタ領域、２４・・・コレクタ電極、２６・・・層間絶縁膜、２７・・・コンタクトトレンチ、２８・・・コンタクト層、３０・・・ダミートレンチ部、３２・・・絶縁膜、３４・・・ダミー導電部、４０・・・ゲートトレンチ部、４２・・・絶縁膜、４４・・・ゲート導電部、５０・・・ゲート金属層、５２・・・エミッタ電極、５５・・・コンタクトホール、５６・・・コンタクトホール、５７・・・コンタクトホール、６０・・・エミッタトレンチ部、６２・・・絶縁膜、６４・・・エミッタ導電部、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、９３・・・注入領域、９４・・・注入領域、１００・・・半導体装置、５００・・・半導体装置

Claims (13)

  1. 　トランジスタ部とダイオード部とを有するＲＣ－ＩＧＢＴであって、
    　半導体基板と、
    　前記半導体基板の上面側に設けられた第１導電型のドリフト領域と、
    　前記ドリフト領域の上方に設けられた第２導電型のベース領域と、
    　前記ベース領域の上方に設けられた第１導電型のソース領域と、
    　前記ソース領域の上端側から、前記ソース領域および前記ベース領域を貫通して設けられた２以上のトレンチ部と
    　を備え、
    　前記ダイオード部は、
    　前記ソース領域と、
    　前記２以上のトレンチ部のうち隣接する２つのトレンチ部の間において、前記半導体基板の上面側に設けられたコンタクトトレンチと、
    　前記コンタクトトレンチの下方に設けられ、前記ベース領域よりも高濃度である第２導電型のコンタクト層と
    　を備える
    　ＲＣ－ＩＧＢＴ。
  2. 　前記コンタクト層の下端は、前記ソース領域の下端よりも浅い
    　請求項１に記載のＲＣ－ＩＧＢＴ。
  3. 　前記ソース領域は、前記ダイオード部において、前記コンタクトトレンチと接している
    　請求項１又は２に記載のＲＣ－ＩＧＢＴ。
  4. 　前記トランジスタ部は、
    　前記２以上のトレンチ部のうち隣接する２つのトレンチ部の間において、前記半導体基板の上面側に設けられたコンタクトトレンチと、
    　前記トランジスタ部の前記コンタクトトレンチの下方に設けられ、前記ベース領域よりも高濃度である第２導電型のコンタクト層と
    　を備え、
    　前記ダイオード部の前記コンタクトトレンチの幅は、前記トランジスタ部の前記コンタクトトレンチの幅よりも狭い
    　請求項１から３のいずれか一項に記載のＲＣ－ＩＧＢＴ。
  5. 　前記ダイオード部の前記コンタクトトレンチは、前記トランジスタ部の前記コンタクトトレンチよりもアスペクト比が高い
    　請求項４に記載のＲＣ－ＩＧＢＴ。
  6. 　前記ダイオード部の前記コンタクトトレンチの下端は、前記トランジスタ部の前記コンタクトトレンチの下端よりも深い
    　請求項４又は５に記載のＲＣ－ＩＧＢＴ。
  7. 　前記ダイオード部の前記コンタクト層の下端は、前記トランジスタ部の前記コンタクト層の下端よりも浅い
    　請求項４から６のいずれか一項に記載のＲＣ－ＩＧＢＴ。
  8. 　前記ダイオード部の前記コンタクト層におけるドーピング濃度のピークの個数は、前記トランジスタ部の前記コンタクト層におけるドーピング濃度のピークの個数よりも少ない
    　請求項４から７のいずれか一項に記載のＲＣ－ＩＧＢＴ。
  9. 　前記ダイオード部の前記コンタクト層のドーピング濃度は、前記トランジスタ部の前記コンタクト層のドーピング濃度よりも薄い
    　請求項４から７のいずれか一項に記載のＲＣ－ＩＧＢＴ。
  10. 　前記ドリフト領域よりもドーピング濃度が高い第１導電型の第１蓄積領域と、
    　前記第１蓄積領域よりも深く形成され、前記ドリフト領域よりもドーピング濃度が高い第１導電型の第２蓄積領域と
    　を更に備え、
    　前記第１蓄積領域および前記第２蓄積領域は、前記トランジスタ部に形成されている
    　請求項１から９のいずれか一項に記載のＲＣ－ＩＧＢＴ。
  11. 　前記第１蓄積領域および前記第２蓄積領域は、前記ダイオード部にも形成されている
    　請求項１０に記載のＲＣ－ＩＧＢＴ。
  12. 　トランジスタ部とダイオード部とを有するＲＣ－ＩＧＢＴの製造方法であって、
    　半導体基板の上面側に、第１導電型のドリフト領域、第２導電型のベース領域、第１導電型のソース領域、および、前記ソース領域および前記ベース領域を貫通する２以上のトレンチ部を形成する段階と、
    　前記ダイオード部において、２つのトレンチ部の間であって、前記半導体基板の上面側にコンタクトトレンチを形成する段階と、
    　前記ダイオード部において、前記コンタクトトレンチの下方に、前記ベース領域よりも高濃度である第２導電型のコンタクト層を形成する段階と
    　を備えるＲＣ－ＩＧＢＴの製造方法。
  13. 　前記トランジスタ部において、２つのトレンチ部の間であって、前記半導体基板の上面側にコンタクトトレンチを形成する段階と、
    　前記トランジスタ部において、前記コンタクトトレンチの下方に第２導電型のコンタクト層を形成する段階と
    　を更に備え、
    　前記トランジスタ部の前記コンタクト層を２段階のイオン注入で形成し、前記ダイオード部の前記コンタクト層を１段階のイオン注入で形成する
    　請求項１２に記載のＲＣ－ＩＧＢＴの製造方法。
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