JP6319057B2 - 逆導通型半導体装置 - Google Patents

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Description

本発明は、例えば家電製品、電気自動車、鉄道、太陽光発電又は風力発電などに用いられる逆導通型半導体装置に関する。
特許文献１には、逆導通型半導体装置（ＲＣ−ＩＧＢＴ：Reverse Conducting Insulated Gate Bipolar Transistor)が開示されている。逆導通型半導体装置とは、ＩＧＢＴとダイオード（ＦＷＤ：Free Wheeling Diode)を１枚の半導体基板に形成したものである。特許文献1に開示の逆導通型半導体装置は、ダイオードのアノード層としてｐアノード層とｐ＋アノード層を設け、ｐ＋アノード層とエミッタ電極のオーミックコンタクトをとるものである。
特開２０１３−１９７１２２号公報
トレンチゲートを半導体基板の全面に形成する場合、アノード層の面積を減らしてダイオードの性能を高めるためにトレンチゲート間隔を小さくする場合がある。トレンチゲートの間隔を狭くした場合、アルミ等のコンタクト電極でアノード層とエミッタ電極を接続するのは困難となる。そこで、トレンチゲート間に形成されたアノード層と、エミッタ電極とをタングステンプラグにより接続することが好ましい。タングステンプラグを用いる場合は、タングステンプラグの材料が半導体基板（アノード層）に拡散しないように、タングステンプラグとアノード層の間にバリアメタルを設ける。
バリアメタルとアノード層の接触部の幅は、トレンチゲート間隔より小さい。そのため、特許文献１に開示のようにｐ＋アノード層（高濃度アノード層）を平面視で島状に形成すると、タングステンプラグの形成位置がずれた場合にバリアメタルと高濃度アノード層の接触面積が変化する問題があった。この接触面積の変化はダイオードの特性ばらつきの原因となる。
本発明は、上述のような課題を解決するためになされたもので、バリアメタル層と高濃度アノード層との接触面積を一定にできる逆導通型半導体装置を提供することを目的とする。
本願の発明に係る逆導通型半導体装置は、第１主面と第２主面を有する第１導電型の半導体基板と、該第１主面にストライプ状に設けられた複数のトレンチ溝の中に、ゲート酸化膜を介して形成されたゲート電極と、該第１主面側に形成されたエミッタ層と、該エミッタ層の下に形成され、該ゲート酸化膜に接する第２導電型のベース層と、該第２主面側に形成された第２導電型のコレクタ層とを有するトランジスタと、該第１主面側に形成された第２導電型のアノード層と、該第１主面側に形成された、該アノード層よりも不純物濃度が高い第２導電型の高濃度アノード層と、該第２主面側に形成された第１導電型のカソード層と、を有し、該トランジスタの横に形成されたダイオードと、該第１主面の上に形成され、該ゲート電極の直上を避けて該ゲート電極と平行に伸びる貫通溝を有する層間膜と、該貫通溝の中に、該アノード層と該高濃度アノード層に接するように形成されたバリアメタル層と、バリアメタル層に接し、該貫通溝を埋めるタングステンプラグと、該タングステンプラグに接するエミッタ電極と、を備え、該高濃度アノード層の幅は該バリアメタル層の該高濃度アノード層との接触幅より大きく、該アノード層と該高濃度アノード層の繰り返しパターンの単位であるアノードセルあたりの該高濃度アノード層と該バリアメタル層との接触面積Ｓ１は、該アノードセルあたりの該アノード層と該バリアメタル層との接触面積Ｓ２より小さく、該高濃度アノード層の単位面積当たりの該バリアメタル層とのコンタクト抵抗は、該アノード層の単位面積当たりの該バリアメタル層とのコンタクト抵抗の１／５以下であることを特徴とする。
本発明によれば、高濃度アノード層の幅をバリアメタル層の高濃度アノード層との接触幅より大きくしたので、バリアメタル層と高濃度アノード層との接触面積を一定にすることができる。
実施の形態１に係る逆導通型半導体装置の斜視図である。 図１の破線枠ＩＩで囲まれたアノードセルの平面図である。 ダイオードの逆回復時の電流波形である。 ＦＯＭのＴＣＡＤシミュレーションの結果を示すグラフである。 ＩｒｒとＶＦのトレードオフカーブを示すグラフである。 実施の形態２に係る逆導通型半導体装置の斜視図である。
本発明の実施の形態に係る逆導通型半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本発明の実施の形態１に係る逆導通型半導体装置１０の斜視図である。逆導通型半導体装置１０はトランジスタ１２とトランジスタ１２の横に形成されたダイオード１４を備えている。トランジスタ１２とダイオード１４は半導体基板１６に形成されている。半導体基板１６は、第１主面１６ａと第２主面１６ｂを有する第１導電型（ｎ型）の基板である。
第１主面１６ａにはストライプ状に複数のトレンチ溝１８が設けられている。このトレンチ溝１８の内壁にはゲート酸化膜２０が形成されている。そして、トレンチ溝１８はゲート酸化膜２０に接して形成されたゲート電極２２によって埋められている。ゲート電極２２は例えばポリシリコンで形成されている。トレンチ溝１８、ゲート酸化膜２０及びゲート電極２２はトランジスタ１２とダイオード１４の両方に形成されている。
トランジスタ１２は、第１主面１６ａ側に形成されたエミッタ層３０を備えている。エミッタ層３０は、ｎ＋エミッタ層３０ａとｐ＋エミッタ層３０ｂを有している。エミッタ層３０の下には、ゲート酸化膜２０に接する第２導電型（ｐ型）のベース層３２が設けられている。第２主面１６ｂ側には第１導電型（ｎ型）のバッファ層３４と第２導電型（ｐ型）のコレクタ層３６が形成されている。コレクタ層３６はコレクタ電極３８に接している。なお、コレクタ電極３８には、ＡｌＳｉ−Ｔｉ−Ｎｉ−Ａｕの４層構造又はＴｉ−Ｎｉ−Ａｕの３層構造を採用してもよい。
ダイオード１４は、第１主面１６ａ側に、第２導電型（ｐ型）のアノード層４０と、第２導電型（ｐ＋型）の高濃度アノード層４２を有している。高濃度アノード層４２はアノード層４０より不純物濃度が高い。ダイオード１４における第１主面１６ａには、アノード層４０と高濃度アノード層４２の両方が表れている。前述のｐ＋エミッタ層３０ｂと高濃度アノード層４２は同時に形成することが望ましい。第２主面１６ｂ側には第１導電型（ｎ型）のバッファ層３４と第１導電型（ｎ＋型）のカソード層４４が形成されている。カソード層４４はコレクタ電極３８に接している。
第１主面１６ａの上にはＳｉＯ２などの絶縁体で層間膜５０が形成されている。層間膜５０は、ゲート電極２２の直上を避けてゲート電極２２と平行に伸びる貫通溝５０ａを有している。貫通溝５０ａは、ダイオード１４ではアノード層４０及び高濃度アノード層４２の上に形成され、トランジスタ１２ではエミッタ層３０の上に形成されている。
層間膜５０の上と貫通溝５０ａの中にバリアメタル層５２が形成されている。バリアメタル層５２は、ダイオード１４ではアノード層４０と高濃度アノード層４２に接し、トランジスタ１２ではエミッタ層３０に接する。なお、バリアメタル層５２の材料は例えば、Ｔｉ、ＴｉＳｉ、ＴｉＮ、Ｃｏ、ＣｏＳｉ又はＮｉである。
高濃度アノード層４２の幅ｘ１はバリアメタル層５２の高濃度アノード層４２との接触幅ｘ２より大きい。そのため、製造ばらつきによりバリアメタル層５２の位置がｘ正負方向にずれたとしても、バリアメタル層５２と高濃度アノード層４２の接触面積は変化しない。
貫通溝５０ａは、バリアメタル層５２に接するタングステンプラグ５４によって埋められている。タングステンプラグ５４と半導体基板１６の間の相互拡散はバリアメタル層５２によって抑制される。タングステンプラグ５４にはエミッタ電極５６が接している。エミッタ電極５６は例えばＡｌＳｉで形成されている。
ところで、図１で第１主面１６ａの一部を露出させたのは説明の便宜のためである。実際の逆導通型半導体装置は、層間膜５０とバリアメタル層５２によって第１主面１６ａが覆われる。
図２は、図１の破線枠ＩＩで囲まれたアノードセルの平面図である。アノードセルとはアノード層４０と高濃度アノード層４２の繰り返しパターンの単位である。バリアメタル層の高濃度アノード層４２との接触幅はｘ２（以後、単に接触幅ｘ２ということがある）である。接触面積Ｓ１は、アノードセルあたりの高濃度アノード層４２とバリアメタル層との接触面積である。接触面積Ｓ１は右側の太枠で囲まれた部分の面積である。接触面積Ｓ２は、アノードセルあたりのアノード層４０とバリアメタル層との接触面積である。接触面積Ｓ２は左側の太枠で囲まれた部分の面積である。図２から明らかなように、接触面積Ｓ１は接触面積Ｓ２より小さい。
図３は、ダイオードをオン状態からオフ状態に変えた場合の逆回復時の電流波形である。ダイオードがオン状態からオフ状態になる際には、カソード層からアノード層に向かって逆方向電流が流れる。この逆方向電流のピーク値をリカバリ電流（Ｉｒｒ）と呼ぶ。リカバリ電流はエネルギーロスであるので抑制しなければならない。リカバリ電流を抑制するためにはアノードの不純物濃度を低くする。具体的には、接触面積Ｓ１を小さくすることでダイオードのリカバリ特性が改善する。しかし、接触面積Ｓ１を小さくするとコンタクト抵抗が悪化しキャリア注入効率が低下する。その結果、ダイオード１４に順バイアスで通電した際の電圧降下（ＶＦ）が大幅に悪化する。
このように、接触面積Ｓ１の大きさによりリカバリ電流とコンタクト抵抗が決まるという事情を考慮して、接触面積Ｓ１は最適な値とする。しかし、仮に図２で示した高濃度アノード層４２の幅が接触幅ｘ２と等しい場合、製造ばらつきによりバリアメタル層がｘ正負方向にずれて接触面積Ｓ１が変動してしまう。この場合、所望の接触面積Ｓ１を維持できない。そこで、本発明の実施の形態１では、図１に示した高濃度アノード層４２の幅ｘ１を接触幅ｘ２より大きくしたので、バリアメタル層の位置ずれがあってもバリアメタル層５２と高濃度アノード層４２との接触面積Ｓ１を一定にすることができる。
次に、適切な接触面積Ｓ１の大きさについて検討する。図４は、接触面積Ｓ１と接触面積Ｓ２の比を変化させたときのＦＯＭのＴＣＡＤシミュレーションの結果を示すグラフである。ＦＯＭとは１００／（ＶＦ×Ｉｒｒ）により算出される値である。ＦＯＭが大きいほどダイオード特性が良好である。ＴＣＡＤシミュレーションにおいては、Ｓ１とＳ２の和（合計面積：Ｓｔｏｔａｌ）は一定とした。また、コンタクト抵抗を模擬するために、高濃度アノード層に対しては直列抵抗Ｒａ１[Ω・ｃｍ２]、アノード層に対しては直列抵抗Ｒａ２[Ω・ｃｍ２]を接続したモデルを構築してシミュレーションを実施した。なお、直列抵抗Ｒａ１およびＲａ２は、単位面積当たりのコンタクト抵抗値である。
Ｒａ２／Ｒａ１が１．０の場合は、高濃度アノード層はアノード層より不純物濃度が高いが、両者のコンタクト抵抗が同じである。この場合、接触面積Ｓ１が小さくなるのに伴ってＦＯＭが大きくなり、ダイオードの特性が良くなる。
高濃度アノード層はアノード層より不純物濃度が高いので、高濃度アノード層のコンタクト抵抗はアノード層のコンタクト抵抗より小さくなる。Ｒａ２／Ｒａ１が１０の場合、ＦＯＭは接触面積Ｓ１と接触面積Ｓ２の面積比率に対して極大値を持つ。すなわち、接触面積Ｓ１を小さくし過ぎるとリカバリ特性が良くなる(Ｉｒｒが小さくなる)が、アノードセルあたりのコンタクト抵抗の総和が急上昇しＶＦが上昇するので、ＦＯＭが悪化する。Ｒａ２／Ｒａ１が５の場合においても、Ｒａ２／Ｒａ１が１０の場合と同様の傾向を示す。つまり、接触面積Ｓ１を小さくし過ぎるとＦＯＭが悪化する。なお、コンタクト抵抗の総和Ｒｔｏｔａｌは、(Ｒａ１×Ｒａ２)/(Ｓｔｏｔａｌ×Ｒａ１＋(Ｒａ２−Ｒａ１)×Ｓ１)で得られる。
上記のとおり、接触面積Ｓ１を小さくしていくと、リカバリ特性の改善とコンタクト抵抗の上昇が同時に起こる為、それらの掛け合わせであるＦＯＭは極大値を持つ。このシミュレーション結果によれば、ＦＯＭの極大点はＳ１/(Ｓ１＋Ｓ２)が０．５より小さい領域にあることから、良好なＦＯＭを得るためにはＳ１＜Ｓ２とすることが好ましい。より詳細には、接触面積Ｓ１と接触面積Ｓ２は、０．１＜Ｓ１／（Ｓ１＋Ｓ２）＜０．５を満たすように設定することが好ましい。
高濃度アノード層４２の単位面積当たりの抵抗（Ｒａ１）は、アノード層４０の単位面積当たりの抵抗（Ｒａ２）の１／５以下とすることで、ＦＯＭに有意な極大値を持たせることができる。そのため、Ｒａ１はＲａ２の１／５以下とすることが好ましい。
図５は、ＩｒｒとＶＦのトレードオフカーブを示すグラフである。このトレードオフカーブは、Ｓ１/(Ｓ１＋Ｓ２)が１、０．５、０．２の３つの試作品について実測して得たものである。このグラフから、接触面積Ｓ１の面積比率を小さくしていく事で、ダイオードの特性を改善できる事が分かる。
本発明の実施の形態１に係る逆導通型半導体装置は様々な変形が可能である。図１の高濃度アノード層４２はゲート酸化膜２０に接しているが、ゲート酸化膜２０との間に０．１μｍ〜数μｍの間隙を設けて高濃度アノード層を形成してもよい。また、ダイオード１４におけるトレンチ溝１８はゲート電極２２で埋めずこれを絶縁膜で埋めてもよい。
半導体基板１６はＳｉで形成してもよいが、ワイドバンドギャップ半導体によって形成することが好ましい。ワイドバンドギャップ半導体としては、例えば炭化珪素、窒化ガリウム系材料又はダイヤモンドがある。また、第１導電型をｎ型とし、第２導電型をｐ型としたが、導電型を逆転させてもよい。なお、これらの変形は、以下の実施の形態に係る逆導通型半導体装置にも適宜応用できる。
実施の形態２．
図６は、本発明の実施の形態２に係る逆導通型半導体装置の斜視図である。実施の形態２に係る逆導通型半導体装置は、実施の形態１との共通点が多いので実施の形態１との相違点を中心に説明する。高濃度アノード層１００は、平面視で千鳥形に配置されている。すなわち、高濃度アノード層１００がゲート酸化膜２０とゲート電極２２を介して別の高濃度アノード層に接することがないように、高濃度アノード層がジグザグに形成されている。
高濃度アノード層１００を平面視で千鳥形に配置することで、ダイオード１４内での電流分布を均等化する事ができる。電流分布を均等にすることでダイオード１４の特定の場所が高温になることを防止できる。
１０ 逆導通型半導体装置、 １２ トランジスタ、 １４ ダイオード、 １６ 半導体基板、 １６ａ 第１主面、 １６ｂ 第２主面、 １８ トレンチ溝、 ２０ ゲート酸化膜、 ２２ ゲート電極、 ４０ アノード層、 ４２ 高濃度アノード層、 ５０ 層間膜、 ５０ａ 貫通溝、 ５２ バリアメタル層、 ５４ タングステンプラグ、 ５６ エミッタ電極、 １００ 高濃度アノード層

Claims (5)

  1. 第１主面と第２主面を有する第１導電型の半導体基板と、
    前記第１主面にストライプ状に設けられた複数のトレンチ溝の中に、ゲート酸化膜を介して形成されたゲート電極と、
    前記第１主面側に形成されたエミッタ層と、前記エミッタ層の下に形成され、前記ゲート酸化膜に接する第２導電型のベース層と、前記第２主面側に形成された第２導電型のコレクタ層とを有するトランジスタと、
    前記第１主面側に形成された第２導電型のアノード層と、前記第１主面側に形成された、前記アノード層よりも不純物濃度が高い第２導電型の高濃度アノード層と、前記第２主面側に形成された第１導電型のカソード層と、を有し、前記トランジスタの横に形成されたダイオードと、
    前記第１主面の上に形成され、前記ゲート電極の直上を避けて前記ゲート電極と平行に伸びる貫通溝を有する層間膜と、
    前記貫通溝の中に、前記アノード層と前記高濃度アノード層に接するように形成されたバリアメタル層と、
    バリアメタル層に接し、前記貫通溝を埋めるタングステンプラグと、
    前記タングステンプラグに接するエミッタ電極と、を備え、
    前記高濃度アノード層の幅は、前記バリアメタル層の前記高濃度アノード層との接触幅より大きく、
    前記アノード層と前記高濃度アノード層の繰り返しパターンの単位であるアノードセルあたりの前記高濃度アノード層と前記バリアメタル層との接触面積Ｓ１は、前記アノードセルあたりの前記アノード層と前記バリアメタル層との接触面積Ｓ２より小さく、
    前記高濃度アノード層の単位面積当たりの前記バリアメタル層とのコンタクト抵抗は、前記アノード層の単位面積当たりの前記バリアメタル層とのコンタクト抵抗の１／５以下であることを特徴とする逆導通型半導体装置。
  2. 前記接触面積Ｓ１と前記接触面積Ｓ２は、０．１＜Ｓ１／（Ｓ１＋Ｓ２）＜０．５を満たすことを特徴とする請求項１に記載の逆導通型半導体装置。
  3. 前記高濃度アノード層は、平面視で千鳥形に配置されたことを特徴とする請求項１又は２に記載の逆導通型半導体装置。
  4. 前記半導体基板はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１〜３のいずれか１項に記載の逆導通型半導体装置。
  5. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料又はダイヤモンドであることを特徴とする請求項４に記載の逆導通型半導体装置。
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