CN105762147A - 一种半导体功率器件版图 - Google Patents
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Abstract
本发明公开了一种半导体功率器件版图，包括：栅极沟槽的中部为折线结构，两端延伸进入栅极接触区，并与栅极总线连接，尾端在距离栅极接触区的预定位置处相互连接，形成封闭的虚栅区；虚栅沟槽位于封闭的虚栅区中间，与栅极沟槽平行，虚栅沟槽的两端或中间形成封闭接触窗口；基区接触区位于相邻两个栅极沟槽之间，并与栅极沟槽平行；虚栅接触孔位于虚栅沟槽上的封闭接触窗口内，宽度大于虚栅沟槽的宽度；源极接触孔覆盖于基区接触区之上，宽度大于所述基区接触区的宽度，长度小于基区接触区的长度。所述栅极沟槽、虚栅沟槽以及基区接触区都包含水平与非水平部分，不同方向的沟槽能够分散芯片上的应力，有利于芯片采用更薄的晶圆进行制备。
Description
技术领域
本发明涉及半导体器件单元结构及版图技术领域，特别是涉及一种半导体功率器件版图。
背景技术
对于垂直型半导体功率器件来说，晶圆减薄是提升功率密度的一个重要途径，通过减小晶圆厚度可以减小器件的导通电阻，进而实现功率损耗的降低，同时晶圆厚度的减薄还能减小芯片的热阻，提高芯片的散热能力。
先进的晶圆减薄工艺可以获得很小厚度的晶圆，但晶圆厚度减薄后芯片对各种应力的承受能力降低，这些应力主要来源于两个方面，一方面在器件制备过程中，沟槽刻蚀、薄膜淀积等工艺会引起芯片不同部位的应力系数不同，当沟槽较深或者芯片面积较大时，这种问题会更加突出；另一方面，芯片的局部热量分布不均匀，这种热量的不均匀分布来源于电流密度的不均匀分布，易导致芯片出现翘曲甚至开裂的现象，对芯片的可靠性有很不利的影响。
随着功率半导体器件尺寸的逐渐减小，沟道密度的增加，饱和电流密度也随之增加，这导致芯片的短路安全工作区变窄，为了提高芯片耐短路能力，同时保持芯片耐压，业内一般采用虚沟槽栅结构。在器件正向导通时，虚沟槽栅不具有正常栅极产生诱导沟道的作用，但在器件反向工作时可以维持耐压。然而由于虚沟槽栅的引入，使得真正的沟槽栅极和虚沟槽栅极的电连接变得困难，并且导致电流在整个芯片上的分布难以均匀，进而导致芯片上的热量分布不均。
图1为采用虚沟槽栅结构的传统功率MOSFET的版图，栅极总线101为竖直方向，数量根据芯片大小和封装要求而定，其下端与水平方向的栅极总线101a相连并共同连接于栅极金属105上，栅极沟槽102为水平方向，两端分别与一个栅极总线101电互连，虚栅沟槽103与栅极沟槽102平行，两端浮空，终端104围绕于整个芯片周围。
图2A示出了图1中圆圈所在区域的放大俯视图，图2A中栅极沟槽102与虚栅沟槽103以一定规则间隔距离平行排列，基区接触区106位于两个栅极沟槽102之间，器件基区和源区通过源极接触孔108与源极金属111连接，虚栅沟槽103则通过虚栅接触孔107与源极金属111连接，栅极沟槽102两端延伸进入P+栅极接触区110，其上与多晶硅栅112相连，多晶硅栅112通过栅极接触孔109连接于栅极总线101上。图2B为图2A中沿路径ABCDE所作的芯片横截面图，可以更直观地看出芯片各层结构以及各部分的连接情况，栅极沟槽102与虚栅沟槽103底部均为平滑圆弧形，以防止此处电场过于集中，P+栅极接触区110深度大于P型基区。
如前所述，芯片应力的一方面来源于沟槽刻蚀、淀积等工艺，图1中功率MOSFET的栅极沟槽、虚栅沟槽等均沿着单一的水平方向，使得应力过大的问题变得更加严重，当沟槽填充以氧化层、多晶硅等物质后，应力的积累可能会导致晶圆翘曲，使得后续工艺难以继续。另一方面，图2A中功率MOSFET的虚栅接触孔位于虚栅沟槽两端，其宽度大于虚栅沟槽宽度，由于虚栅区为P型，空穴载流子在虚栅区与P+栅极接触区以及源区之间大量传输，这不仅影响器件性能及可靠性，且会造成芯片局部电流分布不均，增加芯片上的热应力。
发明内容
本发明的目的是提供一种半导体功率器件版图，用于减小半导体功率器件应力，使得芯片适合采用更薄的晶圆进行制造。
为解决上述技术问题，本发明实施例提供了一种半导体功率器件版图，包括栅极沟槽、虚栅沟槽、基区接触区、虚栅接触孔和源极接触孔，所述栅极沟槽为连续条形栅极沟槽，中部为折线结构，两端延伸进入栅极接触区，并与栅极总线连接，尾端在距离栅极接触区的预定位置处相互连接，形成封闭的虚栅区；所述虚栅沟槽为连续条形虚栅沟槽，位于所述封闭的虚栅区中间，与所述栅极沟槽平行，所述虚栅沟槽的两端或中间形成封闭接触窗口；所述基区接触区为连续条形基区接触区，位于相邻两个所述栅极沟槽之间，并与所述栅极沟槽平行；所述虚栅接触孔位于所述虚栅沟槽上的封闭接触窗口内，宽度大于所述虚栅沟槽的宽度；所述源极接触孔为连续条形源极接触孔，覆盖于所述基区接触区之上，宽度大于所述基区接触区，长度小于所述基区接触区的长度。
其中，所述栅极沟槽的转折结构的转折处为平滑圆弧形。
其中，所述栅极沟槽的转折结构的折线部分与水平部分的夹角大于等于90°。
其中，所述封闭接触窗口为平行四边形、矩形或梯形。
其中，所述虚栅区包括一个或多个并列平行的虚栅沟槽。
其中，所述基区接触区为沟槽或重掺杂基区。
其中，所述栅极总线两侧相邻的所述栅极沟槽对称分布。
其中，上下相邻的所述栅极沟槽之间的间距相等。
本发明实施例所提供的半导体功率器件版图，与现有技术相比，具有以下优点：
本发明实施例提供的半导体功率器件版图，包括栅极沟槽、虚栅沟槽、基区接触区、虚栅接触孔和源极接触孔，所述栅极沟槽为连续条形栅极沟槽，中部为折线结构，两端延伸进入栅极接触区，并与栅极总线连接，尾端在距离栅极接触区的预定位置处相互连接，形成封闭的虚栅区；所述虚栅沟槽为连续条形虚栅沟槽，位于所述封闭的虚栅区中间，与所述栅极沟槽平行，所述虚栅沟槽的两端或中间形成封闭接触窗口；所述基区接触区为连续条形基区接触区，位于相邻两个所述栅极沟槽之间，并与所述栅极沟槽平行；所述虚栅接触孔位于所述虚栅沟槽上的封闭接触窗口内，宽度大于所述虚栅沟槽的宽度；所述源极接触孔为连续条形源极接触孔，覆盖于所述基区接触区之上，宽度大于所述基区接触区，长度小于所述基区接触区的长度。
通过使得所述栅极沟槽、虚栅沟槽以及基区接触区都包含水平与非水平部分，由于不同方向的沟槽能够分散芯片上的应力，有利于芯片采用更薄的晶圆进行制备。所述栅极沟槽、虚栅沟槽以及基区接触区均为连续条形结构，且都包含水平与非水平部分，不同方向的沟槽能够分散芯片上的应力，有选择的调整非水平沟槽的角度与长度能够进一步降低应力；所述栅极沟槽不是单一的水平方向，均匀分布的横向栅极沟槽和非横向栅极沟槽，可以使芯片上的电流分布更加均匀；虚栅区两侧的栅极沟槽在尾端适当位置相互连接，形成封闭的虚栅区，有效阻挡了虚栅区与栅极接触区之间的载流子传输，可以提升芯片性能；所述虚栅沟槽，按照一定规则与栅极沟槽间隔距离平行排列，在其中间适当位置或两端形成封闭接触窗口，该封闭接触窗口的外围虚栅沟槽阻挡了虚栅电极引起的电荷传输，使芯片上的电流分布更加均匀，并且虚栅电极与虚栅沟槽的接触也更加稳定。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中采用虚沟槽结构的沟槽栅功率MOSFET的版图；
图2A为图1中圆圈所在部位的俯视图局部放大示意图；
图2B为图2A中沿路径ABCDE的纵截面示意图；
图3A为本发明所提供的功率器件版图的一个实施例的具体实施方式示意图；
图3B为图3A中圆圈所在部位的局部放大俯视图示意图；
图4A为本发明所提供的功率器件版图的另一个实施例的具体实施方式的结构示意图；
图4B为图4A中圆圈所在部位的局部放大俯视图示意图；
图5A为本发明所提供的功率器件版图的再一个实施例的具体实施方式的结构示意图；
图5B为图5A中圆圈所在部位的局部放大俯视图示意图。
具体实施方式
正如背景技术部分所述，现有技术中功率MOSFET的栅极沟槽、虚栅沟槽等均沿着单一的水平方向，使得应力过大的问题变得更加严重，当沟槽填充以氧化层、多晶硅等物质后，应力的积累可能会导致晶圆翘曲，使得后续工艺难以继续，另一方面，由于功率MOSFET的虚栅接触孔位于虚栅沟槽两端，其宽度大于虚栅沟槽宽度，由于虚栅区为P型，空穴载流子在虚栅区与P+栅极接触区以及源区之间大量传输，这不仅影响器件性能及可靠性，且会造成芯片局部电流分布不均，增加芯片上的热应力。
基于此，本发明实施例提供了一种半导体功率器件版图，包括栅极沟槽、虚栅沟槽、基区接触区、虚栅接触孔和源极接触孔，所述栅极沟槽为连续条形栅极沟槽，中部为折线结构，两端延伸进入栅极接触区，并与栅极总线连接，尾端在距离栅极接触区的预定位置处相互连接，形成封闭的虚栅区；所述虚栅沟槽为连续条形虚栅沟槽，位于所述封闭的虚栅区中间，与所述栅极沟槽平行，所述虚栅沟槽的两端或中间形成封闭接触窗口；所述基区接触区为连续条形基区接触区，位于相邻两个所述栅极沟槽之间，并与所述栅极沟槽平行；所述虚栅接触孔位于所述虚栅沟槽上的封闭接触窗口内，宽度大于所述虚栅沟槽的宽度；所述源极接触孔为连续条形源极接触孔，覆盖于所述基区接触区之上，宽度大于所述基区接触区，长度小于所述基区接触区的长度。
综上所述，本发明实施例所提供的所述导体功率器件版图，通过使得所述栅极沟槽、虚栅沟槽以及基区接触区为连续条形结构，都包含水平与非水平部分，由于不同方向的沟槽能够分散芯片上的应力，有利于芯片采用更薄的晶圆进行制备。所述栅极沟槽、虚栅沟槽以及基区接触区均为连续条形结构，且都包含水平与非水平部分，不同方向的沟槽能够分散芯片上的应力，有选择的调整非水平沟槽的角度与长度能够进一步降低应力；所述栅极沟槽不是单一的水平方向，均匀分布的横向栅极沟槽和非横向栅极沟槽，可以使芯片上的电流分布更加均匀；虚栅区两侧的栅极沟槽在尾端适当位置相互连接，形成封闭的虚栅区，有效阻挡了虚栅区与栅极接触区之间的载流子传输，可以提升芯片性能；所述虚栅沟槽，按照一定规则与栅极沟槽间隔距离平行排列，在其中间适当位置或两端形成封闭接触窗口，该封闭接触窗口的外围虚栅沟槽阻挡了虚栅电极引起的电荷传输，使芯片上的电流分布更加均匀，并且虚栅电极与虚栅沟槽的接触也更加稳定。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。
请参考图3A-图5B，图3A为本发明所提供的功率器件版图的一个实施例的具体实施方式示意图；图3B为图3A中圆圈所在部位的局部放大俯视图示意图；图4A为本发明所提供的功率器件版图的另一个实施例的具体实施方式的结构示意图；图4B为图4A中圆圈所在部位的局部放大俯视图示意图；图5A为本发明所提供的功率器件版图的再一个实施例的具体实施方式的结构示意图；图5B为图5A中圆圈所在部位的局部放大俯视图示意图。
在一种具体方式中，所述半导体功率器件版图，包括栅极沟槽、虚栅沟槽、基区接触区、虚栅接触孔和源极接触孔，所述栅极沟槽为连续条形栅极沟槽，中部为折线结构，两端延伸进入栅极接触区，并与栅极总线连接，尾端在距离栅极接触区的预定位置处相互连接，形成封闭的虚栅区；所述虚栅沟槽为连续条形虚栅沟槽，位于所述封闭的虚栅区中间，与所述栅极沟槽平行，所述虚栅沟槽的两端或中间形成封闭接触窗口；所述基区接触区为连续条形基区接触区，位于相邻两个所述栅极沟槽之间，并与所述栅极沟槽平行；所述虚栅接触孔位于所述虚栅沟槽上的封闭接触窗口内，宽度大于所述虚栅沟槽的宽度；所述源极接触孔为连续条形源极接触孔，覆盖于所述基区接触区之上，宽度大于所述基区接触区，长度小于所述基区接触区的长度。
在本发明的一个实施例中，如图3A，所述半导体功率器件版图，栅极沟槽302与虚栅沟槽303均为连续条形结构，两者相互平行，并以一定规则间隔距离排列。栅极沟槽302两端与竖直栅极总线301电互连，中间适当位置为直角折线，但转折处为平滑圆弧形，从而一条栅极沟槽同时包含水平与竖直部分，虚栅沟槽303两侧的栅极沟槽302的尾端在距离栅极总线301一定距离的位置相互连接。虚栅沟槽303中间适当位置或者两端形成方形封闭接触窗口，用以形成电极接触。竖直栅极总线301与水平栅极总线301a均与栅极金属305连接，终端304围绕于整个芯片周围。
图3B为图3A中圆圈所在部位的局部放大俯视图，基区接触区306位于两个栅极沟槽302之间，并与栅极沟槽302处处平行。源极接触孔308覆盖于基区接触区306之上，宽度大于基区接触区宽度，长度则小于基区接触区长度，基区接触区两端一定长度未被源极接触孔覆盖。虚栅接触孔307位于虚栅沟槽303上的方形封闭接触窗口内，并覆盖其中的条形沟槽。栅极沟槽302两端延伸进入P+栅极接触区310，并与多晶硅栅309直接相连，位于虚栅区两侧的两个栅极沟槽尾端相连，形成封闭的虚栅区。
在本发明的另一个实施例中，如图4A所示，所述半导体功率器件版图，其结构与图3A中所示版图结构类似。在该实施例中，栅极沟槽402为连续条形结构，其两端与栅极总线401电互连，但中间适当位置的折线是倾斜的，该折线与水平栅极沟槽的夹角大于90°。虚栅沟槽403中间适当位置的封闭接触窗口为斜四边形，若封闭接触窗口位于沟槽两端则为梯形。栅极沟槽402与虚栅沟槽403以一定规则间隔距离排列，且相互平行。栅极沟槽的倾斜折线设计以及虚栅沟槽的斜四边形封闭接触窗口设计可以获得更加平缓的夹角，从而增加工艺弹性。竖直栅极总线401与水平栅极总线401a均与栅极金属405连接，终端404围绕于整个芯片周围。
图4B为图4A中圆圈所在部位的局部放大俯视图，基区接触区406位于两个栅极沟槽402之间，并与栅极沟槽402处处平行。源极接触孔408覆盖于基区接触区406之上，宽度大于基区接触区宽度，长度则小于基区接触区长度，基区接触区两端一定长度未被源极接触孔覆盖。虚栅接触孔407位于虚栅沟槽403上的斜四边形或梯形封闭接触窗口内，并覆盖其中的条形沟槽。栅极沟槽402两端延伸进入P+栅极接触区410，并与多晶硅栅409直接相连，位于虚栅区两侧的两个栅极沟槽尾端相连，形成封闭的虚栅区。
在本发明的又一个实施例中，如图5A所示，所述半导体功率器件版图，虚栅区内为多个虚栅沟槽等间距平行排列，本实施例中以3个虚栅沟槽平行排列对发明进行描述。栅极沟槽502与虚栅沟槽503均为连续条形结构，两者相互平行，并以一定规则间隔距离排列。栅极沟槽502两端与竖直栅极总线501电互连，中间适当位置为折线。虚栅区两侧的栅极沟槽502的尾端在距离栅极总线501一定距离的位置相互连接。虚栅沟槽503两端形成方形封闭接触窗口，用以形成电极接触。竖直栅极总线501与水平栅极总线501a均与栅极金属505连接，终端504围绕于整个芯片周围。
图5B为图5A中圆圈所在部位的局部放大俯视图，基区接触区506位于两个栅极沟槽502之间，并与栅极沟槽502处处平行。源极接触孔508覆盖于基区接触区506之上，宽度大于基区接触区宽度，长度则小于基区接触区长度，基区接触区两端一定长度未被源极接触孔覆盖。虚栅接触孔507位于虚栅沟槽503两端的方形接触窗口内，并覆盖其中的条形沟槽。栅沟槽502两端延伸进入P+栅极接触区510，并与多晶硅栅509直接相连，位于虚栅区两侧的两个栅极沟槽尾端相连，形成封闭的虚栅区。
为减小功率器件在所述转折结构处的应力，使得在所述转折结构的转折处受到的应力来自不同的方向，避免来自同一方向的应力累积，所述栅极沟槽的转折结构的转折处为平滑圆弧形。
当然，相应的与所述栅极沟槽平行的虚栅沟槽、基区接触区和源极接触孔的转折结构的转折处也应该是平滑的圆弧形。
需要说明的是，本发明对所述平滑圆弧形的曲率半径不做限定。
为提高功率器件的结构强度，所述栅极沟槽的转折结构的折线部分与水平部分的夹角大于等于90°。因为在所述栅极沟槽的转折结构的折线部分与水平部分的夹角为锐角时，功率器件对应的转折处就变为一个尖角，很容易在受到较小的应力时折断，使得器件遭到损坏。
需要说明的是，本发明对所述转折结构的折线部分与水平部分的夹角不做限定，既不能太大，这样便使得折线的作用消失，变得更像接近直线，器件的耐应力的能力减弱，一般选择直角。
由于所述封闭接触窗口的形状与所述栅极沟槽的转折结构直接对应，在所述转折结构的折线部分与水平部分的夹角为直角时，所述封闭接触窗口的形状为矩形，如图3A和图3B所示；
在所述转折结构的折线部分与水平部分的夹角大于90°为钝角时，所述封闭接触窗口在中间时形成平行四边形，在首尾两端时形成梯形，一般为直角梯形。
平行四边形或梯形的封闭窗口设计可以获得更加平缓的夹角，从而增加工艺弹性。
由于一个虚栅区的虚栅沟槽的数目，在芯片的耐压能力确定时，虚栅沟槽的数量越大，能够允许通过的电流越大，器件的功率越高，因此，所述虚栅区包括多个并列平行的虚栅沟槽，这时在虚栅沟槽的两端形成方形接触窗口，如图5A所示。如图3A和图4A中一个虚栅区包括1条虚栅沟槽，而在图5A中，一个虚栅区包括3条虚栅沟槽，具体的一个虚栅区内的虚栅沟槽的数目根据芯片耐压和电流等级确定。需要说明的是，本发明中虚栅区包括一个虚栅沟槽也能实现本发明中降低应力的效果，但是效果可能差一些。
根据不同的用途，所述基区接触区可以被作为沟槽，也可以进行掺杂后变为重掺杂基区。
为避免芯片上的应力破坏器件结构，所述栅极总线两侧相邻的所述栅极沟槽对称分布，如栅极总线左侧的栅极沟槽受到的是向右的应力，那么右侧的栅极沟槽受到的是向左的应力，通过应力的抵消，提高半导体功率器件的耐应力能力。
为最大限度的利用器件的表面，沿着栅极总线方向，相邻的栅极沟槽的图形互补，这种互补不是完全的契合，而是上一个的栅极沟槽的左低端向下突出，那么下一个的栅极沟槽的右顶端的向上突出，左顶端向下凹陷，也能在制作版图时容易区分清楚不同的栅极沟槽，否则，所有的栅极沟槽的形状完全相同，辨别起来非常费力。
为最大限度利用器件表面，上下相邻的所述栅极沟槽之间的间距相等，使得版图设计更加美观，相同面积的的版图上能够容纳更多的栅极沟槽。
需要说明的是，上述实施例均是以N型衬底为例进行说明的，实际上本发明所涉及的芯片也可以用P型材料作为衬底，为了简单起见，本发明不对P型衬底的情况作详细描述。
本文主要是以采用沟槽栅功率MOSFET为例进行说明的，实际上，采用沟槽结构的半导体功率器件均可采用本发明的部分或全部设计，如沟槽IGBT、超结MOSFET等。
综上所述，本发明实施例所提供的导体功率器件版图，通过使得所述栅极沟槽、虚栅沟槽以及基区接触区都包含水平与非水平部分，由于不同方向的沟槽能够分散芯片上的应力，有利于芯片采用更薄的晶圆进行制备。所述栅极沟槽、虚栅沟槽以及基区接触区均为连续条形结构，且都包含水平与非水平部分，不同方向的沟槽能够分散芯片上的应力，有选择的调整非水平沟槽的角度与长度能够进一步降低应力；所述栅极沟槽不是单一的水平方向，均匀分布的横向栅极沟槽和非横向栅极沟槽，可以使芯片上的电流分布更加均匀；虚栅区两侧的栅极沟槽在尾端适当位置相互连接，形成封闭的虚栅区，有效阻挡了虚栅区与栅极接触区之间的载流子传输，可以提升芯片性能；所述虚栅沟槽，按照一定规则与栅极沟槽间隔距离平行排列，在其中间适当位置或两端形成封闭接触窗口，该封闭接触窗口的外围虚栅沟槽阻挡了虚栅电极引起的电荷传输，使芯片上的电流分布更加均匀，并且虚栅电极与虚栅沟槽的接触也更加稳定。
以上对本发明所提供的导体功率器件版图进行了详细介绍。本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。
Claims (8)
1.一种半导体功率器件版图，其特征在于，包括栅极沟槽、虚栅沟槽、基区接触区、虚栅接触孔和源极接触孔，所述栅极沟槽为连续条形栅极沟槽，中部为折线结构，两端延伸进入栅极接触区，并与栅极总线连接，尾端在距离栅极接触区的预定位置处相互连接，形成封闭的虚栅区；所述虚栅沟槽为连续条形虚栅沟槽，位于所述封闭的虚栅区中间，与所述栅极沟槽平行，所述虚栅沟槽的两端或中间形成封闭接触窗口；所述基区接触区为连续条形基区接触区，位于相邻两个所述栅极沟槽之间，并与所述栅极沟槽平行；所述虚栅接触孔位于所述虚栅沟槽上的封闭接触窗口内，宽度大于所述虚栅沟槽的宽度；所述源极接触孔为连续条形源极接触孔，覆盖于所述基区接触区之上，宽度大于所述基区接触区宽度，长度小于所述基区接触区的长度。
2.如权利要求1所述的半导体功率器件版图，其特征在于，所述栅极沟槽的转折结构的转折处为平滑圆弧形。
3.如权利要求2所述的半导体功率器件版图，其特征在于，所述栅极沟槽的转折结构的折线部分与水平部分的夹角大于等于90°。
4.如权利要求1所述的半导体功率器件版图，其特征在于，所述封闭接触窗口为平行四边形、矩形或梯形。
5.如权利要求1所述的半导体功率器件版图，其特征在于，所述虚栅区包括一个或多个并列平行的虚栅沟槽。
6.如权利要求1所述的半导体功率器件版图，其特征在于，所述基区接触区为沟槽或重掺杂基区。
7.如权利要求1-6任一项所述的半导体功率器件版图，其特征在于，所述栅极总线两侧相邻的所述栅极沟槽对称分布。
8.如权利要求7所述的半导体功率器件版图，其特征在于，上下相邻的所述栅极沟槽之间的间距相等。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106783977A (zh) * | 2017-01-05 | 2017-05-31 | 江苏中科君芯科技有限公司 | 用于兼顾igbt短路能力与开关速度的版图结构 |
| CN111180405A (zh) * | 2018-11-12 | 2020-05-19 | 珠海格力电器股份有限公司 | 一种元胞结构及其制备方法、功率半导体器件及电子设备 |
| CN111180521A (zh) * | 2020-03-10 | 2020-05-19 | 无锡新洁能股份有限公司 | 一种降低开关损耗的半导体结构及制造方法 |
| CN113054009A (zh) * | 2019-12-27 | 2021-06-29 | 株洲中车时代半导体有限公司 | 一种沟槽igbt芯片 |
| CN114242716A (zh) * | 2021-12-10 | 2022-03-25 | 恒泰柯半导体（上海）有限公司 | 深沟道型功率器件版图结构、半导体功率器件及电子设备 |
| CN116581108A (zh) * | 2023-07-11 | 2023-08-11 | 深圳市威兆半导体股份有限公司 | 半导体器件及其制备方法 |
| CN116779649A (zh) * | 2023-08-18 | 2023-09-19 | 深圳市锐骏半导体股份有限公司 | 半导体功率器件版图 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060286751A1 (en) * | 2005-06-17 | 2006-12-21 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| CN1950948A (zh) * | 2004-05-12 | 2007-04-18 | 丰田自动车株式会社 | 绝缘栅半导体器件 |
| CN101499473A (zh) * | 2008-01-28 | 2009-08-05 | 株式会社电装 | 具有绝缘栅半导体元件的半导体器件和绝缘栅双极晶体管 |
| CN102792448A (zh) * | 2010-03-09 | 2012-11-21 | 富士电机株式会社 | 半导体器件 |
| WO2015162811A1 (ja) * | 2014-04-21 | 2015-10-29 | 三菱電機株式会社 | 電力用半導体装置 |
| CN105027292A (zh) * | 2013-04-11 | 2015-11-04 | 富士电机株式会社 | 半导体装置以及半导体装置的制造方法 |
-
2016
- 2016-04-14 CN CN201610231918.6A patent/CN105762147B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1950948A (zh) * | 2004-05-12 | 2007-04-18 | 丰田自动车株式会社 | 绝缘栅半导体器件 |
| US20060286751A1 (en) * | 2005-06-17 | 2006-12-21 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| CN101499473A (zh) * | 2008-01-28 | 2009-08-05 | 株式会社电装 | 具有绝缘栅半导体元件的半导体器件和绝缘栅双极晶体管 |
| CN102792448A (zh) * | 2010-03-09 | 2012-11-21 | 富士电机株式会社 | 半导体器件 |
| CN105027292A (zh) * | 2013-04-11 | 2015-11-04 | 富士电机株式会社 | 半导体装置以及半导体装置的制造方法 |
| WO2015162811A1 (ja) * | 2014-04-21 | 2015-10-29 | 三菱電機株式会社 | 電力用半導体装置 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106783977A (zh) * | 2017-01-05 | 2017-05-31 | 江苏中科君芯科技有限公司 | 用于兼顾igbt短路能力与开关速度的版图结构 |
| CN111180405A (zh) * | 2018-11-12 | 2020-05-19 | 珠海格力电器股份有限公司 | 一种元胞结构及其制备方法、功率半导体器件及电子设备 |
| CN113054009A (zh) * | 2019-12-27 | 2021-06-29 | 株洲中车时代半导体有限公司 | 一种沟槽igbt芯片 |
| CN113054009B (zh) * | 2019-12-27 | 2024-02-23 | 株洲中车时代半导体有限公司 | 一种沟槽igbt芯片 |
| CN111180521A (zh) * | 2020-03-10 | 2020-05-19 | 无锡新洁能股份有限公司 | 一种降低开关损耗的半导体结构及制造方法 |
| CN114242716A (zh) * | 2021-12-10 | 2022-03-25 | 恒泰柯半导体（上海）有限公司 | 深沟道型功率器件版图结构、半导体功率器件及电子设备 |
| CN116581108A (zh) * | 2023-07-11 | 2023-08-11 | 深圳市威兆半导体股份有限公司 | 半导体器件及其制备方法 |
| CN116581108B (zh) * | 2023-07-11 | 2024-01-09 | 深圳市威兆半导体股份有限公司 | 半导体器件及其制备方法 |
| CN116779649A (zh) * | 2023-08-18 | 2023-09-19 | 深圳市锐骏半导体股份有限公司 | 半导体功率器件版图 |
| CN116779649B (zh) * | 2023-08-18 | 2023-12-01 | 深圳市锐骏半导体股份有限公司 | 半导体功率器件版图 |
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| Publication number | Publication date |
|---|---|
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