CN202373586U - 高单胞密度沟槽mos器件 - Google Patents

Abstract

本实用新型公开一种高单胞密度沟槽MOS器件，包括：位于中部的有源区和位于周边包围有源区的栅总线区；所述有源区由若干重复排列的沟槽MOS单胞并联构成；每个沟槽MOS单胞内设置有栅沟槽；所述栅沟槽内壁被栅氧化层覆盖；所述栅总线区内设置有若干栅总线沟槽，所述栅总线沟槽与所述栅沟槽互相连通，所述栅总线沟槽被隔离氧化层覆盖；所述隔离氧化层的厚度大于所述栅氧化层的厚度。本实用新型通过加强栅总线提升了高单胞密度沟槽MOS器件的性能和器件可靠性。

Description

高单胞密度沟槽MOS器件

技术领域

本发明涉及功率MOS场效应管及其制造方法，特别涉及一种高单胞密度沟槽MOS场效应管器件及其制造方法。

背景技术

沟槽MOS器件广泛应用于功率类电路中，作为开关器件连接电源与负载。如图1所示，沟槽MOS器件中包含有栅极沟槽6和源极区7的最小重复单元称为单胞，这些单胞周期排列组成有源区1。有源区1内各单胞源极区7上设有源极接触孔14。有源区1外围，包围有源区1设置有沟槽MOS栅总线区2。栅总线区2内设置有栅总线沟槽10，连通有源区1内的栅沟槽6。各栅总线沟槽10上设有栅极接触孔15。

在图2中，显示了图1栅总线区2A-A位置和有源区1B-B位置所对应的剖面示意图。制作沟槽MOS器件的硅片通常由重掺杂的衬底和轻掺杂的外延层4构成；重掺杂衬底构成沟槽MOS漏极区3。栅总线由位于外延层4内垂直于硅片表面的栅总线沟槽10、栅氧化层9、和栅总线导电多晶硅11构成。沟槽MOS单胞由位于外延层4表面的源极区7，位于外延层4上部包围源极区（7）的阱层5，以及由垂直于硅片表面的栅沟槽6、栅氧化层9、和栅导电多晶硅8构成的栅极构成。栅总线沟槽10和栅沟槽6相互连通；栅总线导电多晶硅11和栅导电多晶硅8相互连接。在外延层4上表面设有层间介质层13；以及穿透层间介质层13连接所述源极区7的源极接触孔14和穿透所述层间介质层13连接所述栅总线导电多晶硅11的栅极接触孔15。

沟槽MOS芯片所能承受的最大反向偏置电压由外延层4的厚度和掺杂浓度决定，导通电流的大小则由导电沟道的宽度，即栅沟槽6图形的总边长决定。缩小单胞的尺寸可以实现更高的单胞密度，意味着更大的导电沟道有效宽度，这样在器件导通状态下可以减小功率损失，提高器件性能。同时，在同样导通电流能力要求下，更高的单胞密度意味着较小的芯片面积即可满足要求；芯片而积减小可以在相同尺寸的晶圆上生产出更多数目的芯片，从而降低器件成本。

伴随着单胞尺寸的缩小，栅沟槽6的开口尺寸随之减小；因为栅极接触孔15的存在，栅总线沟槽10的开口尺寸则无法相应减小。基于现有的沟槽MOS器件及制造工艺，由于栅总线沟槽10的开口尺寸大于栅沟槽6的开口尺寸，刻蚀负载效应导致栅总线沟槽10的深度大于栅沟槽6深度；这使得栅总线沟槽10底部与漏极区3之间的外延层厚度d1小于栅沟槽6底部与漏极区3之间的外延层厚度d2。同时，栅总线沟槽10与栅沟槽6被同样厚度的栅氧化层9所覆盖，并且栅总线沟槽10底部外延层与栅沟槽6底部外延层具有相同的掺杂浓度。因此，在MOS器件反向偏置时，栅总线沟槽10底部的氧化层将承受更大的电场强度。该强电场会引起栅总线沟槽10底部氧化层提前失效，影响器件性能和可靠性。

为此，如何克服上述不足，并进一步优化高单胞密度沟槽MOS器件性能和提高器件可靠性是本实用新型研究的课题。

发明内容

本实用新型的目的是提供一种高单胞密度沟槽MOS器件及其制造方法，加强了栅总线区域，有效降低了栅总线沟槽底部氧化层承受的电场强度，从而提升高单胞密度沟槽MOS器件的性能和器件可靠性。

为达到上述目的，本实用新型采用的技术方案是： 

一种高单胞密度沟槽MOS器件，该器件由位于中部的有源区和位于周边包围有源区的栅总线区构成。如图3所示，在栅总线和有源区的截面上，所述器件包括位于硅片背面第一导电类型重掺杂的漏极区，位于漏极区上方第一导电类型轻掺杂的外延层。

所述有源区由若干重复排列的沟槽MOS单胞并联构成；每个沟槽MOS单胞包括位于所述外延层内上部的第二导电类型轻掺杂的阱层；穿过所述阱层并延伸至外延层内的栅沟槽；在所述阱层上部内且位于所述栅沟槽周边的第一导电类型重掺杂的源极区；所述栅沟槽内第一导电类型重掺杂的栅导电多晶硅；所述栅导电多晶硅与栅沟槽内壁之间的栅氧化层。

所述栅总线区由若干栅总线构成，每个栅总线包括位于所述外延层内的栅总线沟槽；所述栅总线沟槽内第一导电类型重掺杂的栅总线导电多晶硅；所述栅总线导电多晶硅与栅总线沟槽内壁之间的隔离氧化层。

所述栅总线沟槽与所述栅沟槽互相连通；所述栅总线沟槽开口尺寸大于所述栅沟槽开口尺寸；所述栅导电多晶硅与所述栅总线导电多晶硅互相连接；所述隔离氧化层的厚度大于所述栅氧化层的厚度。

1、作为优选方案，所述外延层上表面设有层间介质层；穿透所述层间介质层连接所述源极区的源极接触孔；穿透所述层间介质层连接所述栅总线导电多晶硅的栅极接触孔。

2、作为优选方案，所述隔离氧化层的厚度是所述栅氧化层厚度的1.1倍至40倍。

由于上述技术方案运用，本实验新型与现有技术相比具有下列优点和效果：

本实用新型覆盖栅总线沟槽的隔离氧化层厚度显著增大。承担同样反向偏置电压情况下，栅总线沟槽底部氧化层内电场强度有效降低。即使进一步增大单胞密度，缩小栅沟槽开口尺寸，栅总线沟槽深度进一步加大的情况下，仍然可以灵活的调整隔离氧化层厚度，而不影响有源区栅氧化层，以应对增大的电场强度，从而保证器件的性能和可靠性。

附图说明

附图1为现有技术沟槽MOS器件俯视结构示意图；

附图2为现有技术栅总线及有源区剖面结构示意图；

附图3为本实用新型栅总线及有源区剖面结构示意图。

以上附图中，1、有源区；2、栅总线区；3、漏极区；4、外延层；5、阱层；6、栅沟槽；7、源极区；8、栅导电多晶硅；9、栅氧化层；10、栅总线沟槽；11、栅总线导电多晶硅；12、隔离氧化层；13、层间介质层；14、源极接触孔；15、栅极接触孔。

下面结合附图及实施例对本实用新型作进一步描述：

实施例：一种高单胞密度沟槽MOS器件，该器件由位于中部的有源区1和位于周边包围有源区1的栅总线区2构成。如图3所示，在栅总线和有源区的截面上，所述器件包括位于硅片背面第一导电类型重掺杂的漏极区3，位于漏极区3上方第一导电类型轻掺杂的外延层4。

所述有源区1由若干重复排列的沟槽MOS单胞并联构成；每个沟槽MOS单胞包括位于所述外延层4内上部的第二导电类型轻掺杂的阱层5；穿过所述阱层5并延伸至外延层4内的栅沟槽6；在所述阱层5上部内且位于所述栅沟槽6周边的第一导电类型重掺杂的源极区7；所述栅沟槽6内第一导电类型重掺杂的栅导电多晶硅8；所述栅导电多晶硅8与栅沟槽6内壁之间的栅氧化层9。

所述栅总线区2由若干栅总线构成，每个栅总线包括位于所述外延层4内的栅总线沟槽10；所述栅总线沟槽10内第一导电类型重掺杂的栅总线导电多晶硅11；所述栅总线导电多晶硅11与栅总线沟槽10内壁之间的隔离氧化层12。

所述栅总线沟槽10与所述栅沟槽6互相连通；所述栅总线沟槽10开口尺寸大于所述栅沟槽6开口尺寸；所述栅导电多晶硅8与所述栅总线导电多晶硅11互相连接；所述隔离氧化层12的厚度大于所述栅氧化层9的厚度。

所述外延层4上表面设有层间介质层13；穿透所述层间介质层13连接所述源极区7的源极接触孔14；穿透所述层间介质层13连接所述栅总线导电多晶硅11的栅极接触孔15。

所述隔离氧化层12的厚度是所述栅氧化层9厚度的1.1倍至40倍。

上述实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据以实施，并不能以此限制本实用新型的保护范围。凡根据本实用新型精神实质所作的等效变化或修饰，都应涵盖在本实用新型的保护范围之内。

Claims (3)

1.一种高单胞密度沟槽MOS器件，该器件由位于中部的有源区（1）和位于周边包围有源区（1）的栅总线区（2）构成；

在截面上，所述器件包括位于硅片背面第一导电类型重掺杂的漏极区（3），位于漏极区（3）上方第一导电类型轻掺杂的外延层（4）；

所述有源区（1）由若干重复排列的沟槽MOS单胞并联构成；每个沟槽MOS单胞包括位于所述外延层（4）内上部的第二导电类型轻掺杂的阱层（5）；穿过所述阱层（5）并延伸至外延层（4）内的栅沟槽（6）；在所述阱层（5）上部内且位于所述栅沟槽（6）周边的第一导电类型重掺杂的源极区（7）；所述栅沟槽（6）内第一导电类型重掺杂的栅导电多晶硅（8）；所述栅导电多晶硅（8）与栅沟槽（6）内壁之间的栅氧化层（9）；

所述栅总线区（2）由若干栅总线构成；每个栅总线包括位于所述外延层（4）内的栅总线沟槽（10）；所述栅总线沟槽（10）内第一导电类型重掺杂的栅总线导电多晶硅（11）；所述栅总线导电多晶硅（11）与栅总线沟槽（10）内壁之间的隔离氧化层（12）；

其特征在于：所述栅总线沟槽（10）与所述栅沟槽（6）互相连通；所述栅总线沟槽（10）开口尺寸大于所述栅沟槽（6）开口尺寸；所述栅导电多晶硅（8）与所述栅总线导电多晶硅（11）互相连接；所述隔离氧化层（12）的厚度大于所述栅氧化层（9）的厚度。

2.根据权利要求1所述的沟槽MOS器件，其特征在于：所述外延层（4）上表面设有层间介质层（13）；穿透所述层间介质层（13）连接所述源极区（7）的源极接触孔（14）；穿透所述层间介质层（13）连接所述栅总线导电多晶硅（11）的栅极接触孔（15）。

3.根据权利要求1所述的沟槽MOS器件，其特征在于：所述隔离氧化层（12）的厚度是所述栅氧化层（9）厚度的1.1倍至40倍。

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