CN109216452B - 沟槽型功率器件及其制备方法 - Google Patents
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Abstract
一种沟槽型功率器件，包括终端区和被终端区包围的元胞区；元胞区内包括多个元胞；元胞包括：第一导电类型重掺杂的硅衬底；第一导电类型轻掺杂的硅外延层；第二导电类型阱区；第一沟槽，贯穿第二导电类型阱区且延伸至硅外延层；第一沟槽内的主控制栅位于屏蔽栅两侧且位于屏蔽栅的上部；第二沟槽，贯穿第二导电类型阱区且延伸至硅外延层；第二沟槽与第一沟槽相交连通；第二沟槽的宽度小于第一沟槽的宽度；第二沟槽内的辅助控制栅和第二沟槽的侧壁之间形成有栅氧化层；以及位于辅助控制栅底部的氧化层；辅助控制栅与主控制栅相连；以及源区。上述沟槽型功率器件可以有效降低导通电阻且制备简单。还提供一种沟槽型功率器件的制备方法。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种沟槽型功率器件及其制备方法。
背景技术
沟槽型功率器件如VDMOS管引入了场耗尽技术，分离栅器件结构是基于现行工艺较为容易实现的一种形式。但是采用分离栅技术，由于采用了双栅设计，沟槽(trench)底部需要承受的电压提高，导致器件的底部多晶硅外包氧化层厚度急剧增加，最终导致沟槽区所占元胞面积比重快速提升，有效导通面积降低，导通电阻增大。
发明内容
基于此，有必要提供一种能够降低导通电阻且制备简单的沟槽型功率器件及其制备方法。
一种沟槽型功率器件，包括终端区和被所述终端区包围的元胞区；所述元胞区内包括多个元胞；所述元胞包括：
第一导电类型重掺杂的硅衬底；
第一导电类型轻掺杂的硅外延层，所述硅外延层形成于所述硅衬底表面；
第二导电类型阱区，形成于所述硅外延层的表面；
第一沟槽，贯穿所述第二导电类型阱区且延伸至所述硅外延层；所述第一沟槽内形成有屏蔽栅和主控制栅；所述主控制栅位于所述屏蔽栅两侧且位于所述屏蔽栅的上部；所述屏蔽栅和所述第一沟槽的侧壁及底部之间形成有氧化层；所述主控制栅和所述屏蔽栅、所述第一沟槽的侧壁之间形成有栅氧化层；
所述元胞还包括：
第二沟槽，贯穿所述第二导电类型阱区且延伸至所述硅外延层；所述第二沟槽垂直于所述第一沟槽设置；所述第二沟槽与所述第一沟槽相交连通；所述第二沟槽的宽度小于所述第一沟槽的宽度；所述第二沟槽内形成有辅助控制栅；所述辅助控制栅与所述主控制栅相连；所述辅助控制栅和第二沟槽的侧壁之间形成有栅氧化层；所述第二沟槽内还形成有位于所述辅助控制栅底部的氧化层；以及
第一导电类型重掺杂的源区，形成于所述第二导电类型阱区的表面区域上且被所述第一沟槽和所述第二沟槽包围。
上述沟槽型功率器件，元胞内形成有第一沟槽和第二沟槽。其中第一沟槽内形成有传统的包围结构的屏蔽栅结构，也即主控制栅位于屏蔽栅两侧且位于屏蔽栅的上部。第二沟槽内设置辅助控制栅但并不设置屏蔽栅，从而可以在元胞区增加导电通道，进而有效降低导通电阻。同时第二沟槽延伸至硅外延层，且第二沟槽内还形成有位于辅助控制栅底部的氧化层，可以降低对第二沟槽宽度的设计要求，从而使得制备过程相对简单。
在其中一个实施例中，所述主控制栅贯穿所述第二导电类型阱区；所述辅助控制栅贯穿所述第二导电类型阱区。
在其中一个实施例中，所述屏蔽栅的深度大于等于2微米；所述主控制栅的深度和所述辅助控制栅的深度均大于等于1微米。。
在其中一个实施例中，所述屏蔽栅的上表面介于所述源区的上表面和所述第二导电类型阱区的上表面之间。
在其中一个实施例中，所述第二沟槽与所述第一沟槽相交连通呈“井”字格或“品”字格。
一种沟槽型功率器件的制备方法，包括：
提供第一导电类型重掺杂的硅衬底；
在所述硅衬底表面形成第一导电类型轻掺杂的硅外延层；
在所述硅外延层表面形成第二导电类型阱区；
刻蚀形成第一沟槽和第二沟槽；所述第一沟槽的宽度大于所述第二沟道的宽度；所述第二沟槽与所述第一沟槽相交连通；所述第一沟槽贯穿所述第二导电类型阱区且延伸至所述硅外延层；所述第二沟槽贯穿所述第二导电类型阱区且延伸至所述硅外延层；
进行沟槽氧化制备得到氧化层；所述氧化层覆盖所述第一沟槽的侧壁且将所述第二沟槽填充满；
对所述第一沟槽进行多晶硅填充；
对多晶硅进行回刻制备得到屏蔽栅；
对所述氧化层进行腐蚀以将所述第二沟槽上部的氧化层去除且将屏蔽栅上部两侧的氧化层去除；
在器件表面制备栅氧化层；
进行栅多晶硅填充并回刻，在第一沟槽内得到主控制栅并在第二沟槽内得到辅助控制栅；所述辅助控制栅与所述主控制栅相连；以及
在所述第二导电类型阱区的表面形成第一导电类型重掺杂的源区。
在其中一个实施例中，在所述对所述氧化层进行腐蚀以将所述第二沟槽上部的氧化层去除且将屏蔽栅上部两侧的氧化层去除的步骤中，形成的空腔贯穿所述第二导电类型阱区。
在其中一个实施例中，所述屏蔽栅的深度大于等于2微米；所述主控制栅的深度和所述辅助控制栅的深度均大于等于1微米。
在其中一个实施例中，所述屏蔽栅的上表面介于所述源区的上表面和所述第二导电类型阱区的上表面之间。
在其中一个实施例中，所述第二沟槽与所述第一沟槽相交连通呈“井”字格或“品”字格。
附图说明
图1为一实施例中的沟槽型功率器件的元胞区版图示意图；
图2为图1中的第一沟槽的截面示意图；
图3为图1中的第二沟槽的截面示意图；
图4为一实施例中的沟槽型功率器件的制备方法的流程图；
图5a为完成步骤S406的器件结构示意图；
图5b为完成步骤S408的器件结构示意图；
图5c为完成步骤S410的器件结构示意图；
图5d为完成步骤S412的器件结构示意图；
图5e为完成步骤S414的器件结构示意图；
图5f为完成步骤S416的器件结构示意图；
图5g为完成步骤S418的器件结构示意图；
图5h为步骤S420中完成栅多晶硅填充后的器件结构示意图；
图5i为完成步骤S420的器件结构示意图；
图6为另一实施例中的沟槽型功率器件的制备方法的流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在本说明书和附图中，分配给层或区域的参考标记N和P表示这些层或区域分别包括大量电子或空穴。进一步地，分配给N或P的参考标记+和－表示掺杂剂的浓度高于或低于没有这样分配到标记的层中的浓度。在下文的优选实施例的描述和附图中，类似的组件分配有类似的参考标记且该处省略其冗余说明。
一实施例中的沟槽型功率器件，包括终端区和被终端区包围的元胞区(也可成为有源区)。元胞区内包含有多个元胞。元胞区内的元胞可以根据预设规则进行排布。在本实施例中，元胞区内的元胞版图如图1所示。元胞内的元胞成矩阵排布。参见图1，其中，112表示源区、108表示第一沟槽，110则表示第二沟槽。图2为第一沟槽108的截面示意图，图3为第二沟槽110的截面示意图。下面结合图1～图3对本实施例中的沟槽型功率器件做详细说明。
元胞包括第一导电类型重掺杂的硅衬底102、第一导电类型轻掺杂的硅外延层104、第二导电类型阱区106、第一沟槽108、第二沟槽110以及源区112。在本实施例中，以硅衬底102的一面为正面，而相对面则为背面。正面和背面仅仅为方便后续表述，并不构成对技术方案本身的限定。硅外延层104形成于硅衬底102的正面。第二导电类型阱区106形成于硅外延层104的表面。也即，硅衬底102的正面依次层叠设置有硅外延层104和第二导电类型阱区106。在本实施例中，沟槽型功率器件为N型器件，故第一导电类型为N型，第二导电类型为P型。也即硅衬底102为N+层，硅外延层104为N-层。第二导电类型阱区106为P型阱区。在一实施例中，第二导电类型阱区106可以为P-型阱区。在其他的实施例中，沟槽型功率器件可以为P型器件，故第一导电类型为P型，第二导电类型为N型。
第一沟槽108贯穿第二导电类型阱区106且延伸至硅外延层104中。第一沟槽108的深度可以根据需要通过对其宽度的调整来进行调整。在本实施例中，第一沟槽108延伸至硅外延层104中靠近硅衬底102的区域，但是并不与硅衬底102接触。第一沟槽108内形成有屏蔽栅202和主控制栅204。其中，屏蔽栅202位于第一沟槽108的中间位置区域且同样贯穿第二导电类型阱区106并延伸至硅外延层104中，以确保屏蔽栅202能够正常工作。主控制栅204位于屏蔽栅202的两侧且位于屏蔽栅202的上部。在一实施例中，主控制栅204贯穿第二导电类型阱区106，以使得主控制栅204可以对沟道进行控制。进一步地，主控制栅204的深度可以比第二导电类型阱区106的深度(也即第二导电类型阱区106的有效掺杂深度)略深，从而确保主控制栅204可以完全控制沟道。在一实施例中，屏蔽栅202的深度至少为2微米，主控制栅204的深度大于等于1微米。通常将主控制栅204的深度设置为比1微米略深。屏蔽栅202的上表面介于源区112的上表面和第二导电类型阱区106的上表面之间。
屏蔽栅202和第一沟槽108的侧壁及底部之间形成有氧化层206。主控制栅204和第一沟槽108的侧壁、屏蔽栅202之间形成有栅氧化层208。因此，栅氧化层208和主控制栅204构成主控制栅结构，氧化层206和屏蔽栅202则构成屏蔽栅结构(也可以称为分离栅结构)。由于主控制栅结构形成于屏蔽栅结构的两侧，也即第一沟槽108内的控制栅结构为包围结构。
第二沟槽110贯穿第二导电类型阱区106且延伸至硅外延层104中。第二沟槽110的深度可以通过对其宽度的调整来进行调整。在本实施例中，第二沟槽110的宽度小于第一沟槽108的宽度。第二沟槽110的宽度以其能够确保沟槽氧化层可以合拢的最大沟槽为上限，且第二沟槽110的宽度不低于控制栅要求深度的最小沟槽宽度。在本实施例中，并不需要严格控制第二沟槽110的深度与主控制栅204的深度一致，只需要控制其深度在预设范围内即可，从而降低了对沟槽宽度的设计要求，使得制备过程相对简单。具体地，通过控制第一沟槽108和第二沟槽110的宽度比例来使得第一沟槽108和第二沟槽110的深度均满足设计需求。
第二沟槽110与第一沟槽108相交连通。在本实施例中，第二沟槽110垂直于第一沟槽108，第二沟槽110和第一沟槽108连通呈“井”字格(如图1所示)，从而使得元胞构成方格状元胞，有利于提高导通效率。在其他的实施例中，第二沟槽110与第一沟槽108相交连通呈“品”字格。可以理解，第二沟槽110和第一沟槽108相交连通后可以构成多种形式，并不限于上述实现方式。第二沟槽110内形成有辅助控制栅210和位于辅助控制栅210底部的氧化层206。辅助控制栅210与第二沟槽110的侧壁之间通过栅氧化层208进行隔离。辅助控制栅210与主控制栅204相连。栅氧化层208的厚度小于位于辅助控制栅210底部的氧化层206的厚度。辅助控制栅210与栅氧化层208构成辅助控制栅结构。在一实施例中，辅助控制栅210在贯穿第二导电类型阱区106的同时还略微延伸至硅外延层104内，从而确保辅助控制栅210的深度略微大于第二导电类型阱区106的深度，进而确保辅助控制栅210可以完全控制沟道。辅助控制栅210的深度和主控制栅204的深度相同，均为1微米左右。
第二沟槽110内的辅助控制栅210与第一沟槽108内的主控制栅204相连接，从而使得所有的控制栅可以连接在一起通过一个电极引出即可。传统的包围结构的分离栅结构也即第一沟槽108内的分离栅结构，由于主控制栅204被中间的屏蔽栅202隔离，所以一般只能设置成条状元胞，以方便电极引出；如果非要将其设置成方格状元胞，则每个元胞内的主控制栅204会形成一个个独立的环形结构，从而不方便电极导入，除非是将每个主控制栅204都通过电极引出，而这并不具备可操作性。因此，本实施例中，通过增加第二沟槽110，第二沟槽110中仅仅设置辅助控制栅210，从而使得辅助控制栅210并不会被其他结构隔断。因此，当辅助控制栅210与主控制栅204连接后，可以将元胞区内的控制栅均连接在一起，通过一个电极引出即可，从而简化了电极引出处理过程。
源区112为第一导电类型重掺杂区。源区112形成于第二导电类型阱区106的表面区域上且被第一沟槽108和第二沟槽110包围。
上述沟槽型功率器件，元胞内形成有第一沟槽108和第二沟槽110。其中第一沟槽108内形成有传统的包围结构的屏蔽栅结构，也即主控制栅204位于屏蔽栅202两侧且位于屏蔽栅202的上部。第二沟槽110内设置辅助控制栅210但是并不设置屏蔽栅结构。元胞的耐压通过第一沟槽108方向的电场耗尽来实现，与第二沟槽110无关。但是在器件导通时，第二沟槽110却可以提供额外的导电沟槽，从而降低了器件的导通电阻。同时第二沟槽110延伸至硅外延层106，且第二沟槽110内还形成有位于辅助控制栅210底部的氧化层206，可以降低对第二沟槽110宽度的设计要求，从而使得制备过程相对简单。
在一实施例中，上述沟槽型功率器件还可以包括层间绝缘介质层114、源极金属层116和漏极金属层(图中未示)。层间绝缘介质层114覆盖于第一沟槽108、第二沟槽110和源区112表面。层间绝缘介质层114可以为硅玻璃(USG)、硼磷硅玻璃(BPSG)或者磷硅玻璃(PSG)。源区112位置处的层间绝缘介质层114中设置有接触孔118。接触孔内填充有金属层。填充的金属层可以为钨层。源极金属层116形成于层间绝缘介质层114的表面，作为器件的源极。漏极金属层则形成于硅衬底102的背面，也即与硅外延层104相对的一面上，作为器件的漏极。
上述沟槽型功率器件可以适用于所有表面类型结构相似的功率器件，如垂直导电的场耗尽型功率器件。功率器件可以为VDMOS管、MOS管、DMOS管或者IGBT等器件。可以理解，功率器件包括但并不限于上述提及的器件。
本申请一实施例还提供一种沟槽型功率器件的制备方法，其用于制备前述任一实施例中所介绍的沟槽型功率器件。图4为一实施例中的沟槽型功率器件的制备方法的流程图。该方法包括以下步骤：
步骤S402，提供第一导电类型重掺杂的硅衬底。
步骤S404，在硅衬底表面形成第一导电类型轻掺杂的硅外延层。
步骤S406，在硅外延层表面形成第二导电类型阱区。
图5a为完成步骤S406后的示意图。在本实施例中，以硅衬底102的一面为正面，而相对面则为背面。正面和背面仅仅是方便后续表述，并不构成对技术方案本身的限定。硅外延层104形成于硅衬底102的正面。第二导电类型阱区106形成于硅外延层104表面。在本实施例中，沟槽型功率器件为N型器件，故第一导电类型为N型，第二导电类型为P型。也即硅衬底102为N+层，硅外延层104为N-层。第二导电类型阱区106为P型阱区。在一实施例中，第二导电类型阱区106可以为P-型阱区。在其他的实施例中，沟槽型功率器件可以为P型器件，故第一导电类型为P型，第二导电类型为N型。
步骤S408，刻蚀形成第一沟槽和第二沟槽。
图5b为完成步骤S408后的示意图。在本实施例中，通过调整第一沟槽108和第二沟槽110的宽度比例，可以实现对第一沟槽108和第二沟槽110的深度的控制，进而确保第一沟槽108和第二沟槽110的深度均满足设计要求。在本实施例中，第二沟槽110的宽度小于第一沟槽108的宽度。第二沟槽110的宽度以其能够确保沟槽氧化层可以合拢的最大沟槽为上限，且第二沟槽110的宽度不低于控制栅要求深度的最小沟槽宽度。在本实施例中，并不需要严格控制第二沟槽110的深度与主控制栅204的深度一致，只需要控制其深度在预设范围内即可，从而降低了对沟槽宽度的设计要求，使得制备过程相对简单。在本实施例中，第一沟槽108贯穿第二导电类型阱区106且延伸至硅外延层104中。第一沟槽108延伸至硅外延层104中靠近硅衬底102的区域，但是并不与硅衬底102接触。第二沟槽110贯穿第二导电类型阱区106且延伸至硅外延层104中。
第二沟槽110与第一沟槽108相交连通。在本实施例中，第二沟槽110垂直于第一沟槽108，第二沟槽110和第一沟槽108连通呈“井”字格(如图1所示)，从而使得元胞构成方格状元胞，有利于提高导通效率。在其他的实施例中，第二沟槽110与第一沟槽108相交连通呈“品”字格。可以理解，第二沟槽110和第一沟槽108相交连通后可以构成多种形式，并不限于上述实现方式。
步骤S410，进行沟槽氧化制备得到氧化层。
图5c为完成步骤S410后的示意图。制备得到的氧化层206覆盖第一沟槽108的侧壁且将第二沟槽110填充满。也即，在进行沟槽氧化的过程中，需要使得第二沟槽110内两侧的氧化层相互接触，第二沟槽110被氧化层填充满，而在第一沟槽108内形成沟槽。通过在第二沟槽110内填充满氧化层，可以防止步骤S412中的多晶硅填充到第二沟槽110中去，确保第二沟槽110内不形成屏蔽栅结构。
步骤S412，对第一沟槽进行多晶硅填充。
图5d为完成步骤S412后的示意图。
步骤S414，对多晶硅进行回刻制备得到屏蔽栅。
图5e为完成步骤S414后的示意图。在本实施例中，刻蚀后的屏蔽栅的上表面所在高度大于第二导电类型阱区106的表面所在高度。屏蔽栅202的深度至少为2微米。
步骤S416，对氧化层进行腐蚀以将第二沟槽上部的氧化层去除且将屏蔽栅上部两侧的氧化层去除。
图5f为完成步骤S416后的示意图。在一实施例中，仅对屏蔽栅上部两侧位于第二导电类型阱区106区域的氧化层进行腐蚀形成空腔，并将第二沟槽内110位于第二导电类型阱区106区域的氧化层腐蚀掉。氧化层腐蚀可以采用湿法腐蚀的方法。在一实施例中，第一沟槽108和第二沟槽110中的空腔均贯穿第二导电类型阱区106。更进一步地，该空腔的深度略微大于第二导电类型阱区106的深度。
步骤S418，在器件表面制备栅氧化层。
图5g为完成步骤S418后的示意图。
步骤S420，进行栅多晶硅填充并回刻，在第一沟槽内得到主控制栅并在第二沟槽内得到辅助控制栅。
在制备得到主控制栅和辅助控制栅时，需要先进行栅多晶硅填充，如图5h所示，然后在进行干法回刻腐蚀，以最终得到需要的主控制栅204和辅助控制栅210，如图5i所示。得到的第二沟槽110内的辅助控制栅210与第一沟槽108内的主控制栅204相连接，从而使得所有的控制栅可以连接在一起通过一个电极引出即可。主控制栅204和辅助控制栅210均贯穿第二导电类型阱区106，以使得主控制栅204可以对沟道进行控制。进一步地，主控制栅204的深度可以比第二导电类型阱区106的深度(也即第二导电类型阱区106的有效掺杂深度)略深，从而确保主控制栅204可以完全控制沟道。在一实施例中，主控制栅204的深度大于等于1微米。通常将主控制栅204的深度设置为比1微米略深。辅助控制栅210的深度和主控制栅204的深度相同，均为1微米左右。
步骤S422，在第二导电类型阱区的表面形成第一导电类型重掺杂的源区。
制备得到的屏蔽栅202的上表面介于源区112的上表面和第二导电类型阱区106的上表面之间。
通过上述方法制备得到的沟槽型功率器件，元胞内形成有第一沟槽108和第二沟槽110。其中第一沟槽108内形成有传统的包围结构的屏蔽栅结构，也即主控制栅204位于屏蔽栅202两侧且位于屏蔽栅202的上部。第二沟槽110内设置辅助控制栅210但是并不设置屏蔽栅结构。元胞的耐压通过第一沟槽108方向的电场耗尽来实现，与第二沟槽110无关。但是在器件导通时，第二沟槽110却可以提供额外的导电沟槽，从而降低了器件的导通电阻。同时第二沟槽110延伸至硅外延层106，且第二沟槽110内还形成有位于辅助控制栅210底部的氧化层206，可以降低对第二沟槽110宽度的设计要求，从而使得制备过程相对简单。
在另一实施例中，上述方法在前述实施例的基础上还包括以下步骤，如图6所示。
步骤S502，在第一沟槽、第二沟槽和源区的表面形成层间绝缘介质层。
步骤S504，在源区位置处的层间绝缘介质层中设置接触孔。
步骤S506，进行金属填充，在接触孔内填充金属形成金属层。
步骤S508，在层间绝缘介质层表面形成由金属层组成的源极。
步骤S510，在衬底上与硅外延层相对的一面上形成由金属层组成的漏极。
制备完成后的器件截面图如图2和3所示。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (9)
1.一种沟槽型功率器件，包括终端区和被所述终端区包围的元胞区；所述元胞区内包括多个元胞；所述元胞包括：
第一导电类型重掺杂的硅衬底；
第一导电类型轻掺杂的硅外延层，所述硅外延层形成于所述硅衬底表面；
第二导电类型阱区，形成于所述硅外延层的表面；
第一沟槽，贯穿所述第二导电类型阱区且延伸至所述硅外延层；所述第一沟槽内形成有屏蔽栅和主控制栅；所述主控制栅位于所述屏蔽栅两侧且位于所述屏蔽栅的上部；所述屏蔽栅和所述第一沟槽的侧壁及底部之间形成有氧化层；所述主控制栅和所述屏蔽栅、所述第一沟槽的侧壁之间形成有栅氧化层；
其特征在于，所述元胞还包括：
第二沟槽，贯穿所述第二导电类型阱区且延伸至所述硅外延层；所述第二沟槽与所述第一沟槽相交连通；所述第二沟槽的宽度小于所述第一沟槽的宽度；所述第二沟槽内形成有辅助控制栅；所述辅助控制栅与所述主控制栅相连；所述辅助控制栅和第二沟槽的侧壁之间形成有栅氧化层；所述第二沟槽内还形成有位于所述辅助控制栅底部的氧化层；以及
第一导电类型重掺杂的源区，形成于所述第二导电类型阱区的表面区域上且被所述第一沟槽和所述第二沟槽包围；
所述主控制栅贯穿所述第二导电类型阱区；所述辅助控制栅贯穿所述第二导电类型阱区。
2.根据权利要求1所述的沟槽型功率器件，其特征在于，所述屏蔽栅的深度大于等于2微米；所述主控制栅的深度和所述辅助控制栅的深度均大于等于1微米。
3.根据权利要求1所述的沟槽型功率器件，其特征在于，所述屏蔽栅的上表面介于所述源区的上表面和所述第二导电类型阱区的上表面之间。
4.根据权利要求1所述的沟槽型功率器件，其特征在于，所述第二沟槽与所述第一沟槽相交连通呈“井”字格或“品”字格。
5.一种沟槽型功率器件的制备方法，包括：
提供第一导电类型重掺杂的硅衬底；
在所述硅衬底表面形成第一导电类型轻掺杂的硅外延层；
在所述硅外延层表面形成第二导电类型阱区；
刻蚀形成第一沟槽和第二沟槽；所述第一沟槽的宽度大于所述第二沟槽的宽度；所述第二沟槽与所述第一沟槽相交连通；所述第一沟槽贯穿所述第二导电类型阱区且延伸至所述硅外延层；所述第二沟槽贯穿所述第二导电类型阱区且延伸至所述硅外延层；
进行沟槽氧化制备得到氧化层；所述氧化层覆盖所述第一沟槽的侧壁且将所述第二沟槽填充满；
对所述第一沟槽进行多晶硅填充；
对多晶硅进行回刻制备得到屏蔽栅；
对所述氧化层进行腐蚀以将所述第二沟槽上部的氧化层去除且将屏蔽栅上部两侧的氧化层去除；
在器件表面制备栅氧化层；
进行栅多晶硅填充并回刻，在第一沟槽内得到主控制栅并在第二沟槽内得到辅助控制栅；所述辅助控制栅与所述主控制栅相连；以及
在所述第二导电类型阱区的表面形成第一导电类型重掺杂的源区。
6.根据权利要求5所述的方法，其特征在于，在所述对所述氧化层进行腐蚀以将所述第二沟槽上部的氧化层去除且将屏蔽栅上部两侧的氧化层去除的步骤中，形成的空腔贯穿所述第二导电类型阱区。
7.根据权利要求5所述的方法，其特征在于，所述屏蔽栅的深度大于等于2微米；所述主控制栅的深度和所述辅助控制栅的深度均大于等于1微米。
8.根据权利要求5所述的方法，其特征在于，所述屏蔽栅的上表面介于所述源区的上表面和所述第二导电类型阱区的上表面之间。
9.根据权利要求5所述的方法，其特征在于，所述第二沟槽与所述第一沟槽相交连通呈“井”字格或“品”字格。
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|---|---|---|---|---|
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