CN1950948A - 绝缘栅半导体器件 - Google Patents

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Abstract

本发明提供了一种绝缘栅半导体器件，其在沟槽底部周围具有浮置区，且能够可靠地实现高耐压。绝缘栅半导体器件100包括电流流过的元件区域和围绕元件区域的终端区域。半导体器件100还包括在元件区域中的多个栅极沟槽21和在终端区域中的多个终端沟槽62。栅极沟槽21形成为条形，以及终端沟槽62形成为同心环形。在半导体器件100中，栅极沟槽21和终端沟槽62以使栅极沟槽21的端部和终端沟槽62的侧面之间的间隔均匀的方式设置。也就是说，根据终端沟槽62的拐角的曲率来调整栅极沟槽21的长度。

Description

绝缘栅半导体器件
技术领域
本发明涉及一种具有沟槽栅极结构的绝缘栅半导体器件。更具体地说，本发明涉及一种绝缘栅半导体器件，该器件在沟槽底部周围具有浮置区，并且通过削弱作用于半导体层的电场，该器件能够可靠地实现高的击穿电压。
背景技术
作为用于功率器件的绝缘栅半导体器件，至今已提出了具有沟槽栅极结构的沟槽栅极半导体器件。在沟槽栅极半导体器件中，通常存在着高击穿电压和低接通电阻之间的权衡关系。
本申请人已提出将图11中所示的绝缘栅半导体器件900作为沟槽栅极半导体器件，其解决了上述问题(日本专利申请号2003-349806)。绝缘栅半导体器件900具有N+型源极区31、N+型漏极区11、P-型体区41以及N-型漂移区12。并且，由半导体衬底顶面的开槽部分形成栅极沟槽21，该栅极沟槽穿过N+型源极区31和P-型体区41。在栅极沟槽21的下部部分中，形成由绝缘材料沉积物构成的沉积绝缘层23。在沉积绝缘层23上形成栅电极22。通过在栅极沟槽21侧形成的栅极绝缘膜24，栅电极22面对N+型源极区31和P-型体区41。此外，在N-型漂移区12中形成P型浮置区51。栅极沟槽21的下端位于P型浮置区51内。
与不具有浮置区的绝缘栅半导体器件相比，在N-型漂移区12中具有P型浮置区51的绝缘栅半导体器件900具有以下特性：在栅极电压关断期间，通过漏极和源极(下文中称为“D和S”)之间的电压，由N-型漂移区12和P-型体区41之间的PN结形成耗尽层；在PN结附近，电场强度达到峰值；当耗尽层的端部到达P型浮置区51时，区域51落入穿通状态，由此其电势固定；当在D和S之间施加的电压很高时，由P型浮置区51的下端也形成耗尽层；除了在P-型体区41和N-型漂移区12之间的PN结之外，电场强度在P型浮置区51的下端附近也达到峰值，也就是说，电场的峰可在两个位置形成，从而其最大峰值降低，这可以实现高击穿电压；并且，通过增大N-型漂移区12的杂质浓度，具有高击穿电压的半导体器件900能够具有低接通电阻。
另外，如图12中所示，元件区域(在图12中的虚线框内)中，绝缘栅半导体器件900的栅极沟槽21设置为条形。此外，在终端区域(图12中虚线框X的外部)中，形成终端沟槽62以包围元件区域。此外，在终端沟槽的底部周围也形成P型浮置区。这样，整个绝缘栅半导体器件900的击穿电压增大。其中形成有沟槽以包围元件区域的半导体器件的实例包括，例如专利文献1中公开的二极管元件。
[专利文献1]未经审查公开的日本专利申请号2003-243671。
然而，绝缘栅半导体器件900具有以下问题：因为由N-型漂移区12和P-型体区41之间的PN结形成的耗尽层与由P型浮置区51形成的耗尽层连接，由此削弱了厚度方向的静电聚焦；并且，因为由P型浮置区51形成的耗尽层与由其它P型浮置区形成的耗尽层连接，由此削弱了侧面方向的静电聚焦。
由N-型漂移区12和P-型体区41之间的PN结形成的耗尽层与由P型浮置区51形成的耗尽层的连接依赖于半导体衬底的厚度方向的结构设计。因此，通过提前考虑耗尽层厚度方向的扩展来设计结构，可靠地实现高击穿电压。另一方面，由P型浮置区形成的耗尽层的连接依赖于半导体衬底的侧方向的结构设计。因此，通过提前考虑耗尽层侧方向的扩展来设计结构，实现高击穿电压。然而，当P型浮置区之间的距离有变化时，耗尽层的连接就不会发生。结果，在耗尽层没有发生连接的部分处，击穿电压会降低。
例如，绝缘栅半导体器件900的击穿电压降低的区域如下：如图12中所示，在终端区域内的终端沟槽62形成为不与元件区域内的栅极沟槽21连接，由此栅极沟槽21有间隙；如图13中所示，间隙(图12中实线框Y内)附近存在其中终端沟槽62侧面和栅极沟槽21的端部之间的间隔很长(图13中L1＜L2)的部分；这使得终端沟槽62的底部周围的P型浮置区和栅极沟槽21的底部周围的P型浮置区之间的间隔产生变化。
并且，如图14中所示，在栅极沟槽21的间隙之间，终端沟槽62的拐角附近(图12中实线框Z内)，明显发生在栅极沟槽21的端部和终端沟槽62的侧面之间的间隔的变化。这是因为以条形形成的各栅极沟槽21形成为具有相同的长度，因此它们的端部在其长度方向上持平(见图12)。具体地说，在终端沟槽62的拐角附近，形成的栅极沟槽21越靠近终端沟槽62的拐角，则栅极沟槽21的端部和终端沟槽62之间的间隔变得越窄(图14中L1＜L2＜L3)。同样地，形成的栅极沟槽21越靠近终端沟槽62的拐角，则终端沟槽62的底部周围的P型浮置区53和栅极沟槽21的底部周围的P型浮置区51之间的间隔变得越窄。
此外，为了解决这些问题，如图15中所示，还考虑栅极沟槽21与终端沟槽62连接。通过以这种方式设置每个沟槽，可以消除沟槽之间的间隙。然而，通过干法蚀刻形成沟槽连接处时，进入连接处的蚀刻气体的体积与进入除连接处之外部分的气体体积不同。因此，连接处的蚀刻很容易进行，这使得沟槽深度不均匀。图16是沿图15中所示的半导体器件的C-C线截取的截面图。如图16中所示，沟槽连接处的深度大于除连接处以外部分的深度。结果，连接的沟槽的底部周围的P型浮置区的深度也变大，这使得击穿电压降低。
此外，当沟槽相互连接时，在其连接处它们也加宽了。因此，P型浮置区的尺寸变为大于基于其设计值的尺寸。结果，N-型漂移区12的尺寸减小，这使得接通电阻很大。
此外，将绝缘材料埋入绝缘栅半导体器件900的栅极沟槽21中，此后回蚀刻绝缘材料以形成空间。在通过回蚀刻形成的空间中埋入导体，以形成栅电极22。此时，当沟槽很宽时，绝缘材料不能充分埋入，从而在沉积的绝缘层中会生成孔隙等。当回蚀刻具有孔隙的沉积绝缘层时，孔隙部分处的蚀刻进行地很快，由此在沉积绝缘层中形成楔形槽。这样，栅极材料进入楔形槽，由此耗尽层向各个方向扩展，这不同于基于其的设计的耗尽层。因此，不像常用的沟槽栅极半导体器件那样，优选绝缘栅半导体器件900不具有沟槽连接。
通过解决常规绝缘栅半导体器件具有的问题，实现了本发明。也就是说，本发明的一个目的是提供一种绝缘栅半导体器件，该绝缘栅半导体器件在沟槽底部周围具有浮置区，且能够可靠地呈现高击穿电压。
发明内容
为了解决这些问题而制造的绝缘栅半导体器件包括：体区，是第一导电类型的半导体，且位于半导体衬底的上面侧；以及漂移区，是第二导电类型的半导体，且与所述体区的底部接触。所述绝缘栅半导体器件还包括：第一沟槽组，当从上方观察时其形成为条形，穿过所述体区，且包含栅电极；以及第二沟槽，当从上方观察时其具有形成为弧形的部分。此外，所述绝缘栅半导体器件包括：第一浮置区，被所述漂移区包围，包围所述第一沟槽组的至少一个沟槽的底部，且是第一导电类型的半导体；以及第二浮置区，被所述漂移区包围，包围所述第二沟槽的底部，且是第一导电类型的半导体。当从上方观察时，所述第一沟槽组的每个沟槽的端部均与所述第二沟槽的侧面相对，且所述第一沟槽组的每个沟槽的端部与所述第二沟槽的侧面之间的间隔均匀。
也就是说，本发明的绝缘栅半导体器件具有形成为条形的第一沟槽组和其至少一部分形成为弧形的第二沟槽。在每个沟槽的底部周围设置浮置区，且通过浮置区可以削弱静电聚焦。
第一沟槽组的每个沟槽的端部与第二沟槽的侧面相对。也就是说，第一沟槽组的每个沟槽不与第二沟槽连接。因此，不会发生由沟槽连接所引起的击穿电压的降低。另外，第一沟槽组的每个沟槽以这样的方式设置，以使其端部与第二沟槽的侧面之间的间隔均匀。由此，第一浮置区和第二浮置区之间的间隔没有变化，所以不会发生由间隙所引起的击穿电压的降低。
尤其是，即使在构成第一沟槽组的所有沟槽或部分沟槽的端部与第二沟槽的弧形部分的侧面相对的位置，第一沟槽组的沟槽也以其端部与第二沟槽的侧面之间的间隔均匀的方式设置。也就是说，第一沟槽组的每个沟槽的端部沿弧形曲面来设置。所以，即使在这些位置，第一沟槽组的每个沟槽的端部与第二沟槽的侧面之间的间隔也没有变化，由此，不会发生由间隙所引起的击穿电压的降低。为了如此保持第一沟槽组的每个沟槽的端部与第二沟槽的侧面之间的间隔均匀，例如要根据第二沟槽的曲率来确定第一沟槽组的每个沟槽的长度方向的长度。
当存在其中第一沟槽组的沟槽的端部与第二沟槽的侧面之间的间隔大于它们之间的最短间隔的部分时，可在这些部分处形成浮置区。这可以可靠抑制击穿电压的降低。此外，第一沟槽组的两相邻沟槽可以在其端部处彼此连接(见图10)。
优选地，当从上方观察时，所述绝缘栅半导体器件的所述第二沟槽具有环形结构，且所述第一沟槽组可以形成在由所述第二沟槽限定的环形区域内。也就是说，当第二沟槽形成为环形，且在该环形区域内第一沟槽组形成为条形时，第一沟槽组的每个沟槽的端部与第二沟槽的侧面之间的间隔易于发生变化。所以，就像本发明的第一沟槽组那样，使其端部与第二沟槽的侧面之间的间隔均匀，可以非常有效地抑制击穿电压的降低。
另外，本发明的另一种绝缘栅半导体器件包括：体区，位于半导体衬底的上面侧，且是第一导电类型的半导体；以及漂移区，与所述体区的底面接触，且是第二导电类型的半导体。并且，所述绝缘栅半导体器件还包括：第一沟槽组，当从上方观察时其形成为条形，穿过所述体区，且包含栅电极；以及第二沟槽，位于所述第一沟槽组的相邻沟槽之间，且与所述第一沟槽组的每个沟槽均不接触。此外，所述绝缘栅半导体器件包括：第一浮置区，被所述漂移区包围，包围所述第一沟槽组的至少一个沟槽的底部，且是第一导电类型的半导体；以及第二浮置区，被所述漂移区包围，包围所述第二沟槽的底部，且是第一导电类型的半导体。
也就是说，本发明的绝缘栅半导体器件具有形成为条形的第一沟槽组和在第一沟槽组的相邻沟槽之间形成的第二沟槽。在每个沟槽的底部周围设置浮置区。浮置区可以削弱静电聚焦，这允许高击穿电压。此外，通过在第二沟槽中埋入栅电极，可以在元件区域中增大沟道区，这允许沟道电阻减小。
另外，第一沟槽组的每个沟槽与第二沟槽均不接触；也就是说，第一沟槽组的每个沟槽不与第二沟槽连接。所以，不会发生由沟槽连接所引起的击穿电压的降低，由此在击穿电压并没有降低的情况下减小了沟道电阻。
而且，优选所述绝缘栅半导体包括：第三沟槽，当从上方观察时其具有形成为弧形的部分；以及第三浮置区，被所述漂移区包围，包围所述第三沟槽的底部，且是第一导电类型的半导体。还优选，当从上方观察时，所述第一沟槽组的每个沟槽的端部与所述第三沟槽的侧面相对，且所述第一沟槽组的每个沟槽的端部与所述第三沟槽的侧面之间的间隔均匀。另外，优选地，当从上方观察时，所述第三沟槽具有环形结构，且所述第一沟槽组和所述第二沟槽位于由所述第三沟槽限定的环形区域内。
附图说明
图1是示出了根据本发明第一实施例的绝缘栅半导体器件的结构的平面图；
图2是沿图1中所示的绝缘栅半导体器件的A-A线截取的截面图；
图3是示出了图2中所示的绝缘栅半导体器件中终端沟槽的拐角及其附近的平面图；
图4是示出了图2中所示的绝缘栅半导体器件中栅极沟槽的间隙部分(作为第一实例)的平面图；
图5是沿图4中所示的绝缘栅半导体器件的B-B线截取的截面图；
图6是示出了图2中所示的绝缘栅半导体器件中栅极沟槽的间隙部分(作为第二实例)的平面图；
图7是示出了间隔Lx与D和S之间的击穿电压(在恒定栅极电压下)两者之间关系的曲线图；
图8是示出了根据第二实施例的绝缘栅半导体器件的结构的平面图；
图9是示出了根据(第一)修改的绝缘栅半导体器件的结构的平面图；
图10是示出了根据(第二)修改的绝缘栅半导体器件的结构的平面图；
图11是示出了常规绝缘栅半导体器件结构的截面图；
图12是示出了常规绝缘栅半导体器件(具有间隙)的结构的平面图；
图13是示出了图12中所示的绝缘栅半导体器件中栅极沟槽的间隙部分的平面图；
图14是示出了图12中所示的绝缘栅半导体器件中终端沟槽的拐角及其附近的平面图；
图15是示出了常规绝缘栅半导体器件(具有连接)的结构的平面图；以及
图16是沿图15中所示的绝缘栅半导体器件的C-C线截取的截面图。
具体实施方式
下面将参考附图详细说明本发明的实施例。在这些实施例中，本发明应用于功率MOS，其通过对栅极施加电压来控制漏极和源极(D和S)之间的电导通。
[第一实施例]
根据第一实施例的绝缘栅半导体器件100(下文中称为“半导体器件100”)具有图1的透视平面图和图2的截面图所示的结构。本说明书中，术语半导体衬底是指由起始衬底和通过外延生长在起始衬底上形成的单晶硅部分构成的部分。
如图1中所示，根据本实施例的半导体器件100由电流流过的元件区域(在图1中虚线框X内)和围绕元件区域的终端区域(在图1中虚线框X外)构成。也就是说，半导体器件100中的元件区域由终端区域限定。半导体器件100具有在元件区域中的多个栅极沟槽21和在终端区域中的多个终端沟槽62。此外，栅极沟槽21设置为条形，终端沟槽62设置为同心环形。此外，栅极沟槽21形成为不与终端沟槽62连接。结果，半导体器件100没有沟槽连接。所以，半导体器件100的所有沟槽的深度和宽度都是均匀的。
图2是沿图1中所示的半导体器件100的A-A线截取的截面图。如图2所示，在根据本实施例的半导体器件100中，在半导体衬底的顶面上设置源电极30，并在半导体衬底的下表面上设置漏电极10。在半导体衬底中还设置N+型源极区31和N+型漏极区11。另外，在N+型源极区31和N+型漏极区11之间，从上到下设置P-型体区41和N-型漂移区12。P-型体区41和N-型漂移区12的总厚度约为5.5μm(其中P-型体区41的厚度约为1.2μm)。
并且，通过半导体衬底顶面的开槽部分，形成栅极沟槽21和终端沟槽62。每个沟槽的深度约为2.3μm，且每个沟槽均穿过P-型体区41。另外，在栅极沟槽21的底部，形成由绝缘材料沉积物构成的沉积绝缘层23。具体地，在栅极沟槽21的底部上方，通过将氧化硅沉积至约1.1μm的高度，形成根据本实施例的沉积绝缘层23。进一步，在沉积绝缘层23上形成栅电极22。栅电极22的下端的位置低于P-型体区41的底部的位置。通过形成在栅极沟槽21侧上的栅极绝缘膜24，栅电极22面对半导体衬底中的N+型源极区31和P-型体区41。也就是说，通过栅极绝缘膜24，栅电极22与N+型源极区31和P-型体区41绝缘。并且，终端沟槽62中填充有绝缘材料，例如氧化硅。
在具有该结构的半导体器件100中，通过对栅电极22施加电压，在P-型体区41中产生沟道效应，由此控制N+型源极区31和N+型漏极区11之间的电导通。
此外，在半导体器件100中，P型浮置区51和53形成为被N-漂移区12包围。通过从栅极沟槽21的底部注入杂质，形成P型浮置区51，并且通过从终端沟槽62的底部注入杂质，形成P型浮置区53。各P型浮置区的横截面基本上是以各沟槽底部为中心，半径为0.6μm的圆。在相邻的P型浮置区51之间有足够的空间，载流子可移动至此。由此，在栅极电压的开通状态下，P型浮置区51不会影响漏极电流。
并且，各P型浮置区51的半径(约0.6μm)小于或等于沉积绝缘层23的厚度(约1.7μm)的一半。由此，沉积绝缘层23的上端的位置高于P型浮置区51的上端的位置。所以，沉积在沉积绝缘层23上的栅电极22不面对P型浮置区51，由此不会影响到半导体器件100的元件特性。
此外，在半导体器件100中，根据栅极沟槽21端部和终端沟槽62的侧面之间的距离，调整栅极沟槽21的长度。图3是示出了半导体器件100的终端沟槽62的拐角及其附近(在图1中的实线框Z内)的局部平面图。在半导体器件100中，以使栅极沟槽21的端部和终端沟槽62的侧面之间的最短距离均匀的方式设置每个栅极沟槽21。也就是说，根据终端沟槽62的拐角部分的曲率，通过调整栅极沟槽21的长度，即栅极沟槽21的端部的位置，消除栅极沟槽21的端部和终端沟槽62之间的距离变化。结果，也消除了P型浮置区51和P型浮置区53之间的间隔变化，这抑制了击穿电压的降低。
图4是示出了半导体器件100的栅极沟槽21的间隙部分(在图1中的实线框Y内)的局部平面图。在半导体器件100中，在栅极沟槽21的端部与终端沟槽62的侧面之间的间隔宽于元件区域中栅极沟槽21和21之间的间隔的部分处，设置点状的击穿电压保持沟槽68。图5是沿图4中所示的半导体器件100的B-B线截取的截面图。如图5中所示，击穿电压保持沟槽68填满绝缘材料，例如氧化硅。另外，在击穿电压保持沟槽68的下端周围设置被N-型漂移区12包围的P型浮置区58。也就是说，当P型浮置区51和P型浮置区53之间的间隔很宽时，在两者之间设置P型浮置区58，由此消除P型浮置区之间的距离变化。
从半导体器件100的上方观察的击穿电压保持沟槽68的形状不必局限于图4中所示的点状。也就是说，其形状可以是图6中所示的矩形。此外，其并不局限于矩形，也可以是圆形等。
下面，将说明通过对在半导体器件100的D和S之间的击穿电压的模拟所获得的结果。图7是曲线图，示出了通过在调整栅极沟槽21的端部与终端沟槽62的侧面之间的最短距离Lx时对D和S之间击穿电压的模拟所获得的结果。如图7中所示，发现当距离Lx大于基于其设计的值时，击穿电压降低。认为这是因为，当距离Lx变长时，从P型浮置区51形成的耗尽层很难与从P型浮置区53形成的耗尽层连接。还发现，当距离Lx小于基于其设计的值时，击穿电压降低。结果，发现不管距离Lx变为大于或小于基于其设计的值，击穿电压都会降低；也就是说，距离Lx与其设计值吻合是很重要的。具体地说，当击穿电压的容差为10％时，距离Lx的容差为士15％。
如上详细说明，根据第一实施例的半导体器件100具有这样的结构，其中设置为条形的栅极沟槽21的端部与设置为环形的终端沟槽62的侧面相对。另外，以使栅极沟槽21的端部和终端沟槽62的侧面之间的最短距离均匀的方式设置栅极沟槽21。具体地说，就间隔而言，P型浮置区处于不相互接触的水平的间隔是安全的。精确地说，根据外延层的杂质浓度等，通过在确保P型浮置区处于不相互接触的水平的距离的同时使它们尽可能地相互靠近，来增大击穿电压。通过不使它们相互接触，来确保耗尽层扩展到的区域。因此，可以可靠地连接由栅极沟槽21的底部周围的P型浮置区51形成的耗尽层和由终端沟槽62的底部周围的P型浮置区53形成的耗尽层。由此，可以抑制在栅极沟槽21的间隙及其附近(包括终端沟槽62的拐角及其附近)处的击穿电压的降低。因此，完成绝缘栅半导体器件，其在沟槽底部周围具有浮置区，且能够可靠地实现高击穿电压。
例如，在终端沟槽62的拐角及其附近，以使栅极沟槽21的端部和终端沟槽62的侧面之间的间隔(最短距离)均匀的方式，沿终端沟槽62的弧形部分设置栅极沟槽21的端部。这使得P型浮置区51和P型浮置区53之间的间隔均匀，这抑制了在终端沟槽62的拐角及其附近处的击穿电压的降低。
在栅极沟槽21的间隙附近，在栅极沟槽21的端部和终端沟槽62的侧面之间的间隔宽的部分处设置击穿电压保持沟槽68。在击穿电压保持沟槽68的底部周围也设置P型浮置区58。这使得可以连接由P型浮置区51形成的耗尽层和由P型浮置区58形成的耗尽层。结果，在栅极沟槽21的间隙附近抑制了击穿电压的降低。
[第二实施例]
如图8中所示，根据第二实施例的半导体器件200具有以梯形设置的栅极沟槽21。栅极沟槽21由在图8中的纵向上设置为彼此平行的栅极沟槽211和在图8中横向方向上设置为不与栅极沟槽211相交的栅极沟槽212构成。也就是说，以梯形但没有任何连接地设置栅极沟槽21。当然，在栅极沟槽211和栅极沟槽212中都埋入栅电极。
在根据本实施例的半导体器件200中，通过以梯形设置栅极沟槽21，可以增加沟道区域，由此降低沟道电阻。并且，在半导体器件200中，横向栅极沟槽212不与纵向栅极沟槽211连接；也就是说，栅极沟槽21不具有任何连接。因此，栅极沟槽21在深度和宽度上是均匀的。由此，就栅极沟槽的底部周围的P型浮置区而言，不会发生位置和尺寸的变化。
也就是说，在根据第二实施例的半导体器件200中，通过将栅极沟槽21设置为梯形，降低了沟道电阻。并且，以纵向栅极沟槽211不与横向栅极沟槽212连接的方式设置栅极沟槽21。因此，在其厚度方向上，不会发生栅极沟槽21的底部周围的P型浮置区51的位置变化。另外，因为栅极沟槽21的宽度也是均匀的，所以P型浮置区51的尺寸也与设计值相同。结果，实现了能够降低沟道电阻且能够可靠抑制击穿电压降低的绝缘栅半导体器件。
这里具体说明的本发明的实施例只是示例性的，所以它们不被解释为限制本发明的范围。因此，很显然，只要不脱离本发明的精神和范围，可以进行各种修改和变化。例如，关于各半导体区域，P和N导电类型可以互换。至于栅极绝缘膜24，可以采用其它绝缘膜，例如氮化膜和复合膜来替代氧化膜。至于半导体，可以采用其它半导体(例如SiC、GaN和GaAs)来替代硅。根据本发明实施例的绝缘栅半导体器件也适用于采用P型衬底的电导率调制的功率MOSFET。
并且，根据本发明的这些实施例，设置击穿电压保持沟槽68，以抑制由栅极沟槽21的间隙引起的击穿电压的降低；然而，并不局限于此。也就是说，如图9中所示，为了保持栅极沟槽21的端部和终端沟槽62的侧面之间的间隔恒定，终端沟槽62形成为曲线形状；通过对终端沟槽62给予曲线形状，栅极沟槽21和终端沟槽62之间的间隔变得均匀。结果，P型浮置区51和P型浮置区53之间的间隔也变得均匀，这可以抑制击穿电压的降低。
此外，如图10中所示，两个相邻栅极沟槽21可以在其端部相互连接。结果，可以使得栅极沟槽21和终端沟槽62之间的间隔均匀。在两个相邻栅极沟槽21相互连接的部分处，抑制了击穿电压的降低，然而，各连接的栅极沟槽21对之间可能发生击穿电压的降低。因此，在未连接的部分处，如第一实施例中描述的那样，通过形成击穿电压保持沟槽68来抑制击穿电压的降低。可选地，如图9中所示，设置曲线形状的终端沟槽62，以抑制击穿电压的降低。
工业适用性：
根据本发明，第一沟槽组的每个沟槽的端部与第二沟槽的侧面之间的间隔均匀。结果，在沟槽的间隙处抑制了击穿电压的降低。另外，由于沟槽不相互连接，所以在它们之间没有连接，这不会引起击穿电压的降低。所以，实现了绝缘栅半导体器件，其在沟槽底部周围具有浮置区，且能够可靠地实现高击穿电压。

Claims (7)

1.一种绝缘栅半导体器件，包括：
体区，位于半导体衬底的上面侧，且是第一导电类型的半导体；
漂移区，与所述体区的底部接触，且是第二导电类型的半导体；
第一沟槽组，当从上方观察时其形成为条形，穿过所述体区，且包含栅电极；
第二沟槽，当从上方观察时其具有形成为弧形的部分；
第一浮置区，被所述漂移区包围，包围所述第一沟槽组的至少一个沟槽的底部，且是第一导电类型的半导体；以及
第二浮置区，被所述漂移区包围，包围所述第二沟槽的底部，且是第一导电类型的半导体，
当从上方观察时，所述第一沟槽组的每个沟槽的端部均与所述第二沟槽的侧面相对，所述第一沟槽组的每个沟槽的端部与所述第二沟槽的侧面之间的间隔均匀。
2.根据权利要求1的绝缘栅半导体器件，其中
所述第一沟槽组的所有沟槽或部分沟槽的端部与所述第二沟槽的形成为弧形的部分的侧面相对。
3.根据权利要求1或2的绝缘栅半导体器件，其中
当从上方观察时，所述第二沟槽具有环形结构；以及
所述第一沟槽组位于由所述第二沟槽限定的环形区域内。
4.一种绝缘栅半导体器件，包括：
体区，位于半导体衬底的上面侧，且是第一导电类型的半导体；
漂移区，与所述体区的底部接触，且是第二导电类型的半导体；
第一沟槽组，当从上方观察时其形成为条形，穿过所述体区，且包含栅电极；
第二沟槽，位于所述第一沟槽组的相邻沟槽之间，且与所述第一沟槽组的每个沟槽均不接触；
第一浮置区，被所述漂移区包围，包围所述第一沟槽组的至少一个沟槽的底部，且是第一导电类型的半导体；以及
第二浮置区，被所述漂移区包围，包围所述第二沟槽的底部，且是第一导电类型的半导体。
5.根据权利要求4的绝缘栅半导体器件，包括：
第三沟槽，当从上方观察时其具有形成为弧形的部分；以及
第三浮置区，被所述漂移区包围，包围所述第三沟槽的底部，且是第一导电类型的半导体，
当从上方观察时，所述第一沟槽组的每个沟槽的端部与所述第三沟槽的侧面相对，且所述第一沟槽组的每个沟槽的端部与所述第三沟槽的侧面之间的间隔均匀。
6.根据权利要求5的绝缘栅半导体器件，其中
所述第一沟槽组的所有沟槽或部分沟槽的端部与所述第三沟槽的形成为弧形的部分的侧面相对。
7.根据权利要求5或6的绝缘栅半导体器件，其中
当从上方观察时，所述第三沟槽具有环形结构；以及
所述第一沟槽组和所述第二沟槽位于由所述第三沟槽限定的环形区域内。
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