KR20230020355A - 반도체 디바이스 - Google Patents

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KR20230020355A
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region
trench
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semiconductor device
columnar
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KR1020220094567A
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잉마르 뉴만
아드리안 피니
세사르 어거스토 브라즈
Original Assignee
인피니언 테크놀로지스 오스트리아 아게
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Abstract

일 실시예에서, 활성 영역을 포함하는 반도체 바디 - 활성 영역은 복수의 활성 트랜지스터 셀을 포함하고, 각각의 활성 트랜지스터 셀은 필드 플레이트를 포함하는 기둥형 트렌치 및 메사를 포함함 - 및 활성 영역을 횡방향으로 둘러싸는 에지 종단 영역을 포함하는 반도체 디바이스가 제공된다. 에지 종단 영역은, 활성 영역을 횡방향으로 둘러싸는 전이 영역 및 전이 영역을 횡방향으로 둘러싸는 외부 종단 영역을 포함한다. 에지 종단 영역은 전이 영역 및 외부 종단 영역에 배치된 복수의 비활성 셀을 더 포함하고, 각각의 비활성 셀은 필드 플레이트를 포함하는 기둥형 종단 트렌치 및 제1 전도형의 드리프트 영역을 포함하는 종단 메사를 포함한다. 전이 영역에서, 종단 메사는 드리프트 영역 상에 배치된 제2 전도형의 바디 영역을 포함하고, 외부 종단 영역에서 종단 메사의 드리프트 영역은 제1 표면까지 연장된다. 에지 종단 영역은 외부 종단 영역에 위치되고 기둥형 종단 트렌치를 횡방향으로 둘러싸며 적어도 하나의 유전체 재료로 채워지는 적어도 하나의 연속 트렌치를 더 포함한다.

Description

반도체 디바이스{SEMICONDUCTOR DEVICE}
전력 전자 애플리케이션에 사용되는 트랜지스터 디바이스는 종종 실리콘(Si) 반도체 재료로 제조된다. 전력 애플리케이션을 위한 일반적인 트랜지스터 디바이스는 Si CoolMOS®, Si Power MOSFET 및 Si 절연 게이트 바이폴라 트랜지스터(IGBT)를 포함한다.
전력 애플리케이션을 위한 트랜지스터 디바이스는 전하 보상 원리에 기초할 수 있고 전하 보상을 위한 필드 플레이트를 각각 포함하는 복수의 트렌치를 포함하는 활성 셀 필드를 포함할 수 있다. 일부 설계에서, 트렌치 및 인접한 트렌치 사이에 형성된 메사는 각각 세장형 스트립형 구조를 갖는다. 일부 다른 설계에서, 트렌치는 예를 들어 DE 10 2014 112371 A1에 개시된 바와 같이 기둥형 바늘형 형상을 갖는다. 전형적으로, 트랜지스터 디바이스의 활성 셀 필드는 에지 효과로 인한 반도체 디바이스의 항복을 방지하고 디바이스의 성능을 개선하는 역할을 하는 에지 종단 구조물에 의해 횡방향으로 둘러싸여 있다.
애벌란시 항복(avalanche breakdown)은 반도체 디바이스가 높은 전기장에 놓일 때 전류가 증가하는 현상이다. 애벌란시 상태에서, 트랜지스터 디바이스에서 많은 양의 전력이 소실될 수 있으며, 애벌란시 전류가 열 한계에 도달하는 데 걸리는 시간보다 오래 지속되어 트랜지스터 장치를 과열시키면 결국 과열로 인해 파손될 수 있다. 트랜지스터 디바이스의 손상을 방지하기 위해서는 애벌란시 항복이 넓은 영역에 걸쳐 발생하여 애벌란시 전류 밀도를 낮추는 것이 바람직하다.
반도체 디바이스의 에지에서의 불연속성은 국부적으로 큰 전기장을 생성하여 디바이스의 전체 활성 영역에 균일하게 분포되는 대신 에지에서 우선적으로 애벌란시 항복을 생성하는 경향이 있다. 에지 종단 구조물은 에지에서 불연속성을 제거하거나 매끄럽게 하도록 설계되고 제작되어 해당 위치에서 큰 필드를 감소시킨다.
셀 필드에서 애벌란시 항복이 발생할 수 있다. 항복 전기장에 도달하는 데 필요한 전압이 하나의 디바이스 지역의 경우, 예를 들어 셀 그룹에서 다른 곳보다 더 낮으면, 임계 온도에 더 쉽게 도달하여 하나의 특정 영역에서 디바이스가 고장날 수 있다. 애벌란시 견고성을 높이려면, 애벌란시 전류가 많은 셀에 고르게 공유되어야 한다.
향상된 애벌란시 견고성 및 낮은 온 상태 저항을 달성하기 위해 MOSFET 디바이스를 포함하는 트랜지스터 디바이스의 성능을 더욱 향상시키기 위한 추가 개선이 바람직할 것이다.
본 발명에 따르면, 활성 영역을 포함하는 반도체 바디 및 활성 영역을 횡방향으로 둘러싸는 에지 종단 영역을 포함하는 반도체 디바이스가 제공된다. 활성 영역은 복수의 활성 트랜지스터 셀을 포함하고, 각각의 활성 트랜지스터 셀은 필드 플레이트를 포함하는 기둥형 트렌치 및 메사를 포함한다. 에지 종단 영역은, 활성 영역을 횡방향으로 둘러싸는 전이 영역 및 전이 영역을 횡방향으로 둘러싸는 외부 종단 영역을 포함한다. 에지 종단 영역은 전이 영역 및 외부 종단 영역에 배치된 복수의 비활성 셀을 더 포함하고, 각각의 비활성 셀은 필드 플레이트를 포함하는 기둥형 종단 트렌치 및 제1 전도형의 드리프트 영역을 포함하는 종단 메사를 포함한다. 전이 영역에서, 종단 메사는 드리프트 영역 상에 배치된 제2 전도형의 바디 영역을 포함하고, 외부 종단 영역에서 종단 메사의 드리프트 영역은 제1 표면까지 연장된다. 에지 종단 영역은 외부 종단 영역에 위치되는 적어도 하나의 연속 트렌치를 더 포함한다. 적어도 하나의 연속 트렌치는 기둥형 종단 트렌치를 횡방향으로 둘러싸며 적어도 하나의 유전체 재료로 채워진다.
기둥 모양 또는 바늘 모양의 트렌치는, 제1 표면에 평행한 평면에서 길이가 제1 표면에 수직인 기판 내의 이의 깊이보다 긴 연속 트렌치와 대조적으로, 기판 내의 이의 높이/깊이에 비례하여 둘레 또는 폭이 작거나 좁다.
기둥형 종단 트렌치는 어레이로, 예를 들어, 행과 열로 배열될 수 있고, 어레이는 링 형태를 갖고 활성 영역에서 기둥형 트렌치의 어레이를 둘러싸고 있다. 적어도 하나의 연속 트렌치는 기둥형 종단 트렌치의 어레이를 횡방향으로 둘러싸고 결과적으로 에지 종단 영역에서 복수의 비활성 셀을 횡방향으로 둘러싼다. 연속 트렌치(들)는 기둥형 종단 트렌치의 주변 및 외측에 횡방향으로 위치된다.
일부 실시예에서, 연속 트렌치는 전기 전도성 재료가 없으므로 필드 플레이트를 포함하지 않는다.
연속 트렌치는 기둥형 트렌치를 연속적으로 중단 없이 횡방향으로 둘러싸고 평면도에서 밀폐된 고리 형태 또는 링 형태를 갖는다. 연속 트렌치는 평면도에서 직사각형 또는 정사각형 고리 형태를 가질 수 있으며 평면도에서 그 경로는 예를 들어, 반도체 바디의 코너에 위치한 게이트 패드의 2개의 면 또는 반도체 바디의 측면의 길이 중간에 위치하는 게이트 패드의 3개의 면에서 트렌치가 연장되도록 벤드(bend)를 추가로 포함할 수 있다.
일부 실시예에서, 연속 트렌치 내의 유전체 재료는 실리콘의 유전 상수보다 낮은 유전 상수(εr)를 갖는다.
일부 실시예에서, 연속 트렌치는 매립된 도핑 영역을 통해 연장되어 매립된 도핑 영역이 연속 트렌치의 대향하는 측벽의 일부를 형성한다.
일부 실시예에서, 에지 종단 영역은 전이 영역 및 외부 종단 영역에 위치되도록 횡방향 범위를 갖는 제2 전도형의 매립된 도핑 영역을 더 포함한다.
일부 실시예에서, 매립된 도핑 영역은 전이 영역에서 바디 영역 아래에 위치하는 내부 에지 및 외부 종단 영역에서 연속 트렌치 및 복수의 비활성 셀의 외부에 횡방향으로 위치하는 외부 에지를 포함한다. 일부 실시예에서, 외부 에지는 반도체 바디의 측면과 연속 트렌치 사이에 횡방향으로 위치하거나, 연속 트렌치가 하나보다 많은 경우에는 반도체 바디의 측면과 연속 트렌치 중 횡방향으로 가장 바깥쪽의 연속 트렌치 사이에 위치한다.
일부 실시예에서, 전이 영역에서, 매립된 도핑 영역은 드리프트 영역의 일부에 의해 종단 메사의 바디 영역으로부터 수직으로 이격된다.
일부 실시예에서, 전이 영역에서 종단 메사의 바디 영역은 제1 표면까지 연장된다.
일부 실시예에서, 활성 영역 및 에지 종단 영역의 기둥형 트렌치는 제1 표면으로부터 깊이(d)에 위치된 베이스를 갖는다. 일부 실시예에서, 매립된 도핑 영역은 제1 표면으로부터 깊이(dburied)에 위치되며, 0.6㎛ ≤ dburied ≤ 2.0㎛이다.
일부 실시예에서, 연속 트렌치 내의 유전체 재료는 조성이 상이한 부분을 포함한다.
일부 실시예에서, 연속 트렌치 내의 유전체 재료는 고체 상태에 있고 연속 트렌치는 고체 상태의 유전체 재료로 완전히 채워진다.
일부 실시예에서, 유전체 재료는 연속 트렌치의 측벽 및 베이스를 라이닝하는 적어도 하나의 유전체 층을 포함한다.
일부 실시예에서, 적어도 하나의 유전체 층은 연속 트렌치에 위치된 갭을 둘러싼다. 일부 실시예에서, 적어도 하나의 유전체 층은 연속 트렌치에 위치된 밀폐 공동 또는 공극을 둘러싼다.
일부 실시예에서, 유전체 재료는 제1 유전체 층 및 제1 유전체 층 상에 배치된 제2 유전체 층을 포함한다.
일부 실시예에서, 제1 및 제2 유전체 층에 의해 제공되는 연속 트렌치의 측벽 상의 유전체 재료는 총 두께(t)를 갖고 제1 유전체 층은 제2 유전체 층보다 얇다.
일부 실시예에서, 제1 유전체 층은 총 두께(t)의 20% 내지 75%를 포함하고 제2 유전체 층은 총 두께(t)의 25% 내지 80%를 포함한다. 일부 실시예에서, 제1 유전체 층은 총 두께(t)의 20% 내지 50%를 포함하고 제2 유전체 층은 총 두께(t)의 50% 내지 80%를 포함한다.
일부 실시예에서, 2개 이상의 실리콘 산화물 층이 연속 트렌치의 측벽 및 베이스 상에 형성된다. 일부 실시예에서, 제1 유전체 층은 열적으로 성장된 SiOx층이고 제2 유전체 층은 TEOS(Tetraethylorthosilicate)층이다. 따라서, 제2 유전체 층은 증착에 의해 형성된다.
일부 실시예에서, 제2 유전체 층은 제1 유전체 층보다 얇다.
일부 실시예에서, 연속 트렌치는 가장 바깥쪽의 기둥형 종단 트렌치로부터 거리(douter)만큼 이격되고 50 nm ≤ douter ≤ 2 ㎛이다.
거리(douter)는 반도체 디바이스의 차단 전압에 따라 선택될 수 있다. 더 넓은 간격은 실리콘 응력을 줄여 제조를 단순화한다. 더 높은 전압 등급은 더 넓은 간격과 더 적은 실리콘 응력을 허용하는 에피택셜 층의 더 높은 저항을 갖는다.
일부 실시예에서, 반도체 디바이스는 220V의 차단 전압을 갖고 연속 트렌치는 가장 바깥쪽의 기둥형 종단 트렌치로부터 거리(douter)만큼 이격되며 900nm ≤ douter ≤ 1100nm이다.
일부 실시예에서, 반도체 디바이스는 150V의 차단 전압을 갖고 연속 트렌치는 가장 바깥쪽의 기둥형 종단 트렌치로부터 거리(douter)만큼 이격되며 300nm ≤ douter ≤ 700nm이다.
일부 실시예에서, 반도체 디바이스는 60V의 차단 전압을 갖고 연속 트렌치는 가장 바깥쪽의 기둥형 종단 트렌치로부터 거리(douter)만큼 이격되며 100nm ≤ douter ≤ 200nm이다.
일부 실시예에서, 반도체 디바이스는 40V의 차단 전압을 갖고 연속 트렌치는 가장 바깥쪽의 기둥형 종단 트렌치로부터 거리(douter)만큼 이격되며 50nm ≤ douter ≤ 150nm이다.
반도체 바디는 전형적으로 코너에서 교차하는 실질적으로 수직인 실질적으로 직선인 측면을 갖는, 즉, 측면에 수직으로 직교 입방체 형태를 갖는다. 거리(douter)는 코너에서보다는 측면에 인접하여, 즉, 코너로부터 대각선으로 측정된다.
일부 실시예에서, 활성 트랜지스터 셀의 각각의 메사는 제1 전도형의 드리프트 영역, 드리프트 영역 상에 배치된 제1 전도형과 반대되는 제2 전도형의 바디 영역, 바디 영역 상에 배치된 제1 전도형의 소스 영역 및 게이트 전극을 포함하는 게이트 트렌치를 포함한다. 게이트 트렌치는 소스 영역 및 바디 영역을 통해 드리프트 영역으로 연장된다. 활성 영역 내의 기둥형 트렌치 각각은 제1 표면으로부터 바디 영역을 통해 드리프트 영역으로 연장된다.
일부 실시예에서, 반도체 디바이스는 에지 종단 영역에 걸쳐 반도체 바디의 측면과 외부 종단 영역 내의 연속 트렌치 사이에 횡방향으로 위치된 게이트 러너까지 연장되는 적어도 하나의 게이트 핑거를 더 포함한다.
일부 실시예에서, 반도체 디바이스는 게이트 러너를 활성 트랜지스터 셀의 게이트 전극에 전기적으로 결합하는 게이트 콘택트를 더 포함한다. 게이트 콘택트는 전이 영역에서 바디 영역 위에 위치된다.
일부 실시예에서, 매립된 도핑 영역은 기둥형 종단 트렌치의 적어도 2개의 행의 측벽의 일부를 형성한다. 일부 실시예에서, 매립된 도핑 영역은 연속 종단 트렌치 또는 트렌치들의 측벽의 일부를 추가로 형성한다.
일부 실시예에서, 게이트 러너는 측면과 매립된 도핑 영역의 외부 에지 사이에 횡방향으로 위치된다.
당업자는 다음의 상세한 설명을 읽고 첨부 도면을 볼 때 추가적인 특징 및 이점을 인식할 것이다.
도면의 요소는 반드시 서로에 대해 스케일링될 필요는 없다. 동일한 참조 번호는 대응하는 유사한 부분을 나타낸다. 도시된 다양한 실시예의 특징은 서로를 배제하지 않는 한 결합될 수 있다. 예시적인 실시예는 도면에 도시되어 있고 이하의 설명에서 상세히 설명된다.
도 1은 반도체 디바이스의 평면도를 도시한다.
도 2는 도 1의 반도체 디바이스의 일부의 단면도를 도시한다.
도 3a는 일 실시예에 따른 에지 종단 트렌치의 단면도를 도시한다.
도 3b는 일 실시예에 따른 에지 종단 트렌치의 단면도를 도시한다.
도 3c는 일 실시예에 따른 에지 종단 트렌치의 단면도를 도시한다.
도 3d는 일 실시예에 따른 에지 종단 트렌치의 단면도를 도시한다.
도 4는 일 실시예에 따른 반도체 디바이스의 단면도를 도시한다.
도 5는 도 4의 반도체 디바이스의 일부의 평면도를 도시한다.
이하의 상세한 설명에서, 본 명세서의 일부분을 형성하고 본 발명이 실시될 수 있는 특정 실시예를 예시적으로 도시한 첨부 도면이 참조된다. 이와 관련하여, "상단", "하단", "전방", "후방", "선단", "후단" 등과 같은 방향성 용어는 설명되고 있는 도면(들)의 방향과 관련하여 사용된다. 실시예의 구성요소가 다수의 상이한 방향으로 위치될 수 있기 때문에, 방향성 용어는 예시의 목적으로 사용되는 것일 뿐, 그것으로 제한되는 것은 아니다. 본 발명의 범주를 벗어나지 않으면서 다른 실시예가 이용될 수 있고 구조적 또는 논리적 변경이 이루어질 수 있음을 이해해야 한다. 이하의 상세한 설명은 제한적인 의미로 해석되지 않으며, 본 발명의 범주는 첨부된 청구범위에 의해 정의된다.
다수의 예시적인 실시예가 이하에서 설명될 것이다. 이 경우, 동일한 구조적 특징은 도면에서 동일하거나 유사한 참조 부호로 식별된다. 본 설명의 맥락에서, "횡" 또는 "횡 방향"은 반도체 재료 또는 반도체 캐리어의 횡 범위와 일반적으로 평행한 방향 또는 범위를 의미하는 것으로 이해되어야 한다. 따라서, 횡 방향은 일반적으로 이들 표면 또는 측면에 평행하게 연장된다. 이와는 대조적으로, "수직" 또는 "수직 방향"이라는 용어는 일반적으로 이들 표면이나 측면에 그리고 그에 따른 횡 방향에 수직인 방향을 의미하는 것으로 이해된다. 따라서, 수직 방향은 반도체 재료 또는 반도체 캐리어의 두께 방향으로 나아간다.
본 명세서에서 사용되는 바와 같이, 층, 영역 또는 기판과 같은 요소가 다른 요소의 "상에" 있거나 "상으로"로 연장되는 것으로 언급될 때, 다른 요소 상에 직접 또는 다른 요소 상으로 직접 연장될 수 있거나, 또는 개재 요소도 또한 존재할 수 있다. 대조적으로, 요소가 다른 요소 "상에 직접" 존재하거나 다른 요소 "상으로 직접" 연장되는 것으로 언급된 경우에, 개재 요소는 존재하지 않는다.
본 명세서에서 사용된 바와 같이, 요소가 다른 요소에 "연결된" 또는 "결합된" 것으로 언급될 때, 다른 요소에 직접 연결 또는 결합될 수 있거나 개재 요소가 존재할 수 있다. 대조적으로, 요소가 다른 요소에 "직접 연결되어" 있거나 "직접 결합되어" 있다고 언급된 경우에는, 개재 요소는 존재하지 않는다.
본 명세서에 사용된 바와 같이, 다양한 디바이스 유형 및/또는 도핑된 반도체 영역이 n형 또는 p형인 것으로 식별될 수 있지만, 이는 단지 설명의 편의를 위한 것일뿐 제한하려는 것은 아니며, 이러한 식별은 "제1 전도형" 또는 "반대의 제2 전도형"인 보다 일반적인 설명으로 대체될 수 있고, 여기서 제1 유형은 n형 또는 p형일 수 있고 제2 유형은 p형 또는 n형일 수 있다.
도면은 도핑 유형 "n" 또는 "p" 옆에 "-" 또는 "+"를 표시함으로써 상대적인 도핑 농도를 도시한다. 예를 들어, "n-"는 "n" 도핑 영역의 도핑 농도보다 낮은 도핑 농도를 의미하는 반면 "n+" 도핑 영역은 "n" 도핑 영역보다 높은 도핑 농도를 갖는다. 동일한 상대 도핑 농도의 도핑 영역이 반드시 동일한 절대 도핑 농도를 가질 필요는 없다. 예를 들어, 2개의 상이한 "n" 도핑 영역은 동일하거나 상이한 절대 도핑 농도를 가질 수 있다.
트랜지스터 디바이스는 스위칭 애플리케이션에 최적화되어 있으며 전형적으로 트랜지스터 디바이스가 안전하게 작동할 수 있는 전압을 나타내는 정격 전압을 갖는다. 트랜지스터 디바이스가 꺼져 있을 때, 특정 드레인 소스 전류(IDS)에 대한 차단 전압 또는 BVDSS로 알려진 100V, 120V 또는 150V와 같은 소정의 전압을 차단할 수 있다. 트랜지스터 디바이스가 켜져 있을 때, 트랜지스터 디바이스는 사용되는 애플리케이션에 대해 충분히 낮은 온 저항(RON)을 가지며, 즉, 상당한 전류가 디바이스를 통과할 때 충분히 낮은 전도 손실을 겪는다.
MOSFET과 같은 일부 유형의 트랜지스터 디바이스는 각각이 트랜지스터 구조를 갖는 복수의 실질적으로 동일한 트랜지스터 셀을 포함하는 셀 필드를 포함한다. 셀은 전기적으로 연결되어 스위칭을 위한 단일 트랜지스터 디바이스를 형성한다. 셀 필드는 트랜지스터 디바이스가 형성되는 반도체 다이 내에서 트랜지스터 디바이스의 활성 영역을 제공한다. 트랜지스터 디바이스는 셀 필드를 횡방향으로 둘러싸고 셀 필드와 트랜지스터 디바이스의 측면, 즉, 반도체 다이의 측면 사이의 피크 횡방향 전기장을 감소시키는 역할을 하는 구조물을 구비하여 에지 효과로 인한 반도체 디바이스의 항복을 방지하고 디바이스의 성능을 향상시키는 에지 종단 영역을 포함한다.
향상된 애벌란시 견고성 및 낮은 온 저항을 가진 전력 MOSFET이 제공된다. 본 발명에 따르면, 반도체 디바이스, 특히 트랜지스터 디바이스를 위한 종단 구조물이 제공되며, 이는 컴팩트하고 기존 제조 공정에 쉽게 도입된다. 트랜지스터 디바이스는 전계 효과 트랜지스터 디바이스일 수 있고 전하 보상 구조물로서 필드 플레이트를 각각 포함하는 기둥형 트렌치를 포함할 수 있다. 유전체 재료로 채워지고 연속적으로 중단 없이 셀 필드를 둘러싸는 적어도 하나의 에지 종단 트렌치가 제공된다. 연속 에지 종단 트렌치는 전도성 재료 및 소스 전위에 전기적으로 결합된 필드 플레이트를 포함하는 에지 종단 트렌치의 일부 또는 전부를 대체할 수 있다. 에지 종단 트렌치는 기둥 또는 바늘 모양을 갖는 반면, 연속 트렌치는 평면도에서 연속적인 모양, 예컨대, 고리 모양 또는 링 모양을 형성하는 세장형 형태를 갖는다.
일부 실시예에서, 에지 종단 영역은 또한 트랜지스터 디바이스의 드리프트 영역의 전도형으로부터 반대 전도형으로 도핑된 매립된 도핑 영역을 포함한다. 연속 트렌치는 매립된 도핑 영역을 통해 연장될 수 있다. 이러한 카운터 도핑 주입을 추가하여 디바이스의 활성 영역으로부터 연속 트렌치의 간격을 늘릴 수 있다. 이것은 더 낮은 전압 등급에서 이로운 것으로 밝혀졌다. 카운터 도핑 주입은 프로세스 윈도우를 증가시키고 유전체로 채워진 연속 트렌치가 기둥형 종단 트렌치로부터 훨씬 더 멀리 이격되도록 하는 데 사용될 수 있다. 이것은 에지 종단 영역에 유전체로 채워진 연속 트렌치를 포함함으로써 야기되고 트랜지스터 디바이스의 활성 영역으로 전달되는 응력이 감소되거나 제거될 수 있게 한다.
에지 종단 구조물은 애벌란시 항복을 활성 셀 영역으로 이동시켜 애벌란시 성능을 크게 향상시킨다. 효과적인 종단 구조물을 제공하기 위해 활성 트랜지스터 셀의 설계를 변경할 필요가 없기 때문에, 더 나은 Ron.Area 및 스위칭 특성을 달성하도록 트랜지스터 셀 구조물이 최적화될 수 있다. 에지 종단 구조물이 작으므로, 활성 영역이 더 커지고 따라서 더 나은 Ron.Area가 달성된다. 또한, 불필요한 종단 커패시턴스가 도입되지 않으므로, Qoss가 향상된다. 에지 종단 영역의 연속적인 유전체로 채워진 트렌치와 매립된 도핑층의 조합은 온 상태 저항을 줄이고 트랜지스터 디바이스의 애벌란시 견고성을 향상시키는 효과가 있다.
일부 실시예에서, 연속 에지 종단 트렌치는 둘 이상의 유전체 재료를 포함한다. 일부 실시예에서, 질화물, 산질화물 또는 심지어 진공/가스 갭 트렌치와 같은 유전체 재료의 다른 유형 및 조합이 사용된다. 일부 실시예에서, 트렌치의 측벽 및 베이스를 라이닝하고 트렌치의 중심에 형성된 공극 또는 공동을 둘러싸는 산화물 및/또는 질화물과 같은 유전체 고체 재료가 사용된다. 이러한 연속 에지 트렌치 설계는 응력 및 Idss 누출의 유입을 방지하는 데 효과적이다.
일부 실시예에서, 연속 트렌치 또는 트렌치들은 적어도 2개의 상이한 유형의 유전체 재료, 예를 들어, Si와 산화물 사이에 고품질 계면을 제공하기 위해 열적으로 성장된 산화물 및 구조물의 기계적 특성을 조정하는 데 사용되는 TEOS와 같은 증착된 산화물로 채워진다. 트렌치를 닫는 데 TEOS 층을 사용할 때, TEOS는 상부 측벽에서 다소 두껍게 증착되는 경향이 있기 때문에 산화물 트렌치에 작은 공극이 형성될 수 있다. 결과적인 공극은 압력을 더 완화하는 데 도움이 된다.
일부 실시예에서, 동심원으로 배열된 2개 이상의 연속 트렌치는 애벌란시 견고성을 더 증가시키는 데 사용될 수 있다. 복수의 트렌치의 경우, 각각의 추가 트렌치는 인접 트렌치에서 가장 안쪽 연속 트렌치와 가장 바깥쪽 기둥형 에지 종단 트렌치 사이의 간격까지 유사한 간격을 가질 수 있다.
본 명세서에 설명된 에지 종단 영역은 60V 내지 약 300V 범위의 차단 전압을 갖는 중간 전압 전력 MOSFET 및 바늘 필드 플레이트 전력 MOSFET에 사용될 수 있다. 이러한 유형의 MOSFET은 E-퓨즈, LV 드라이브 및 동기 정류와 같은 애플리케이션에 사용될 수 있다.
도 1은 트랜지스터 디바이스(11)를 포함하는 반도체 디바이스(10)의 평면도를 도시하고, 도 2는 도 1의 반도체 디바이스(10)의 일부의 단면도를 도시한다.
트랜지스터 디바이스(11)는 전하 보상 원리에 기초한 수직 전계 효과 트랜지스터 디바이스일 수 있다. 반도체 디바이스(10)는 제1 표면(13), 제1 표면의 반대쪽에 있으며 도 1의 평면도에서 볼 수 없는 제2 표면(32) 및 제1 표면(13)과 제2 표면(32) 사이에서 연장하는 측면(14)을 갖는 반도체 바디(12)를 포함한다. 반도체 바디(12)는 실리콘을 포함할 수 있고, 단결정 실리콘 기판과 같은 기판 상에 증착된 실리콘 에피택셜 층을 포함할 수 있다. 제1 면(12)은 상면으로 지칭되고, 제2 면은 후면으로 지칭될 수 있다.
반도체 디바이스(10)는 도 1의 평면도에서 점선(16)으로 표시된 활성 영역(15)을 포함한다. 활성 영역(15)은 에지 종단 영역(17)에 의해 횡방향으로 둘러싸여 있다. 에지 종단 영역(17)은 모든 측면에서 활성 영역(15)을 횡방향으로 둘러싼다. 에지 종단 영역(17)은 제1 표면(13)에서 또는 그 근처에서 반도체 디바이스(10)의 항복을 방지하고 반도체 디바이스(10)의 항복 전압을 증가시키기 위한 에지 종단 구조물을 포함한다. 에지 종단 구조물은 예를 들어, 에지 종단 영역(17)을 가로질러 전기장 라인을 확산시킴으로써 필드 강도 접합을 낮출 수 있다.
활성 영역(15)은 복수의 활성 트랜지스터 셀(18)을 포함한다. 각각의 활성 트랜지스터 셀(18)은 필드 플레이트(39)를 포함하는 기둥형 트렌치(19) 및 메사(20)를 포함한다. 메사(20)는 기둥형 트렌치(19) 사이에 위치된 반도체 바디(12)의 영역에 의해 형성된다. 메사(20)는 제1 전도형의 드리프트 영역(29)을 포함한다.
기둥형 트렌치(19)는 규칙적인 그리드, 예를 들어, 행 및 열과 같은 규칙적인 어레이와 같은 어레이로 배열될 수 있거나 또는 엇갈리거나 시프트된 행의 어레이로 배열될 수 있으며, 각 행의 기둥형 트렌치(19)는 행의 긴 방향으로 동일한 피치 또는 간격을 가지며 어레이의 바로 인접한 행에 대해 긴 방향으로 오프셋된다. 일부 실시예에서, 기둥형 트렌치(19)는 기둥형 트렌치가 육각형 배치 패킹 배열과 같은 규칙적인 패턴을 갖는 어레이로 배열된다. 임의의 형태 또는 패턴을 갖는 어레이 내의 기둥형 트렌치(19) 각각의 횡방향 형태는 예를 들어, 정사각형, 팔각형, 원형 또는 육각형일 수 있다. 예를 들어, 기둥형 트렌치는 평면도에서 횡방향 팔각형 형태를 가질 수 있고 엇갈린 행으로 배열될 수 있다.
에지 종단 영역(17)은 활성 영역(15)을 횡방향으로 둘러싸는 전이 영역(21) 및 전이 영역(21)을 횡방향으로 둘러싸는 외부 종단 영역(22) 및 외부 종단 영역(22)을 횡방향으로 둘러싸는 외부 영역(25)을 포함한다. 전이 영역(21) 및 외부 종단 영역(22) 사이의 경계는 점선(23)으로 표시되고 외부 종단 영역(22)과 외부 영역(25) 사이의 경계는 도 1 및 도 2에서 점선(24)으로 표시된다.
트랜지스터 디바이스(11)는 전하 보상을 위한 필드 플레이트(39)를 포함하는 수직 MOSFET 디바이스일 수 있다. MOSFET 디바이스의 소스 및 게이트는 제1 표면(13)에 위치되고 드레인은 반대쪽의 제2 표면에 위치되어 MOSFET 디바이스의 드리프트 경로가 제1 표면(13) 및 제2 표면(32)에 종방향으로 및 실질적으로 수직으로 연장된다. 전하 보상을 위한 필드 플레이트가 있는 MOSFET 디바이스는 영역별 저항의 개선을 제공한다. 이들 디바이스 중 일부는 스트립 설계를 사용하고, 즉, 트렌치와 메사는 세장형 스트립 형태를 가지며 대안적으로는 스트립형 메사가 2개의 인접한 스트립형 트렌치에 의해 정의되도록 배열된다. 그러나, 본 명세서에 설명된 것과 같은 전하 보상을 위한 필드 플레이트를 갖는 MOSFET 디바이스의 일부 유형의 설계는 기둥형 또는 바늘형 트렌치(19)를 포함하여 메사(20)가 기둥형 트렌치(19) 사이의 재료에 의해 형성된다.
기둥형 필드 플레이트(39)는 기둥형 트렌치(19) 내에 위치되고 기둥형 트렌치(19)의 측벽(33) 및 베이스(40)를 라이닝하는 유전체 재료(43)에 의해 반도체 바디(12)로부터 전기적으로 절연된다. 기둥형 트렌치(19)는 전형적으로 중앙에 필드 플레이트(39)를 포함하는 깊은 트렌치이다. 별개의 더 얕은 게이트 트렌치(37)가 메사(20)에 위치된다. 트랜지스터 셀(18)의 게이트 전극(38)은 게이트 트렌치(27)에 위치된다. 게이트 트렌치(37)는 세장형 형태를 갖는다. 이러한 설계는 메사 영역(20)의 더 큰 단면을 초래하며, 이는 전체 온-저항의 추가 감소로 이어질 것으로 예상된다.
일부 실시예에서, 게이트 트렌치(37)는 스트립형 형태를 갖고 서로에 대해 실질적으로 평행하게 연장된다. 하나의 게이트 트렌치(37)는 기둥형 트렌치(19)의 대향하는 2개의 측면에 인접하여 위치된다. 일부 실시예에서, 게이트 트렌치(37)는 각각의 기둥형 트렌치(19)를 횡방향으로 둘러싸는 그리드 구조물을 형성하도록 상호연결된다.
에지 종단 영역(17)의 전이 영역(21) 및 외부 전이 영역(22)은 복수의 비활성 셀(26)을 포함한다. 각각의 비활성 셀(26)은 기둥형 종단 트렌치(27) 및 종단 메사(28)를 포함한다. 기둥형 종단 트렌치(27)는 필드 플레이트(39)도 포함한다. 종단 메사(28)는 제1 전도형의 드리프트 영역을 포함한다.
에지 종단 영역(17)은 외부 종단 영역(22)에 위치된 적어도 하나의 연속 트렌치(50)를 더 포함한다. 연속 트렌치(50)는 유전체 재료로 채워지고 기둥형 종단 트렌치(27)를 횡방향으로 둘러싼다. 연속 트렌치(50)는 기둥형 종단 트렌치(27) 및 비활성 셀(26)을 연속적으로 중단 없이 횡방향으로 둘러싸고 있다. 활성 셀(18)의 기둥형 종단 트렌치(27) 및 기둥형 트렌치(19)는 어레이, 예를 들어, 행 및 열의 그리드로 배열될 수 있다. 연속 트렌치(59)는 이 어레이의 주변, 즉, 기둥형 에지 종단 트렌치(27)의 어레이와 반도체 바디(12)의 측면(14) 사이에서 횡방향으로 둘러싸고 배열된다. 연속 트렌치(50)는 전기 전도성 재료가 없고, 필드 플레이트를 포함하지 않는다.
일부 실시예에서, 연속 트렌치(50)는 기둥형 종단 트렌치(27) 중 횡방향으로 가장 바깥쪽 기둥형 종단 트렌치로부터 거리(douter)만큼 이격된다. douter는 50 nm ≤ douter ≤ 2 μm일 수 있다. 반도체 바디(12)는 전형적으로 코너에서 교차하는 실질적으로 수직인 실질적으로 직선인 측면(24)을 갖는 입방체 형태를 갖는다. 거리(douter)는 코너에서보다는 측면(24)에 인접하여 측정된다.
일부 실시예에서, 기둥형 종단 트렌치(27)의 측면 형상, 패턴 및 피치(중심 대 중심 간격)는 활성 영역(15)의 활성 트랜지스터 셀(17)의 기둥형 트렌치(19)에 대한 것과 동일할 수 있다. 기둥형 종단 트렌치(27) 및 기둥형 트렌치(19) 내의 필드 플레이트의 크기와 형상은 동일할 수 있다.
일부 실시예에서, 종단 메사(28)의 일부 또는 전부는 활성 영역(15)에서 메사(20)보다 횡방향으로 더 작다. 종단 메사(28)의 더 작은 폭은 동일한 중심 대 중심 간격 또는 피치를 갖는 기둥형 종단 트렌치(27)의 결과일 수 있지만, 각각의 기둥형 종단 트렌치(27)는 활성 영역(15)의 기둥형 트렌치(19)보다 횡방향으로 더 넓다.
그러나, 다른 실시예에서, 종단 메사(28)의 일부 또는 전부는 활성 영역(15)의 메사(20)보다 횡방향으로 더 넓다.
일부 실시예에서, 활성 영역(15)에 횡방향으로 더 가깝게 위치된 종단 메사(28) 및 기둥형 종단 트렌치(27)는 활성 영역(15)에서 각각 메사(20) 및 기둥형 트렌치(19)와 동일한 폭을 갖는 반면, 활성 영역(15)으로부터 횡방향으로 더 외측에 위치된 종단 메사(28)는 예를 들어, 활성 영역(15)의 메사(20)보다 횡방향으로 더 작고, 예컨대, 더 좁고, 활성 영역(15)으로부터 횡방향으로 더 외측에 위치된 기둥형 종단 트렌치(27)는 활성 영역(15)의 기둥형 트렌치(19)보다 더 큰 횡방향 크기, 예를 들어, 폭을 갖는다.
일부 실시예에서, 더 좁은 종단 메사(28)에서 드리프트 영역(29)의 도핑 레벨은 활성 영역(15)의 메사(20)에서 및 더 넓은 종단 메사(28)에서 드리프트 영역(29)의 도핑 레벨보다 높다.
일부 실시예에서, 기둥형 종단 트렌치(27) 및 활성 영역(15)의 기둥형 트렌치(19)는 동일한 깊이를 가지며, 즉, 제1 표면(13)으로부터 대략 동일한 거리에 위치되는 베이스 또는 하부를 갖는다. 다른 실시예에서, 전이 영역(21) 및 외부 전이 영역(22)의 기둥형 종단 트렌치(27)는 활성 영역(15)의 기둥형 트렌치(19)보다 더 깊은 깊이를 갖는다.
도 2는 반도체 디바이스(10)의 일부의 단면도를 도시하고 활성 영역(15)의 일부 및 전이 영역(21), 종단 영역(22) 및 외부 영역(25)을 포함하는 에지 종단 영역(17)을 도시한다.
활성 영역(15)에서, 메사(20)는 제1 전도형의 드리프트 영역(29), 드리프트 영역(29)에 배열되고 제1 전도형과 반대인 제2 전도형의 바디 영역(30) 및 바디 영역(30) 상에 배열되고 제1 표면(13)까지 연장되는 제1 전도형의 소스 영역(39)을 포함한다. 소스 영역(39)은 드리프트 영역(29)보다 더 고농도로 도핑된다. 예를 들어, 일부 실시예에서, 제1 전도형은 n형이고 제2 전도형은 p형이거나 그 반대이다.
전이 영역(21)에서, 종단 메사(28)는 드리프트 영역(29) 상에 배열된 제2 전도형의 바디 영역(30)을 포함한다. 전이 영역(21)에서, 바디 영역(30)은 반도체 바디(12)의 제1 표면(13)까지 연장되어 소스 영역은 제공되지 않는다. 따라서, 이들 셀은 비활성이다.
외부 종단 영역(22)에서, 종단 메사(28)의 드리프트 영역(29)은 반도체 바디(12)의 제1 표면(13)까지 연장된다. 전이 영역(21)의 종단 메사(28)와 대조적으로, 외부 종단 영역(22)의 종단 메사(28)는 바디 영역을 포함하지 않는다.
전이 영역(21)은 바디 영역(30)의 존재에 의해 외부 종단 영역(22)과 구별될 수 있다. 제1 전도형으로 도핑되고 소스 영역(36)을 제공하는 반도체 바디(12)의 영역은 바디 영역(30)을 형성하고 제2 전도형으로 도핑되는 반도체 바디의 영역보다 횡방향으로 작다. 바디 영역(30)의 외부 에지에 의해 정의되는 바디 영역(30)의 횡방향 범위는 드리프트 영역(29) 및 제1 표면(13)의 횡방향 범위보다 작다.
특히 외부 종단 영역(22)을 둘러싸고 이에 인접하는 외부 종단 영역(25)에는 비활성 셀이 없다. 따라서, 외부 종단 영역(25)에는 기둥형 트렌치 및 메사가 없다. 외부 종단 영역(25)은 제1 전도형의 반도체 재료를 포함할 수 있다.
활성 셀(18)의 메사(20), 에지 종단 영역(17)의 외부 종단 영역(22) 및 전이 영역(21)의 비활성 셀(26)의 종단 메사(28)는 제1 전도형을 포함하는 드리프트 영역(29)을 포함한다. 드리프트 영역(29) 및 외부 종단 영역(25)은 에피택셜 실리콘 층으로 형성될 수 있다.
적어도 하나의 연속 트렌치(50)는 외부 종단 영역(22)에 위치되고 기둥형 종단 트렌치(27)의 어레이를 횡방향으로 둘러싼다. 연속 트렌치(50)는 적어도 하나의 유전체 재료로 채워진다. 기둥형 종단 트렌치(27)와 대조적으로, 연속 트렌치(50)에는 전기 전도성 재료가 없으므로 필드 플레이트가 없다. 연속 트렌치(50)는 측벽 및 제1 주 표면(13)으로부터 깊이(dc)에 위치된 베이스(54)를 갖는다. 깊이(dc)는 기둥형 트렌치(19, 27)의 깊이(d)와 실질적으로 동일할 수 있거나 또는 깊이(d)보다 더 작거나 더 클 수 있다. 그러나, 연속 트렌치(50)의 깊이(dc)는 게이트 트렌치(37)의 깊이(dg)보다 크다.
연속 트렌치(50)에 위치하는 유전 재료(51)는 11.7의 εr을 갖는 실리콘의 유전 상수보다 낮은 유전 상수εr을 갖는다. 연속 트렌치(50)에 대한 가능한 유전체 재료는 εr이 약 2.66인 SiO2, εr이 1.0인 진공 및 εr이 약 6.0인 질화 실리콘을 포함한다.
도 2에 도시된 것과 같은 일부 실시예에서, 에지 종단 영역(17)은 도 2의 단면도에서 볼 수 있는 매립된 도핑 영역(31)을 더 포함한다. 매립된 도핑 영역(31)은 에지 종단 영역(17)의 전이 영역(21)과 외부 종단(22) 모두에 위치된다. 매립된 도핑 영역(31)은 제2 전도형을 포함한다. 연속 트렌치(50)는 매립된 도핑 영역(31)을 통해 연장된다. 매립된 도핑 영역(31)은 기둥형 종단 트렌치(27) 중 적어도 일부의 측벽(33)과 연속 트렌치(50) 사이에서 연장된다. 매립된 도핑 영역(31)은 기둥형 종단 트렌치(27) 중 적어도 일부의 측벽(33)의 일부 및 연속 트렌치(50)의 2개의 대향하는 세장형 측벽(53)의 일부를 형성한다.
매립된 도핑 영역(31)은 제1 주 표면(13)으로부터 거리를 두고 반도체 바디(12) 내에 위치되고 단일 도핑 영역의 형태를 갖는다. 매립된 도핑 영역(31)은 실질적으로 균일한 두께를 가질 수 있다. 매립된 도핑층(31)은 드리프트 영역(29)의 부분들에 의해 위와 아래를 경계짓고 제1 주 표면(13) 및 제2 주 표면으로부터 이격되는 플레이트형 층의 형태를 가질 수 있다. 이 플레이트형 매립된 도핑층도 균일한 두께를 가질 수 있다. 일부 실시예에서, 매립된 도핑층(31)은 드리프트 영역(29)의 일부에 의해 바디 영역(30)으로부터 이격될 수 있다.
일부 실시예에서, 매립된 도핑층(31)의 일부는 드리프트 영역(29)의 일부에 의해 바디 영역(30)으로부터 이격되고 바디 영역(30)의 일부와 수직으로 중첩된다.
매립된 도핑층(31)은 제2 전도형, 예컨대, p형으로 도핑되는 반면, 드리프트 영역(29)은 제1 전도형, 예컨대, n형으로 도핑된다. 매립된 도핑층(31)은 카운터 도핑층을 제공하는 것으로 간주될 수 있다. 일부 실시예에서, 매립된 도핑층은 1e11-1e13/cm2의 주입으로부터 생성될 수 있는 1e14-1e17/cm3의 도핑 농도를 가지며 드리프트 영역은 1e14-1e17/cm3의 도핑 농도를 갖는다.
매립된 도핑층(31)의 횡방향 범위는 내부 에지(34) 및 외부 에지(35)에 의해 정의될 수 있다. 일부 실시예에서, 매립된 도핑 영역(31)은 에지 종단 영역(17)의 전이 영역(21)에 위치되고 종단 메사(28)의 바디 영역(30) 아래에 위치되는 내부 에지(34)를 포함한다. 매립된 도핑 영역(31)은 드리프트 영역(29)의 일부에 의해 종단 메사(28)의 바디 영역(30)으로부터 수직으로 이격된다. 일부 실시예에서, 매립된 도핑 영역(31)의 내부 에지는 매립된 도핑 영역(31)이 2개 이상의 이웃하는 종단 메사(28)에 위치하는 바디 영역(30) 아래에 위치되도록 배열될 수 있다.
전이 영역(21)의 적어도 일부에서, 바디 영역(30)은 매립된 도핑 영역(31)과 수직으로 중첩되지 않는다. 특히, 활성 영역(15)에 더 가깝게 횡방향으로 위치된 바디 영역(30)의 일부는 매립된 도핑 영역(31)과 수직으로 중첩되지 않는다. 매립된 도핑 영역(21)의 내부 에지(34)는 기둥형 종단 트렌치(27) 및 종단 메사(28)를 포함하는 적어도 하나의 비활성 셀(26)에 의해 활성 영역(15)으로부터 측방향으로 이격된다. 일부 실시예에서, 활성 영역(15)에 횡방향으로 인접한 하나 이상의 종단 메사(28)는 드리프트 영역(29)이 바디 영역(30)으로 중단 없이 연장되고 매립된 도핑 영역(31)이 없도록 하는 구조를 갖는다.
일부 실시예에서, 매립된 도핑 영역(31)은 에지 종단 영역(17)의 외부 영역(25)에 위치된 외부 에지(35)를 가지므로, 매립된 도핑 영역(31)은 전이 영역(21) 내에서부터 중간에 위치된 외부 종단 영역(22)의 전체 폭에 걸쳐 비활성 셀이 없는 외부 영역(25)으로 연장된다. 매립된 도핑 영역(31)의 외부 에지(35)는 반도체 바디(12)의 측면(14)과 연속 트렌치(50) 사이에 횡방향으로 위치된다. 따라서, 연속 트렌치(50)는 도핑된 매립층(50)이 연속 트렌치(50)의 대향하는 측벽(53)의 일부를 형성하도록 도핑된 매립층(31)을 통해 연장되고 이를 차단한다.
매립된 도핑 영역(31)이 에지 종단 영역(17)의 외부 종단 영역(22)과 전이 영역(21) 모두에 위치하도록 횡방향 범위를 갖기 때문에, 매립된 도핑 영역(31)은 기둥형 종단 트렌치(27)의 적어도 2개의 횡방향으로 인접한 행의 측벽의 일부를 형성하여, 하나의 행은 전이 영역(21)에 위치되고 다른 행은 외부 종단 영역(22)에 위치된다.
활성 영역(15)에 배열된 기둥형 트렌치(17) 및 에지 종단 영역(17)에 배열된 기둥형 종단 트렌치(27)는 제1 표면(13)에서 반도체 바디(12)로 거리(d)만큼 연장되어 기둥형 트렌치(17, 27)는 제1 표면(13)으로부터 깊이(d)에 위치된 베이스 또는 하부를 갖는다. 일부 실시예에서, 매립된 도핑 영역(31)은 제1 표면으로부터 깊이(dburied)에 위치되며, 0.6㎛ ≤ dburied ≤ 2.0㎛이다. dburied < d(제1 주표면(13)으로부터 기둥형 트렌치(19, 27)의 베이스(40)의 깊이)이다. 추가적으로, dburied < dc(제1 주표면(13)으로부터 연속 트렌치(50)의 베이스(54)의 깊이)이다.
매립된 도핑 영역(31)은 위에서 볼 때 활성 영역(15)의 모든 측면에 횡방향으로 인접하여 위치하며 활성 영역(15)을 횡방향으로 연속적으로 둘러싸는 연속적인 링 형태를 가질 수 있다.
매립된 도핑 영역(31)은 실질적으로 균일한 두께를 갖는 층의 형태를 가질 수 있다. 일부 실시예에서, 매립된 도핑 영역(31)의 상부 경계는 제1 표면으로부터 깊이(d1buried)에 위치되고, 매립된 도핑 영역(31)의 하부 경계는 제1 표면으로부터 깊이(d2buried)에 위치되며, 이에 의해 d2buried > d1buried이고 (d1buried - d2buried)는 약 200nm 내지 800nm이다.
매립된 도핑 영역(31)은 메사 에피를 카운터도핑하고(counterdope) 감소된 영역별 온 저항을 실현하는 데 사용될 수 있다. 일부 실시예에서, 매립된 도핑 영역(31)은 에지 종단 영역(17)의 에지 종단 트렌치(28)의 영역에서 그리고 전이 영역(21) 내로부터 외부 종단 영역(22)을 통해 외부 영역(25)으로 연장된다. 매립된 도핑 영역(31)은 종단 영역에서 반대 전도형의 에피택시를 카운터도핑하여 조합이 고저항 에피택셜 층처럼 작용하도록 한다. 이것은 낮은 저항을 달성하기 위해 활성 영역에 사용되는 고농도로 도핑된 에피택셜 층이 종단 영역에서 효과적으로 더 높은 저항이며 더 높은 전압을 지원하기 쉽게 한다는 것을 의미한다.
적어도 산화물 트렌치(50)가 개재 실리콘을 카운터도핑할 때까지 에지 니들(39)로부터 매립된 도핑 영역(31)을 연장한다. 이것은 산화물 트렌치(50)가 에지 니들(39)로부터 훨씬 더 멀리 배치될 수 있게 한다. 이것은 이 실리콘 영역에서 응력을 감소시킨다. 또한 허용가능한 메사 폭 범위를 넓혀 제조를 개선한다.
일부 실시예에서, 이 추가 매립된 도핑 영역(31)은 다음과 같은 특성 조합을 갖는다: 전기장을 국부적으로 완화하기 위해 완전히 공핍될 수 있고, 바디 영역(30)의 끝에서 곡률의 조기 항복을 방지하기 위해 전이 영역(21)에서 바디 영역(30)의 외부 단부 아래에서 횡방향으로 연장되며, 반도체 바디(12)의 측면(14)을 향해 횡방향으로 필드 플레이트가 있는 기둥형 트렌치를 포함하지 않는 외부 종단 영역(25)으로 연장되어 종단 구조물의 외측에 있는 전위 라인을 '스트레칭'하고 에지 종단 영역(17)의 횡방향으로 가장 바깥쪽 트렌치(27)에서 전기장을 완화하여 이 위치에서 조기 항복을 방지한다.
에지 종단 영역(17)에서 연속적인 유전체로 충진된 트렌치(50)와 매립된 도핑 영역(31)의 조합은 애벌란시 성능을 크게 향상시키는 활성 셀 영역으로 애벌란시 항복을 이동시키는 에지 종단 구조물을 제공한다. 에지 종단 구조물이 작을수록 활성 영역이 커지고 따라서 더 나은 Ron.Area가 달성된다. 트랜지스터 셀 구조물은 더 나은 Ron.Area 및 스위칭 특성을 달성하기 위해 더욱 최적화될 수 있다.
도 2를 참조하면, 활성 트랜지스터 셀(18)의 각각의 메사(20)는 제1 전도형의 드리프트 영역(29), 드리프트 영역(29) 상에 배열된 제2 전도형의 바디 영역(30) 및 바디 영역(30) 상에 배열된 제1 전도형의 소스 영역(36)을 포함한다. 활성 트랜지스터 셀(18)의 기둥형 트렌치(19) 각각은 제1 표면(13)으로부터 소스 영역(36)을 통해 바디 영역(30)을 거쳐 드리프트 영역(29)으로 연장된다.
활성 트랜지스터 셀(18)의 각각의 메사(20)는 게이트 전극(38)을 포함하는 게이트 트렌치(37)도 포함한다. 게이트 전극(38)은 게이트 트렌치(37)의 측벽과 베이스를 라이닝하는 절연층(42)에 의해 메사(20)로부터 전기적으로 절연된다. 게이트 트렌치(37)는 소스 영역(36) 및 바디 영역(30)을 통해 드리프트 영역(29)으로 연장된다. 제1 표면(13)으로부터의 기둥형 트렌치(19)의 깊이는 제1 표면(13)으로부터의 게이트 트렌치(37)의 깊이보다 깊다. 게이트 트렌치(37)는 도면의 평면으로 연장되는 길이를 갖는 세장형이다. 게이트 트렌치(37)는 서로 평행하게 배열될 수 있고 기둥형 트렌치(19)의 2개의 대향하는 측면 상에 위치될 수 있거나 그리드 구조를 형성하도록 상호연결될 수 있고 기둥형 트렌치(19)의 2개 초과의 측면에 횡방향으로 인접하게 또는 모든 측면 상에 위치될 수 있다.
활성 트랜지스터 셀(18)의 기둥형 트렌치(19) 및 에지 종단 영역(17)의 기둥형 종단 트렌치(27) 각각은 각각 기둥형 트렌치(19, 27)의 바닥을 향해 위치되는 필드 플레이트(39)를 포함한다. 필드 플레이트(39)는 기둥형 트렌치(19, 27)의 측벽(33) 및 베이스(40)를 라이닝하는 전기 절연층(43)에 의해 반도체 바디로부터 전기적으로 절연된다.
전술한 바와 같이, 연속 트렌치(50)는 상이한 구조를 가질 수 있다. 도 1 및 도 2에 도시된 것과 같은 일부 실시예에서, 연속 트렌치(50)는 산화물, 예컨대, 실리콘 산화물 또는 질화물과 같은 고체 유전체 재료(51)로 완전히 채워진다. 연속 트렌치는 단일 고체 유전체 재료(51)로 또는 조성이 상이한 둘 이상의 고체 유전체 재료로 완전히 채워질 수 있다.
도 3a 내지 도 3d를 포함하는 도 3은 연속 트렌치(50)에 대한 3개의 대안적인 구조의 단면도를 도시한다.
일부 실시예에서, 연속 트렌치(50)의 유전체 재료(51)는 조성이 상이한 부분을 포함한다.
도 3a는 유전체 재료(51)가 연속 트렌치(50)의 측벽(53)과 베이스(54)를 라이닝하는 유전체 층(52)을 포함하는 일 실시예를 도시한다. 유전체 층(52)은 연속 트렌치(50)의 중심에서 갭 또는 공극(55)을 둘러싼다. 갭(55)은 그 자체가 실리콘의 유전 상수보다 낮은, 즉 11.7보다 낮은 유전 상수를 갖는 유전체 재료인 진공 또는 가스로 채워질 수 있다. 유전체 층(52)은 단일층 또는 2개 이상의 서브층으로 형성될 수 있다.
도 3b는 유전체 재료(51)가 제1 유전체 층(56) 및 제1 유전체 층 상에 배열된 제2 유전체 층(57)을 포함하는 일 실시예를 도시한다. 제1 유전체 층(56)은 연속 트렌치(50)의 측벽(53)과 베이스를 라이닝한다. 제2 유전체 층(57)은 제1 유전체 층(56)을 완전히 덮을 수 있다. 제1 및 제2 유전체 층(56, 57)은 트렌치의 중심에서 갭 또는 공극(55)을 둘러쌀 수 있다. 다른 실시예에서, 제2 유전체 층(57) 또는 추가 유전체 층이 연속 트렌치(50)를 완전히 채울 수 있다.
일부 실시예에서, 연속 트렌치(50)의 측벽(53) 상의 유전체 재료(51)는 총 두께(t)를 갖는다. 2개의 유전체 층을 갖는 실시예에서, 제1 유전체 층(56)은 제2 유전체 층(57)보다 얇다.
일부 실시예에서, 제1 유전체 층(56)은 총 두께(t)의 20% 내지 75%를 포함하고 제2 유전체 층(57)은 총 두께(t)의 25% 내지 80%를 포함한다. 일부 실시예에서, 제1 유전체 층(56)은 총 두께(t)의 20% 내지 50%를 포함하고 제2 유전체 층(57)은 총 두께(t)의 50% 내지 80%를 포함한다.
일부 실시예에서, 제1 유전체 층(56)은 열적으로 성장된 SiOx층이고 제2 유전체 층(57)은 예를 들어, 열적으로 성장된 층(56) 상에 TEOS 층(57)을 증착함으로써 증착에 의해 성장된다.
일부 실시예에서, 제1 유전체 층(56) 및 제2 유전체 층(57)은 상이한 조성, 예를 들어, 실리콘 질화물 및 실리콘 산화물을 갖는다. 2개 초과의 유전체 층이 사용될 수도 있다. 2개 이상의 유전체 층은 증착, 열 성장 또는 열 성장과 증착의 조합에 의해 형성될 수 있다.
도 3c는 적어도 하나의 유전체 층(52)이 연속 트렌치(50)에 위치된 밀폐 공동(58)을 둘러싸는 일 실시예를 도시한다. 밀폐 공동(58)은 트렌치의 중심에 형성되고 연속 트렌치(50)의 측벽(53) 및 베이스(54) 상의 유전체 층(52)에 의해 둘러싸인 갭(55)을 캡핑함으로써 형성된다. 유전체 층의 증착에 의해 형성될 수 있는 유전체 캡(59)을 적용함으로써 갭(55)이 캡핑되거나 밀봉할 수 있다. 유전체 층은 제1 주표면(13) 위로 연장될 수 있다. 다층 유전체 층(52)은 또한 도 3c에 도시된 단일 유전체 층(52) 대신에 사용될 수 있다.
갭 또는 밀폐 공동을 포함하는 실시예에서, 갭 또는 밀폐 공동은 유전체 재료(51)보다 연속 트렌치(50)의 더 작은 부피, 예를 들어 10 부피 퍼센트 미만을 차지할 수 있다.
도 3d는 연속 트렌치(50)의 구조의 일 실시예를 도시하며, 여기서 2개의 유전체 층(56, 57)이 제1 표면(13) 위로 또한 연장되는 연속 트렌치의 측벽(53) 및 베이스(54) 상에 형성된다. 제2 유전체 층(57)은 연속 트렌치(50)의 개방 단부에서 트렌치(50)의 폭을 채우고 트렌치의 아래쪽으로 대향하는 측벽(53) 상의 제2 층(57)이 만나지 않도록 하는 두께 및 형상을 갖는다. 따라서, 유전체 층(57)의 두께는 연속 트렌치(50)의 베이스(54) 쪽으로 갈수록 더 작고 연속 트렌치(50)의 개방 단부에서 더 크다. 따라서, 연속 트렌치(50)에서 아래쪽으로 제2 유전체 층(57)에 의해 둘러싸이고 정의되는 공극 또는 밀폐 공동(58)이 형성된다.
도 4를 참조하면, 일부 실시예에서, 에지 종단 영역(17)은 연속 메사(60)에 의해 서로 이격되도록 동심원으로 배열된 2개 이상의 연속 트렌치(50)를 포함한다. 도 4에서, 3개의 연속 트렌치(50)가 도시된다. 일부 실시예에서, 연속 트렌치(50) 사이의 간격, 즉, 연속 메사(60)의 폭은 반도체 바디(12)의 측면(14)에 인접하여 측정되는 횡방향으로 가장 안쪽의 연속 트렌치(50)와 횡방향으로 가장 바깥쪽의 기둥형 트렌치(27) 사이의 간격(douter)과 실질적으로 동일할 수 있다.
도 4를 참조하면, 일부 실시예에서, 에지 종단 영역(17)은 전이 영역(21)과 활성 영역(15) 사이의 경계에 형성된 내부 전이 영역(47)을 더 포함한다. 이 내부 전이 영역(47)은 기둥형 종단 트렌치(27') 및 종단 메사(28')를 갖는 비활성 셀(26')의 하나 이상의 행을 포함한다. 종단 메사(28') 및 관련 기둥형 종단 트렌치(27')는 바디 영역(30)을 가지며 바디 영역이 제1 표면(13)까지 연장되어 이를 형성하도록 소스 영역을 갖지 않는다. 이러한 내부 전이 영역(47)에서 기둥형 종단 트렌치(27')는 바디 콘택트(48)에 의해 전이 영역(21)의 기둥형 종단 트렌치(27)와 구별된다. 기둥형 종단 트렌치(27')에 위치된 바디 콘택트(48)는 바디 영역(30)을 소스 전위에 전기적으로 결합하는 데 사용된다.
반도체 디바이스(10)의 다양한 영역은 트렌치에 대한 연결부에 의해 구별될 수 있다. 활성 영역(15)에서, 트렌치(19) 및 관련 메사(20)는 바디 영역(30), 바디 영역 상의 소스 영역(36)을 포함한다. 내부 전이 영역(47)에서, 기둥형 종단 트렌치(27') 및 이의 관련 종단 메사(28')는 바디 영역(30), 바디 콘택트(48)를 가지며 소스 영역은 갖지 않는다. 전이 영역(21)에서, 기둥형 종단 트렌치(27) 및 관련 종단 메사(28)는 바디 영역(30)을 가지며, 바디 콘택트 및 소스 영역은 갖지 않는다. 외부 전이 영역(22)에서, 기둥형 종단 트렌치(27) 및 관련 종단 메사(28)는 바디 영역, 바디 콘택트 및 소스 영역을 갖지 않는다.
도 5는 연속 트렌치(50) 중 하나의 위치만 도시된 도 4의 반도체 디바이스(10)의 일부의 평면도를 도시하고, 활성 영역(15), 전이 영역(21), 외부 전이 영역(22) 및 외부 종단 영역(25)의 일부를 도시한다. 도 5는 활성 트랜지스터 셀(18)의 소스 영역(36) 및 활성 트랜지스터 셀(18)의 게이트 전극(38)에 전기적으로 연결된 금속화 구조물도 도시한다.
도 5의 평면도에는 8개의 에지 종단 트렌치(27)가 도시되어 있다. 그러나, 설계는 8개의 종단 트렌치로 제한되지 않으며 8개보다 많거나 적은 트렌치를 포함할 수 있다. 실제로, 유익한 효과를 제공하려면 8개 미만의 트렌치가 필요하다.
도 5는 반도체 디바이스(10)가 반도체 디바이스(10)의 외부 영역(25) 내의 제1 표면(13) 상에 및 적어도 하나의 게이트 핑거(40)에 위치된 게이트 러너(gate runner)(41)를 더 포함하는 것을 도시한다. 게이트 핑거(40) 및 게이트 러너는 금속으로 구성될 수 있다. 게이트 러너(41)는 반도체 바디(12)의 측면(14)과 매립된 도핑 영역(31)의 외부 에지(35) 사이에 횡방향으로 위치되고 이로부터 이격될 수 있다. 게이트 러너(41)는 반도체 바디(12)의 측면(14)과 연속 트렌치(50) 사이에 위치되고, 2개 이상의 연속 트렌치를 포함하는 실시예에서는 반도체 바디(12)의 측면(14)과 연속 트렌치(50) 중 횡방향으로 가장 바깥쪽의 트렌치 사이에 위치된다. 게이트 핑거(40)는 게이트 러너로부터 에지 종단 영역(17)에 걸쳐 그루브 콘택트(44)에 의해 게이트 전극(38)에 전기적으로 결합되는 전이 영역(21) 내의 위치까지 연장된다.
활성 트랜지스터 셀(18)의 소스 영역(31)에 전기적으로 결합된 소스 핑거(45)는 게이트 핑거(40)와 교대로 배열된다. 그루브의 형태를 가질 수 있는 게이트 콘택트(44)는 활성 전이 트랜지스터 셀(17)의 게이트 전극(38)에 전기적으로 결합되는 게이트 핑거(40)로부터 연장된다. 게이트 콘택트(44)는 전이 영역(21)에서 바디 영역(30) 위에 위치될 수 있다. 하나 이상의 절연층(46)이 바디 영역(30)과 게이트 핑거(40) 사이에서 바디 영역(30) 상에 배열된다.
반도체 디바이스(10)의 바디 영역(30)은 활성 영역(15)에서 종단 구조물(17)의 전이 영역(21)으로 연장되도록 배열된다. 이 배열은 게이트 핑거(40)에서 게이트 트렌치 그리드로의 콘택트가 활성 영역(15)의 외부에서 실현될 수 있게 한다. 종단 메사(28)에 소스가 없기 때문에 비활성인 전이 영역(21)의 횡방향 폭은 활성 영역(15) 내의 소스 영역(36)의 에지와 그 위에 놓인 소스 금속층의 에지 사이의 최소 거리 및 금속 에지에서 활성 영역으로 잠재적으로 위험한 이온 드리프트를 막기에 충분히 큰 거리를 제공하는 데 사용될 수 있다. 이와 같이 경계(23, 24) 사이의 이 전이 영역(21)의 폭은 에지 종단 구조물의 차단 능력에 의해 결정되지 않는다.
가장 높은 전위는 활성 셀(18)의 트렌치(19)의 베이스 및 에지 종단 구조물의 가장 바깥쪽 기둥형 트렌치(27') 근처의 표면으로부터 계속 이격된다.
공핍가능한 추가의 매립된 도핑 영역(31)은 전기장을 국부적으로 완화할 수 있다. 그것이 전이 영역(21)에서 바디 영역(30)의 외부 단부(50) 아래로 횡방향으로 연장됨에 따라, 바디 영역(30)의 단부(50)의 곡률에서의 조기 항복이 방지된다. 그것이 필드 플레이트가 있는 기둥형 트렌치를 포함하지 않는 외부 영역(25)으로 반도체 바디(12)의 측면을 향해 횡방향으로 연장함에 따라, 전위는 종단 구조물의 외부 측면에서 횡방향으로 늘어나고 에지 종단 영역의 횡방향으로 가장 바깥쪽의 트렌치(27)에서 감소되어 이 위치에서 특히 에지 종단 영역(17)의 횡방향으로 가장 바깥쪽의 트렌치(27')에 있는 반도체 바디(12)의 표면에서 조기 항복을 피할 수 있다.
바디 콘택트가 없는 비활성 트랜지스터 셀의 항복 위치가 방지되므로, 본 명세서에 설명된 바와 같은 매립된 도핑층(31)을 포함하는 에지 종단 구조물이 에지 종단 영역의 표면에서 항복을 방지하는 원하는 효과를 갖는다는 것을 입증한다.
요약하면, 공핍가능한 매립된 카운터 도핑 영역, 예를 들어, 드리프트 영역이 n형 도핑되는 경우 매립된 p형 도핑 영역 및 에지 종단 영역에서 유전 재료로 채워진 하나 이상의 연속 트렌치를 포함하는, 바늘형 트렌치의 필드 플레이트를 사용하는 전하 보상형 전력 MOSFET 디바이스용 에지 종단 구조물이 제공된다. 연속적인 유전체로 채워진 트렌치(들)는 매립된 도핑 영역(31)을 통해 연장되고 이를 차단한다. 공핍가능한 매립된 도핑 영역은 한쪽에서는 바디 영역의 단부 아래에서 횡방향으로 연장되고 다른 쪽에서는 가장 바깥쪽의 에지 종단 트렌치보다 더 연장된다. 매립된 도핑 영역은 드리프트 영역의 일부에 의해 바디 영역으로부터 이격된다. 매립된 도핑 영역 및 매립된 도핑 영역의 일 단부에서의 바디 영역과 가장 바깥쪽의 에지 종단 트렌치를 넘어 매립된 도핑 영역의 연장부 사이의 수직 중첩은 나중에(예를 들어 조립 중에) 도입될 수 있는 표면 전하에 더 둔감한 에지 종단 구조물을 제공하며, 이는 디바이스의 견고성과 신뢰성을 향상시킬 수 있다. 따라서, 에지 종단 영역과 그 외부에서 표면 도핑 레벨의 임의의 감소가 방지되고 도입될 수 있는 모든 표면 전하에 대한 민감도가 크게 감소한다.
에지 종단 영역에서 연속적인 유전체로 채워진 트렌치와 매립된 도핑 영역의 조합은 구조물이 애벌란시 항복을 활성 셀 영역으로 이동시키기 때문에 트랜지스터 디바이스의 애벌란시 견고성을 향상시킨다. 효과적인 종단 구조물을 제공하기 위해 활성 트랜지스터 셀의 설계를 변경할 필요가 없으므로, 트랜지스터 셀 구조물을 최적화하여 더 나은 Ron.Area 및 스위칭 특성을 달성할 수 있다. 에지 종단 구조물이 작을수록, 활성 영역이 넓어지고 따라서 더 나은 Ron.Area가 달성된다. 또한, 불필요한 종단 커패시턴스가 도입되지 않아 Qoss가 향상된다.
"밑", "아래", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는 제2 요소에 대한 하나의 요소의 위치 결정에 대한 설명을 용이하게 설명하는 데 사용된다. 이들 용어는 도면에 도시된 것과 상이한 방향에 더하여 디바이스의 상이한 방향을 포함하도록 의도된다. 또한, "제1", "제2" 등과 같은 용어는 다양한 요소, 영역, 섹션 등을 설명하는 데 사용되며, 제한하려는 의도로 사용되는 것은 아니다. 동일한 용어는 상세한 설명 전반에 걸쳐 동일한 요소를 지칭한다.
본 명세서에 사용되는 바와 같이, 용어 "갖는다", "함유한다", "포함한다", "구비한다" 등은 명시된 요소나 특징부의 존재를 나타내지만 추가 요소나 특징부를 배제하지 않는 개방적 종결 용어이다. 단수형 관사는 문맥에 달리 명시되어 있지 않는 한 단수뿐만 아니라 복수까지 포함하는 것이다. 달리 구체적으로 언급되지 않는 한, 본 명세서에 기술된 다양한 실시예의 특징은 서로 조합될 수 있음을 이해해야 한다.
본 명세서에서 특정 실시예가 도시되고 설명되었지만, 당업자라면 다양한 대안적 및/또는 균등한 구현이 본 발명의 범주를 벗어나지 않고 도시 및 설명된 특정 실시예를 대체할 수 있음을 이해할 것이다. 본 출원은 본 명세서에서 논의된 특정 실시예의 모든 개조 또는 변형을 포함하고자 한다. 따라서, 본 발명은 청구범위 및 그 균등물에 의해서만 제한되도록 의도된다.

Claims (15)

  1. 반도체 디바이스(10)로서,
    활성 영역(15)을 포함하는 반도체 바디(12) - 상기 활성 영역(15)은 복수의 활성 트랜지스터 셀(18)을 포함하고, 각각의 활성 트랜지스터 셀(18)은 필드 플레이트(39)를 포함하는 기둥형 트렌치(19) 및 메사(20)를 포함함 - 와,
    상기 활성 영역(15)을 횡방향으로 둘러싸는 에지 종단 영역(17)을 포함하되,
    상기 에지 종단 영역(17)은,
    상기 활성 영역(15)을 횡방향으로 둘러싸는 전이 영역(21) 및 상기 전이 영역(21)을 횡방향으로 둘러싸는 외부 종단 영역(22)과,
    상기 전이 영역(21) 및 상기 외부 종단 영역(22)에 배치된 복수의 비활성 셀(26) - 각각의 비활성 셀(26)은 필드 플레이트(39)를 포함하는 기둥형 종단 트렌치(27) 및 제1 전도형의 드리프트 영역(29)을 포함하는 종단 메사(28)를 포함하고, 상기 전이 영역(21)에서, 상기 종단 메사(28)는 상기 드리프트 영역(29) 상에 배치된 제2 전도형의 바디 영역(30)을 포함하고, 상기 외부 종단 영역(22)에서 상기 종단 메사(28)의 상기 드리프트 영역(29)은 상기 제1 표면(13)까지 연장됨 - 과,
    상기 외부 종단 영역(22)에 위치되고, 상기 기둥형 종단 트렌치(27)를 횡방향으로 둘러싸며, 적어도 하나의 유전체 재료(51)로 채워진 적어도 하나의 연속 트렌치(50)를 포함하는
    반도체 디바이스(10).
  2. 제1항에 있어서,
    상기 전이 영역(21) 및 상기 외부 종단 영역(22)에 위치하도록 횡방향 범위를 갖는 상기 제2 전도형의 매립된 도핑 영역(31)을 더 포함하는
    반도체 디바이스(10).
  3. 제2항에 있어서,
    상기 매립된 도핑 영역(31)은 상기 전이 영역(21)에서 상기 바디 영역(30) 아래에 위치하는 내부 에지(34) 및 상기 외부 종단 영역(22)에서 상기 연속 트렌치 및 상기 복수의 비활성 셀(28)의 외부에 위치하는 외부 에지(34)를 포함하는
    반도체 디바이스(10).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 전이 영역(21)에서, 상기 매립된 도핑 영역(31)은 상기 드리프트 영역(29)의 일부에 의해 상기 종단 메사(28)의 상기 바디 영역(30)으로부터 수직으로 이격되는
    반도체 디바이스(10).
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 전이 영역(21)에서 상기 종단 메사(28)의 상기 바디 영역(30)은 상기 제1 표면(13)까지 연장되는
    반도체 디바이스(10).
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 유전체 재료(51)는 조성이 상이한 부분을 포함하는
    반도체 디바이스(10).
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 유전체 재료(51)는 상기 연속 트렌치(50)의 측벽(53) 및 베이스(54)를 라이닝하는 적어도 하나의 유전체 층(52)을 포함하는
    반도체 디바이스(10).
  8. 제7항에 있어서,
    상기 적어도 하나의 유전체 층(52)은 상기 연속 트렌치(50)에 위치된 갭(55) 또는 밀폐 공동(58)을 둘러싸는
    반도체 디바이스(10).
  9. 제7항 또는 제8항에 있어서,
    상기 유전체 재료(51)는 제1 유전체 층(56) 및 상기 제1 유전체 층(56) 상에 배치된 제2 유전체 층(57)을 포함하는
    반도체 디바이스(10).
  10. 제9항에 있어서,
    상기 제1 유전체 층(56)은 상기 제2 유전체 층(57)보다 얇은
    반도체 디바이스(10).
  11. 제9항 또는 제10항에 있어서,
    상기 제1 유전체 층(56)은 열적으로 성장된 SiOx층이고, 상기 제2 유전체 층(57)은 TEOS 층인
    반도체 디바이스(10).
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 연속 트렌치(50)는 가장 바깥쪽의 기둥형 종단 트렌치(27)로부터 거리(douter)만큼 이격되고 50 nm ≤ douter ≤ 2 ㎛인
    반도체 디바이스(10).
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 활성 트랜지스터 셀(18)의 각각의 메사(20)는 제1 전도형의 드리프트 영역(29), 상기 드리프트 영역(29) 상에 배치된 상기 제1 전도형과 반대되는 제2 전도형의 바디 영역(30), 상기 바디 영역(30) 상에 배치된 상기 제1 전도형의 소스 영역(36) 및 게이트 전극(38)을 포함하는 게이트 트렌치(37)를 포함하고, 상기 게이트 트렌치(37)는 상기 소스 영역(36) 및 상기 바디 영역(30)을 통해 상기 드리프트 영역(29)으로 연장되고, 상기 기둥형 트렌치(19) 각각은 상기 제1 표면(13)으로부터 상기 바디 영역(30)을 통해 상기 드리프트 영역(29)으로 연장되는
    반도체 디바이스(10).
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 에지 종단 영역(17)에 걸쳐 상기 반도체 바디(12)의 측면(14)과 상기 외부 종단 영역(17) 내의 상기 연속 트렌치(50) 사이에 횡방향으로 위치된 게이트 러너(gate runner)(41)까지 연장되는 적어도 하나의 게이트 핑거(gate finger)(40)를 더 포함하는
    반도체 디바이스(10).
  15. 제14항에 있어서,
    상기 게이트 러너(40)를 상기 활성 트랜지스터 셀(18)의 게이트 전극(38)에 전기적으로 결합하는 게이트 콘택트(44)를 더 포함하고, 상기 게이트 콘택트(44)는 상기 전이 영역(21)에서 상기 바디 영역(30) 위에 위치되는
    반도체 디바이스(10).
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