KR20240051852A - 반도체 장치 및 트렌치에 캐비티를 생성하는 방법 - Google Patents

반도체 장치 및 트렌치에 캐비티를 생성하는 방법 Download PDF

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KR20240051852A
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마이클 허츨러
알렉산더 브라이메서
라즐로 유하스
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인피니언 테크놀로지스 오스트리아 아게
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Abstract

일 실시예에서는, 제1 주 표면을 갖는 반도체 기판과, 제1 주 표면 내에 형성되고 베이스 및 베이스로부터 제1 주 표면까지 연장되는 측벽을 갖는 하나 이상의 트렌치와, 고정 층(anchoring layer)과, 트렌치 내에 배열되고 트렌치 내에 형성된 캐비티에 의해 트렌치의 측벽으로부터 이격되는 전도성 부재를 포함하는 반도체 장치가 제공된다. 고정 층은 반도체 기판의 제1 주 표면으로부터 캐비티를 넘어 전도성 부재의 상부 표면 상으로 연장된다.

Description

반도체 장치 및 트렌치에 캐비티를 생성하는 방법{SEMICONDUCTOR DEVICE AND METHOD OF PRODUCING A CAVITY IN A TRENCH}
현재까지 전력 전자 애플리케이션에 사용되는 트랜지스터는 일반적으로 실리콘(Si) 반도체 재료로 제조되었다. 전력 애플리케이션을 위한 일반적인 트랜지스터 장치는 Si CoolMOS®와 같은 Si 전력 MOSFET 및 Si IGBT(Insulated Gate Bipolar Transistors)를 포함한다.
전력 애플리케이션을 위한 트랜지스터 장치는 전하 보상 원리에 기초할 수 있다. 일부 설계에서 트랜지스터 장치는 전하 보상을 위해 초접합 구조를 갖는다. 초접합 구조는 제1 도핑 유형(전도형)의 복수의 영역 및 제1 도핑 유형과 상보적이거나 반대되는 제2 도핑 유형(전도형)의 복수의 영역을 갖는 드리프트 영역을 포함한다.
다른 설계에서, 트랜지스터 장치는 복수의 트렌치를 포함하는 활성 셀 필드를 포함하는데, 각각의 트렌치는 전하 보상을 위한 필드 플레이트를 포함한다. 트렌치의 필드 플레이트는 필드 산화물에 의해 기판으로부터 전기적으로 절연된다. US 2017/0338338 A1은 반도체 기판에 형성된 리세스에 캐비티를 제조하는 방법을 설명한다. 캐비티는 전기 전도성 충전재와 리세스의 측벽 사이에 형성된다.
전력 반도체 장치의 성능과 신뢰성을 향상시키지는 않더라도 최소한 유지하면서 전력 반도체 장치의 크기를 줄이는 것이 바람직하다. 감소된 크기 및 우수한 성능을 갖는 반도체 장치를 제조하는 방법도 바람직하다.
일 실시예에서, 반도체 장치는 제1 주 표면을 갖는 반도체 기판과, 제1 주 표면 내에 형성되고 베이스 및 베이스로부터 제1 주 표면까지 연장되는 측벽을 갖는 하나 이상의 트렌치와, 고정 층(anchoring layer)과, 트렌치 내에 배열되고 트렌치 내에 형성된 캐비티에 의해 트렌치의 측벽으로부터 이격된 전도성 부재를 포함한다. 고정 층은 반도체 기판의 제1 주 표면으로부터 캐비티를 넘어 전도성 부재의 상부 표면 상으로 연장된다.
일부 실시예에서, 전도성 부재는 트렌치 내에 배열되고, 트렌치 내에 형성된 캐비티에 의해 트렌치의 베이스와 측벽 모두로부터 이격된다.
일부 실시예에서, 전도성 부재는 상부 표면에 대향하는 하부 표면을 갖고, 하부 표면은 트렌치의 베이스로부터 이격된다. 전도성 부재의 하부 표면은, 전도성 부재의 측벽과 트렌치의 측벽 사이에 배열될뿐만 아니라 전도성 부재의 아래에서 전도성 부재의 하부 표면과 트렌치의 베이스 사이에서 연장되는 캐비티의 영역에 의해 트렌치의 베이스로부터 이격될 수 있다. 다른 실시예에서, 전도성 부재의 하부 표면은 유전체 재료, 예를 들어 고체 상태의 유전체 재료에 의해 트렌치의 베이스로부터 이격된다. 유전체 재료는 실리콘 산화물 및/또는 실리콘 질화물일 수 있다. 실리콘 산화물은 SiO2(실리콘 이산화물) 및 SiOx와 같은 조성을 포함한다.
고정 층은 트렌치 내에서 전도성 부재의 위치를 고정하는 데 사용될 수 있다. 고정 층은 전도성 부재와 반도체 기판의 제1 주 표면 사이에서 캐비티 위에 매달려 있다. 고정 층은 전도성 부재와 반도체 기판의 제1 주 표면 사이에 물리적 접속을 제공하기 때문에 전도성 부재를 제 위치에서 유지하거나 고정시키는 역할을 한다. 일부 실시예에서, 고정 층은 전도성 부재와 반도체 기판 사이의 유일한 물리적 접속부로서의 역할을 한다.
트렌치의 베이스 및 측벽과 전도성 부재 사이에 캐비티가 위치하는 실시예에서, 전도성 부재의 하부 표면은 트렌치에 형성된 캐비티 내에 자유롭게 놓이게 되므로, 고정 층은 전도성 부재의 상부 표면과 반도체 기판의 제1 주 표면 사이에 유일한 기계적 접속을 제공한다.
전도성 부재와 트렌치의 베이스 사이에서 트렌치의 베이스 상에 고체 유전체 재료가 배열되는 실시예에서, 고체 유전체 재료는 전도성 부재에 대한 추가적인 하단 고정부로서의 역할을 할 수 있다.
일부 실시예에서, 고정 층은 적어도 부분적으로 캐비티 위에 위치하는 적어도 하나의 개구를 포함한다. 개구는 캐비티와 유체 연통한다. 반도체 장치는, 고정 층 상에 배열되고 캐비티를 밀봉하기 위해 적어도 하나의 개구를 덮는 밀봉 층을 더 포함한다. 개구는 완전히 캐비티 위에 위치할 수 있다. 일부 실시예에서, 개구들 중 적어도 한 개구의 일부는 캐비티 위에 위치하고, 일부는 전도성 부재와 반도체 기판의 제1 주 표면 중 하나 또는 둘 모두 위에 위치한다.
일부 실시예에서, 고정 층에는 복수의 개구가 형성된다. 고정 층의 나머지 부분은 개구를 경계로 하는 웹 또는 그물 구조를 갖는다. 웹 구조는 전도성 부재와 반도체 기판의 제1 주 표면 사이에서 트렌치 내에 형성된 캐비티를 가로질러 연장된다.
트렌치의 캐비티는 둘러싸이고 밀봉되며 고체 유전체 재료가 없기 때문에 비어 있다. 캐비티는 캐비티가 밀봉될 때 존재하는 진공 또는 공정 환경, 예컨대 가스 및/또는 진공으로 채워질 수 있다. 캐비티는 공극(void)으로도 불릴 수 있다.
일부 실시예에서, 반도체 장치는 트렌치의 측벽 및 베이스와 전도성 부재의 측면 및 하부 표면을 덮는 라이너 층을 포함한다. 라이너 층은 캐비티의 벽을 구축하고 상단에서 고정 층과 접촉한다.
일부 실시예에서, 반도체 장치는 트렌치를 덮지 않은 채로 두는, 반도체 기판의 제1 주 표면 상에 배열된 인터페이스 층을 더 포함한다. 인터페이스 층은 제1 주 표면과 직접 접촉할 수 있고 반도체 기판의 제1 주 표면과 고정 층 사이에 배열될 수 있다.
일부 실시예에서, 인터페이스 층은 인터페이스 층에 의해 덮이지 않은 반도체 기판의 제1 주 표면의 부분에 의해 트렌치의 측벽으로부터 이격되도록 하는 구조 및 수평 범위를 갖는다. 고정 층은 인터페이스 층에 의해 덮이지 않은 반도체 기판의 제1 주 표면의 이 부분과 직접 접촉한다. 고정 층은 또한 인터페이스 층 위로 더 연장될 수 있다.
일부 실시예에서, 고정 층은 전기 절연 재료로 형성된다. 밀봉 층 또한 전기 절연 재료로 형성될 수 있다.
고정 층은 트렌치의 측벽과 전도성 부재 사이에서 캐비티 위에 매달려 있는 고정 층의 정전기력으로 인한 휘어짐, 예를 들어 장치의 동작 중의 고정 층의 휘어짐을 방지하기 위해 선택된 기계적 특성을 갖는 재료로 형성될 수 있다. 일부 실시예에서, 고정 층은 경질 재료, 예컨대, 적어도 200GPa의 영률(Young's modulus)을 갖는 재료로 형성된다. 고정 층은 예를 들어 300GPa의 영률을 갖는 실리콘 질화물로 형성될 수 있다. 이 경도는 더 낮은 영률을 갖는 다른 재료, 예컨대 100~150GPa의 영률을 갖는 폴리실리콘에 비해 상단 고정부 재료의 두께를 줄일 수 있게 해준다.
인터페이스 층은 실리콘 산화물, 예를 들어 실리콘 이산화물을 포함할 수 있다. 밀봉 층은 실리콘 산화물, 예를 들어 실리콘 이산화물 및/또는 실리콘 질화물을 포함할 수 있다. 전도성 부재는 폴리실리콘을 포함할 수 있다.
일부 실시예에서, 인터페이스 층은 실리콘 산화물을 포함하고, 고정 층은 실리콘 질화물을 포함하며, 밀봉 층은 실리콘 산화물 및/또는 실리콘 질화물을 포함한다.
반도체 기판은 실리콘, 예를 들어 단결정 실리콘 또는 에피택셜 증착된 실리콘, 즉, 베이스 기판 상에 형성된 소위 에피층으로 형성될 수 있다.
일부 실시예에서, 전도성 부재의 상부 표면은 반도체 기판의 제1 주 표면과 실질적으로 동일 평면에 있다.
일부 실시예에서, 트렌치는 평면도에서 실질적으로 직사각형인 세장형 스트라이프형 트렌치와 같은 세장형 트렌치이다. 세장형 트렌치는 제1 주 표면에 평행하게 연장되는 길이를 가지며, 그 길이는 제1 주 표면에 수직인 깊이보다 더 크고, 결국 폭보다 더 크다.
이러한 실시예에서, 트렌치의 측벽은 스트라이프형 직사각형 트렌치를 형성하기 위해 서로 실질적으로 수직으로 배열된 4개의 측벽 섹션을 갖는다. 전형적으로, 인접한 트렌치들 사이에 반도체 기판의 반도체 재료의 스트라이프형 메사가 형성되도록 실질적으로 서로 평행하게 연장되는 복수의 트렌치가 제공된다.
세장형 트렌치의 경우, 전도성 부재 또한 세장형 형상을 가질 수 있고, 스트라이프형이고 평면도에서 실질적으로 직사각형일 수 있다. 세장형 전도성 부재는 스트라이프형 직사각형 트렌치를 형성하기 위해 서로 실질적으로 수직으로 배열된 복수의 측벽 섹션을 갖는다.
일부 실시예에서, 트렌치는 니들형 트렌치(needle-shaped trench) 또는 니들 트렌치라고도 불리는 원주형 트렌치이다. 원주형 트렌치는 기판의 높이/깊이에 비례하여 작거나 좁은 둘레 또는 폭을 갖는다. 원주형 트렌치는 평면도에서 다양한 형상을 가질 수 있다. 예를 들어, 원주형 트렌치는 평면도에서 정사각형, 팔각형, 원형 또는 육각형 형상을 가질 수 있다. 원주형 트렌치는 예를 들어 트렌치가 평면도에서 원형인 경우 단일 측벽을 가질 수 있거나, 예를 들어 원주형 트렌치가 평면도에서 정사각형, 육각형 또는 팔각형 형상을 갖는 경우 서로 비스듬히 배열된 복수의 측벽 섹션을 가질 수 있다. 전형적으로, 복수의 원주형 트렌치가 제공된다. 메사는 이웃 트렌치들 사이에 배열된 반도체 기판의 영역에 의해 형성된다.
예를 들어, 원주형 트렌치 및 결과적으로 트렌치 내에 위치한 원주형 전도성 부재는 행과 열의 정방형 격자 어레이, 또는 오프셋 행 또는 육각형 어레이로 배열될 수 있다.
원주형 트렌치의 경우, 전도성 부재도 원주형이다. 원주형 전도성 부재의 수평 형상은 원주형 트렌치와 동일할 수 있고, 예컨대, 원주형 트렌치와 원주형 전도성 부재는 모두 원형이거나 서로 다른 수평 형상을 가질 수 있다. 예를 들어, 원형 전도성 부재는 정사각형, 팔각형 또는 육각형 트렌치에 배열될 수 있다. 전도성 부재가 평면도에서 원형인 경우 이는 단일 측벽을 갖는다. 원주형 부재가 평면도에서 정사각형 또는 육각형 형상을 갖는 경우, 이는 서로 비스듬하게 배열된 복수의 측벽 섹션을 갖는다.
일부 실시예에서, 트렌치 내의 전도성 부재는 커패시터를 형성하는 데 사용될 수 있다.
일부 실시예에서, 반도체 기판은 제1 전도형이고 복수의 트랜지스터 셀을 포함하며, 각 트랜지스터 셀은 제1 전도형의 드레인 영역, 드레인 영역 상에 있는 제1 전도형의 드리프트 영역, 드리프트 영역 상에 있는 제1 전도형과 반대되는 제2 전도형의 바디 영역, 바디 영역 상에 있는 제1 전도형의 소스 영역, 게이트 전극, 전도성 부재를 갖는 트렌치를 포함한다. 이들 실시예에서, 반도체 장치는 트랜지스터 장치를 포함하고 전도성 부재는 필드 플레이트를 제공한다. 필드 플레이트는 트랜지스터 장치에 대한 전하 보상 구조를 제공한다.
일부 실시예에서, 게이트 전극은 필드 플레이트를 갖는 트렌치들 중 인접한 트렌치들 사이에 형성된 메사에 배열된 게이트 트렌치 내에 배열된다. 게이트 전극은 게이트 트렌치 내에 형성된 전기 절연 층에 의해 반도체 기판으로부터 전기적으로 절연된다.
인터페이스 층을 포함하는 실시예에서, 인터페이스 층은 게이트 전극을 덮는다. 일부 실시예에서, 인터페이스 층은 또한 게이트 트렌치를 덮고, 또한 게이트 트렌치에 수평으로 인접한 영역에서 반도체 기판의 제1 주 표면 상으로 연장된다. 일부 실시예에서, 인터페이스 층은 반도체 기판의 제1 주 표면의 일부에 의해 필드 플레이트를 포함하는 트렌치의 측벽으로부터 이격되도록 하는 구조 및 수평 범위를 갖는다. 고정 층은 인터페이스 층에 의해 노출되지 않은 반도체 기판의 제1 주 표면의 이 부분과 직접 접촉한다. 고정 층은 또한 인터페이스 층 위로 더 연장되고 게이트 트렌치 위의 인터페이스 층 상에 위치한다.
트랜지스터 장치는 수직 전력 트랜지스터 장치일 수 있고, 즉, 반도체 기판의 제1 주 표면에 수직으로 연장되는 드리프트 경로를 갖는다. 일부 실시예에서, 수직 트랜지스터 장치는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 장치, IGBT(insulated gate bipolar transistor) 장치, 또는 BJT(Bipolar Junction Transistor)이다.
트랜지스터 장치의 전극 또는 단자는 본 명세서에서 소스, 드레인 및 게이트로 지칭된다. 본 명세서에 사용될 때, 이러한 용어는 절연 게이트 바이폴라 트랜지스터(IGBT)와 같은 다른 유형의 트랜지스터 장치의 기능적으로 동등한 단자도 포함한다. 예를 들어, 본 명세서에 사용될 때, "소스"라는 용어는 MOSFET 장치 및 초접합 장치의 소스뿐만 아니라 IGBT(insulated gate bipolar transistor) 장치의 이미터 및 BJT(Bipolar Junction Transistor) 장치의 이미터도 포함하고, "드레인"이라는 용어는 MOSFET 장치 또는 초접합 장치의 드레인뿐만 아니라 IGBT(insulated gate bipolar transistor) 장치의 콜렉터 및 BJT 장치의 콜렉터도 포함하며, "게이트"라는 용어는 MOSFET 장치 또는 초접합 장치의 게이트뿐만 아니라 IGBT(insulator gate bipolar transistor) 장치의 게이트 및 BJT 소자의 베이스도 포함한다.
반도체 장치는 제1 주 표면 상에 배열된 금속화 구조(insulator gate bipolar transistor)를 더 포함할 수 있다. 금속화 구조는 적어도 하나의 전도성 층 및 선택적으로 밀봉 층 상에 배열된 하나 이상의 추가 전기 절연 층을 포함한다. 금속화 구조는 소스 영역, 게이트 전극 및 필드 플레이트에 대한 전도성 재분배 구조를 포함하고, 소스 영역 및 필드 플레이트에 전기적으로 접속된 소스 패드와 게이트 전극에 전기적으로 접속된 게이트 패드를 제공한다. 드레인 영역에 전기적으로 접속되는 드레인 패드가 반도체 기판의 대향하는 제2 표면 상에 배열된다.
일 실시예에서는, 트렌치 내에 캐비티를 생성하는 방법이 제공된다. 이 방법은 제1 주 표면을 갖는 반도체 기판을 제공하는 단계를 포함한다. 제1 주 표면 내에는 하나 이상의 트렌치가 형성되고, 각 트렌치는 베이스와 베이스로부터 제1 주 표면까지 연장되는 측벽을 갖는다. 트렌치 내에는 전도성 부재가 배열되고 이는 희생 재료에 의해 트렌치의 베이스 및 측벽으로부터 이격된다. 고정 층은 트렌치를 덮고 전도성 부재의 상부 표면과 접촉하도록 제1 주 표면에 적용된다. 고정 층 내에는 트렌치 내의 희생 재료를 노출시키는 적어도 하나의 개구가 형성되고, 고정 층의 나머지 부분은 개구에 수평으로 인접한 영역 내의 반도체 기판의 제1 주 표면과 전도성 부재의 상부 표면 사이에서 연장된다. 적어도 하나의 개구를 통해 트렌치로부터 희생 재료의 적어도 일부가 제거된다. 밀봉 층이 제1 주 표면 상에 증착되고, 적어도 하나의 개구를 밀봉하고, 전도성 부재가 캐비티에 의해 트렌치의 측벽으로부터 이격되도록 트렌치 내에 캐비티를 형성한다.
이 방법은 트렌치 내에 형성된 캐비티에 의해 기판으로부터 전기적으로 절연되는 필드 플레이트를 포함하는 적어도 하나의 트렌치를 갖는 트랜지스터 장치를 포함하는 반도체 장치를 제조하는데 사용될 수 있다.
밀봉 층은 고정 층의 나머지 부분 위로 증착되므로, 밀봉 층은 밑에 있는 고정 층 내의 적어도 하나의 개구를 넘어 연장되어 이를 밀봉함으로써 트렌치 내의 캐비티를 밀봉하고 둘러쌀 수 있다. 캐비티는 진공 및/또는 가스, 예를 들어 캐비티가 밀봉될 때 존재하는 공정 환경으로 채워질 수 있다.
고정 층은 트렌치 내 희생 재료의 부분적 또는 전체 제거를 돕기 위한 마스크를 형성한다. 고정 층은 전도성 부재와 반도체 기판의 제1 주 표면 사이에 물리적 접속을 제공하기 때문에, 희생층을 제거한 후, 고정 층은 제1 주 표면 상에 남아서 전도성 부재를 트렌치 내의 제 위치에서 유지하거나 고정하는 역할을 한다. 트렌치의 희생 재료가 모두 제거되면, 고정 층은 전도성 부재와 반도체 기판 사이의 유일한 물리적 접속부로서의 역할을 한다.
일부 실시예에서, 희생 재료는 적어도 하나의 개구를 통해 트렌치로부터 완전히 제거된다. 다른 실시예에서, 희생 재료는 트렌치로부터 부분적으로 제거된다. 이로 인해 희생 재료는 전도성 부재와 트렌치 베이스 사이에서 접속을 형성할 수 있다. 전도성 부재와 트렌치의 베이스 사이에 남아 있는 이러한 희생 재료는 전도성 부재에 대한 추가적인 하부 고정을 형성하는 데 사용될 수 있다. 남은 희생 재료는 트렌치 베이스와 전도성 부재의 하부 표면 사이에서 플러그 또는 필러 형태를 가질 수 있다.
전도성 부재와 트렌치 베이스 사이에 희생 재료가 남아서 전도성 부재에 대한 하부 고정 층을 형성할 수 있는 실시예에서, 상부 고정 층은 생략될 수 있다. 일부 실시예에서, 트렌치 내에 캐비티를 생성하는 방법은 제1 주 표면을 갖는 반도체 기판을 제공하는 단계 및 제1 주 표면 내에 하나 이상의 트렌치를 형성하는 단계를 포함하며, 각 트렌치는 베이스와 베이스로부터 제1 주 표면까지 연장되는 측벽을 갖는다. 전도성 부재가 트렌치 내에 배열되고 희생 재료에 의해 트렌치의 베이스 및 측벽으로부터 이격된다. 희생 재료의 일부가 트렌치로부터 제거되어 트렌치 내에 남아 있는 희생 재료는 전도성 부재와 트렌치의 베이스 사이에 배열된다. 밀봉 층이 제1 주 표면 상에 증착되어, 전도성 부재가 캐비티에 의해 트렌치의 측벽으로부터 이격되도록 트렌치 내에 캐비티를 형성하고 밀봉한다.
일부 실시예에서, 개구는 트렌치 측벽 상의 희생 재료의 두께보다 더 작은 수평 범위를 갖는다. 다른 실시예에서, 개구는 희생 재료 위에 그리고 반도체 기판의 제1 주 표면과 전도성 부재의 상부 표면 중 하나 또는 둘 모두 위에 위치할 수 있는 수평 범위를 갖는다. 고정 층의 나머지 부분은 전도성 부재와 제1 주 표면 사이에서 연장된다.
습식 에칭 공정과 같은 에칭 공정을 사용하여 개구(들)을 통해 트렌치로부터 희생 재료를 제거할 수 있다. 희생 재료 및 고정 층에 사용되는 재료는 희생 재료가 고정 층의 재료에 대해 선택적으로 에칭될 수 있도록 선택된다. 예를 들어, 고정 층의 재료에 대한 희생 재료의 에칭 선택성은 약 100 대 1일 수 있다. 예시적 조합은 고정 층을 위한 실리콘 질화물과 희생 재료를 위한 실리콘 이산화물이다.
희생 재료는 또한 연속적으로 사용될 수 있는 하나 이상의 방법에 의해 개구(들)을 통해 제거될 수 있다. 일부 실시예에서, 희생 재료는 습식 에칭 및/또는 플라즈마 에칭 및/또는 가스 화학반응(gas chemistry)에 의해 적어도 부분적으로 제거된다.
개구(들)의 크기 및 배열은 고정 층, 전도성 부재 및 반도체 기판에 사용된 재료에 대한 희생 재료 제거의 선택성에 따라 선택될 수 있다.
일부 실시예에서, 트렌치 내의 희생 재료를 노출시키는 복수의 개구가 고정 층 내에 형성되고, 희생 재료는 복수의 개구를 통해 트렌치로부터 제거된다. 고정 층의 나머지 부분은 개구를 경계로 하는 웹 또는 그물 구조를 가질 수 있다. 웹 구조는 희생 재료를 가로질러 연장된다. 희생 재료를 제거한 후, 웹 구조는 전도성 부재와 반도체 기판의 제1 주 표면 사이에서 트렌치에 형성된 캐비티 위로 연장된다.
일부 실시예에서, 방법은 희생 재료를 제거한 후, 트렌치의 베이스 및 측벽 상에 라이닝 또는 라이너 층을 형성하는 단계를 더 포함한다. 라이닝은 희생 재료로부터 노출되는 전도성 부재의 표면 상에도 형성될 수 있다. 라이닝은 실리콘 산화물, 예컨대 실리콘 이산화물로 형성될 수 있다.
일부 실시예에서, 반도체 기판은 기판의 제1 주 표면 상에 및 전도성 부재 및 희생 재료로 채워지는 트렌치 상에 배열된 인터페이스 층을 더 포함한다. 방법은 인터페이스 층이 제1 주 표면의 노출된 부분에 의해 트렌치의 측벽으로부터 이격되도록 제1 주 표면으로부터 인터페이스 층의 영역을 제거하는 단계를 더 포함한다. 그런 다음 트렌치에 인접한 영역 내의 반도체 기판의 노출된 제1 주 표면 바로 위에 그리고 인터페이스 층 상에 고정 층이 형성된다.
따라서, 고정 층은 트렌치에 인접한 영역 내에서 제1 주 표면과 직접 접촉하고, 트렌치들 중 인접한 트렌치들 사이에 위치하는 제1 표면의 영역에 위치하는 인터페이스 층 상에 배열될 수 있다. 고정 층은 닫힌 층으로 증착될 수 있으며, 그런 다음 트렌치 내의 희생 재료를 노출시키도록 개구가 형성된다.
일부 실시예에서, 반도체 기판은 제1 전도형이고 복수의 트랜지스터 셀을 포함하고, 각 트랜지스터 셀은 제1 전도형의 드레인 영역, 드레인 영역 상에 있는 제1 전도형의 드리프트 영역, 드리프트 영역 상에 있는 제1 전도형과 반대되는 제2 전도형의 바디 영역, 바디 영역 상에 있는 제1 전도형의 소스 영역, 게이트 전극, 및 전도성 부재를 갖는 트렌치를 포함하고, 전도성 부재는 필드 플레이트를 제공한다. 이들 실시예에서, 반도체 기판은 수직 트랜지스터 장치일 수 있는 트랜지스터 장치, 즉, 반도체 기판의 제1 주 표면에 수직으로 연장되는 드리프트 경로를 갖는 트랜지스터 장치를 포함한다.
일부 실시예에서, 수직 트랜지스터 장치는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 장치, IGBT(insulated gate bipolar transistor) 장치 또는 BJT(Bipolar Junction Transistor)이다.
일부 실시예에서, 게이트 전극은 게이트 트렌치 내에 배열되고, 게이트 트렌치 내에 형성된 전기 절연 층에 의해 반도체 기판으로부터 전기적으로 절연된다. 인터페이스 층의 일부가 제거된 후, 인터페이스 층은 게이트 전극 및 게이트 트렌치를 덮고, 게이트 트렌치에 인접한 영역 내에서 반도체 기판의 제1 주 표면과 직접 접촉한다. 전도성 부재를 포함하는 트렌치에 인접한 제1 주 표면의 부분은 인터페이스 층으로부터 노출된다.
일부 실시예에서, 고정 층은 적어도 200GPa의 영률을 갖는 재료로 형성된다. 고정 층은 예를 들어 실리콘 질화물로 형성될 수 있다.
일부 실시예에서, 고정 층은 전기 절연 재료로 형성된다. 밀봉 층 또한 전기 절연 재료로 형성될 수 있다.
인터페이스 층은 실리콘 산화물을 포함할 수 있다. 밀봉 층은 실리콘 산화물, 예를 들어 실리콘 이산화물 및/또는 실리콘 질화물을 포함할 수 있다. 전도성 부재는 폴리실리콘을 포함할 수 있다.
반도체 기판은 실리콘, 예를 들어 단결정 실리콘 또는 에피택셜 증착된 실리콘, 즉, 베이스 기판 상에 형성된 소위 에피층으로 형성될 수 있다.
일부 실시예에서, 인터페이스 층은 실리콘 산화물을 포함하고, 고정 층은 실리콘 질화물을 포함하며, 밀봉 층은 실리콘 산화물 및/또는 실리콘 질화물을 포함한다.
일부 실시예에서, 전도성 부재의 상부 표면은 반도체 기판의 제1 주 표면과 실질적으로 동일 평면에 있다.
일부 실시예에서, 트렌치는 평면도에서 실질적으로 직사각형인 세장형 스트라이프형 트렌치와 같은 세장형 트렌치이다. 일부 실시예에서, 트렌치는 원주형 트렌치이다.
일부 실시예에서, 트렌치는 평면도에서 실질적으로 직사각형인 세장형 스트라이프형 트렌치와 같은 세장형 트렌치이다. 세장형 트렌치는 제1 주 표면에 평행하게 연장되는 길이를 가지며, 그 길이는 제1 주 표면으로부터의 깊이보다 더 크고 결국 폭보다 더 크다.
이러한 실시예에서, 트렌치의 측벽은 스트라이프형 직사각형 트렌치를 형성하기 위해 서로 실질적으로 수직으로 배열된 4개의 측벽 섹션을 갖는다. 전형적으로, 인접한 트렌치들 사이에 반도체 기판의 반도체 재료의 스트라이프형 메사가 형성되도록 실질적으로 서로 평행하게 연장되는 복수의 트렌치가 제공된다.
일부 실시예에서, 트렌치는 원주형 트렌치이다. 원주형 또는 니들형 트렌치는 기판 내에서 그 높이/깊이에 비례하여 작거나 좁은 둘레 또는 폭을 갖는다. 원주형 트렌치는 평면도에서 다양한 형상을 가질 수 있다. 예를 들어, 원주형 트렌치는 평면도에서 정사각형, 팔각형, 원형 또는 육각형 형상을 가질 수 있다. 원주형 트렌치는 예를 들어 트렌치가 평면도에서 원형인 경우 단일 측벽을 가질 수 있거나, 예를 들어 원주형 트렌치가 평면도에서 정사각형 또는 육각형 형상을 갖는 경우 서로 비스듬히 배열된 복수의 측벽 섹션을 가질 수 있다. 전형적으로, 복수의 원주형 트렌치가 제공된다. 메사는 이웃 트렌치들 사이에 배열된 반도체 기판의 영역에 의해 형성된다.
예를 들어, 원주형 트렌치 및 결과적으로 트렌치 내에 위치하는 전도성 부재는 행과 열의 정방형 격자 어레이, 또는 오프셋 행 또는 육각형 어레이로 배열될 수 있다.
세장형 트렌치의 경우, 전도성 부재 또한 세장형 형상을 가질 수 있고, 스트라이프형이고 평면도에서 실질적으로 직사각형일 수 있다. 세장형 전도성 부재는 스트라이프형 직사각형 트렌치를 형성하기 위해 서로 실질적으로 수직으로 배열된 복수의 측벽 섹션을 갖는다.
원주형 트렌치의 경우, 전도성 부재도 원주형이다. 원주형 전도성 부재의 수평 형상은 원주형 트렌치와 동일할 수 있고, 예컨대, 원주형 트렌치와 원주형 전도성 부재는 모두 원형이거나 서로 다른 수평 형상을 가질 수 있다. 예를 들어, 원형 전도성 부재는 정사각형, 팔각형 또는 육각형 트렌치에 배열될 수 있다. 전도성 부재가 평면도에서 원형인 경우 이는 단일 측벽을 갖는다. 원주형 부재가 평면도에서 정사각형 또는 육각형 형상을 갖는 경우, 이는 서로 비스듬하게 배열된 복수의 측벽 섹션을 갖는다.
방법은 밀봉 층 상에 적어도 하나의 전도성 층 및 선택적으로 하나 이상의 추가 전기 절연 층을 포함하는 금속화 구조를 형성하는 단계를 더 포함할 수 있다. 금속화 구조는, 트랜지스터 장치를 포함하는 실시예의 경우, 소스 영역, 게이트 전극 및 필드 플레이트에 대한 전도성 재분배 구조를 제공하도록 형성될 수 있다. 금속화 구조는 소스 영역 및 필드 플레이트에 전기적으로 접속된 소스 패드, 및 게이트 전극에 전기적으로 접속된 게이트 패드를 제공할 수 있다. 드레인 영역에 전기적으로 접속되는 드레인 패드가 반도체 기판의 대향하는 제2 표면 상에 배열된다.
당업자는 다음의 상세한 설명을 읽고 첨부된 도면을 보면 추가적인 특징 및 이점을 인식할 수 있을 것이다.
도면의 요소들은 반드시 서로에 대해 축척대로 그려진 것이 아니다. 유사한 참조 번호는 대응하는 유사한 부분을 표시한다. 다양하게 도시된 실시예의 특징들은 서로를 배제하지 않는 한 결합될 수 있다. 예시적 실시예가 도면에 도시되어 있으며, 다음의 설명에서 상세히 설명된다.
도 1은 실시예에 따른 반도체 장치의 단면도를 도시한다.
도 2는 실시예에 따른 반도체 장치의 단면도를 도시한다.
도 3a, 도 3b 및 도 3c를 포함하는 도 3은 다양한 실시예에 따른 반도체 장치의 단면도 및 평면도를 도시한다.
도 4 내지 도 8은 트렌치에 캐비티를 포함하는 반도체 장치를 제조하는 방법을 도시한다.
도 9는 실시예에 따른 반도체 장치의 단면도를 도시한다.
다음의 상세한 설명에서는, 본 발명의 일부를 형성하고 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이와 관련하여, 설명되고 있는 도면(들)의 방향과 관련하여 "상단", "하단", "전방", "후방", "선행", "후행" 등과 같은 방향성 용어가 사용된다. 실시예의 구성요소는 다수의 서로 다른 방향으로 배치될 수 있기 때문에, 방향성 용어는 예시의 목적으로 사용되며 결코 제한적이지 않다. 본 발명의 범위를 벗어나지 않으면서 다른 실시예가 활용될 수 있고 구조적 또는 논리적 변경이 이루어질 수 있다는 것이 이해되어야 한다. 이하의 상세한 설명은 제한적인 의미로 해석되어서는 안 되며, 본 발명의 범위는 첨부된 청구범위에 의해 정의된다.
다수의 예시적 실시예가 아래에서 설명될 것이다. 이 경우, 동일한 구조적 특징들은 도면에서 동일하거나 유사한 참조 기호에 의해 식별된다. 본 설명의 맥락에서, "수평(lateral)" 또는 "수평 방향"은 반도체 재료 또는 반도체 캐리어의 수평 범위에 일반적으로 평행하게 이어지는 방향 또는 범위를 의미하는 것으로 이해되어야 한다. 따라서 수평 방향은 일반적으로 이들 표면 또는 측면에 평행하게 연장된다. 이와 대조적으로, "수직" 또는 "수직 방향"이라는 용어는 이러한 표면 또는 측면 및 그에 따라 수평 방향에 일반적으로 수직으로 이어지는 방향을 의미하는 것으로 이해된다. 따라서, 수직 방향은 반도체 재료 또는 반도체 캐리어의 두께 방향으로 이어진다.
본 명세서에서 사용될 때, 층, 영역 또는 기판과 같은 요소가 다른 요소 "상에" 있거나 "상으로" 연장되는 것으로 언급되는 경우, 해당 요소는 다른 요소 바로 위에 있거나 다른 요소 바로 위로 연장될 수 있고 또는 중간(intervening) 요소가 존재하는 것도 가능하다. 대조적으로, 어떤 요소가 다른 요소의 "바로 위에" 있거나 "바로 위로" 연장된다고 언급되는 경우에는 중간 요소가 존재하지 않는다.
본 명세서에서 사용될 때, 어떤 요소가 다른 요소에 "접속" 또는 "결합"된다고 언급되는 경우, 해당 요소는 다른 요소와 직접 접속되거나 결합될 수도 있고, 중간 요소가 존재할 수도 있다. 대조적으로, 어떤 요소가 다른 요소에 '직접 접속'되거나 '직접 결합'된다고 언급되는 경우에는, 어떠한 중간 요소도 존재하지 않는다.
본 명세서에 사용될 때, 다양한 장치 유형 및/또는 도핑된 반도체 영역은 n형 또는 p형인 것으로 식별될 수 있지만, 이는 단지 설명의 편의를 위한 것이고 제한하려는 의도는 아니며, 이러한 식별은 "제1 전도형" 또는 "제2 반대 전도형"이라는 보다 일반적인 설명으로 대체될 수 있는데, 제1 전도형은 n형 또는 p형일 수 있고 제2 전도형은 p형 또는 n형일 수 있다.
도면은 도핑 유형 "n" 또는 "p" 옆에 "-" 또는 "+"를 표시하여 상대적인 도핑 농도를 도시한다. 예를 들어, "n-"은 "n" 도핑 영역의 도핑 농도보다 낮은 도핑 농도를 의미하고, "n+" 도핑 영역은 "n" 도핑 영역보다 높은 도핑 농도를 갖는다. 동일한 상대 도핑 농도의 도핑 영역은 반드시 동일한 절대 도핑 농도를 가질 필요는 없다. 예를 들어, 두 개의 서로 다른 "n" 도핑 영역은 동일하거나 서로 다른 절대 도핑 농도를 가질 수 있다.
일반적으로 반도체 장치의 크기를 더 줄이는 것이 바람직하다. 실리콘 MOSFET와 같은 일부 트랜지스터 장치는 트렌치에 필드 플레이트를 포함하는 전하 보상 구조를 포함한다. 필드 플레이트는 실리콘 이산화물과 같은 전기 절연 재료에 의해 실리콘 기판으로부터 전기적으로 절연된다. 실리콘 이산화물은 비유전율(relative dielectric constant)이 3.9이고 밴드갭은 대략 9eV이다. 진공의 경우, 이 파라미터들은 각각 1.0 및 >20eV이다. 따라서, 본 명세서에서는 필드 플레이트와 반도체 기판 사이에 배열된 유전체의 분리 특성을 증가시키기 위해 실리콘 이산화물을 적어도 부분적으로 진공으로 대체하는 것이 제안된다. 이는 필드 플레이트와 반도체 기판 사이의 트렌치에 형성된 진공으로 채워진 캐비티에 의해 제공될 수 있다.
트렌치 내에 필드 플레이트 형태의 전하 보상 구조를 갖는 실리콘 MOSFET와 같은 보상 장치에서 실리콘 이산화물을 진공으로 대체하는 것은 적어도 보상 요소의 유전체 두께를 줄여 유사한 보상 효과를 달성할 수 있게 하는 효과를 갖는다. 이는, 예컨대 트렌치의 수평 크기와 분리 두께를 줄이고/줄이거나 트렌치들 사이의 간격을 줄임으로써 장치 피치의 감소를 가능하게 하며, 이에 따라 Ron(온 상태 저항) x A(면적)의 감소를 가능하게 한다. 또한, 더 큰 밴드갭은 유전체 파괴가 일어날 때까지 임계 전기장을 증가시킨다. 이는 유전체 전체에 걸쳐 더 큰 전기장을 가능하게 하고, 그에 상응하게 더 낮은 R(on)xA를 갖는 실리콘 기판의 더 높은 에피택시 도핑을 가능하게 한다.
다른 기술들 중에서 100V 또는 200V와 같은 중전압 MOSFET 기술에서는 니들(needle) 트렌치 개념이라고도 알려진 원주형 트렌치 개념이 우수한 성능을 갖는다. 따라서 이 기술에서는 진공 유전체를 사용하는 것이 바람직하다.
실시예에서, MOSFET에 대한 필드 플레이트 보상 구조에 이러한 진공 유전체를 제공하기 위한 공정은, 바디 및 소스 주입을 형성하기 전에, 니들 또는 원주형 트렌치를 형성하고 유전체로서 산화물을 삽입하고 도체로서 폴리실리콘을 삽입하는 것을 포함할 수 있다. 게이트 트렌치는 게이트 산화물과, 도체로서 폴리실리콘 또는 TiN/텅스텐으로 채워진다. 전체 장치 표면은 산란 산화물의 얇은 라이너로 덮인다. 바디 및 소스가 주입된다. 리소그래피 공정에서는 폴리실리콘으로부터 그리고 트렌치 주변의 작은 메사 영역 내에서 산화물이 제거된다. 다음으로 산화물 위에서 선택적으로 에칭될 수 있는 질화물 층 또는 다른 분리 재료가 증착된다. 질화물 층은 LPCVD 또는 PECVD를 사용하여 증착될 수 있으며, 선택적으로 RTP(Rapid Thermal Process) 어닐링이 이어질 수 있다. 질화물 층은 리소그래피 공정에 의해 구조화되며, 그런 다음 필드 산화물로 종종 지칭되는 트렌치 내의 유전체는 플라즈마나 습식 또는 가스 화학반응(gas chemistry) 또는 이들의 조합에 의해 질화물 층의 홀을 통해 제거된다. 이 공정 동안, 폴리실리콘 니들은 상단 고정부의 역할을 하는 질화물 층에 의해 제자리에 유지된다. 산화물 에칭 화학반응은 메사 상의 산란 산화물 또는 게이트 산화물을 공격할 수 없는데, 이는 이들이 질화물 층에 의해 덮이고 분리되기 때문이다. 실리콘 질화물은 300GPa의 영률(Young's Modulus)을 갖는 단단한 재료로, 애플리케이션에서 나중에 정전기력으로 인해 상단 고정부가 휘어지는 것을 방지하는 데 적합하다. 이 경도는 예컨대 100-150GPa의 영률을 갖는 폴리실리콘을 사용하는 다른 솔루션에 비해 상단 고정부 재료의 두께의 감소를 허용한다. 세척 순서 후에, 정의되지 않은 메사-진공-인터페이스 상태를 방지하기 위해 얇은 산화물 라이너가 성장될 수 있다. 트렌치의 공극(void)은 밀봉 층의 방향성 HDP/USG(High Density Plasma deposition of Undoped Silicon Glass) 증착에 의해 닫힌다. 밀봉 층의 재료 역시 질화물일 수 있어서 습기가 공극으로 들어가는 것을 방지할 수 있다. 따라서 캐비티가 밀봉될 때 진공이 존재하므로 필드 산화물은 진공으로 대체된다.
상단에는 BPSG(Borophososilicate glass) 층이 증착될 수 있고, 하부 구조에 대한 접촉을 위한 개구부를 형성하도록 산화물/질화물/산화물/실리콘을 계단식으로 에칭하기 위해 리소그래피 층이 사용된다. 질화물 층은 접촉 에칭 동안 에칭 정지 역할을 하여 개선된 홈 깊이 균일성을 가능하게 할 수 있다. 이제 공정 흐름은 템플릿 흐름, 즉, p+ 접촉 주입 및 금속화 구조의 제조로 계속될 수 있다.
이 방법은 간단하고 저렴하며 최종 제품에 존재하는 단단하고 내구성 있는 상단 고정부 재료를 제공한다. 공정 및 구조는 원주형 트렌치와 함께 사용하도록 제한되지 않으며 스트라이프 트렌치 설계에도 사용될 수 있다.
도 1은 실시예에 따른 반도체 장치(10)의 단면도를 도시한다. 반도체 장치(10)는 제1 주 표면(12) 및 제1 주 표면(12)에 대향하는 제2 주 표면(13)을 갖는 반도체 기판(11)을 포함한다. 반도체 장치(10)는 적어도 하나의 트렌치(14)를 포함하는데, 이는 주 표면(12) 내에 형성되고 베이스(15) 및 베이스(15)로부터 제1 주 표면(12)으로 연장되는 측벽(16)을 갖는다. 일반적으로, 반도체 장치(10)는 복수의 트렌치(14)를 포함하며, 각 트렌치는 도 1에 도시된 구조를 가질 수 있다. 트렌치(14) 내에는 전도성 부재(17)가 배열되고, 전도성 부재(17)는 트렌치(14) 내에 형성된 캐비티(18)에 의해 트렌치(14)의 측벽(16) 및 베이스(15)로부터 이격된다. 반도체 장치(10)는, 제1 주 표면(12) 상에 위치하고 제1 주 표면(12)으로부터 트렌치(14) 내에 배열된 캐비티(18)를 넘어 전도성 부재(17)의 상부 표면(20) 상으로 연장되는 고정 층(19)을 더 포함한다.
일부 실시예에서, 전도성 부재(17)의 상부 표면(20)은 반도체 기판의 제1 표면(12)과 동일 평면에 있다. 전도성 부재(17)는 또한 측면(21)과, 상부 표면(20)에 대향하는 하부 표면(22)을 갖는다.
캐비티(18)는 둘러싸이고 밀봉되며 고체 유전체 재료가 없기 때문에 비어 있는 것으로 간주될 수 있다. 캐비티(18)는 진공 또는 공정 환경, 예컨대, 캐비티(18)가 밀봉될 때 존재하는 가스 및/또는 진공으로 채워질 수 있다. 캐비티(18)는 공극(void)으로도 불릴 수 있다. 도 1에 도시된 실시예에서, 캐비티(18)는 하단에서 트렌치의 베이스(15)에 의해, 측면에서 트렌치(14)의 측벽(16)에 의해, 상단에서 고정 층(19)에 의해, 그리고 전도성 부재(17)의 하부 표면(22) 및 측면(21)에 의해 경계가 정해진다.
전도성 부재(17)의 측면(21)은 캐비티의 일부에 의해 트렌치(14)의 측벽(16)으로부터 이격된다. 고정 층(19)은 반도체 기판(11)의 제1 주 표면(12)과 직접 접촉하고, 트렌치(14)의 전체 개방 단부(23) 위로 연장되어 측벽(16)과 전도성 부재(21)의 마주보는 측면(21) 사이에서 연장되고 그 사이에 매달려 있다. 고정 층(19)은 전도성 부재(17)의 상부 표면 위에서 연장되고 그와 직접 접촉하며, 또한 트렌치(14)의 반대쪽에서 제1 주 표면(12) 위로 전도성 부재의 측면(21)의 대향 부분과 트렌치(14)의 측벽(16)의 대향 부분 사이에서 연장되고 그 사이에 매달려 있다.
고정 층(19)은 트렌치(14) 내의 전도성 부재(17)의 위치를 결정하기 위한 지지 구조를 제공한다. 고정 층(19)은 또한 전도성 부재(17)가 매달려 있는 지지 빔으로 간주될 수도 있다. 이 실시예에서, 전도성 부재(17)의 하부 표면(22)은 캐비티(18)의 일부에 의해 트렌치(14)의 베이스(15)로부터 이격된다. 전도성 부재의 상부 표면(20) 및 가능하다면 측면(21)의 최상부 영역 만이 고정 층(19)과 물리적으로 접촉하므로, 전도성 부재(17)는 한쪽 단부에서만 기계적으로 지지된다. 하부 표면(22) 및 측면(21)은 진공 및/또는 가스로 채워진 캐비티(18) 내에 자유롭게 놓여 있다.
기판(11)은 실리콘, 예를 들어 에피택셜 실리콘 층으로 형성될 수 있고, 전도성 부재는 도핑된 폴리실리콘으로 형성될 수 있으며, 고정 층은 실리콘 질화물로 형성될 수 있다. 실리콘 질화물은, 적어도 200GPa의 영률을 갖고 또한 전기 절연성일 수 있는 임의의 재료로 대체될 수 있다.
도 1에 도시된 배열은 트랜지스터 장치 내에 필드 플레이트를 형성하는 데 사용될 수 있는데, 전도성 부재(17)는 필드 플레이트를 제공하고 트렌치(14)는 트랜지스터 장치에 대한 전하 보상 구조를 제공한다.
도 2는 다른 실시예에 따른 반도체 장치(10)의 단면도를 도시한다. 반도체 장치(10)는 반도체 기판의 제1 주 표면(12) 내에 형성된 하나 이상의 트렌치(14)를 포함하는 반도체 기판(11)을 포함한다. 도 1을 참조하여 설명된 실시예와 유사하게 트렌치(14) 내에는 전도성 부재(17)가 배열된다. 전도성 부재(17)는 캐비티(18)에 의해 트렌치(14)의 측벽(16)으로부터 이격된다. 도 2에 도시된 반도체 장치(10)는, 전도성 부재(17)의 하부 표면(22)이 고체 유전체 재료(24)에 의해 트렌치(14)의 베이스(15)로부터 이격되어 있다는 점에서 도 1에 도시된 것과 다르다. 이 실시예에서, 캐비티(18)는 전도성 부재(17)의 하부 표면(22) 아래에서 연장되지 않는다. 전도성 부재(17)의 하부 표면(22)과 트렌치(14)의 베이스(15) 사이의 공간은 고체 상태의 유전체(24)로 채워진다. 유전체 재료(24)는 예를 들어 실리콘 산화물(SiO2)일 수 있다. 캐비티(18)는 트렌치(14)의 측벽(16), 트렌치(14)의 베이스(15)의 주변 영역, 유전체 재료(24)의 측면, 전도성 부재(17)의 측면(21), 및 전도성 부재(17)와 반도체 기판(11)의 제1 주 표면(12) 사이에서 트렌치(14)의 개방 단부(23)를 가로질러 연장되는 고정 층(19)에 의해 경계가 정해진다.
평면도에서, 도면을 참조하여 설명된 실시예들 중 어느 한 실시예의 트렌치(14)는 다른 형태를 가질 수 있다. 일부 실시예에서, 트렌치(14)는 원주형이고, 다른 실시예에서는 트렌치(14)는 세장형이다(elongate). 단면도는 이러한 두 수평 배열 모두에 대해 동일하다.
세장형 트렌치(14)는 평면도에서 실질적으로 직사각형인 스트라이프형 트렌치일 수 있다. 세장형 트렌치는 제1 주 표면에 평행하게 연장되는 길이를 가지며, 그 길이는 제1 주 표면으로부터의 깊이보다 크고 결과적으로 폭보다 크다. 이러한 실시예에서, 트렌치(14)의 측벽(16)은 스트라이프형 직사각형 트렌치(14)를 형성하도록 서로 실질적으로 수직으로 배열된 복수의 측벽 섹션(16')을 갖는다.
일부 실시예에서, 트렌치(14)는 원주형 트렌치이다. 원주형 또는 니들형 트렌치(14)는 기판(11)에서의 높이/깊이에 비례하여 작거나 좁은 둘레 또는 폭을 갖는다. 원주형 트렌치는 평면도에서 서로 다른 형상을 가질 수 있다. 예를 들어, 원주형 트렌치는 정사각형, 팔각형, 원형 또는 육각형 평면도 형상을 가질 수 있다. 원주형 트렌치(14)는 예를 들어 트렌치가 평면도에서 원형인 경우 단일 측벽(16)을 가질 수 있거나, 예를 들어 원주형 트렌치가 평면도에서 정사각형 또는 육각형 형상을 갖는 경우 서로 비스듬히 배열된 복수의 측벽 섹션(16')을 가질 수 있다.
전도성 부재(17)는 트렌치(14)와 동일한 일반적인 형상을 가질 수 있다. 예를 들어, 원주형 트렌치(14)의 경우, 전도성 부재(17)는 또한 원주형일 수 있다. 평면도에서의 전도성 부재(17)의 형상은 평면도에서의 트렌치(14)의 형상과 동일할 수도 있고 다를 수도 있다. 예를 들어, 트렌치(14)는 평면도에서 원형 형태를 가질 수 있고, 전도성 부재(17)도 평면도에서 원형 형태를 가질 수 있다. 다른 예에서, 트렌치(14)는 평면도에서 육각형 형태를 가질 수 있고, 전도성 부재(17)는 평면도에서 원형 형태를 가질 수 있다.
도 3a는 도 1에 도시된 것과 유사한 반도체 장치(10)의 단면도를 도시하고, 도 3b 및 도 3c는 평면도를 도시한다. 도 3a의 단면도에서는, 고정 층(19) 내의 2개의 개구(25)가 표시된다. 개구(25)는 트렌치(14) 내의 캐비티(18) 위에 위치한다. 개구(25)는 도 3에 도시된 것의 후방 및 전방에 있는 반도체 장치(10)의 평면에서 고정 층(19)이 제1 주 표면(12)으로부터 트렌치(14)의 측벽(16)과 전도성 부재(17)의 측면(21) 사이에서 캐비티(18)에 의해 형성된 갭을 넘어 전도성 부재(17)의 상부 표면(20)으로 연속적으로 연장되어 트렌치(14) 내의 전도성 부재(17) 위치를 지지하도록 크기 및 형상이 정해진다. 개구 또는 홀(25)은 각각 고정 층(19)의 두께를 통해 연장되고 캐비티(18)와 유체 연통한다. 반도체 장치(10)는 밀봉 층(26)을 더 포함하는데, 이는 고정 층(19) 상에 위치되고 개구(25) 및 트렌치(14) 내의 캐비티(18) 위에서 연장되어 이들을 밀봉한다.
하나 이상의 개구(25)가 제공될 수 있다. 하나 이상의 개구(25)는 캐비티(18) 위에만 위치될 수 있거나, 제1 주 표면(12)과 전도성 부재(17) 중 하나 또는 둘 모두와 부분적으로 겹칠 수 있다.
도 3a를 참조하여 설명된 개구(25) 및 밀봉 층(26)을 갖는 고정 층(19)의 구조는, 예를 들어 도 2에 도시된 바와 같이, 전도성 부재(17)의 하부 표면과 트렌치(14)의 베이스(15) 사이에 전도성 부재(17)에 대한 하단 지지를 제공하는 고체 유전체 층이 배열되는 실시예에도 사용될 수 있다.
도 3b는 트렌치(14)가 실질적으로 원형 형태를 갖는 원주형 트렌치임을 알 수 있는 반도체 기판(11)의 제1 주 표면(12)의 평면도를 도시한다. 전도성 부재(17)도 원주형 형상을 갖고, 이는 평면도에서 실질적으로 원형이며 원주형 트렌치(14)의 중심에 배열된다. 도 3b의 평면도에 도시된 실시예에서, 4개의 개구(25)가 제공되는 것을 알 수 있는데, 이들은 트렌치(14) 위에서 트렌치(14)의 측벽(16)과 전도성 부재(17)의 측면(21) 사이에 위치한다. 4개의 개구(25)는 전도성 부재(17) 둘레에 균일하게 분포되고, 각각은 실질적으로 원형 형상을 갖는다. 더 적은(그러나 적어도 하나의) 또는 4개보다 많은 개구(25)가 제공될 수 있다. 고정 층(19)은 개구들(25) 사이의 제1 주 표면(12)으로부터 캐비티(18)를 넘어 전도성 부재(17)의 상부 표면(20)까지 연속적으로 연장된다. 고정 층(19)은 홀(25)을 정의하는 웹 또는 네트형 구조를 제공하고, 전도성 부재(17)의 상부 표면(20)과 트렌치(14)가 형성된 기판(11)의 제1 주 표면(12) 사이에서 연장된다.
도 3c는 개구(25)의 형상이 도 3b에 도시된 것과 상이한 다른 실시예에 따른 반도체 기판의 평면도를 도시한다. 각 트렌치(14)에는 4개의 개구(25)가 제공된다. 더 적은(그러나 적어도 하나의) 또는 4개보다 많은 개구(25)가 제공될 수 있다. 각각의 개구(25)는 링의 세그먼트의 형태를 갖는다. 각 개구(25)는 전도성 부재(17)의 측면(21)과 트렌치(14)의 측면(16) 사이의 거리보다 더 작은 폭을 갖는 링의 곡선 부분의 형태를 가짐으로써, 곡선 세그먼트들이 고정 층(19)의 영역들에 의해 서로 그리고 전도성 부재(17)의 측면(21) 및 트렌치(14)의 측벽(16)으로부터 횡방향으로 이격되게 한다. 일 실시예에서, 링의 곡선 부분의 폭은 전도성 부재(17)의 측면(21)과 트렌치(14)의 측면(16) 사이의 거리보다 더 크다. 개구(들)(25)의 에지는 또한 제1 주 표면(12) 및/또는 전도성 부재(17) 상에 위치할 수 있다.
4개의 개구(25)는 고정 층(19)의 영역이 각 개구부(25)를 둘러싸도록 크기가 정해지고 위치되어 고정 층(19)의 영역이 개구들(25) 사이의 제1 주 표면(12)으로부터 캐비티(18)를 넘어 전도성 부재(17)의 상부 표면(20)으로 연속적으로 연장되게 한다. 고정 층(19)은 전도성 부재(17)의 상부 표면(20)과 트렌치(14)가 형성되는 기판(11)의 제1 주 표면(12) 사이에 웹 또는 네트형 구조를 제공한다.
개구(25)는 전도성 부재(17)의 측면(21)과 트렌치(14)의 측벽(16) 사이에서 트렌치(14) 내에 배열된 희생 재료가 트렌치(14) 내에 캐비티(18)를 형성하기 위해 제거될 수 있는 경로를 제공하는 데 사용된다. 개구(25)에 의해 제공되는 전체 면적과 트렌치(14)의 개방 단부(23)의 면적의 비율은, 희생 재료가 하나 이상의 에칭 공정(예를 들어, 플라즈마 에칭 또는 습식 에칭)을 사용하여 트렌치(14)로부터 적어도 부분적으로 또는 전체적으로 제거될 수 있도록 선택될 수 있다. 이러한 희생 재료가 개구(25)를 통해 제거된 후, 개구(25)를 밀봉하고 전도성 부재(17)를 반도체 기판(11)으로부터 전기적으로 분리하는 데 사용되는 밀폐형 캐비티(18)을 형성하기 위해 밀봉 층(26)이 형성된다.
이제 도 4 내지 도 8을 참조하여 트렌치 내에 캐비티를 제조하는 방법이 설명될 것이다. 이 방법은 캐비티에 의해 트렌치의 측벽으로부터 이격된 트렌치 내의 전도성 부재를 갖는 반도체 장치(예를 들어 트랜지스터 장치(30))를 제조하는 데 사용될 수 있다. 이 방법은 도 1 내지 도 3 및 도 9에 도시된 배열을 제조하는 데 사용될 수 있다.
도 4 내지 도 8의 각각은 a로 표시된 확대 단면도, b로 표시된 단면도 및 c로 표시된 평면도를 각각 포함한다.
도 4 내지 도 8에서, 반도체 기판(11)은 제1 전도형(예를 들어 n형) 및 복수의 트랜지스터 셀을 포함한다. 각 트랜지스터 셀은 제1 전도형의 드레인 영역(31), 드레인 영역(31) 상에 배열된 제1 전도형의 드리프트 영역(32) - 드리프트 영역(32)은 드레인 영역(31)보다 더 약하게 도핑됨 - 과, 제1 전도형과 반대되는 제2 전도형(예를 들어 p형)의 바디 영역(33) - 바디 영역(33)은 드리프트 영역(32) 상에 배열됨 -, 및 바디 영역(33) 상에 또는 바디 영역(33) 내에 배열된 제1 전도형의 소스 영역(34)을 포함한다. 각 트랜지스터 셀은, 게이트 전극(36), 트렌치(14) 내에 배열된 전도성 부재(17)를 갖는 하나의 트렌치(14), 및 인접한 트렌치들(14) 사이에 위치한 반도체 기판(11)의 부분에 의해 형성된 메사(37)를 더 포함한다. 트렌치(14) 내의 전도성 부재(17)는 필드 플레이트를 제공한다.
도 4a는 반도체 기판의 확대된 단면도를 도시하고, 도 4b는 반도체 기판(11)의 단면도를 도시하고, 도 4c는 반도체 기판(11)의 평면도를 도시한다.
도 4 내지 도 8을 참조하여 설명되는 트랜지스터 장치(30)에서, 게이트 전극(36)은, 인접한 트렌치(14)들 사이의 메사(37) 내에 위치한 게이트 트렌치(35) 내에 배열된다. 게이트 전극(36)은 게이트 트렌치(35) 내에 배열되는 게이트 절연 층(38)에 의해 반도체 기판(11)으로부터 전기적으로 절연된다. 게이트 전기 절연 층(38)은 게이트 트렌치(35)의 측벽(39) 및 베이스(40) 상에 배열되고, 게이트 트렌치(35)의 측벽(39) 상의 두께보다 더 큰 게이트 트렌치(35)의 베이스(40) 상의 두께를 가질 수 있다.
도시되지 않은 일부 실시예에서, 게이트 전극(36)은 반도체 기판(11)의 제1 주 표면(12) 상에 배열되는 평면형 게이트이다.
도 4a 및 도 4b의 단면도를 참조하면, 트렌치(14)는, 트렌치(14)를 라이닝하고(line) 필드 플레이트(17)와 트렌치(14)의 측벽(16) 및 베이스(15) 사이의 갭을 채우는 희생 재료(42)를 더 포함한다. 도 4c의 평면도를 참조하면, 필드 플레이트(17)를 포함하는 트렌치들(14)은 각각 평면도에서 실질적으로 원형 구조를 가지며, 도 4b의 단면도에서 알 수 있는 바와 같이 원주형 또는 니들형이다. 원주형 트렌치(14)는 행과 열의 정사각형 격자 배열로 배열된다. 게이트 트렌치(35)는 세장형 구조를 가지며, 종단 부분(40a) 및 횡단 부분(40b)의 정사각형 격자(40)로 형성되어 하나의 종단 부분(40a) 또는 횡단 부분(40b)이 원주형 트렌치(14) 어레이의 인접한 트렌치들 사이에 배열된다. 게이트 전극(36)은 또한 종단 부분 및 횡단 부분을 갖는 정사각형 격자 형태를 갖는다.
도 4a를 참조하면, 반도체 기판(11)은 인터페이스 층(41)을 더 포함하는데, 이는 메사(37)의 소스 영역(34), 게이트 전극(36)을 포함하는 게이트 트렌치(35), 희생 재료(42)를 포함하는 트렌치(14), 및 필드 플레이트(17)의 상부 표면(20)을 덮도록 제1 주 표면(12) 위에서 연속적으로 연장된다. 인터페이스 층(41)은 산란층으로도 지칭되며, 바디 영역(33) 및 소스 영역(34)의 주입 전에 증착될 수 있다.
도 4b를 참조하면, 트랜지스터 장치(30)는 도 4a의 확대도에 도시된 활성 영역(43)과, 활성 영역(43)을 횡방향으로 둘러싸는 에지 종단 영역(44)을 포함한다. 에지 종단 영역(44)은 내부 에지 종단 영역(45)을 포함하는데, 내부 에지 종단 영역(45)은 필드 플레이트(17)를 포함하는 적어도 하나의 트렌치(14) 및 게이트 전극(36)을 포함하는 적어도 하나의 게이트 트렌치(35)를 포함하지만 소스 영역(34)이 생략되어 바디 영역(33)이 제1 주 표면(12)까지 연장된다는 점에서 활성 영역(43)과 다르다. 에지 종단 영역(44)은 또한 내부 에지 종단 영역(45)을 둘러싸는 외부 에지 종단 영역(46)을 포함한다.
도 5 및 도 5a의 확대된 단면도를 참조하면, 그런 다음, 인터페이스 층(41)은 트렌치(14) 위에 위치하는 개구(47)를 형성하도록 구조화된다. 필드 플레이트(17) 및 희생 재료(42)를 포함하는 트렌치(14) 및 트렌치(14)를 둘러싸는 제1 주 표면(12)의 인접 영역은 개구(47)로 인해 인터페이스 층(41)으로부터 노출된다. 게이트 트렌치(35)와 게이트 트렌치(35)를 둘러싸는 제1 주 표면(12)의 인접 영역은 인터페이스 층(41)에 의해 덮인 상태로 유지된다. 도 5c의 평면도에서 알 수 있는 바와 같이, 이 실시예에서 개구(47)는 정사각형 형태를 가지며, 게이트 트렌치(35)의 정사각형 그리드(40)와 동심이다. 전체 원형 트렌치(14) 및 트렌치(14)에 바로 인접한 제1 주 표면(12)의 영역은 인터페이스 층(41)으로부터 노출된다.
도 6와 도 6a 및 도 6b의 단면도를 참조하면, 그런 다음, 메사(37)를 포함하는 제1 주 표면(12), 게이트 트렌치(35) 및 트렌치(14)을 완전히 덮도록 고정 층(19)이 제1 주 표면 상에 증착된다. 그런 다음 활성 영역(43)의 트렌치(14)에 배열된 희생 재료(42) 위에 적어도 부분적으로 위치하는 고정 층(19)에 적어도 하나의 개구(25)가 형성된다. 고정 층(19)의 개구(25)는 또한 에지 종단 영역(44) 및 활성 영역(43)의 각 트렌치(14) 위에 위치할 수 있다.
도 6c의 평면도에서 알 수 있는 바와 같이, 각각 실질적으로 원형 형상을 갖는 각 트렌치(14)에는 4개의 개구(25)가 형성되며, 이들은 트렌치(14)의 희생 재료(42) 위에 균일하게 배열된다. 각 원형 트렌치(14)에 대한 4개의 개구는 정사각형의 모서리에 위치할 수 있다. 고정 층(19)의 나머지 영역은 개구들(14) 사이에서 및 그에 따라 반도체 기판(11)의 제1 주 표면(12)과 필드 플레이트(17)의 상부 표면(20) 사이에서 연장된다. 고정 층(19)은 게이트 트렌치(35) 위에서 메사(37) 상에 위치하는 인터페이스 층(41)의 나머지 영역을 완전히 덮는다. 고정 층(19)은 이들 영역에서 인터페이스 층(41)과 직접 접촉한다. 그러나, 고정 층(19)은 반도체 기판(11)의 제1 주 표면(12)과 직접 접촉하고, 따라서 트렌치(14)에 바로 인접한, 즉, 근접한 영역에서 반도체 기판(11)의 반도체 재료와 직접 접촉하며, 또한 필드 플레이트(17)의 상부 표면(20)의 재료와 직접 접촉한다. 고정 층(19)은 또한 개구들(25) 중 하나에 의해 노출되지 않는 희생 재료(42)의 영역으로 연장되고 그와 직접 접촉한다.
도 7과 도 7a 및 도 7b의 단면도를 참조하면, 희생 재료(42)의 적어도 일부는 예를 들어 에칭 공정에 의해 고정 층(19)의 개구(25)를 통해 트렌치(14)로부터 제거된다. 플라즈마 에칭 및/또는 습식 에칭이 사용될 수 있다. 도 7b의 단면도에서 알 수 있듯이, 이 실시예에서는, 트렌치(14) 내의 모든 희생 재료(42)가 제거되어 필드 플레이트(17)가 갭에 의해 트렌치(14)의 측벽(16) 및 베이스(15)로부터 이격되게 한다.
트렌치(14)로부터 희생 재료(42)를 제거하는 동안 및 그 후에 고정 층(19)이 반도체 기판(11)의 제1 주 표면(12)과 필드 플레이트(17)의 전도성 재료의 상부 표면(20) 사이에 지지 웹을 형성하도록 희생 재료(42)는 고정 층(19)의 재료에 대해 선택적으로 에칭될 수 있다. 인터페이스 층(41)은 고정 층(19)에 의해 완전히 덮이기 때문에 에칭 매체와 접촉하지 않는다. 결과적으로, 희생 재료(42)는 인터페이스 층(41)에 대해 선택적으로 에칭될 필요가 없다. 인터페이스 층(41)은 중간 고정 층(19)으로 인해 에칭 매체에 의해 공격받지 않기 때문에 희생 재료(42)와 동일한 재료로 형성될 수도 있다. 재료의 적합한 조합은, 인터페이스 층(41) 및 희생 재료(42)를 위한 SiO2, 필드 플레이트(17)를 위한 폴리실리콘, 및 고정 층(19)을 위한 실리콘 질화물이다.
희생 재료(42)가 애플리케이션에 의해 요구되는 정도로 트렌치(14)로부터 제거된 후, 제1 주 표면(12) 상에 밀봉 층(26)이 증착되는데, 이는 고정 층(19) 및 고정 층(19)에 형성된 개구(25) 위로 연장되고, 개구(25)를 밀봉하고 트렌치(14) 내에 둘러싸이고 밀봉된 캐비티 또는 공극(18)을 형성한다. 밀봉 층(26)은 개구(25)를 채우거나 부분적으로 채울 수 있고, 또한 캐비티(18) 내의 에칭 공정 환경(예컨대, 진공)을 밀봉하기 위해 트렌치(14)의 상부 부분으로 약간 연장될 수 있다.
도 7에 도시된 실시예에서, 에지 종단 영역(44)에 배열된 트렌치(14)도 캐비티를 포함한다. 다른 실시예에서, 에지 종단 영역(45)의 트렌치들(14) 중 하나 이상은 전도성 부재를 반도체 기판(11)으로부터 전기적으로 절연시키기 위해 고체 유전체 재료, 예컨대 희생 재료(42)를 포함할 수 있다. 이는 에지 종단 영역의 각 트렌치 위에 개구가 형성되지 않도록 고정 층(19)을 구조화함으로써 쉽게 달성된다. 도 9는 이러한 배열의 예를 보여준다.
도 8과 도 8a 및 도 8b의 단면도를 참조하면, 하나 이상의 추가 유전체 층(50)이 밀봉 층(26) 상에 형성될 수 있고, 유전체 층(50), 밀봉 층(26), 고정 층(19) 및 인터페이스 층(41)을 통해 개별적인 메사(37) 내로 연장되는 개구(51)가 형성될 수 있다. 개구(51)는 유전체 층(50), 밀봉 층(26) 및 고정 층(19)을 통해 개별적인 필드 플레이트(17)의 전도성 재료에 형성된다. 그런 다음, 개구(51)는 전도성 재료(52)로 채워져 메사(37) 및 전도성 필드 플레이트(17)에 접촉부를 제공한다. 전도성 층(52)은 2개 이상의 하위층을 포함할 수 있다. 전도성 재료(52)는 또한 유전체 층(50)의 상부 표면 위로 연장되어 트랜지스터 셀의 필드 플레이트(17)와 메사 접촉부를 서로 전기적으로 결합시킬 수 있다. 대안적으로, 개별 접촉부들(52) 사이에서 연장되어 서로 전기적으로 접속하는 추가 전도성 층이 유전체 층(50)의 상부 표면에 형성될 수 있다.
개구(51)의 베이스는 바디 영역(33) 내에 배열되도록 소스 영역(34)을 통해 연장될 수 있다. 일부 실시예에서, 메사(37)에 대한 개구(51)의 형성 후에, 개구(51)의 베이스에서 접촉 주입이 수행되어, 메사(37)에 위치한 개구(51)의 베이스에서 바디 영역(33) 내에 더 고농도로 도핑된 영역(53)을 생성할 수 있다.
게이트 전극(36)에 전기적 접촉을 형성하고 트랜지스터 셀의 게이트 전극들을 서로 전기적으로 접속하기 위해, 유전체 층(50), 밀봉 층(26), 고정 층(19), 및 인터페이스 층(41)을 통해 게이트 트렌치(35)에 배치된 게이트 전극(36)을 향해 개구가 형성될 수 있다. 게이트 전극을 향한 개구는 도 8a에서 볼 수 없는 평면에 형성될 수 있다.
도 9는 도 8에 도시된 것과 유사한 활성 영역(43)을 갖는 트랜지스터 장치(30)를 도시한다. 도 9의 트랜지스터 장치(30)는 캐비티(18)를 라이닝하는 라이너 층(53)을 더 포함한다. 라이너 층(53)은 실리콘 이산화물을 포함할 수 있으며, 캐비티(18)를 더 잘 밀봉하기 위해 사용될 수 있다. 라이너 층(53)은 트렌치(14)의 측벽(16), 트렌치(14)의 베이스(15)의 주변 영역, 유전체 재료(24)가 존재할 경우 그 측면, 및 전도성 부재(17)의 측면(21) 위로 연장된다.
라이너 층(53)은 또한 도 1 내지 도 8에 도시된 캐비티(18)의 배열에 사용될 수 있다.
"아래로", "아래에", "하부", "위로", "상부" 등과 같은 공간적으로 상대적인 용어는 한 요소의 제2 요소에 대한 위치 결정을 쉽게 설명하기 위해 사용된다. 이들 용어는 도면에 도시된 것과 상이한 방향뿐만 아니라 장치의 상이한 방향도 포함하도록 의도된다. 또한, "제1", "제2" 등과 같은 용어는 다양한 요소, 영역, 섹션 등을 설명하기 위해 사용되며, 이 또한 제한하려는 의도가 아니다. 설명 전반에 걸쳐 유사한 용어는 유사한 요소를 지칭한다.
본 명세서에 사용될 때, "갖는", "함유하는", "포함하는(including)", "포함하는(comprising)" 등의 용어는 언급된 요소 또는 특징의 존재를 나타내지만 추가 요소 또는 특징을 배제하지 않는 개방형 용어이다. 관사 "a", "an" 및 "the"는 문맥에서 달리 명시하지 않는 한 단수뿐만 아니라 복수도 포함하도록 의도된다. 본 명세서에 설명된 다양한 실시예의 특징들은 달리 구체적으로 언급되지 않는 한 서로 결합될 수 있다는 것이 이해되어야 한다.
본 명세서에서는 특정 실시예가 도시되고 설명되었지만, 본 기술 분야의 통상의 기술자는 다양한 대체 및/또는 동등한 구현이 본 발명의 범위를 벗어나지 않으면서 도시되고 설명된 특정 실시예를 대체할 수 있음을 이해할 것이다. 본 출원은 본 명세서에 논의된 특정 실시예의 임의의 조정 또는 변형을 포괄하도록 의도된다. 그러므로, 본 발명은 청구범위 및 그 균등물에 의해서만 제한되도록 의도된다.

Claims (15)

  1. 반도체 장치로서,
    제1 주 표면을 갖는 반도체 기판과,
    상기 제1 주 표면 내에 형성되고, 베이스 및 상기 베이스로부터 상기 제1 주 표면까지 연장되는 측벽을 갖는 하나 이상의 트렌치와,
    고정 층(anchoring layer)과,
    상기 트렌치 내에 배열되고, 상기 트렌치 내에 형성된 캐비티에 의해 상기 트렌치의 측벽으로부터 이격되는 전도성 부재를 포함하되,
    상기 고정 층은 상기 반도체 기판의 상기 제1 주 표면으로부터 상기 캐비티를 넘어 상기 전도성 부재의 상부 표면 상으로 연장되는,
    반도체 장치.
  2. 제1항에 있어서,
    상기 고정 층은 상기 캐비티 위에 위치하는 적어도 하나의 개구를 포함하고, 상기 반도체 장치는, 상기 고정 층 상에 배열되고 상기 적어도 하나의 개구를 덮어 상기 캐비티를 밀봉하는 밀봉 층을 더 포함하는,
    반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 트렌치를 덮이지 않은 상태로 두는, 상기 반도체 기판의 제1 주 표면 상에 배열된 인터페이스 층을 더 포함하는,
    반도체 장치.
  4. 제3항에 있어서,
    상기 인터페이스 층은 상기 반도체 기판의 상기 제1 주 표면의 일부에 의해 상기 트렌치의 측벽으로부터 이격되고, 상기 고정 층은 상기 반도체 기판의 상기 제1 주 표면의 상기 일부와 직접 접촉하는,
    반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 고정 층은 적어도 200GPa의 영률(Young's modulus)을 갖는 재료로 형성되는,
    반도체 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 트렌치는 세장형(elongate) 트렌치 또는 원주형(columnar) 트렌치인,
    반도체 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 반도체 기판은 제1 전도형이고 복수의 트랜지스터 셀을 포함하고, 각 트랜지스터 셀은 상기 제1 전도형의 드레인 영역, 상기 드레인 영역 상에 있는 상기 제1 전도형의 드리프트 영역, 상기 드리프트 영역 상에 있는 상기 제1 전도형과 반대되는 제2 전도형의 바디 영역, 상기 바디 영역 상에 있는 상기 제1 전도형의 소스 영역, 게이트 전극, 및 상기 전도성 부재를 갖는 상기 트렌치를 포함하고, 상기 전도성 부재는 필드 플레이트를 제공하는,
    반도체 장치.
  8. 트렌치 내에 캐비티를 생성하는 방법으로서,
    제1 주 표면을 갖는 반도체 기판, 상기 제1 주 표면 내에 형성되고 베이스 및 상기 베이스로부터 상기 제1 주 표면까지 연장되는 측벽을 갖는 하나 이상의 트렌치, 및 상기 트렌치 내에 배열되고 희생 재료에 의해 상기 트렌치의 베이스 및 측벽으로부터 이격되는 전도성 부재를 제공하는 단계와,
    상기 트렌치를 덮고 상기 전도성 부재의 상부 표면과 접촉하는 고정 층을 상기 제1 주 표면에 적용하는 단계와,
    상기 트렌치 내의 상기 희생 재료를 노출시키는 적어도 하나의 개구를 상기 고정 층 내에 형성하는 단계 - 상기 고정 층은 상기 개구에 횡방향으로 인접한 영역 내의 상기 반도체 기판의 제1 주 표면과 상기 전도성 부재의 상부 표면 사이에서 연장됨 - 와,
    상기 적어도 하나의 개구를 통해 상기 트렌치로부터 상기 희생 재료의 적어도 일부를 제거하는 단계와,
    상기 제1 주 표면 상에 밀봉 층을 증착하고, 상기 적어도 하나의 개구를 밀봉하고, 상기 전도성 부재가 캐비티에 의해 상기 트렌치의 측벽으로부터 이격되도록 상기 트렌치 내에 상기 캐비티를 형성하는 단계를 포함하는,
    방법.
  9. 제8항에 있어서,
    상기 개구는 상기 트렌치의 측벽 상의 상기 희생 재료의 두께보다 더 작은 수평 범위(lateral extent)를 갖거나, 상기 개구는 상기 희생 재료 및/또는 상기 제1 주 표면 및/또는 상기 전도성 부재 위에 위치할 수 있는 수평 범위를 갖고, 상기 고정 층의 나머지 부분은 상기 전도성 부재와 상기 제1 주 표면 사이에서 연장되는,
    방법.
  10. 제8항 또는 제9항에 있어서,
    상기 트렌치 내의 상기 희생 재료를 노출시키는 복수의 개구가 상기 고정 층 내에 형성되고, 상기 희생 재료는 상기 복수의 개구를 통해 상기 트렌치로부터 제거되는,
    방법.
  11. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 희생 재료는 습식 에칭 및/또는 플라즈마 에칭 및/또는 가스 화학반응(gas chemistry)에 의해 적어도 부분적으로 제거되는,
    방법.
  12. 제8항 내지 제11항 중 어느 한 항에 있어서,
    상기 희생 재료를 제거한 후, 상기 트렌치의 베이스 및 측벽과 상기 전도성 부재의 노출된 표면에 라이닝을 형성하는 단계를 더 포함하는,
    방법.
  13. 제8항 내지 제12항 중 어느 한 항에 있어서,
    상기 반도체 기판은 상기 기판의 상기 제1 주 표면 및 상기 트렌치 상에 배열된 인터페이스 층을 더 포함하고, 상기 방법은,
    상기 인터페이스 층이 상기 제1 주 표면의 일부에 의해 상기 트렌치의 측벽으로부터 이격되도록 상기 제1 주 표면으로부터 상기 인터페이스 층의 영역을 제거하는 단계와,
    상기 트렌치에 인접한 영역 내의 상기 반도체 기판의 상기 제1 주 표면 바로 위에 그리고 상기 인터페이스 층 상에 상기 고정 층을 형성하는 단계를 더 포함하는,
    방법.
  14. 제8항 내지 제13항 중 어느 한 항에 있어서,
    상기 반도체 기판은 제1 전도형이고 복수의 트랜지스터 셀을 포함하고, 각 트랜지스터 셀은 상기 제1 전도형의 드레인 영역, 상기 드레인 영역 상에 있는 상기 제1 전도형의 드리프트 영역, 상기 드리프트 영역 상에 있는 상기 제1 전도형과 반대되는 제2 전도형의 바디 영역, 상기 바디 영역 상에 있는 상기 제1 전도형의 소스 영역, 게이트 전극, 및 상기 전도성 부재를 갖는 상기 트렌치를 포함하고, 상기 전도성 부재는 필드 플레이트를 제공하는,
    방법.
  15. 제14항에 있어서,
    상기 게이트 전극은 게이트 트렌치 내에 배열되고, 상기 게이트 트렌치 내에 형성된 전기 절연 층에 의해 상기 반도체 기판으로부터 전기적으로 절연되며, 상기 인터페이스 층의 일부가 제거된 후, 상기 인터페이스 층은 상기 게이트 전극 및 상기 게이트 트렌치를 덮는,
    방법.
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