KR20130037655A - 전력 반도체 소자들을 위한 에지 터미네이션 구조물 - Google Patents

전력 반도체 소자들을 위한 에지 터미네이션 구조물 Download PDF

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KR20130037655A
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trenches
trench
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수구 김
조셉 앤드류 예디낙
이시우 호
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페어차일드 세미컨덕터 코포레이션
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Abstract

전력 반도체 소자들을 위한 에지 터미네이션 구조물들 및 그러한 구조물들을 제조하기 위한 방법들이 개시된다. 상기 전력 반도체 소자들(또는 전력 소자들)은 그 위에 에피택셜층을 갖는 기판; 상기 에피택셜층에 형성되며, 절연된 게이트 도전층을 갖는 트랜지스터 구조를 포함하는, 실질적으로 평행한(substantially-parallel) 활성 트랜치들의 어레이; 상기 활성 트랜치들에 인접한 슈퍼정션 또는 차폐 영역; 상기 활성 트랜치들을 둘러싸는 주변부 트랜치; 및 상기 에피택셜층의 상부 표면 내의 소오스 콘택 영역;을 포함하며, 상기 게이트 도전층은 상기 슈퍼정션 또는 차폐 영역을 넘어, 그리고 둘러싸는 상기 주변부 트랜치를 넘어 연장된다. 이러한 구성은 PN 슈퍼정션 구조물를 포함하는 전력 MOSFET에서 상기 에지 터미네이션 구조가 넓은 범위의 항복 전압으로 사용될 수 있게 해준다. 다른 실시예들도 설명된다.

Description

전력 반도체 소자들을 위한 에지 터미네이션 구조물{Edge termination structure for power semiconductor devices}
본 출원은 일반적으로 반도체 소자들 및 이러한 소자들을 제조하는 방법들과 관련있다. 특히, 본 출원은 전력 반도체 소자들을 위한 에지 터미네이션 구조물들과 이러한 구조물들을 제조하는 방법들을 기술하고 있다.
집적회로들(ICs) 또는 디스크리트(discrete) 소자들을 포함하는 반도체 소자들이 아주 다양한 전자 장치에 사용되고 있다. 상기 IC 소자들(또는 칩들, 또는 디스크리트 소자들)은 반도체 물질의 기판의 표면에 제작된 소형화된 전자 회로를 포함한다. 상기 회로들은 상기 기판 속으로 확산될 수 있는 도펀트들을 함유하는 층(확산층들이라 불린다) 또는 상기 기판 속으로 주입된 이온들을 함유하는 층(주입층들)을 포함하는, 여러 중첩된 층들을 포함한다. 다른 층들로서 도전체들(폴리실리콘 또는 금속층들) 또는 상기 도전성 층들 사이의 연결체들(비아 또는 콘택층들)이 있다. IC 소자들 또는 디스크리트 소자들은 층 성장, 전사(imaging), 퇴적, 식각, 도핑(doping) 및 세정을 포함하는 많은 단계들을 조합하여 사용하는 층대층(layer-by-layer) 프로세스로 제조될 수 있다. 상기 기판으로서는 실리콘 웨이퍼들이 전형적으로 사용되고 있으며, 도핑(doping)되어질 상기 기판의 다른 영역들을 표시하기 위해서, 또는 폴리실리콘, 절연체들 또는 금속층들을 퇴적 및 한정하기 위하여 포토리소그라피가 사용된다.
전력 반도체 소자들은 흔히 전자 회로들에서 스위치들 또는 정류기들로서 사용된다. 회로 보드에 연결될 때, 이들은 자동차 전자제품들, 디스크 드라이브들 및 전력 서플라이들을 포함하는 아주 다양한 장치들에 사용될 수 있다. 일부 전력 반도체 소자들이 기판 내에 생성된 트랜치 내에 형성될 수 있다. 상기 트랜치 형태를 매력적으로 만드는 하나의 특징은, 전류가 상기 트랜치 내의 상기 소자들의 채널을 통하여 수직적으로 흐른다는 점이다. 이러한 점은, 전류가 채널을 통하여 수평적으로 흐른 다음 드레인을 통하여 수직적으로 흐르는 다른 반도체 소자들에 비하여 높은 셀 및/또는 전류 채널 밀도를 허용한다. 보다 커진 셀 및/또는 전류 채널 밀도들은 일반적으로 상기 기판의 단위 면적당 보다 많은 소자들 및/또는 전류 채널들이 제조될 수 있다는 것을 의미하며, 따라서 상기 전력 반도체 소자의 전류 밀도를 증가시키게 된다.
본 출원은 전력 반도체 소자들의 에지 터미네이션 구조물 및 이러한 구조물의 제조 방법을 제공하기 위한 것이다.
본 출원은 전력 반도체 소자들의 에지 터미네이션 구조물 및 이러한 구조물의 제조 방법을 설명한다. 상기 전력 반도체 소자들(또는 전력 소자들)은 그 위에 에피택셜층을 갖는 기판; 상기 에피택셜층에 형성되며, 절연된 게이트 도전층을 갖는 트랜지스터 구조를 포함하는, 실질적으로 평행한(substantially-parallel) 활성 트랜치들의 어레이; 상기 활성 트랜치들에 인접한 슈퍼정션 또는 차폐 영역; 상기 활성 트랜치들을 둘러싸는 주변부 트랜치; 및 상기 에피택셜층의 상부 표면 내의 소오스 콘택 영역;을 포함하며, 상기 게이트 도전층은 상기 슈퍼정션 또는 차폐 영역을 넘어, 그리고 둘러싸는 상기 주변부 트랜치를 넘어 연장된다.
본 발명의 구성에 따르면, PN 슈퍼정션 구조물를 포함하는 전력 MOSFET에서 본 발명의 에지 터미네이션 구조가 넓은 범위의 항복 전압 등급에서 사용될 수 있게 해준다.
또한 본 발명의 터미네이션 방법들은 슈퍼정션 소자들을 위해 사용된 종래의 터미네이션 영역들의 비활성 영역을 감소시킬 수 있다.
도1은 기판, 상부 표면상에 마스크를 갖는 에피택셜(또는 '에피')층을 포함하는 반도체 구조물을 제조하기 위한 방법의 일부 실시예들을 보여준다.
도2는 두개의 트랜치 구조물을 포함하는 반도체 구조물을 제조하기 위한 방법의 일부 실시예들을 보여준다.
도3 내지 도4는 트랜치들 내에 및 상에 형성된 산화물층들을 갖는 반도체 구조물을 제조하기 위한 방법의 일부 실시예들을 보여준다.
도5는 트랜치 내에 형성된 게이트 도전체를 갖는 반도체 구조물을 제조하기 위한 방법의 일부 실시예들을 보여준다.
도6은 에피택셜층 내에 형성된 p-영역들을 갖는 반도체 구조물을 제조하기 위한 방법의 일부 실시예들을 보여준다.
도7a, 도7b 및 도8은 활성 트랜치들 및 주변 트랜치들을 갖는 반도체 구조물을 제조하기 위한 방법의 일부 실시예들을 보여준다.
도9 및 도10은 도8에 도시된 반도체 구조물의 일부 단면도들을 보여준다.
도11은 전환 지점(transition point) 및 소오스 콘택 영역을 포함하는 반도체 구조물을 보여준다.
도12는 터미네이션 구조물을 포함하는 플래너(planar) 반도체 구조물들의 일부 실시예들을 보여준다.
도면들은 반도체 소자들의 특유한 양태들 및 그러한 소자들을 제조하기 위한 방법들을 보여준다. 수반되는 설명과 함께, 상기 도면들은 상기 방법들의 원리들 및 이러한 방법들을 통해 생산되는 구조물들을 증명하고 설명한다. 도면들에서 층들 및 영역들의 두께는 명료성을 위해 과장되었다. 다른 도면들에서 동일한 도면 번호들은 동일한 요소를 나타내며, 따라서 그들에 대한 설명은 반복하지 않는다. '상에(on)', '에 부착되는(attached to)' 또는 '에 결합되는(coupled to)'이라는 용어가 여기에서 사용되는 바와 같이, 하나의 대상물이 직접적으로 다른 대상물 '상에', '에 부착되는' 또는 '에 결합되는' 이거나, 또는 하나의 대상물과 다른 대상물 사이에 하나 이상의 개입된 대상물들이 있거나 여부에 상관없이, 하나의 대상물(예를 들어, 물질, 층, 기판 등)이 다른 대상물 '상에', '에 부착되는', 또는 '에 결합되는'일 수 있다. 또한, 만약 제공된다면, 방향들(예를 들어, 위(above), 아래(below), 상부(top), 하부(bottom), 측(side), 위(up), 아래(down), 아래(under), 위(over), 상부(upper), 하부(lower), 수평적(horizontal), 수직적(vertical), "x", "y", "z" 등)은 상대적이며, 제한으로써가 아니라 예로써 그리고 설명 및 논의의 용이성을 위해 단독으로 제공된다. 부가적으로, 참조부호가 구성요소들의 리스트(예를 들어, 구성요소 a, b. c)에 부여된다면, 그러한 참조부호는 단독으로 상기 리스트의 구성요소들 중의 어느 하나, 상기 리스트의 구성요소들의 모두 보다 적은 어떠한 조합, 및/또는 상기 리스트의 구성요소들의 모두의 조합을 포함하려는 의도이다.
다음의 설명은 완전한 이해를 제공하기 위하여 특유의 상세한 내용을 제공한다. 그럼에도 불구하고, 당업자는 상기 반도체 소자들 및 상기 소자들을 제조 및 사용하는 관련된 방법들이 이러한 특유의 상세한 내용을 채용하지 않고도 구현 및 사용될 수 있다는 것을 이해할 수 있을 것이다. 정말로, 상기 반도체 소자들 및 관련된 방법들은 설명된 소자들 및 방법들을 변경함으로써 실현될 수 있고, 업계에서 일반적으로 사용되는 어떤 다른 장치 및 기술들과 결합하여 사용될 수 있다. 예를 들어, 상세한 설명은 트랜치 MOSFET 소자들을 인용하지만, SIT(Static Induction Transistor) 소자들, SITh(Static Induction Thyristor) 소자들, IGBT 소자들, BJT 소자들, BSIT 소자들, JFET 소자들 및 사이리스터 소자들과 같은, 트랜치들 내에 형성된 다른 반도체 소자들로 변경될 수 있다.
전력 반도체 소자들을 위한 에지 터미네이션(edge termination) 구조물들 및 그러한 구조물들을 제조하기 위한 방법들의 일부 실시예들이 도1 내지 도11에 보여진다. 이러한 실시예들은 여기에서 설명된 것들을 포함하여 꽤 많은 전력 반도체 소자들을 위해 사용될 수 있다. 게다가, 이러한 에지 터미네이션 구조물들은 미국 특허출원 번호 제12/841,774호, 제12/707,323호, 제12/629,232호에서 설명된 슈퍼정션(superjunction) 구조물들을 포함하는 그들 반도체 소자들과 함께 사용될 수 있으며, 그들의 개시 내용들을 전체로서 본 명세서에 참조로 결합된다.
도1에 묘사된 바와 같이, 일부 실시예들에서 상기 방법들은 반도체 기판(105)이 먼저 제공되는 것으로 시작한다. 당업계에서 알려진 어떠한 기판이 본 발명에 사용될 수 있다. 적절한 기판들은 실리콘 웨이퍼들, 에피택셜 실리콘층들, SOI(Silicon-On-Insulator) 기술들에서 사용된 결합 웨이퍼들 및/또는 비정질 실리콘층들을 포함하며, 이들 모두는 도핑되거나(doped) 도핑되지 않을(undoped) 수 있다. 또한, Ge, SiGe, SiC, GaN, GaAs, InxGayAsz, AlxGayAsz, 및/또는 III-V 또는 II-VI 및 그들의 변형물과 같은 어떤 순수 또는 화합물 반도체들을 포함하는 전자 소자들을 위해 사용된 다른 어떤 반도체 물질이 사용될 수 있다. 일부 실시예들에서, 상기 기판(105)은 어떠한 n-형 도펀트로 고농도로(heavily) 도핑될 수 있다.
일부 실시예들에서, 상기 기판(105)은 그 상부 표면 상에 위치한 하나 이상의 에피택셜("에피") 실리콘층들(개별적으로 또는 집합적으로 에피택셜층(110)으로 묘사됨)을 포함한다. 예를 들어, 저농도로(lightly)로 도핑된 p-에피층이 기판(105)과 에피택셜층(110) 사이에 존재할 수 있다. 상기 에피택셜층(들)(110)은 어떠한 공지된 에피택셜 퇴적 공정을 포함한 당업계에서 공지된 어떠한 공정을 사용하여 제공될 수 있다. 상기 에피택셜층(들)은 p-형 도펀트로 저농도로 도핑될 수 있다.
다음으로, 도2에서 보여지는 바와 같이, 제1 트랜치 구조(120, 또는 활성 트랜치)가 상기 에피택셜층(110) 내에 형성될 수 있다. 제1 트랜치(120)의 바닥은 상기 에피택셜층(110) 또는 기판(105) 내의 어딘가에 도달할 수 있다. 제1 트랜치 구조(120)는 공지된 어떠한 공정에 의해 형성될 수 있다. 일부 실시예들에서, 마스크(115)가 상기 에피택셜층(110)의 상부 표면 상에 형성될 수 있다. 상기 마스크(115)는 원하는 마스크 물질의 층을 먼저 퇴적한 후 포토리소그라피 및 식각 공정을 사용하여 이것을 패터닝함으로써 형성될 수 있으며, 그리하여 마스크(115)를 위한 원하는 패턴이 형성된다. 상기 트랜치(120)를 생성하기 위해 사용된 식각 공정이 완료된 후, 메사 구조(112)가 인접한 트랜치들(120) 사이에 형성된다.
이어서 상기 제1 트랜치(120)가 상기 에피택셜층(110)(또는 기판(105) 내에서 원하는 깊이 및 두께에 도달할 때까지 상기 에피택셜층(110)은 공지된 공정에 의해 식각될 수 있다. 상기 트랜치(120)의 깊이 및 폭 뿐만 아니라 상기 깊이에 대한 상기 폭의 종횡비(aspect ratio)가, 나중에 퇴적되는 산화물층이 상기 트랜치 내에 적절히 충전되고 보이드(void)의 형성을 방지할 수 있도록 제어될 수 있다. 일부 실시예들에서, 상기 제1 트랜치 구조(120)의 깊이는 약 0.1 내지 약 100 ㎛의 범위일 수 있으며, 상기 폭은 약 0.1 내지 약 50 ㎛의 범위일 수 있다. 이러한 깊이들 및 폭들에 대하여 상기 트랜치의 종횡비는 약 1:1 내지 약 1:50의 범위일 수 있다.
일부 실시예들에서, 제2 트랜치 구조(122)(또는 주변 트랜치)가 상기 제1 트랜치 구조(120)와 동일한 시간에 형성될 수 있다. 일부 형상들에서, 상기 제2 트랜치 구조(122)의 깊이는 상기 제1 트랜치 구조(120)의 깊이와 실질적으로 동일할 수 있다. 다른 형상들에서, 상기 제2 트랜치 구조(122)의 깊이는 상기 제1 트랜치 구조(120)의 깊이보다 클 수도 있다. 일부 실시예들에서, 상기 제2 트랜치 구조(122)의 깊이는 상기 제1 트랜치 구조(120)의 깊이보다 약 100%에 이르도록 클 수도 있다. 다른 실시예들에서, 상기 제2 트랜치 구조(122)의 깊이는 상기 제1 트랜치 구조(120)의 깊이보다 약 5%에 이르도록 클 수도 있다.
일부 실시예들에서, 상기 트랜치들(120/122)의 측벽들은 상기 에피택셜층(110)의 상부 표면에 대하여 수직이 아니다. 대신에, 상기 트랜치 측벽의 각도들은 상기 에피택셜층(110)의 상부 표면에 대하여 약 90도(수직 측벽)로부터 약 60도 범위일 수 있다. 나중에 퇴적되는 산화물층 또는 다른 어떠한 물질들이 상기 트랜치 내에 적절하게 충전되고, 보이드의 형성을 방지하기 위해 상기 트랜치 각도는 제어될 수 있다.
일부 실시예들에서, ,도2에서 보여지는 바와 같이, 측벽 도펀트 영역(125)이 상기 제1 트랜치(120)의 측벽 부근의 상기 에피택셜층(110) 내에 형성될 수 있도록 상기 제1 트랜치 구조(120)의 측벽은 n-형 도펀트로 도핑될 수 있다. 선택적으로, 측벽 도펀트 영역(126)이 상기 측벽 부근의 상기 에피택셜층(110) 내에 형성될 수 있도록 상기 제2 트랜치 구조(122)의 측벽이 또한 n-형 도펀트로 도핑될 수 있다. 측벽 도핑 공정은 원하는 폭에 대하여 상기 p-형 도펀트를 주입하는 어떠한 도핑 공정을 사용하여 수행될 수 있다. 도핑 공정 후, 도펀트들은 공지된 확산 또는 드라이브-인(drive-in) 공정에 의해 더욱 확산될 수 있다. 반도체 소자가 오프(도l)되고 전류가 차단될 때 어떠한 트랜치에 인접한 상기 메사(112)가 부분적으로 또는 완전히 공핍되도록 상기 측벽 도펀트 영역(125/126)의 폭은 조정될 수 있다. 본 명세서에서 언급한 미국 특허출원의 일부에서 설명된 바와 같이, 상기 측벽 도펀트의 존재는 잘 정의된(well defined) PN 정션을 갖는 PN 슈퍼정션을 형성하는데 도움이 된다. 다른 형상들에서, 본 명세서에서 언급한 미국 특허출원의 일부에서 설명된 바와 같이, 잘 정의된 PN 정션을 갖는 상기 PN 슈퍼정션 구조가 상기 측벽 상에 얇은 에피택셜 성장 공정을 사용하여 형성될 수 있다.
상기 마스크(115)는 당업계에서 알려진 공정을 사용하여 제거될 수 있다. 이어서, 도3에서 보여지는 바와 같이, n-형 도펀트들이 상기 측벽 및 바닥 기판으로부터 확산됨에 따라 상기 도펀트 영역들(125/126)은 도3에서 보여지는 바와 같이 바닥 n-형 영역으로 합병될 수 있다. 산화물층(130)이 당업계에서 알려진 어떠한 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 산화물층(130)은 상기 트랜치들(120/122)이 오버플로우될 때까지 산화물 물질을 퇴적함으로써 형성될 수 있다. 상기 산화물층(130)의 두께는 상기 트랜치들(120/122)을 충전하기에 필요한 어떤 두께로 조정될 수 있다. 상기 산화물 물질의 퇴적은 상기 트랜치 내에서 높은 콘포말(conformal) 스텝 커버리지를 생성할 수 있는 SACVD와 같은 어떠한 화학 기상 증착(CVD) 공정들을 포함하는 공지된 퇴적 공정을 사용하여 수행될 수 있다. 실제로, 리플로우(reflow) 공정이 상기 산화물 물질을 리플로우 하기 위해 사용될 수 있으며, 이것은 상기 산화물층(130) 내에 보이드들이나 결함들을 감소시키는데 도움이 된다.
산화물층(130)이 퇴적된 후, 상기 제1 트랜치들(120) 위의 및 내의 과잉의 산화물 물질들을 제거하기 위해 에치백 공정이 사용될 수 있다. 에치백 공정 후, 산화물 영역(140)이 도4에서 보여지듯이, 제1 트랜치(120) 의 바닥에 형성된다. 당업계에서 알려진 어떠한 화학적 및/또는 기계적 연마와 같은 평탄화 공정이 상기 제1 트랜치(120) 위의 영역들에서 상기 에치백 공정 대신에 또는 부가적으로(이전 또는 이후) 사용될 수 있다. 선택적으로, 상기 산화물층(130)을 퇴적하기에 앞서 고품질의 산화물층이 형성될 수 있다. 이러한 실시예들에서, 상기 고품질의 산화물층의 원하는 두께가 성장될 때까지 산화물-함유 분위기에서 상기 에피택셜층(110)을 산화시킴으로써 상기 고품질의 산화물층이 형성될 수 있다. 상기 고품질의 산화물층은 산화물 보존성(integrity)과 충전 팩터(filling factor)를 개선하기 위해 사용될 수 있으며, 그리하여 상기 산화물층(130)을 보다 좋은 절연체로 만들어준다.
그러나 상기 제2 트랜치 구조물(122)에 대하여는 상기 산화물층(130)에 대한 제거 공정이 수행되지 않는다. 오히려, 도4에서 보여지는 바와 같이, 상기 산화물층(130)은 상기 제2 트랜치들(122) 내에 및 위에 잔류하여 산화물층(132)을 형성한다. 일부 실시예들에서, 상기 산화물층(132)의 두께는 약 5 ㎛에 다다를 수 있다. 다른 실시예들에서, 상기 산화물층(132)의 두께는 약 5000 Å에 다다를 수 있다.
상기 제1 트랜치들(120) 내에 바닥 산화물 영역(140)을 형성한 후, 도4에서 보여지듯이 상기 바닥 산화물층(140)에 의해 커버되지 않은 상기 트랜치(120)의 노출된 측벽들 상에 게이트 산화물층(133)과 같은 게이트 절연층이 성장될 수 있다. 상기 게이트 산화물층(133)은 원하는 두께로 성장될 때까지 상기 트랜치(120)의 측벽들 내에서 상기 노출된 실리콘을 산화시키는 어떠한 공정에 의해 형성될 수 있다. 상기 제2 트랜치들(122) 내에서는 게이트 절연층이 형성되지 않는다.
이어서, 도전층이 상기 트랜치들(120)의 중간부 및 상부에 그리고 상기 바닥 산화물 영역(140) 상에 퇴적될 수 있다. 상기 도전층은 어떠한 금속, 실리사이드, 반도체성 물질, 도핑된 폴리실리콘 또는 그들의 조합을 포함하는, 당업계에서 알려진 어떠한 도전성 및/또는 반도전성 물질을 포함할 수 있다. 이 도전층은 화학 기상 증착 공정들(CVD, PECVD, LPCVD 등) 또는 원하는 물질을 스퍼터링 타겟으로 사용하는 스퍼터링 공정에 의해 퇴적될 수 있다. 일부 실시예들에서, 상기 도전층은 아래에서 보다 상세하게 설명된 바와 같이, 상기 제2 트랜치들(122) 위의 상기 산화물층(132)을 넘어 연장될 수 있다.
상기 도전층은 상기 제1 트랜치들(120)을 충전하고 상부 부분 위로 오버플로우 되도록 퇴적될 수 있다. 이어서 게이트(150)(또는 게이트 도전체)가 당업계에서 알려진 어떠한 공정을 사용하여 상기 도전층으로부터 형성될 수 있다. 일부 실시예들에서, 상기 게이트(150)는 어떠한 에치백 공정을 포함하여 당업계에서 알려진 어떠한 공정을 사용하여 상기 도전층의 상부 부분을 제거함으로써 형성될 수 있다. 도5에서 보여지는 바와 같이, 상기 제거 공정의 결과 도전층(상기 게이트(150))이 상기 트랜치(120) 내의 제1 산화물 영역(140) 위에 가로놓이며, 상기 게이트 산화물층들(133) 사이에 샌드위치되도록 남는다. 일부 형상들에서, 상기 게이트 도전체는 그 상부 표면이 상기 에피택셜층(110)의 상부 표면과 실질적으로 평탄하도록 형성될 수 있다.
이어서, 도6에서 보여지듯이, 상기 에피택셜층(110)의 상부 부분에 p-형 도펀트 영역(145)이 형성될 수 있다. 상기 p-형 도펀트 영역(145)은 당업계에서 알려진 어떠한 공정을 사용하여 형성될 수 있다. 일부 실시예들에서, 상기 p-형 도펀트 영역들(145)은 이온주입과 이어서 상기 이온주입된 영역으로부터 상기 p-형 도펀트들을 확산시키는 확산 공정에 의해 형성될 수 있다.
이어서, 트랜지스터(예를 들어, MOSFET)의 나머지가 당업계에서 알려진 공정들을 사용하여 상기 제1 트랜치들(120) 내에 형성될 수 있다. 상기 제2 트랜치들(122) 내에는 MOSFET 구조가 형성되지 않는다. 일부 실시예들에서, 상기 에피택셜층(110)의 노출된 상부 표면 상에 콘택 영역들을 형성시킴으로써 상기 MOSFET 구조가 완성될 수 있다. 이어서, 상기 게이트의 상부 표면이 위에 놓이는 절연층으로 커버되어 절연 캡(cap)을 형성하도록 사용된다. 이어서, 상기 콘택 영역과 상기 p-도펀트 영역(145)이 삽입 영역을 형성하도록 식각될 수 있다. 이어서 소오스층(또는 소오스영역)이 상기 절연 캡 및 상기 콘택 영역의 상부 부분들 위로 퇴적될 수 있다. 상기 소오스층이 형성된 후에(또는 전에) 드레인이 당업계에서 알려진 어떠한 공정을 사용하여 상기 기판의 후면 상에 형성될 수 있다.
이들 방법들은 도7a 및 도7b에서 보여지는 반도체 구조물(200)을 형성할 수 있다. 상기 트랜치 구조물들이 선명히 보일 수 있도록 도7a 및 도7b의 상면도에서는 다른 소자 요소들이 도시되지 않았다. 도7a에 도시된 바와 같이, 반도체 구조물(200)은 실질적으로 서로에 대해 평행하게 연장되며, 내부에 활성 채널 영역을 포함하는 일련의 제1 활성 트랜치들(120)을 포함한다. 또한 상기 반도체 구조물(200)은 상기 일련의 트랜치들(120) 주위에 주변부 또는 링을 형성하는 제2 트랜치(122)를 포함한다. 도7a에서는 단지 단일의 제2 트랜치(122)가 보여지지만, 연속적인 링-형상의 주변부 트랜치들이 형성될 수 있도록 부가적인 트랜치들(122)이 형성될 수 있다. 도7b는 상기 주변부 트랜치 구조가 상기 활성 트랜치들(120)과 접하도록 연장된 돌출부(182)를 포함하는 다른 실시예들을 보여준다.
도8은 내부에 도시된 MOSFET 요소들의 일부를 갖는 반도체 구조물(200)을 보여준다. 도8에서 보여지는 상면도에서, 상기 활성 트랜치들(120)은 상기 활성 트랜치들(120) 내에 형성된 절연층(140)을 포함한다. 공핍 영역(175)이 상기 활성 트랜치들(120)에 인접하여 위치한다. 상기 공핍 영역(175)은 PN 슈퍼정션 구조와 차폐 영역을 포함한다. 또한 상기 주변부 트랜치(122)는 상기 주변부 트랜치들(122) 내에 그리고 상에 형성된 절연층(132)을 포함한다. 게이트 도전 라인(150)이 상기 활성 트랜치들(120) 내에서 상기 절연층(140) 상에 형성된다. 상기 게이트 도전 라인(150)은 당업계에서 알려진 바와 같이 게이트 버스에 연결될 수 있도록, 상기 메사 구조물(112) 위로 그리고 상기 주변부 트랜치(122)를 넘어 연장된다.
도8의 라인 A를 따른 반도체 구조물(200)의 단면도가 도9에 도시된다. 상기 반도체 구조물(200)은 산화물층(140)을 갖는 제1 트랜치들(120), 게이트(15) 및 위에 놓이는 절연 캡(165)을 포함한다. 상기 소자가 동작될 때, 상기 활성 트랜치들(120) 내에서 상기 MOSFET 구조물 근처에서 상기 에피택셜층(110) 내에 공핍 영역(175)(상기 PN 슈퍼정션 구조 및 상기 차폐 영역을 갖는)이 형성된다. p-도펀트 영역들(145)이 상기 에피택셜층(110)의 상부 부분에 형성되었다.
상기 반도체 구조물(200)은 절연층(132)으로 충전된 다중의 제2 (주변부) 트랜치들(122)을 포함한다. 일부 형상들에서, 상기 주변부 트랜치들(122)은 유전체 물질, 절연체, 반-절연체, 도전체, 또는 그들의 조합을 포함할 수 있다.
상기 반도체 구조물(200) 내에서 상기 주변부 트랜치들(122)의 수는 상기 소자의 전압 등급(rating) 및 요구되는 누설 성능(leakage performance)에 의존한다. 일부 실시예들에서, 상기 제2 트랜치들(122)의 수는 50에 다다를 수 있다. 다른 실시예들에서, 상기 제2 트랜치들(122)의 수는 1에서 10의 범위일 수 있다. 또 다른 실시예들에서, 제2 트랜치들(122)의 수는 약 5이다. 하나 이상의 주변부 트랜치(122)가 사용될 때 상기 전압은 측면으로 전개될 수 있다.
도8의 라인 B를 따른 반도체 구조물(200)의 단면도가 도10에 도시된다. 도면에서 보여지듯이, 제1 (활성) 트랜치(120)의 단부는 갭(G) 만큼 상기 제2 (주변부) 트랜치(122)의 인접한 측벽으로부터 분리된다. 이 갭(G)의 거리는 상기 영역 주변의 전하 균형 효과(charge balance effect)와 항복 전압 등급(breakdown voltage rating)을 어떻게 최적화하느냐에 의존한다. 일부 실시예들에서, 상기 갭(G)의 거리는 약 0(도7b에서 보여지는 바와 같이 두 트랜치들이 서로 접촉하는 곳)으로부터 약 1000 ㎛ 범위일 수 있다. 다른 실시예들에서, 상기 갭(G)의 거리는 약 10 ㎛에 다다를 수 있다. 또 다른 실시예들에서, 상기 갭(G)의 거리는 약 1 ㎛에 다다를 수 있다.
도10에서 보여지듯이, 상기 공핍 영역(175)은 높이 H(즉, 수직 공핍 길이)와 길이 L(즉, 수평 공핍 길이)를 갖는 구역들을 포함한다. 길이 L과 높이 H의 거리는 상기 공핍 영역이 상기 항복 전압을 늘리고 유지하기에 충분하도록 크게 되어야 한다. 일부 실시예들에서, 상기 길이 L의 거리는 높이 H와 같거나 또는 크게 되어야 한다. 상기 주변부 트랜치들(122)의 깊이는 상기 활성 영역 내의 트랜치들(120)과 같거나 또는 크게 될 수 있으며, 그리하여 상기 활성 영역 보다도 상기 에지 터미네이션 영역에 대하여 동일하거나 또는 큰 항복 전압을 확보하게 해준다.
상기 반도체 구조물(200)은 또한 라인 C에 의해 보여지는 전환 지점(transition point)과 라인 D에 의해 보여지는 소오스 콘택 영역을 포함한다. 상기 전환 지점은, 상기 게이트 도전 라인(150)이 상기 게이트 버스(도시 안됨)에 연결될 수 있도록 상기 메사 표면 위로 연장되고 상기 제2 주변부 트랜치(122)를 넘어 계속되는 상기 구조물 내의 위치이다. 상기 전환 지점(라인 C)의 상면도가 도11에 도시된다.
도10 및 도11 모두에 도시된 바와 같이, 상기 반도체 구조물(200)은 소오스 콘택 영역(D)을 포함한다. 상기 소오스 콘택 영역(D)은, 상기 슈퍼정션 또는 차폐 영역이 상기 트랜치들의 단부에 인접하여 상기 항복 전압을 지지할 수 있도록 충분히 연장될 수 있도록 상기 구조물(200)의 특정 영역 내에 구성될 수 있다. 일부 실시예들에서, 상기 소오스 영역의 단부와 상기 공핍 영역(상기 슈퍼정션 구조에 의해 형성된)의 단부 사이의 거리 L은 상기 항복 전압을 막아내기에 충분할 수 있다. 따라서, 이들 구성들에서 거리 L은 거리 H와 같거나 또는 크게 되어야 한다.
이들 제조 방법들과 형성된 소자들은 몇 가지 유용한 특징들을 갖는다. 전술한 미국 특허출원들에서 설명된 반도체 소자들은 그 내부에서 설명된 바와 같이, MOSFET, SIT 및 JFET 소자들에서 PN 슈퍼정션을 포함한다. 여기서 설명된 에지 터미네이션 설계들은, 슈퍼정션 구조들, 차폐 구조들, 및 여러 가지 감소된 표면 필드(reduced surface field ; resurf) 구조들을 포함하는 수많은 SIT, JFET, 및 MOSFET 구조들에 사용될 수 있다. 나아가, 여기서 설명된 터미네이션 설계들은, 단지 하나의 설계(그리고 그 설계를 제조하기 위해 필요한 단지 하나의 방법)로 넓은 범위의 항복 전압 등급(저전압에서 고전압까지)에서 사용될 수 있다.
또한 전술한 터미네이션 방법들은 슈퍼정션 소자들을 위해 사용된 종래의 터미네이션 영역들의 비활성 영역을 감소시킬 수 있다. PN 슈퍼정션 MOSFET 소자들은 전형적으로 주변 영역에서 다중의 P 및 N 링들을 포함하는 터미네이션 영역들을 필요로 한다. 그러나 그러한 구성은 비활성 영역에서 영역을 심각하게 소모하게 한다.
전술한 설명은 수직 채널 MOSFET에서의 터미네이션 구조들 및 방법들을 사용하여 설명한다. 다른 구성들에서, 도12에서 보여지듯이 상기 게이트 구조가 상기 메사 표면 상에 만들어 질 수 있다는 것을 제외하고, 상기 수직 채널 MOSFET 경우와 유사하게, 평면(planar) 채널 MOSFET 소자에서 상기 터미네이션 구조들 및 방법들이 사용될 수 있다.
일부 실시예들에서, 본 출원은, 그 위에 에피택셜층을 갖는 반도체 기판을 제공하는 단계; 상기 에피택셜층 내에 형성된 실질적으로 평행한 활성 트랜치들의 어레이를 제공하는 단계로서, 상기 트랜치들은 절연된 게이트 도전층을 갖는 트랜지스터 구조를 포함하는, 상기 제공 단계; 상기 활성 트랜치들에 인접한 슈퍼정션 또는 차폐 영역을 제공하는 단계; 상기 활성 트랜치들을 둘러싸는 주변부 트랜치를 제공하는 단계; 및 상기 에피택셜층의 상부 표면 내에 소오스 콘택 영역을 제공하는 단계;를 포함하며, 상기 게이트 도전층은 상기 슈퍼정션 또는 차폐 영역을 넘어, 그리고 상기 주변을 둘러싸는 주변부 트랜치를 넘어 연장되는, 반도체 구조물을 제조하기 위한 방법들과 관련 있다.
일부 실시예들에서, 본 출원은, 반도체 구조물을 제조하는 방법들에 관련 있으며, 반도체 기판 상에 에피택셜층을 형성하는 단계; 상기 에피택셜층 내에 실질적으로 평행한 활성 트랜치들의 어레이를 식각하는 단계; 상기 활성 트랜치들 내에 절연된 게이트 도전층을 갖는 트랜지스터 구조를 형성하는 단계; 상기 활성 트랜치들에 인접하여 슈퍼정션, 차폐 영역 또는 리서프(resurf) 구조들을 제공하는 단계; 상기 활성 트랜치들을 둘러싸도록 주변부 트랜치를 식각하는 단계; 및 소오스 콘택 영역을 제공하도록 상기 에피택셜층의 상부 표면을 도핑하는 단계를 포함하며, 상기 게이트 도전층은 상기 슈퍼정션, 또는 차폐 영역을 넘어, 그리고 상기 둘러싸는 주변부 트랜치를 넘어 연장된다.
앞에서 지적한 어떠한 변경에 부가하여, 수많은 다른 변형들 및 선택적인 배열들이 본 설명의 정신 및 범위로부터 벗어남이 없이 당업자에 의해 발명될 수 있으며, 첨부하는 청구항들은 그러한 변경들 및 배열들을 커버하기 위해 의도된다. 따라서, 상기 개시된 정보가 현재 가장 실현적이며 바람직한 형태로 여겨지는 것과 관련하여 특별히 그리고 상세히 설명되었지만, 형태, 기능, 동작 및 사용 방식(이들로 제한적인 것은 아니지만)을 포함하는 수 많은 변경들이 본 명세서에서 언급된 원리들 및 개념들로부터 벗어남이 없이 만들어질 수 있다는 것은 당업자에게 있어서 명백할 것이다. 또한, 여기서 사용된 바와 같이, 예들은 단지 설명을 하기 위한 것이며, 어떠한 방식으로 제한되는 것으로 해석되서는 아니된다.

Claims (20)

  1. 위에 에피택셜층을 갖는 반도체 기판;
    상기 에피택셜층에 형성되며, 절연된 게이트 도전층을 갖는 트랜지스터 구조를 포함하는, 실질적으로 평행한(substantially-parallel) 활성 트랜치들의 어레이;
    상기 활성 트랜치들에 인접한 슈퍼정션 또는 차폐 영역;
    상기 활성 트랜치들을 둘러싸며, 유전체 물질, 절연체, 반-절연체, 도전체, 또는 이들의 조합을 포함하는, 주변부 트랜치; 및
    상기 에피택셜층의 상부 표면 내의 소오스 콘택 영역;을 포함하며,
    상기 게이트 도전층은 상기 슈퍼정션 또는 차폐 영역을 넘어, 그리고 둘러싸는 상기 주변부 트랜치를 넘어 연장되는 것을 특징으로 하는 반도체 구조물.
  2. 제1항에 있어서,
    상기 주변부 트랜치는 상기 활성 트랜치의 어레이 보다 깊은 것을 특징으로 하는 반도체 구조물.
  3. 제1항에 있어서,
    다중의 주변부 트랜치들을 더 포함하는 것을 특징으로 하는 반도체 구조물.
  4. 제4항에 있어서,
    50에 다다르는 주변부 트랜치들을 더 포함하는 것을 특징으로 하는 반도체 구조물.
  5. 제1항에 있어서,
    상기 트랜치 어레이의 라인의 단부와 상기 주변부 트랜치 사이의 갭이 약 1000 ㎛에 다다르는 범위인 것을 특징으로 하는 반도체 구조물.
  6. 제5항에 있어서,
    상기 갭은 약 10 ㎛에 다다르는 범위인 것을 특징으로 하는 반도체 구조물.
  7. 제1항에 있어서,
    상기 주변부 트랜치는 상기 활성 트랜치들의 단부에 접하는 돌출부들을 포함하는 것을 특징으로 하는 반도체 구조물.
  8. 제1 도전형의 도펀트로 고농도(heavily) 도핑된 반도체 기판;
    상기 제1 도전형의 도펀트로 저농도(lightly) 도핑된, 상기 기판 상의 에피택셜층;
    상기 에피택셜층에 형성되는 실질적으로 평행한(substantially-parallel) 활성 트랜치들의 어레이로서, 상기 트랜치들은 상기 트랜치들의 바닥 및 측벽 상의 제1 절연층, 상기 제1 절연층 상에 형성된 게이트 도전층, 및 상기 게이트 도전층 위의 제2 절연층을 포함하며, 상기 활성 트랜치들의 양 측부는 슈퍼정션 구조를 형성하기 위해 제2 도전형의 도펀트로 도핑되어 있는, 상기 활성 트랜치들의 어레이;
    상기 활성 트랜치들을 둘러싸는 주변부 트랜치;
    상기 에피택셜층의 상부 표면 내의 소오스 콘택 영역; 및
    상기 기판의 바닥 상의 드레인;을 포함하며,
    상기 게이트 도전층은 상기 슈퍼정션 영역을 넘어, 그리고 둘러싸는 상기 주변부 트랜치를 넘어 연장되는 것을 특징으로 하는 전력 반도체 소자.
  9. 제8항에 있어서,
    상기 주변부 트랜치는 상기 활성 트랜치의 어레이 보다 깊은 것을 특징으로 하는 전력 반도체 소자.
  10. 제8항에 있어서,
    다중의 주변부 트랜치들을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.
  11. 제10항에 있어서,
    50에 다다르는 주변부 트랜치들을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.
  12. 제8항에 있어서,
    상기 트랜치 어레이의 라인의 단부와 상기 주변부 트랜치 사이의 갭이 약 1000 ㎛에 다다르는 범위인 것을 특징으로 하는 전력 반도체 소자.
  13. 제8항에 있어서,
    상기 주변부 트랜치는 상기 활성 트랜치들의 단부에 접하는 돌출부들을 포함하는 것을 특징으로 하는 전력 반도체 소자.
  14. 제8항에 있어서,
    상기 주변부 트랜치는 유전체 물질, 절연체, 반-절연체, 도전체, 또는 이들의 조합을 포함하는 것을 특징으로 하는 전력 반도체 소자.
  15. 제8항에 있어서,
    상기 전력 반도체 소자는 수직 채널 MOSFET, SIT, 또는 JFET 소자를 포함하는 것을 특징으로 하는 전력 반도체 소자.
  16. 회로 보드; 및
    상기 회로 보드에 연결된 전력 MOSFET 반도체 소자를 포함하며,
    상기 반도체 소자는,
    제1 도전형의 도펀트로 고농도(heavily) 도핑된 반도체 기판;
    상기 제1 도전형의 도펀트로 저농도(lightly) 도핑된, 상기 기판 상의 에피택셜층;
    상기 에피택셜층에 형성되는 실질적으로 평행한(substantially-parallel) 활성 트랜치들의 어레이로서, 상기 트랜치들은 상기 트랜치들의 바닥 및 측벽 상의 제1 절연층, 상기 제1 절연층 상에 형성된 게이트 도전층, 및 상기 게이트 도전층 위의 제2 절연층을 포함하며, 상기 활성 트랜치들의 양 측부는 슈퍼정션 구조를 형성하기 위해 제2 도전형의 도펀트로 도핑되어 있는, 상기 활성 트랜치들의 어레이;
    상기 활성 트랜치들을 둘러싸는 주변부 트랜치;
    상기 에피택셜층의 상부 표면 내의 소오스 콘택 영역; 및
    상기 기판의 바닥 상의 드레인;을 포함하며,
    상기 게이트 도전층은 상기 슈퍼정션 영역을 넘어, 그리고 둘러싸는 상기 주변부 트랜치를 넘어 연장되는 것을 특징으로 하는 전자 장치.
  17. 제16항에 있어서,
    상기 주변부 트랜치는 상기 활성 트랜치의 어레이 보다 깊은 것을 특징으로 하는 전자 장치.
  18. 제16항에 있어서,
    다중의 주변부 트랜치들을 더 포함하는 것을 특징으로 하는 전자 장치.
  19. 제16항에 있어서,
    상기 트랜치 어레이의 라인의 단부와 상기 주변부 트랜치 사이의 갭이 약 1000 ㎛에 다다르는 범위인 것을 특징으로 하는 전자 장치.
  20. 제16항에 있어서,
    상기 주변부 트랜치는 유전체 물질, 절연체, 반-절연체, 도전체, 또는 이들의 조합을 포함하는 것을 특징으로 하는 전자 장치.
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