TW201334182A - 半導體裝置及其製作方法 - Google Patents

Abstract

一種半導體裝置，包括一半導體基底、一埋入層、一深井區位於埋入層上且具有第一導電型、一第一摻雜區具有第一導電型及一井區具有第二導電型分別設置於深井區中、一第一重摻雜區具有第一導電型設置於第一摻雜區中、一第二重摻雜區具有第一導電型設置於井區中、一閘極設置於第一重摻雜區與第二重摻雜區之間、一第一溝渠結構及一第二溝渠結構分別設置於閘極兩側的半導體基底中。第一溝渠結構接觸埋入層，且第二溝渠結構之一深度係實質上大於埋入層之一深度。

Description

半導體裝置及其製作方法

本發明係關於一種半導體裝置及其製作方法，尤指一種具有溝渠結構的半導體裝置及其製作方法。

橫向擴散金氧半導體元件(lateral double-diffused MOS，LDMOS)因具有較高的操作頻寬與操作效率，以及易與其他積體電路整合之平面結構，現已廣泛地應用於高電壓操作環境中，如中央處理器電源供應(CPU power supply)、電源管理系統(power management system)、直流/交流轉換器(AC/DC converter)以及高功率或高頻段的功率放大器等等。

請參考第1圖，第1圖繪示了一習知橫向擴散金氧半導體元件的剖面示意圖。如第1圖所示，橫向擴散金氧半導體元件(LDMOS) 10包含有一P型的基底11、一N型井12設置於基底11中、一場氧化層13設置於基底11上、一閘極14設置於部分場氧化層13上，一側壁子15設置於閘極14的兩側。一P型摻雜區16位於N型井12中，而源極17則位於側壁子15一側邊的P型摻雜區16中，汲極18設置於側壁子15另一側邊的N型井12中。LDMOS主要的特徵為汲極端所設置之低摻雜濃度、大面積的橫向擴散漂移區域，其目的在於緩和源極端與汲極端之間的高電壓，可使LDMOS獲得較高的崩潰電壓(breakdown voltage，V_bd)。

由於電子產品及其周邊產品係朝輕薄短小方向發展，因此，如何有效縮減LDMOS電晶體元件之所佔面積，且維持相同電性表現實為相關技術者所欲改進之課題。

本發明之目的之一在於提供一種具有溝渠結構的半導體裝置及製作此半導體裝置的方法，以節省半導體裝置所佔之水平面積。

本發明之一較佳實施例是提供一種半導體裝置，包括一半導體基底、一埋入層、一深井區、一第一摻雜區、一井區、一第一重摻雜區、一第二重摻雜區、一閘極、一第一溝渠結構以及一第二溝渠結構。埋入層以及具有第一導電型的深井區設置於半導體基底中，其中深井區位於埋入層上。具有第一導電型的第一摻雜區設置於深井區中且接觸埋入層。具有第二導電型的井區設置於深井區中。具有第一導電型的第一重摻雜區設置於第一摻雜區中，具有第一導電型的第二重摻雜區設置於井區中，以及閘極設置於第一重摻雜區與第二重摻雜區之間的該半導體基底土。第一溝渠結構設置於閘極一側的半導體基底中，且第一溝渠結構接觸埋入層。第二溝渠結構設置於相對第一溝渠結構之閘極另一側的半導體基底中，其中第二溝渠結構之一深度係實質上大於埋入層之一深度。

本發明之另一較佳實施例是提供一種製作半導體裝置的方法，包括下列步驟。提供一半導體基底，並形成一埋入層於半導體基底中。接著，形成一具有第一導電型的深井區於半導體基底中，且深井區係位於埋入層上。然後，形成至少一第一溝渠結構於深井區中，且第一溝渠結構延伸入埋入層中，以及形成至少一第二溝渠結構於半導體基底中，其中第二溝渠結構之一深度係實質上大於埋入層之一深度。

本發明藉由第一溝渠結構取代習知技術中的場氧化層，以垂直空間取代水平空間，使第一溝渠結構除了提供半導體裝置閘極與第一重摻雜區間的絕緣效果，也具有足夠的垂直空間以緩和由第一重摻雜區傳入的高電壓電流，避免半導體裝置的失效。因此，以第一溝渠結構垂直延伸至接觸埋入層的設置，本發明可有效縮小半導體裝置所佔的水平面積，以提高半導體基底之利用率。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

本發明首先提供一種半導體裝置，請參考第2圖。第2圖繪示本發明一較佳實施例之一半導體裝置的示意圖。如第2圖所示，本發明之半導體裝置20，包括一半導體基底22、一埋入層24、一深井區26、一第一摻雜區28、一井區30、一第一重摻雜區32、一第二重摻雜區34、一第三重摻雜區36、一閘極38、一第一溝渠結構40以及一第二溝渠結構42。半導體基底22可包含例如一由砷化鎵、矽覆絕緣(SOI)層、磊晶層、矽鍺層或其他半導體基底材料所構成的基底。埋入層24設置於半導體基底22中，在本實施例中，埋入層24可為一N型埋入層，但不以此為限，其係用於隔絕，以防止電流訊號向下傳遞至半導體基底22而造成漏電。具有第一導電型的深井區26設置於半導體基底22中，且深井區26位於埋入層24上，其中半導體基底22可另包括一磊晶層(圖未示)，而深井區26設置於磊晶層中，例如深井區26可設置於具有一厚度實質上約5微米(micrometer，um)的磊晶層中。

具有第一導電型的第一摻雜區28及具有第二導電型的井區30均設置於深井區26中，第一摻雜區28接觸埋入層24，而井區30較佳係未接觸埋入層24，但不以此為限，其中第一導電型係為N型或P型之一者，而第二導電型係為P型或N型之另一者。此外，第一摻雜區28較佳係具有一摻雜濃度沿第一摻雜區與埋入層之一交界面往第一摻雜區與半導體基底之一交界面的方向遞增。第一重摻雜區32及第二重摻雜區34均具有第一導電型，第一重摻雜區32設置於第一摻雜區28中，而第二重摻雜區34設置於井區30中。在本實施例中，第一重摻雜區32包括一汲極，而第二重摻雜區34包括一源極。第三重摻雜區36設置於井區30中，具有與井區30相同的第二導電型，且第三重摻雜區36可用於調控井區30的電位。閘極38設置於第一重摻雜區32與第二重摻雜區34之間的半導體基底22上，閘極38可包含一閘極介電層44、一閘極電極46、一蓋層48以及一側壁子50，而閘極38的材質為習知技術者所熟知，故不在此贅述。其中，部分井區30位於閘極38下方。

此外，第一溝渠結構40設置於閘極38一側的半導體基底22中，位於第一重摻雜區32與第二重摻雜區34之間，更詳細地說，第一溝渠結構40設置於第一摻雜區28與井區30之間。第一溝渠結構40接觸埋入層24，且較佳係延伸入埋入層24中，但未貫穿埋入層24。第二溝渠結構42設置於相對第一溝渠結構40之閘極38另一側的半導體基底22中。第一溝渠結構40及第二溝渠結構42之組成均可包括絕緣材質，而第二溝渠結構42係用以提供半導體裝置20與其他設置於半導體基底22中的半導體裝置(圖未示)間的隔絕效果。其中，第一溝渠結構40之一寬度係實質上小於第二溝渠結構42之一寬度，第一溝渠結構40僅接觸埋入層24而未穿過埋入層24，而第二溝渠結構42之一深度係實質上大於埋入層24之一深度，也就是說，第二溝渠42結構之一底面將位於埋入層24之一底面的下方，亦即第二溝渠結構42之深度係實質上大於第一溝渠結構40之一深度。

半導體裝置20可包括一橫向擴散金氧半導體元件(lateral double-diffused MOS，LDMOS)，當半導體裝置20導通，高電壓電流由第一重摻雜區32流入時，第一溝渠結構40可防止高電壓電流直接穿過閘極介電層44流至閘極電極46而導致半導體裝置20失效。值得注意的是，本發明的第一溝渠結構40係垂直延伸至接觸埋入層24，使高電壓電流沿第一溝渠結構40的側壁之一路徑R1、埋入層24中之一路徑R2以及沿第一溝渠結構之40的另一側壁之一路徑R3流動至閘極38，以緩和此高電壓電流。與習知技術中橫向延伸的場氧化層相比，本發明的第一溝渠結構40以垂直空間取代場氧化層所佔之部分水平空間，將提升半導體基底20之可利用比例。

本發明亦提供一種製作半導體裝置的方法，請參考第3圖至第10圖。第3圖至第10圖繪示了本發明之一較佳實施例之製作半導體裝置的方法之示意圖。如第3圖所示，提供一半導體基底22，並進行一離子佈植製程P1以形成一埋入層24於半導體基底22中。半導體基底22可包含例如一由砷化鎵、矽覆絕緣層、磊晶層、矽鍺層或其他半導體基底材料所構成的基底，埋入層24可包括一N型埋入層。接著，如第4圖所示，在形成埋入層24之後，可再形成一磊晶層52，以增厚半導體基底22，例如以選擇性磊晶成長(selective epitaxial growth，SEG)製程形成一厚度實質上約5微米的磊晶層52於埋入層24的上方。隨之，進行一離子佈植製程P2以形成一具有一第一導電型的深井區26於磊晶層52中，也就是說，深井區26位於埋入層24上的半導體基底22中。

之後，如第5圖所示，形成一圖案化遮罩層54於半導體基底上，用於定義預定形成第一溝渠結構(圖未示)及第二溝渠結構(圖未示)的區域，亦即第一溝渠結構預定區40A以及第二溝渠結構預定區42A，此時，第一溝渠結構預定區40A之一寬度w1係實質上小於第二溝渠結構預定區42A之一寬度w2，其中圖案化遮罩層54之材質可包括氧化矽或氮化矽等單一薄膜層或複合薄膜層。接著，如第6圖所示，進行一蝕刻製程，將圖案化遮罩層54之圖案轉移至半導體基底22，並去除部分半導體基底22以同時形成至少一第一溝渠40’以及至少一第二溝渠42’於半導體基底22中。

值得注意的是，由於第一溝渠結構預定區40A之寬度w1實質上小於第二溝渠結構預定區42A之寬度w2，在蝕刻製程進行中，第一溝渠結構預定區40A中暴露的半導體基底22之範圍將實質上小於第二溝渠結構預定區42A暴露的半導體基底22之範圍，因此，在相同的製程條件，例如：相同的蝕刻劑之選擇比以及相同的蝕刻時間等，所形成的第一溝渠40’之深度d1將實質上小於第二溝渠42’之深度d2。在本實施例中，埋入層24之一深度d3實質上介於第一溝渠40’之深度d1與第二溝渠結構42’之深度d2之間。簡言之，本發明藉由調整溝渠結構預定區之寬度，可同時形成具有不同的相對應之深度的溝渠，且形成的溝渠之寬度正比於形成的溝渠之深度。

接著於第一溝渠40’及第二溝渠42’中填滿絕緣材質，以形成第一溝渠結構40及第二溝渠結構42。而填滿第一溝渠40’以及第二溝渠42’的方法可包括下列步驟。首先，選擇性進行一熱氧化製程，氧化第一溝渠40’及第二溝渠42’所暴露的半導體基底22，以形成一氧化層(圖未示)分別覆蓋於第一溝渠40’以及第二溝渠42’的底部和內側，且未填滿第一溝渠40’以及第二溝渠42’。然後，利用一化學沉積製程例如高密度電漿化學氣相沈積(High Density Plasma CVD,HDPCVD)、次常壓化學氣相沈積(sub atmosphere CVD,SACVD)或旋塗式介電材料(Spin on dielectric,SOD)等製程，再形成一氧化物介電層(圖未示)以填滿第一溝渠40’以及第二溝渠42’。接著，進行一化學機械研磨製程，去除多餘的氧化層、多餘的氧化物介電層以及剩餘的圖案化遮罩層，以完成如第6圖所示的第一溝渠結構40以及第二溝渠結構42。此時，第一溝渠結構40接觸埋入層24但未穿過埋入層24，且第二溝渠結構42之一底面位於埋入層24之一底面的下方。在本實施例中，第一溝渠結構40環繞部分深井區26，且第二溝渠結構42環繞深井區26及第一溝渠結構40，但不以此為限。

第一溝渠結構預定區40A之寬度、第一溝渠40’之寬度，第一溝渠結構40之寬度均實質上相等，均可以w1表示之。第二溝渠結構預定區42A之寬度、第二溝渠42’之寬度，第二溝渠結構42之寬度均實質上相等，均可以w2表示之。

隨後進行一離子佈植製程P3以形成一第一摻雜區28於第一溝渠結構40一側之深井區26中，且第一摻雜區28具有第一導電型。其實施方式可如第7圖所示，先形成一圖案化遮罩(圖未示)，再進行離子佈植製程P3，以於第一溝渠結構40所環繞之深井區26中形成第一摻雜區28。第一摻雜區28接觸埋入層，且第一摻雜區28可具有一摻雜濃度沿第一摻雜區28與埋入層24之一交界面s3往第一摻雜區28與半導體基底22之一交界面s4的方向遞增。離子佈植製程P3之步驟包括先將具有第一導電型的摻質植入部分深井區26中，然後再進一步利用熱處理製程驅入(drive-in)摻質。此外，離子佈植製程P3也可為分段式離子佈植製程，例如多次進行離子佈植製程以分別形成具有不同摻雜濃度及不同深度的複數個次第一摻雜區域(圖未示)，且該等次第一摻雜區域可共同組成一具有梯狀摻雜濃度分佈的第一摻雜區28。另外，第一溝渠結構40及第二溝渠結構42之形成，與第一摻雜區28之形成的順序，不以所述為限。

如第8圖所示，進行一離子佈植製程P4以形成至少一井區30於第一溝渠結構40的另一側之深井區26中，其中，井區30具有一第二導電型，且較佳係未接觸埋入層24。第一導電型係為N型或P型之一者，第二導電型係為P型或N型之另一者。在本實施例中，第一溝渠結構40位於井區30與第一摻雜區28之間，第一溝渠結構40環繞第一摻雜區28，而第二溝渠結構42環繞深井區26、第一溝渠結構40以及第一摻雜區28，但不以此為限。離子佈植製程P4之步驟包括先將具有第二導電型的摻質植入部分深井區26中，再進一步利用熱處理製程驅入摻質。井區30之摻雜濃度係實質上約相等於深井區26之摻雜濃度，且小於埋入層24之摻雜濃度，但不以此為限。

接下來，如第9圖所示，形成至少一閘極38於半導體基底22上，閘極38可包含一閘極介電層44、一閘極電極46、一蓋層48以及一側壁子50，閘極製程為習知技術者所熟知，故不在此贅述。閘極38重疊位於第一溝渠結構40與第二溝渠結構42之間的部分深井區26，且部分重疊第一溝渠結構40。之後，分別形成至少一第一重摻雜區32於第一摻雜區28中，以及至少一第二重摻雜區34於井區30中，第一重摻雜區32及第二重摻雜區34均係具有第一導電型，形成第一重摻雜區32及第二重摻雜區34的方法包括以閘極38與一圖案化遮罩(圖未示)作為遮罩，進行一離子佈植製程P5，以分別形成第一重摻雜區32及第二重摻雜區34於閘極38兩側的半導體基底22中。第一重摻雜區32之摻雜濃度及第二重摻雜區34之摻雜濃度均係實質上大於深井區26之摻雜濃度以及井區30之摻雜濃度。此時，第一溝渠結構40位於第一重摻雜區32與第二重摻雜區34之間，且第二溝渠結構42位於相對第一溝渠結構40之閘極38另一側的半導體基底22中。另外，可再進一步進行一離子佈植製程P6，以形成至少一第三重摻雜區36於井區30中，第三重摻雜區36具有與井區30相同的第二導電型。在本實施例中，第一重摻雜區32包括一共用汲極，第二重摻雜區34包括源極，而第三重摻雜區36可用於調控井區30的電位。至此，完成半導體裝置56例如：LDMOS之結構。

如第10圖所示，在另一較佳實施例中，本發明的半導體裝置56可另包括一淺溝渠隔離58環繞於周圍，以提供半導體裝置56絕緣效果，避免半導體裝置56與半導體基底上其他元件(圖未示)互相干擾。淺溝渠隔離58的形成可整合於上述第一溝渠結構40以及第二溝渠結構42之製程中，也就是說，淺溝渠隔離58、第一溝渠結構40以及第二溝渠結構42可同時完成，以節省生產成本，但不以此為限。淺溝渠隔離58之一深度d4實質上小於第一溝渠結構40之深度d1以及第二溝渠結構42之深度d2。

本發明藉由第一溝渠結構取代習知技術中的場氧化層，以垂直空間取代水平空間，使第一溝渠結構除了提供半導體裝置閘極與第一重摻雜區間的絕緣效果，也具有足夠的垂直空間以緩和由第一重摻雜區傳入的高電壓電流，避免半導體裝置的失效。因此，以第一溝渠結構垂直延伸至接觸埋入層的設置，本發明可有效縮小半導體裝置所佔的水平面積，以提高半導體基底之利用率。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10．．．橫向擴散金氧半導體元件

11．．．基底

12．．．N型井

13．．．場氧化層

14．．．閘極

15．．．側壁子

16．．．P型摻雜區

17．．．源極

18．．．汲極

20．．．半導體裝置

22．．．半導體基底

24．．．埋入層

26．．．深井區

28．．．第一摻雜區

30．．．井區

32．．．第一重摻雜區

34．．．第二重摻雜區

36．．．第三重摻雜區

38．．．閘極

40．．．第一溝渠結構

40A．．．第一溝渠結構預定區

40’．．．第一溝渠

42．．．第二溝渠結構

42A．．．第二溝渠結構預定區

42’．．．第二溝渠

44．．．閘極介電層

46．．．閘極電極

48．．．蓋層

50．．．側壁子

52．．．磊晶層

54．．．圖案化遮罩層

56．．．半導體裝置

58．．．淺溝渠隔離

d1，d2，d3，d4．．．深度

s3，s4．．．交界面

w1，w2．．．寬度

P1，P2，P3，P4，P5，P6．．．離子佈植製程

R1，R2，R3．．．路徑

第1圖繪示了一習知橫向擴散金氧半導體元件的剖面示意圖。

第2圖繪示本發明一較佳實施例之一半導體裝置的示意圖。

第3圖至第10圖繪示了本發明之一較佳實施例之製作半導體裝置的方法之示意圖。

20．．．半導體裝置

22．．．半導體基底

24．．．埋入層

26．．．深井區

28．．．第一摻雜區

30．．．井區

32．．．第一重摻雜區

34．．．第二重摻雜區

36．．．第三重摻雜區

38．．．閘極

40．．．第一溝渠結構

42．．．第二溝渠結構

44．．．閘極介電層

46．．．閘極電極

48．．．蓋層

50．．．側壁子

R1，R2，R3．．．路徑

Claims (20)

1. 一種半導體裝置，包括：一半導體基底；一埋入層，設置於該半導體基底中；一深井區，具有一第一導電型，設置於該半導體基底中，且該深井區位於該埋入層上；一第一摻雜區，具有該第一導電型，設置於該深井區中，且接觸該埋入層；一井區，具有一第二導電型，設置於該深井區中；一第一重摻雜區，具有該第一導電型，設置於該第一摻雜區中；一第二重摻雜區，具有該第一導電型，設置於該井區中；一閘極，設置於該第一重摻雜區與該第二重摻雜區之間的該半導體基底上；一第一溝渠結構，設置於該閘極一側的該半導體基底中，且該第一溝渠結構接觸該埋入層；以及一第二溝渠結構，設置於相對該第一溝渠結構之該閘極另一側的該半導體基底中，其中該第二溝渠結構之一深度係實質上大於該埋入層之一深度。
2. 如請求項1所述之半導體裝置，其中該第一溝渠結構設置於該第一重摻雜區與該第二重摻雜區之間。
3. 如請求項2所述之半導體裝置，其中該第一溝渠結構設置於該第一摻雜區與該井區之間。
4. 如請求項1所述之半導體裝置，其中部份該井區位於該閘極下方，且該井區未接觸該埋入層。
5. 如請求項1所述之半導體裝置，其中該半導體基底另包括一磊晶層，且該深井區係設置於該磊晶層中。
6. 如請求項1所述之半導體裝置，其中該第一溝渠結構之一寬度係實質上小於該第二溝渠結構之一寬度。
7. 如請求項1所述之半導體裝置，其中該第一摻雜區具有一摻雜濃度沿該第一摻雜區與該埋入層之一交界面往該第一摻雜區與該半導體基底之一交界面的方向遞增。
8. 如請求項1所述之半導體裝置，其中該第一導電型係為N型或P型之一者，該第二導電型係為P型或N型之另一者。
9. 一種製作半導體裝置的方法，包括：提供一半導體基底；形成一埋入層於該半導體基底中；形成一具有一第一導電型的深井區於該半導體基底中，且該深井區位於該埋入層上；形成至少一第一溝渠結構於該深井區中，其中該第一溝渠結構延伸入該埋入層中；以及形成至少一第二溝渠結構於該半導體基底中，其中該第二溝渠結構之一深度係實質上大於該埋入層之一深度。
10. 如請求項9所述之製作半導體裝置的方法，其中形成該具有該第一導電型的深井區的方法，包括：形成一磊晶層於該埋入層上；以及進行一離子佈植製程以形成該深井區於該磊晶層中。
11. 如請求項9所述之製作半導體裝置的方法，其中該第一溝渠結構之一寬度係實質上小於該第二溝渠結構之一寬度。
12. 如請求項9所述之製作半導體裝置的方法，其中形成該第一溝渠結構及該第二溝渠結構之方法包括：形成一圖案化遮罩層於該半導體基底上，用於定義出一第一溝渠結構預定區及一第二溝渠結構預定區，其中該第一溝渠結構預定區之一寬度係實質上小於該第二溝渠結構預定區之一寬度；以及進行一蝕刻製程以形成至少一第一溝渠以及至少一第二溝渠，其中該第一溝渠之一深度係實質上小於該第二溝渠之一深度。
13. 如請求項12所述之製作半導體裝置的方法，其中形成該第一溝渠結構及該第二溝渠結構之方法另包括：進行一熱氧化製程以形成一氧化層覆蓋於該第一溝渠以及該第二溝渠的底部和內側；形成一氧化物介電層填滿該第一溝渠以及該第二溝渠；以及進行一化學機械研磨製程。
14. 如請求項9所述之製作半導體裝置的方法，另包括進行一離子佈植製程以形成一第一摻雜區於該第一溝渠結構一側之該深井區中，其中該第一摻雜區具有該第一導電型，且接觸該埋入層。
15. 如請求項14所述之半導體裝置，其中該第一摻雜區具有一摻雜濃度沿該第一摻雜區與該埋入層之一交界面往該第一摻雜區與該半導體基底之一交界面的方向遞增。
16. 如請求項14所述之製作半導體裝置的方法，另包括進行一離子佈植製程以形成一井區於該第一溝渠結構另一側之該深井區中，其中該井區具有一第二導電型，且未接觸該埋入層。
17. 如請求項16所述之製作半導體裝置的方法，另包括：形成至少一閘極於該半導體基底上，且該閘極重疊位於該第一溝渠結構與該第二溝渠結構之間的部分該深井區；形成至少一第一重摻雜區於該第一摻雜區中，且該第一重摻雜區具有該第一導電型；以及形成至少一第二重摻雜區於該井區中，且該第二重摻雜區具有該第一導電型。
18. 如請求項17所述之製作半導體裝置的方法，其中該第一溝渠結構位於該第一重摻雜區與該第二重摻雜區之間。
19. 如請求項17所述之製作半導體裝置的方法，其中該第二溝渠結構，位於相對該第一溝渠結構之該閘極另一側的該半導體基底中。
20. 如請求項16所述之製作半導體裝置的方法，其中該第一導電型係為N型或P型之一者，該第二導電型係為P型或N型之另一者。