JP2008159916A - 半導体装置 - Google Patents
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Abstract
【課題】電極の容量の低減を図るとともに、電極の下端部よりも下方にまで空乏層が形成されるのを抑制することが可能な半導体装置を提供する。
【解決手段】このパワーMOSFET(半導体装置)100は、n+型単結晶シリコン基板1の上面上に形成されたn−型ドレインドリフト層2と、n−型ドレインドリフト層2上に形成され、n−型ドレインドリフト層2の不純物濃度よりも高い不純物濃度を有するn型不純物層3と、n型不純物層3上に形成され、n−型ドレインドリフト層2の不純物濃度と実質的に同じ不純物濃度を有するn−型不純物層4と、n−型不純物層4上に形成されたp型ベース層5およびn+型ソース拡散層6と、溝部7内に、ゲート絶縁膜8を介して形成されたゲート電極9とを備えている。そして、n型不純物層3の上面は、ゲート電極9の下端部91よりも上側に配置されている。
【選択図】図2
【解決手段】このパワーMOSFET(半導体装置)100は、n+型単結晶シリコン基板1の上面上に形成されたn−型ドレインドリフト層2と、n−型ドレインドリフト層2上に形成され、n−型ドレインドリフト層2の不純物濃度よりも高い不純物濃度を有するn型不純物層3と、n型不純物層3上に形成され、n−型ドレインドリフト層2の不純物濃度と実質的に同じ不純物濃度を有するn−型不純物層4と、n−型不純物層4上に形成されたp型ベース層5およびn+型ソース拡散層6と、溝部7内に、ゲート絶縁膜8を介して形成されたゲート電極9とを備えている。そして、n型不純物層3の上面は、ゲート電極9の下端部91よりも上側に配置されている。
【選択図】図2
Description
本発明は、半導体装置に関し、特に、溝部内に絶縁膜を介して電極が埋め込まれた半導体装置に関する。
従来、溝部内に絶縁膜を介して電極が埋め込まれたトレンチゲート型のパワーMISFET(Metal Insulator Semiconductor Field Effect Transistor)(半導体装置)が知られている(たとえば、特許文献1参照)。
上記特許文献1に開示された従来のパワーMISFETでは、ドレイン層上にチャネル層(ベース層)が形成されているとともに、チャネル層上にソース層が形成されている。このパワーMISFETでは、ソース層およびチャネル層を貫通してドレイン層まで達するように形成された溝部内に、ゲート絶縁膜を介してゲート電極が形成されている。また、このパワーMISFETでは、溝部を浅く形成することにより、ゲート電極の下端部がドレイン層の上面近傍に配置されている。これにより、ゲート容量の低減を図ることが可能である。
しかしながら、上記特許文献1に開示された従来のパワーMISFETでは、ゲート電極の下端部がドレイン層の上面近傍に配置されていることにより、ドレイン層とチャネル層との間のpn接合部に形成される空乏層がゲート電極の下端部よりも下方にまで延びることによりオン抵抗が増加するという問題点がある。
この発明は、上記のような課題を解決するためになされたものであり、この発明の1つの目的は、電極の容量の低減を図るとともに、電極の下端部よりも下方にまで空乏層が形成されるのを抑制することが可能な半導体装置を提供することである。
上記目的を達成するために、この発明の一の局面における半導体装置は、基板の上面上に形成され、第1不純物濃度を有する第1導電型の第1半導体層と、第1半導体層上に形成され、第1不純物濃度よりも高い第2不純物濃度を有する第1導電型の第2半導体層と、第2半導体層上に形成され、第2不純物濃度よりも低い第3不純物濃度を有する第1導電型の第3半導体層と、第3半導体層上に形成された第2導電型の第4半導体層と、第4半導体層上に形成された第1導電型の第5半導体層と、少なくとも第5半導体層、第4半導体層および第3半導体層を貫通して第2半導体層まで達するように形成された溝部内に、絶縁膜を介して形成された電極とを備え、第2半導体層の上面は、電極の下端部よりも上側に配置されている。
この発明の一の局面による半導体装置では、上記のように、第1および第3不純物濃度よりも高い第2不純物濃度を有する第2半導体層を設けるとともに、第2半導体層の上面を電極の下端部よりも上側に配置することによって、溝部を浅く形成することにより電極(ゲート電極)の容量の低減を図る場合にも、第2半導体層により、第1半導体層(ドレイン領域)と第5半導体層(ソース領域)との間に電圧を印加しない状態において、第3半導体層(ドレイン領域)と第4半導体層(ベース領域)との間のpn接合部に形成される空乏層がゲート電極の下端部よりも下方にまで延びるのを抑制することができる。これにより、ゲート電極の下端部よりも下方のドレイン領域に、ゲート電極により電位を制御することが困難な空乏層が形成されるのを抑制することができるので、半導体装置のオン抵抗が大きくなるのを抑制することができる。したがって、線形領域において、半導体装置の応答性が低下するのを抑制することができる。
また、第1導電型の第2半導体層と第2導電型の第4半導体層との間に、第2半導体層の第2不純物濃度よりも低い第3不純物濃度を有する第1導電型の第3半導体層を設けることによって、第2半導体層と第4半導体層とを直接接合させる場合に比べて、第3半導体層と第4半導体層との間のpn接合部に形成される空乏層の幅を大きくすることができるので、pn接合部のアバランシェ耐量が低下するのを抑制することができる。また、第2不純物濃度よりも低い第1不純物濃度を有する第1半導体層を設けることによって、第2半導体層よりも高い抵抗を有する第1半導体層により、第1半導体層と第5半導体層との間に印加される電圧に起因して発生する電界を緩和することができる。これらによって、半導体装置の耐圧が低下するのを抑制することができる。
上記一の局面による半導体装置において、好ましくは、第2半導体層の下面は、電極の下端部近傍と対応する深さ位置に配置されている。このように構成すれば、第2半導体層の下面を溝部の下端部よりも下側に配置する場合と異なり、第2半導体層の厚みを小さくすることができる。これにより、第1および第3不純物濃度よりも高い第2不純物濃度を有する第2半導体層と絶縁膜を介して対向する電極の表面積を小さくすることができるので、電極の容量が大きくなるのを抑制することができる。加えて、ドレインに高電圧が加わった場合には、十分に空乏層が広がり得る濃度であるので、高い耐圧を有することができる。
上記一の局面による半導体装置において、好ましくは、第2半導体層の下面は、溝部の下端部よりも下側に配置されている。このように構成すれば、第1半導体層と第2半導体層との境界部に絶縁膜および電極が配置されることがないので、第1半導体層と第2半導体層との接触面積を大きくすることができる。これにより、第1半導体層の電流が通過する面積を大きくすることができるので、半導体装置のオン抵抗を小さくすることができる。
上記一の局面による半導体装置において、好ましくは、第5半導体層は、第4不純物濃度を有し、第2不純物濃度は、第4不純物濃度よりも低い。このように構成すれば、第2半導体層の第2不純物濃度に起因して、電極と第2半導体層との間の容量が大きくなるのを抑制することができるので、電極の容量が大きくなるのをより抑制することができる。
上記一の局面による半導体装置において、好ましくは、第1不純物濃度と第3不純物濃度とは、実質的に同じである。このように構成すれば、第1半導体層を形成する際に第3半導体層を同時に形成することができるので、製造工程数が増加するのを抑制することができる。
以下、本発明の実施形態を図面に基づいて説明する。
(第1実施形態)
図1は、本発明の第1実施形態によるトレンチゲート型のパワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)(半導体装置)100の構造を説明するための平面図であり、図2は、図1の500−500線に沿った断面図である。図3は、図1に示した第1実施形態によるパワーMOSFET100のn+型ソース拡散層6の表面からの深さと、不純物濃度との関係を示したグラフである。
図1は、本発明の第1実施形態によるトレンチゲート型のパワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)(半導体装置)100の構造を説明するための平面図であり、図2は、図1の500−500線に沿った断面図である。図3は、図1に示した第1実施形態によるパワーMOSFET100のn+型ソース拡散層6の表面からの深さと、不純物濃度との関係を示したグラフである。
このパワーMOSFET100では、図2に示すように、n+型単結晶シリコン基板1上に、n−型ドレインドリフト層2が形成されている。このn−型ドレインドリフト層2は、リン(P)がドープされたエピタキシャルシリコン層からなり、約1×1015atoms/cm3の不純物濃度(図3参照)を有する。なお、n−型ドレインドリフト層2は、本発明の「第1半導体層」の一例である。
n−型ドレインドリフト層2上には、約0.2μmの厚みを有するn型不純物層3が形成されている。このn型不純物層3は、エピタキシャルシリコン層にさらにリン(P)がドープされることにより、n−型ドレインドリフト層2の不純物濃度よりも高い約1×1017atoms/cm3の不純物濃度(図3参照)を有する。なお、n型不純物層3は、本発明の「第2半導体層」の一例である。
n型不純物層3上には、約0.2μmの厚みを有するn−型不純物層4が形成されている。このn−型不純物層4は、リン(P)がドープされたエピタキシャルシリコン層からなり、n−型ドレインドリフト層2と実質的に同じ不純物濃度(図3参照)を有する。なお、n−型不純物層4は、本発明の「第3半導体層」の一例である。
n−型不純物層4上には、約0.3μmの厚みを有するp型ベース層5が形成されている。このp型ベース層5は、エピタキシャルシリコン層にホウ素(B)がドープされることにより、約1×1018atoms/cm3の不純物濃度(図3参照)を有する。また、n−型不純物層4とp型ベース層5との間のpn接合部には、空乏層が形成されている。なお、p型ベース層5は、本発明の「第4半導体層」の一例である。
p型ベース層5上には、約0.2μmの厚みを有するn+型ソース拡散層6が形成されている。このn+型ソース拡散層6は、エピタキシャルシリコン層にヒ素(As)がドープされることにより、n型不純物層3の不純物濃度よりも高い約1×1021atoms/cm3の不純物濃度(図3参照)を有する。なお、n+型ソース拡散層6は、本発明の「第5半導体層」の一例である。
また、パワーMOSFET100では、n+型ソース拡散層6、p型ベース層5、n−型不純物層4およびn型不純物層3を貫通して、n−型ドレインドリフト層2まで達するように約1μmの深さを有する溝部7がX方向に所定の間隔を隔てて複数形成されている。この溝部7内には、ゲート絶縁膜8を介してゲート電極9が形成するように形成されている。このゲート絶縁膜8は、約15nmの厚みを有するシリコン酸化膜からなり、ゲート電極9は、リン(P)がドープされたポリシリコンからなる。また、ゲート電極9の下端部91は、n型不純物層3の上面よりも下側に配置されている。ゲート電極9の下端部91近傍と対応する深さ位置には、n型不純物層3の下面が配置されている。
また、n+型ソース拡散層6およびゲート電極9上には、層間絶縁膜10が形成されている。この層間絶縁膜10は、シリコン酸化膜からなるとともに、複数のコンタクトホール10aを有する。n+型ソース拡散層6には、コンタクトホール10aに形成された複数の導電性材料からなるプラグ6aが接続されている。n+型単結晶シリコン基板1の下面(裏面)には、ドレイン電極11が形成されている。
また、複数のゲート電極9は、図1に示すように、平面的に見て、Y方向に延びるように形成されているとともに、Y方向の一方端部側で連結部9aに接続されている。連結部9aには、ゲート電極9に電圧を供給するための配線(図示せず)を接続するための複数のプラグ9bが形成されている。また、p型ベース層5(図2参照)上の所定領域には、p+型コンタクト層5aが形成されている。このp+型コンタクト層5aには、複数のプラグ5bが接続されている。また、ベース層5cは、平面的に見て、n+型ソース拡散層6を取り囲むように形成されている。
図4は、本発明の第1実施形態によるパワーMOSFET100の製造プロセスを説明するための断面図である。
まず、n+型単結晶シリコン基板1上に、リンをドープしたエピタキシャルシリコン層20を形成する。そして、エピタキシャルシリコン層20上に、熱酸化法により、シリコン酸化膜21を形成する。その後、フォトリソグラフィ技術を用いて、図4(a)に示すように、シリコン酸化膜21上の所定領域にレジスト膜22を形成する。
次に、レジスト膜22をマスクとして、異方性エッチングによりシリコン酸化膜21およびエピタキシャルシリコン層20をパターニングして、図4(b)に示すような約1μmの深さを有する溝部7を形成する。その後、レジスト膜22を除去する。
次に、図4(c)に示すように、約15nmの厚みを有するゲート絶縁膜8を熱酸化法により形成する。そして、溝部7内を埋め込むようにポリシリコン層を堆積する。そして、不純物拡散剤であるPOCl3(オキシ塩化リン)をポリシリコン層の上面上に塗布した後、熱処理を行うことによって、リン(P)をドーピングする。その後、ポリシリコン層をエッチバックすることにより、図4(d)に示すようなゲート電極9が形成される。
次に、エピタキシャルシリコン層20にイオン注入を行う。具体的には、リンイオン(P+)を約75keVの注入エネルギおよび約5×1011ions/cm2の注入量の条件下でイオン注入することにより、図4(e)に示すように、n型不純物層3を形成する。また、ホウ素イオン(B+)を約45keVの注入エネルギおよび約2×1013ions/cm2の注入量の条件下でイオン注入することにより、p型ベース層5を形成する。また、ヒ素イオン(As+)を約65keVの注入エネルギおよび約4×1015ions/cm2の注入量の条件下でイオン注入することにより、n+型ソース拡散層6を形成する。なお、n型不純物層3が形成される領域と、p型ベース層5が形成される領域との間には、エピタキシャルシリコン層20と同じ不純物濃度を有するn−型不純物層4が形成されるとともに、n型不純物層3下には、エピタキシャルシリコン層20と同じ不純物濃度を有するn−型ドレインドリフト層2が形成される。
その後、RTA(Rapid Thermal Annealing:急速熱処理)法を用いて、約1000℃の温度での熱処理を行うことによって、イオン注入の際の結晶欠陥を回復するとともに、n型不純物層3、p型ベース層5およびn+型ソース拡散層6の形成時に注入されたリンイオン、ホウ素イオンおよび砒素イオンの活性化を行う。
次に、PE−CVD(Plasma Enhanced Chemical Vapor Deposition:プラズマ化学気相成長)法により、シリコン酸化膜からなる層間絶縁膜10を形成する。そして、層間絶縁膜10にコンタクトホール10aを形成後、コンタクトホール10aにプラグ6aを形成するように形成する。その後、n+型単結晶シリコン基板1の下面(裏面)にドレイン電極11が形成されることにより、図2に示した第1実施形態によるパワーMOSFET100が形成される。
第1実施形態では、上記のように、n−型ドレインドリフト層2の不純物濃度およびn−型不純物層4の不純物濃度よりも高い不純物濃度を有するn型不純物層3を設けるとともに、n型不純物層3の上面をゲート電極9の下端部91よりも上側に配置している。このように構成することによって、溝部7を浅く形成することによりゲート電極9の容量の低減を図る場合にも、n型不純物層3により、ドレイン電極11とn+型ソース拡散層6との間に電圧を印加しない状態において、n−型不純物層4とp型ベース層5との間のpn接合部に形成される空乏層がゲート電極9の下端部91よりも下方にまで延びるのを抑制することができる。これにより、ゲート電極9の下端部91よりも下方のn−型ドレインドリフト層2中に、ゲート電極9により電位を制御することが困難な空乏層が形成されるのを抑制することができるので、パワーMOSFET100のオン抵抗が大きくなるのを抑制することができる。したがって、線形領域において、パワーMOSFET100の応答性が低下するのを抑制することができる。
また、第1実施形態では、n型不純物層3とp型ベース層5との間に、n型不純物層3の不純物濃度よりも低い不純物濃度を有するn−型不純物層4を設けている。このように構成することによって、n型不純物層とp型ベース層とを直接接合させる場合に比べて、n−型不純物層4とp型ベース層5との間のpn接合部に形成される空乏層の幅を大きくすることができるので、pn接合部のアバランシェ耐量が低下するのを抑制することができる。また、n型不純物層3の不純物濃度よりも低い不純物濃度を有するn−型ドレインドリフト層2を設けることによって、n型不純物層3よりも高い抵抗を有するn−型ドレインドリフト層2により、ドレイン電極11とn+型ソース拡散層6との間に印加される電圧に起因して発生する電界を緩和することができる。これらによって、パワーMOSFET100の耐圧が低下するのを抑制することができる。
また、第1実施形態では、n型不純物層3の下面は、ゲート電極9の下端部91近傍と対応する深さ位置に配置されている。このように構成することによって、n型不純物層の下面を溝部の下端部よりも下側に配置する場合と異なり、ゲート電極9の溝底面部の容量を小さくすることができるので、ゲート電極9の容量が大きくなるのを抑制することができる。
また、第1実施形態では、n型不純物層3の不純物濃度をn+型ソース拡散層6の不純物濃度よりも低くしている。このように構成することによって、n型不純物層3の不純物濃度に起因して、ゲート電極9とn型不純物層3との間の容量が大きくなるのを抑制することができるので、ゲート電極9の容量が大きくなるのをより抑制することができる。加えて、ドレインに高電圧が加わった場合には、十分に空乏層が広がり得る濃度であるので、高い耐圧を有することができる。
また、第1実施形態では、n−型ドレインドリフト層2とn−型不純物層4とは、実質的に同じ不純物濃度を有する。このように構成することによって、エピタキシャルシリコン層からなるn−型ドレインドリフト層2を形成する際にn−型不純物層4を同時に形成することができるので、製造工程数が増加するのを抑制することができる。
(第2実施形態)
図5は、本発明の第2実施形態によるパワーMOSFET200の構造を説明するための断面図である。パワーMOSFET200では、上記第1実施形態と異なり、溝部7の下端部7aがn型不純物層201の下面よりも上側に配置されている。すなわち、第2実施形態では、溝部7は、n+型ソース拡散層6、p型ベース層5およびn−型不純物層4を貫通して、n型不純物層201まで達するように形成されている。
図5は、本発明の第2実施形態によるパワーMOSFET200の構造を説明するための断面図である。パワーMOSFET200では、上記第1実施形態と異なり、溝部7の下端部7aがn型不純物層201の下面よりも上側に配置されている。すなわち、第2実施形態では、溝部7は、n+型ソース拡散層6、p型ベース層5およびn−型不純物層4を貫通して、n型不純物層201まで達するように形成されている。
n型不純物層201は、図5に示すように、約0.5μmの厚みを有するとともに、n−型ドレインドリフト層2上に形成されている。このn型不純物層201は、エピタキシャルシリコン層にリン(P)がドープされることにより、n−型ドレインドリフト層2の不純物濃度よりも高い約1×1017atoms/cm3の不純物濃度を有する。なお、n型不純物層201は、本発明の「第2半導体層」の一例である。
なお、第2実施形態のその他の構造は、上記第1実施形態と同様である。
第2実施形態では、上記のように、n型不純物層201の下面は、溝部7の下端部7aよりも下側に配置されている。このように構成することによって、n−型ドレインドリフト層2とn型不純物層201との境界部にゲート絶縁膜8およびゲート電極9が配置されることがないので、n−型ドレインドリフト層2とn型不純物層201との接触面積を大きくすることができる。これにより、n−型ドレインドリフト層2の電流が通過する面積を大きくすることができるので、パワーMOSFET200のオン抵抗を小さくすることができる。
なお、第2実施形態のその他の効果は、上記第1実施形態と同様である。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記第1および第2実施形態では、n−型ドレインドリフト層2の不純物濃度とn−型不純物層4の不純物濃度とが同じである例を示したが、本発明はこれに限らず、n−型ドレインドリフト層の不純物濃度とn−型不純物層の不純物濃度とが異なるようにしてもよい。
また、上記第1および第2実施形態では、n型不純物層3(201)がn+型ソース拡散層6の不純物濃度よりも低い不純物濃度を有する例を示したが、本発明はこれに限らず、n型不純物層がn型ソース拡散層の不純物濃度よりも高い不純物濃度を有するようにしてもよい。
また、上記第1および第2実施形態では、リン(P)がドープされたポリシリコン層からなるゲート電極9を形成する例を示したが、本発明はこれに限らず、ゲート電極9の抵抗を低減するために、ゲート電極9上にWSiなどの金属シリサイドを形成してもよい。
また、上記第1実施形態では、溝部7を形成した後、熱酸化法によりゲート絶縁膜8を形成する例を示したが、本発明はこれに限らず、溝部7の各角部を丸く形成するために、溝部7を形成した後でゲート絶縁膜8を形成する前に、丸め酸化と、丸め酸化により形成されたシリコン酸化膜の除去とを行うようにしてもよい。
1 n+型単結晶シリコン基板(基板)
2 n−型ドレインドリフト層(第1半導体層)
3、201 n型不純物層(第2半導体層)
4 n−型不純物層(第3半導体層)
5 p型ベース層(第4半導体層)
6 n+型ソース拡散層(第5半導体層)
7 溝部
8 ゲート絶縁膜(絶縁膜)
9 ゲート電極(電極)
100、200 パワーMOSFET(半導体装置)
2 n−型ドレインドリフト層(第1半導体層)
3、201 n型不純物層(第2半導体層)
4 n−型不純物層(第3半導体層)
5 p型ベース層(第4半導体層)
6 n+型ソース拡散層(第5半導体層)
7 溝部
8 ゲート絶縁膜(絶縁膜)
9 ゲート電極(電極)
100、200 パワーMOSFET(半導体装置)
Claims (5)
- 基板の上面上に形成され、第1不純物濃度を有する第1導電型の第1半導体層と、
前記第1半導体層上に形成され、前記第1不純物濃度よりも高い第2不純物濃度を有する第1導電型の第2半導体層と、
前記第2半導体層上に形成され、前記第2不純物濃度よりも低い第3不純物濃度を有する第1導電型の第3半導体層と、
前記第3半導体層上に形成された第2導電型の第4半導体層と、
前記第4半導体層上に形成された第1導電型の第5半導体層と、
少なくとも前記第5半導体層、前記第4半導体層および前記第3半導体層を貫通して前記第2半導体層まで達するように形成された溝部内に、絶縁膜を介して形成された電極とを備え、
前記第2半導体層の上面は、前記電極の下端部よりも上側に配置されている、半導体装置。 - 前記第2半導体層の下面は、前記電極の下端部近傍と対応する深さ位置に配置されている、請求項1に記載の半導体装置。
- 前記第2半導体層の下面は、前記溝部の下端部よりも下側に配置されている、請求項1に記載の半導体装置。
- 前記第5半導体層は、第4不純物濃度を有し、
前記第2不純物濃度は、前記第4不純物濃度よりも低い、前記請求項1〜3のいずれか1項に記載の半導体装置。 - 前記第1不純物濃度と前記第3不純物濃度とは、実質的に同じである、請求項1〜4のいずれか1項に記載の半導体装置。
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