JP4425295B2

JP4425295B2 - 半導体装置

Info

Publication number: JP4425295B2
Application number: JP2007175548A
Authority: JP
Inventors: 賢一牧; 誠治大竹
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2007-07-03
Filing date: 2007-07-03
Publication date: 2010-03-03
Anticipated expiration: 2027-07-03
Also published as: JP2009016503A; CN101339958B; CN101339958A

Description

本発明は、半導体装置に関し、特に、溝部内に絶縁膜を介してゲート電極が形成された半導体装置に関する。

従来、溝部内に絶縁膜を介してゲート電極が形成されたトレンチゲート型の半導体装置が知られている（たとえば、特許文献１参照）。

上記特許文献１に開示された従来の半導体装置では、ｎ^＋型の埋込領域（第１ドレイン領域）上にｎ⁻型のドレインドリフト領域（第２ドレイン領域）が形成されている。ドレインドリフト領域には、複数の溝部が形成されるとともに、溝部には、絶縁膜を介してゲート電極が形成されている。複数の溝部間には、ｐ型のベース領域が形成されるとともに、ベース領域上には、ｎ^＋型のソース領域が形成されている。また、ドレインドリフト領域には、複数の溝部の側方にドレイン引き出し領域が形成されている。ここで、上記特許文献１の半導体装置は、ソース／ドレイン間に電圧が印加された場合、ドレインドリフト領域とベース領域とのｐｎ接合部に逆バイアスの電圧が印加されるので、このｐｎ接合部に空乏層が形成されるように構成されている。これにより、ソース領域の下方に形成される電界がｐｎ接合部の空乏層により緩和される。

特許３３０３６０１号公報

しかしながら、上記特許文献１に開示された従来の半導体装置では、ゲート電極が形成された複数の溝部のうち最も外側の溝部の外側（ドレイン引き出し領域側）には、ベース領域が形成されていないので、ソース／ドレイン間に電圧が印加された場合、最も外側の溝部の下端部の外側コーナ部近傍に電界集中が発生しやすいという問題点がある。このため、電界集中が発生することにより、半導体装置の耐圧が低下するという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、最も外側の溝部の下端部の外側部分近傍に電界集中が発生するのを抑制することが可能な半導体装置を提供することである。

上記目的を達成するために、この発明の半導体装置は、第１導電型の第１ドレイン領域と、第１ドレイン領域上に形成され、第１ドレイン領域の不純物濃度よりも低い不純物濃度を有する第１導電型の第２ドレイン領域と、第２ドレイン領域を貫通して第１ドレイン領域まで達するように形成された第１ドレイン領域の引き出し部と、第２ドレイン領域上に形成された第２導電型のベース領域と、ベース領域上に形成された第１導電型のソース領域と、ソース領域およびベース領域と一方側面が隣接するように形成された溝部内に、絶縁膜を介して形成されたゲート電極と、溝部と引き出し部との間において、溝部の他方側面と隣接するように形成されるとともに、溝部の下端部よりも下方に延びるように形成された第２導電型の第１不純物領域とを備えている。

本発明では、上記のように、溝部の他方側面と隣接するように第２導電型の第１不純物領域を形成することによって、ソース／ドレイン間に電圧が印加された場合、溝部の他方側面側（引き出し部側）においても第２ドレイン領域と第１不純物領域とのｐｎ接合部に空乏層が形成されるので、この空乏層により、溝部の下端部の外側コーナ部（外側部分）近傍に電界集中が発生するのを抑制することができる。また、第１不純物領域を溝部の下端部よりも下方に延びるように形成することによって、溝部の下端部近傍に電界集中が発生するのをより抑制することができるので、半導体装置の耐圧が低下するのを抑制することができる。

以下、本発明の実施形態を図面に基づいて説明する。

図１は、本発明の一実施形態によるトレンチゲート型のパワーＭＯＳＦＥＴ（半導体装置）１００の構造を示した断面図であり、図２は、図１に示した一実施形態によるパワーＭＯＳＦＥＴ１００の不純物領域１１近傍を示した拡大断面図である。図３は、図１に示した一実施形態によるパワーＭＯＳＦＥＴ１００の概略を示した平面図である。

このパワーＭＯＳＦＥＴ１００では、図１に示すように、シリコン基板１の表面に、ｎ^＋型のドレイン領域２が形成されている。シリコン基板１の表面上には、エピタキシャル層からなるｎ⁻型のドレインドリフト領域３が形成されている。なお、ドレイン領域２は、本発明の「第１ドレイン領域」の一例であり、ドレインドリフト領域３は、本発明の「第２ドレイン領域」の一例である。

シリコン基板１およびドレインドリフト領域３には、ドレイン領域２を取り囲むように、ｐ^＋型の素子分離領域４ａが形成されている。ドレインドリフト領域３には、素子分離領域４ａと対応する領域の上方に、ｐ^＋型の素子分離領域４ｂが形成されている。また、ドレインドリフト領域３の表面には、素子分離領域４ｂと対応する領域の上方に、ＳｉＯ_２からなる素子分離部５が形成されている。

ドレインドリフト領域３の表面には、複数（本実施形態では、３つ）の溝部６がＸ方向に所定の間隔を隔てて、Ｙ方向（図３参照）に延びるように形成されている。この溝部６内には、ＳｉＯ_２からなるゲート絶縁膜７を介してポリシリコンからなるゲート電極８が形成されている。複数の溝部６間には、ｐ型のベース領域９が形成されるとともに、ベース領域９上の全面にｎ^＋型のソース領域１０が形成されている。このため、図２に示すように、複数の溝部６のうち最も外側の溝部６ａの一方側面６１ａと隣接する領域には、ベース領域９およびソース領域１０が設けられている。その一方、溝部６ａの他方側面６２ａと隣接する領域には、ｐ⁻型の不純物領域１１が形成されている。なお、ソース領域１０は、ベース領域９上に溝部６と隣接するように形成すれば、ベース領域９上の全面に形成していなくてもよい。

不純物領域１１は、溝部６ａの下端部６３ａよりも下方に延びるように形成されるとともに、溝部６ａの下方において溝部６ａ側に突出するように形成されている。不純物領域１１は、ベース領域９の不純物濃度（ｐ）よりも低い不純物濃度（ｐ⁻）を有する。すなわち、不純物領域１１は、ベース領域９の抵抗よりも高い抵抗を有する。また、不純物領域１１は、図３に示すように、平面的に見て矩形の環状に形成されており、ゲート電極８、ベース領域９およびソース領域１０を取り囲むように設けられている。なお、不純物領域１１は、本発明の「第１不純物領域」の一例である。

不純物領域１１の表面には、図２に示すように、ｐ^＋型の不純物領域１２が形成されている。不純物領域１２は、不純物領域１１と後述するプラグ１７ｄとを接続するために設けられている。また、不純物領域１２は、不純物領域１１の不純物濃度（ｐ⁻）よりも高い不純物濃度（ｐ^＋）を有する。なお、不純物領域１２は、本発明の「第２不純物領域」の一例である。

また、図１に示すように、Ｘ方向における不純物領域１１と素子分離部５との間には、ドレインドリフト領域３を貫通してドレイン領域２まで達するように溝部１３が形成されている。この溝部１３は、図３に示すように、環状の不純物領域１１の外側に設けられている。溝部１３の側面には、図１に示すように、ＳｉＯ_２からなる絶縁膜１４が形成されている。溝部１３の内部には、たとえばタングステンからなるドレイン領域２の引き出し部１５が形成されている。引き出し部１５は、不純物領域１１と間隔Ｌ１（図２参照）を隔てて設けられている。

ドレインドリフト領域３の表面上には、ＳｉＯ_２からなる層間絶縁膜１６が形成されている。層間絶縁膜１６には、コンタクトホール１６ａ〜１６ｄが形成されるとともに、コンタクトホール１６ａ〜１６ｄ内には、それぞれ、プラグ１７ａ〜１７ｄが形成されている。プラグ１７ａは、ゲート電極８に接続されるとともに、プラグ１７ｂは、引き出し部１５に接続されている。プラグ１７ｃは、ソース領域１０に接続されるとともに、プラグ１７ｄは、不純物領域１２に接続されている。

パワーＭＯＳＦＥＴ１００は、プラグ１７ｂおよび引き出し部１５を介してドレイン領域２に正電圧を印加するように構成されている。また、パワーＭＯＳＦＥＴ１００は、プラグ１７ｃを介してソース領域１０に接地電圧を印加するとともに、プラグ１７ｄおよび不純物領域１２を介して不純物領域１１に接地電圧を印加するように構成されている。そして、パワーＭＯＳＦＥＴ１００は、プラグ１７ａを介してゲート電極８にしきい値電圧以上の電圧が印加された場合に、ベース領域９に溝部６の側面に沿ってチャネルが形成されることにより、オン状態になるように構成されている。なお、パワーＭＯＳＦＥＴ１００は、ソース／ドレイン間に電圧が印加された場合、溝部６ａの一方側面６１ａ側においてドレインドリフト領域３とベース領域９とのｐｎ接合部に空乏層が形成されるように構成されている。

本実施形態では、上記のように、最も外側の溝部６ａの他方側面６２ａと隣接する領域に、不純物領域１１を形成することによって、ソース／ドレイン間に電圧が印加された場合、溝部６ａの他方側面６２ａ側（外側）においてもドレインドリフト領域３と不純物領域１１とのｐｎ接合部に空乏層が形成されるので、この空乏層により、溝部６ａの下端部６３ａの外側コーナ部近傍である領域Ｒ（図２参照）に電界集中が発生するのを抑制することができる。また、不純物領域１１を溝部６ａの下端部６３ａよりも下方に延びるように形成することによって、領域Ｒに電界集中が発生するのをより抑制することができる。また、不純物領域１１を溝部６ａの下方において溝部６ａ側に突出するように形成することによっても、領域Ｒに電界集中が発生するのをより抑制することができる。これらにより、パワーＭＯＳＦＥＴ１００の耐圧が低下するのを抑制することができる。

また、本実施形態では、不純物領域１１を形成することによって、領域Ｒに電界集中が発生するのを抑制することができるので、溝部６ａと引き出し部１５との間の距離Ｌ２（図２参照）を小さくする場合に、電流経路が引き出し部１５に引き寄せられるのを抑制することができる。このため、パワーＭＯＳＦＥＴ１００の耐圧が低下するのを抑制しながら、パワーＭＯＳＦＥＴ１００の面積の小型化を図ることができる。また、引き出し部１５を形成する場合、引き出し部１５を形成しない場合に比べて、領域Ｒでの電界集中が強くなるので、パワーＭＯＳＦＥＴ１００の耐圧が低下する。不純物領域１１を形成することによって、領域Ｒに電界集中が発生するのを抑制することができるので、引き出し部１５を有しながら、耐圧が低下するのを抑制するとともに、面積の小型化を図ることができるパワーＭＯＳＦＥＴ１００を形成することができる。

また、本実施形態では、不純物領域１１をベース領域９の不純物濃度（ｐ）よりも低い不純物濃度（ｐ⁻）を有するように構成することによって、不純物領域１１がベース領域９の抵抗よりも高い抵抗を有するので、不純物領域１１が電流経路となるのを抑制することができる。

次に、上記した本実施形態の不純物領域１１の効果を確認するために行ったシミュレーションについて説明する。このシミュレーションでは、不純物領域１１が形成された本実施形態によるパワーＭＯＳＦＥＴ１００のソース／ドレイン間に電圧を印加した際の電位分布を計算するとともに、不純物領域１１が形成されていない比較例によるパワーＭＯＳＦＥＴ２００のソース／ドレイン間に電圧を印加した際の電位分布を計算した。その結果を図７および図８に示す。なお、図７および図８では、強い電界（電位の変化が大きい）の領域をハッチング（斜線）により示した。

図７に示したシミュレーション結果より、本実施形態によるパワーＭＯＳＦＥＴ１００では、各溝部６の下端部近傍と、ドレインドリフト領域３と不純物領域１１との境界部近傍とに分散するように強い電界の領域が形成されることが判明した。これは、ソース／ドレイン間に印加された電圧による電界が、不純物領域１１とドレインドリフト領域３とのｐｎ接合部に形成される空乏層により緩和されるので、領域Ｒに電界集中が発生しないためであると考えられる。

その一方、図８に示したシミュレーション結果より、比較例によるパワーＭＯＳＦＥＴ２００では、領域Ｒより電界が急峻に曲がることが判明した。これは、不純物領域１１が形成されていないことにより、領域Ｒに電界集中が発生しているためであると考えられる。

図４〜図６は、本発明の一実施形態によるパワーＭＯＳＦＥＴ１００の製造プロセスを説明するための断面図である。

まず、図４に示すように、ドレイン領域２と、ドレインドリフト領域３と、素子分離領域４ａおよび４ｂと、ＳｉＯ_２からなる素子分離部５とを形成する。そして、フォトリソグラフィ技術およびエッチング技術を用いて、ドレインドリフト領域３の表面の所定領域をパターニングする。これにより、溝部６が形成される。その後、熱酸化法により、ＳｉＯ_２からなるゲート絶縁膜７を形成する。そして、溝部６内に、ゲート電極８を形成する。具体的には、溝部６内を埋め込むようにポリシリコン層を堆積する。そして、不純物をポリシリコン層にドープした後、ポリシリコン層をエッチバックする。

次に、溝部６間の領域に、ベース領域９およびソース領域１０を形成する。具体的には、フォトリソグラフィ技術を用いて所定パターンのレジストマスクを設ける。そして、ｐ型の不純物をイオン注入することにより、ベース領域９を形成するとともに、ｎ型の不純物をイオン注入することにより、ソース領域１０を形成する。その後、レジストマスクを除去する。これにより、複数の溝部６のうち最も外側の溝部６ａの一方側面６１ａと隣接する領域には、ベース領域９およびソース領域１０が形成される。

次に、図５に示すように、溝部６ａの他方側面６２ａと隣接する領域に、不純物領域１１を形成する。具体的には、フォトリソグラフィ技術を用いて所定パターンのレジストマスクを設ける。そして、ｐ型の不純物をイオン注入することにより、平面的に見て矩形の環状を有するように不純物領域１１を形成する。その後、レジストマスクを除去する。この不純物領域１１は、溝部６ａの下端部６３ａよりも下方に延びるように形成されるとともに、ベース領域９の不純物濃度（ｐ）よりも低い不純物濃度（ｐ⁻）を有するように形成される。また、不純物領域１１は、溝部６ａの下方において溝部６ａ側に突出するように形成される。

次に、不純物領域１１の表面に、不純物領域１２を形成する。具体的には、フォトリソグラフィ技術を用いて所定パターンのレジストマスクを設ける。そして、ｐ型の不純物をイオン注入することにより、不純物領域１２を形成する。その後、レジストマスクを除去する。この不純物領域１２は、不純物領域１１の不純物濃度（ｐ⁻）よりも高い不純物濃度（ｐ^＋）を有するように形成される。

その後、ＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ：急速熱処理）法を用いて熱処理を行うことによって、イオン注入の際の結晶欠陥を回復するとともに、ベース領域９、ソース領域１０、不純物領域１１および１２の形成時に注入された不純物の活性化を行う。

次に、図６に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、ドレインドリフト領域３の表面の所定領域をパターニングする。これにより、不純物領域１１と素子分離部５との間に溝部１３が形成される。そして、溝部１３の側面に、ＳｉＯ_２からなる絶縁膜１４を形成する。具体的には、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により、ＳｉＯ_２層を形成した後、溝部１３の底面に形成されたＳｉＯ_２層をエッチングにより除去する。そして、溝部１３内に引き出し部１５を形成する。具体的には、溝部１３内を埋め込むように、たとえばタングステンなどの導電層を埋め込むとともに、導電層をエッチバックする。

次に、図１に示すように、ＣＶＤ法により、ＳｉＯ_２からなる層間絶縁膜１６を形成する。そして、層間絶縁膜１６にコンタクトホール１６ａ〜１６ｄを形成した後、コンタクトホール１６ａ〜１６ｄにプラグ１７ａ〜１７ｄを形成する。このようにして、本実施形態によるパワーＭＯＳＦＥＴ１００が形成される。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記実施形態では、不純物領域１１と引き出し部１５とを間隔Ｌ１を隔てて設ける例を示したが、本発明はこれに限らず、不純物領域と引き出し部とを絶縁膜を介して隣接するように設けてもよい。

また、上記実施形態では、不純物領域１１が溝部６ａの下方において溝部６ａ側に突出する例を示したが、本発明はこれに限らず、不純物領域が溝部の下方において溝部側に突出していなくてもよい。

また、上記実施形態では、３つの溝部６を形成する例を示したが、本発明はこれに限らず、４つ以上の溝部を形成してもよい。

また、上記実施形態では、複数のゲート電極８と、ベース領域９と、ソース領域１０と、不純物領域１１と、引き出し部１５とを１組だけ形成する例を示したが、本発明はこれに限らず、複数のゲート電極と、ベース領域と、ソース領域と、不純物領域と、引き出し部とを複数組形成してもよい。

また、上記実施形態では、ソース領域１０および不純物領域１１に接地電圧を印加する例を示したが、本発明はこれに限らず、ソース領域および不純物領域に接地電圧以外のその他の電圧を印加してもよい。

本発明の一実施形態によるトレンチゲート型のパワーＭＯＳＦＥＴの構造を示した断面図である。図１に示した一実施形態によるパワーＭＯＳＦＥＴの不純物領域近傍を示した拡大断面図である。図１に示した一実施形態によるパワーＭＯＳＦＥＴの概略を示した平面図である。本発明の一実施形態によるパワーＭＯＳＦＥＴの製造プロセスを説明するための断面図である。本発明の一実施形態によるパワーＭＯＳＦＥＴの製造プロセスを説明するための断面図である。本発明の一実施形態によるパワーＭＯＳＦＥＴの製造プロセスを説明するための断面図である。シミュレーションによって求めた、本実施形態によるパワーＭＯＳＦＥＴの電位分布図である。シミュレーションによって求めた、比較例によるパワーＭＯＳＦＥＴの電位分布図である。

符号の説明

２ドレイン領域（第１ドレイン領域）
３ドレインドリフト領域（第２ドレイン領域）
６ａ溝部
７ゲート絶縁膜（絶縁膜）
８ゲート電極
９ベース領域
１０ソース領域
１１不純物領域（第１不純物領域）
１２不純物領域（第２不純物領域）
１５引き出し部
１７ｄプラグ
６１ａ一方側面
６２ａ他方側面
６３ａ下端部
１００パワーＭＯＳＦＥＴ（半導体装置）

Claims

第１導電型の第１ドレイン領域と、
前記第１ドレイン領域上に形成され、前記第１ドレイン領域の不純物濃度よりも低い不純物濃度を有する第１導電型の第２ドレイン領域と、
前記第２ドレイン領域を貫通して前記第１ドレイン領域まで達するように形成された前記第１ドレイン領域の引き出し部と、
前記第２ドレイン領域上に形成された第２導電型のベース領域と、
前記ベース領域上に形成された第１導電型のソース領域と、
前記ソース領域および前記ベース領域と一方側面が隣接するように形成された溝部内に、絶縁膜を介して形成されたゲート電極と、
前記溝部と前記引き出し部との間において、前記溝部の他方側面と隣接するように形成されるとともに、前記溝部の下端部よりも下方に延びるように形成された第２導電型の第１不純物領域とを備え、
前記第１不純物領域には、所定の電圧が印加され、
前記第１不純物領域に前記所定の電圧を印加するためのプラグと、
前記第１不純物領域と前記プラグとを接続するために設けられ、前記第１不純物領域の不純物濃度よりも高い不純物濃度を有する第２導電型の第２不純物領域とをさらに備える、半導体装置。
前記第１不純物領域は、前記ベース領域の不純物濃度よりも低い不純物濃度を有する、請求項１に記載の半導体装置。
前記ソース領域には、前記第１不純物領域に印加される前記所定の電圧と同じ電圧が印加されている、請求項１に記載の半導体装置。
前記第１不純物領域は、前記ゲート電極と、前記ベース領域と、前記ソース領域とを平面的に見て取り囲むように環状に設けられ、
前記引き出し部は、平面的に見て前記環状の第１不純物領域の外側に設けられている、請求項１〜３のいずれか１項に記載の半導体装置。
前記第１不純物領域は、前記溝部の下方において前記溝部側に突出するように形成されている、請求項１〜４のいずれか１項に記載の半導体装置。
前記第１不純物領域と前記引き出し部とは所定の間隔を隔てて配置されている、請求項１〜５のいずれか１項に記載の半導体装置。