CN104485355A - Rc-igbt器件 - Google Patents
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Abstract
本发明公开了一种RC-IGBT器件，其衬底中具有P阱，P阱中具有栅极沟槽，沟槽内壁及底部覆盖一层栅氧化层；沟槽内填充满多晶硅形成多晶硅栅极；所述P阱中还具有重掺杂P型区，重掺杂P型区上方与多晶硅栅极之间为重掺杂N型区；金属连线穿通介质层与重掺杂P型区连接；所述多晶硅栅极上方还具有多个呈等距或者不等距间隔设计的第二多晶硅，排列于P阱上方的衬底表面，将多晶硅栅极形成跨接。这种设计的RC-IGBT器件，在保证EMI性能的同时兼容传统工艺，节省一套掩膜板的使用，降低了制造成本。
Description
技术领域
本发明涉及集成电路设计制造领域，特别是指一种RC-IGBT器件。
背景技术
IGBT(Insulated Gate Bipolar Transistor)绝缘栅双极型晶体管，是由BJT(双极型三极管)和MOS(绝缘栅型场效应管)组成的复合全控型电压驱动式功率半导体器件,其开关速度虽较功率MOS低，但远高于BJT，又因是电压控制器件，控制电路简单，稳定性好，兼有MOSFET的高输入阻抗和GTR的低导通压降两方面的优点。
通常在IGBT产品的应用中，需要搭配并联相应规格的FRD(快速恢复二极管)产品作为关断时的电流泄放回路，保护IGBT芯片。为降低器件制造以及封装成本，可将IGBT与FRD集成在同一个芯片中，即RC-IGBT。
EMI(Electromagnetic Interference)电磁干扰，RC-IGBT器件本身需要具有降低应用电路中的EMI的能力，才能在终端电路中正常使用。
如图1所示的是一种传统的RC-IGBT器件，图中1是N型衬底，2是栅极，3是栅氧化层，4是P阱，5是P型重掺杂区，6是N型重掺杂区，7是金属连线，8是介质层，9是重掺杂的N型场终止层，10是背面P型注入层,11是背面重掺杂N型区，12是背面金属层。为了减少该器件的EMI影响，图2所示的是另一种RC-IGBT器件，与图1的结构相比，图2所示器件增加了第二多晶硅2’,即增大了栅极电容，可以有效的降低应用中的栅极开启震荡，从而降低了EMI。其版图如图3所示。
传统工艺对于上述RC-IGBT器件的步骤包括如P阱的光刻、注入与高温推进；栅极沟槽的光刻与刻蚀；牺牲氧化及淀积栅极氧化层；多晶硅栅极的淀积、光刻与刻蚀；接触孔淀积及刻蚀；重掺杂P型注入；金属淀积及刻蚀；钝化层淀积与刻蚀等步骤(未包含背面工艺)。对于图3所示版图结构的RC-IGBT器件，由于增加了多晶硅2’,使得后续的P阱无法实现自对准注入，进而需要增加一次P阱的光刻注入工艺，多用了一层光刻掩膜版。
发明内容
本发明所要解决的技术问题在于提供一种RC-IGBT器件，在应用电路中具有较低的EMI，同时可以兼容传统工艺。
为解决上述问题，本发明所述的RC-IGBT器件，其衬底中具有P阱，P阱中具有栅极沟槽，沟槽内壁及底部覆盖一层栅氧化层；沟槽内填充满多晶硅形成多晶硅栅极；所述P阱中还具有重掺杂P型区，重掺杂P型区上方与多晶硅栅极之间为重掺杂N型区；金属连线穿通介质层与重掺杂P型区连接；所述多晶硅栅极之间的上方还具有多个呈间隔设计的第二多晶硅，排列于P阱上方的衬底表面，将多晶硅栅极形成跨接。
进一步地，所述的呈间隔排列的多个第二多晶硅，其之间的间隔是等距排列，或者是不等距排列。
进一步地，所述的第二多晶硅的宽度≤6μm，以便于高温推进使P阱形成连接。
本发明所述的RC-IGBT器件，通过对版图重新设计，将多晶硅栅极上方形成连接的第二多晶硅进行间隔排列在P阱上，P阱无掩膜板的普注之后热推进使相邻的P阱形成连接成为整体，在保证器件EMI性能的同时兼容原工艺，节省了一次掩膜板的使用，降低了制造成本。
附图说明
图1是传统的RC-IGBT器件结构示意图。
图2是另一种传统的RC-IGBT器件结构示意图。
图3是图2所示RC-IGBT器件的版图。
图4是本发明RC-IGBT的版图设计示意图。
附图标记说明
1是N型衬底，2是栅极(多晶硅)，2’是第二多晶硅，3是栅氧化层，4是P阱，5是P型重掺杂区，6是N型重掺杂区，7是金属连线，8是介质层，9是重掺杂的N型场终止层，10是背面P型注入层,11是背面重掺杂N型区，12是背面金属层，a是第二多晶硅宽度，b是第二多晶硅间隔。
具体实施方式
本发明所述的RC-IGBT器件，其衬底中具有P阱，P阱中具有栅极沟槽，沟槽内壁及底部覆盖一层栅氧化层；沟槽内填充满多晶硅形成多晶硅栅极；所述P阱中还具有重掺杂P型区，重掺杂P型区上方与多晶硅栅极之间为重掺杂N型区；金属连线穿通介质层与重掺杂P型区连接；所述多晶硅栅极之间的上方还具有多个呈间隔设计的第二多晶硅，排列于P阱上方的衬底表面，将多晶硅栅极形成跨接。
如图4所示，所述的呈间隔排列的多个第二多晶硅2’，其之间的间隔距离b是等距排列，或者是不等距排列。本图示例的是等距排列，多个第二多晶硅2’之间为P阱4。P阱4在离子注入时，第二多晶硅2’会对其下方的注入形成阻挡，但由于第二多晶硅2’的宽度a不会太大，太大会导致注入P阱之间的间距太大，高温推进不能使P阱连接。一般宽度a的值最大不超过6μm，经过高温推进，下方的P阱会形成连接而成为整体。
本发明对RC-IGBT在layout(版图)设计上对多晶硅栅极进行间隔设计，这样在形成P阱时可以实现无掩膜板的自对准注入，兼容传统工艺，即在不增加成本的基础上实现降低EMI的作用。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (3)
1.一种RC-IGBT器件，其衬底中具有P阱，P阱中具有栅极沟槽，沟槽内壁及底部覆盖一层栅氧化层；沟槽内填充满多晶硅形成多晶硅栅极；所述P阱中还具有重掺杂P型区，重掺杂P型区上方与多晶硅栅极之间为重掺杂N型区；金属连线穿通介质层与重掺杂P型区连接；
其特征在于：所述多晶硅栅极之间的上方还具有多个呈间隔设计的第二多晶硅，排列于P阱上方的衬底表面，将多晶硅栅极形成跨接。
2.如权利要求1所述的RC-IGBT器件，其特征在于：所述的呈间隔排列的多个第二多晶硅，其之间的间隔是等距排列，或者是不等距排列。
3.如权利要求1所述的RC-IGBT器件，其特征在于：所述第二多晶硅的宽度≤6μm。
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2014
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