KR101294917B1 - 초접합 트렌치 모스펫을 포함하는 반도체 장치들 - Google Patents

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Abstract

본 출원은 PN 초접합 구조로 된 모스펫(MOSFET) 구조를 결합시킨 반도체 장치들 및 이러한 장치들을 제조하는 방법에 대하여 기재하고 있다. 상기 모스펫 구조는 게이트를 포함한 트렌치 구성을 사용하여 제작될 수 있으며, 트렌치의 상하 내부에 있는 두꺼운 유전층들 사이에 끼여있다. 상기 초접합 구조의 PN 접합은 상기 트렌치의 측벽 내부에서의 n-타입 도펀트(dopant) 영역들과 N 채널 모스펫에 대한 p-타입 에피택셜층(epitaxial layer) 간에 형성된다. 상기 도펀트 타입들은 P 채널 모스펫으로 바뀔 수 있다. 상기 트렌치 모스펫의 게이트는 주입층들을 사용하여 상기 초접합 구조로부터 분리된다. 이러한 반도체 장치들은 실드 기반(shield-based) 트렌치 모스펫 장치들과 비교하여 더 낮은 캐패시턴스와 더 높은 항복 전압(breakdown voltage)을 가질 수 있고, 중간 전압 범위의 장치들을 대체할 수 있다.

Description

초접합 트렌치 모스펫을 포함하는 반도체 장치들{SEMICONDUCTOR DEVICES CONTAINING TRENCH MOSFET WITH SUPERJUNCTIONS}
본 출원은 보통 반도체 장치들 및 이러한 장치들을 제조하는 방법에 관한 것이다. 보다 구체적으로, 본 출원은 PN 초접합 구조와 모스펫(MOSFET) 아키텍쳐(architecture)를 결합시킨 반도체 장치들 및 이러한 장치들을 제조하는 방법에 대하여 개시하고 있다.
집적 회로들(ICs) 또는 개별 소자들을 포함하는 반도체 장치들은 다양한 분야의 전자 기기에 이용된다. IC 장치들 또는 칩들 또는 개별 소자들은 반도체 물질의 기판의 표면에 제작된 소형화된 전자 회로를 포함한다. 상기 회로들은 상기 기판으로 확산될 수 있는 도펀트(dopants)를 함유하는 층들(확산층이라 불림) 또는 상기 기판에 주입된 이온들을 포함하는 층들(이온주입층)을 포함하는, 많은 오버래핑(overlapping) 층들로 구성된다. 다른 층들은 도체들(폴리실리콘층 또는 금속층들)이거나, (콘택층을 매개로 하는) 도전층들 사이의 연결부이다. IC 장치들 또는 개별 소자들은 층의 성장(growing), 이미징(imaging), 증착(deposition), 식각(etching), 도핑(doping)과 세정(cleaning)을 포함한 많은 단계들의 조합을 이용하는 층대층(layer-by-layer)의 과정에서 제조될 수 있다. 전형적으로 실리콘 웨이퍼들(wafers)이 기판으로서 이용되고, 포토리소그래피법(photolithography)이 도핑될 기판의 여러 영역들을 마킹(mark)하거나, 폴리실리콘, 절연체 또는 금속층을 증착하고 한정(define)하기 위하여 이용된다.
반도체 장치의 한 유형인 모스펫(MOSFET, Metal Oxide Silicon Field Effect Transistor) 장치는 자동차용 전자기기, 디스크 구동장치와 전원 공급장치를 포함한 수많은 전자 기기에 널리 이용될 수 있다. 일반적으로, 이러한 장치들은 스위치로서 기능하고, 부하에 전원 공급장치를 연결하기 위하여 이용된다. 몇몇 모스펫 장치들은 기판에 생성된 트렌치(trench)에 형성될 수 있다. 이 트렌치 구성이 이점을 갖도록 하는 하나의 특징은 전류가 상기 모스펫의 채널을 통하여 수직으로 흐른다는 것이다. 이것은 상기 전류가 상기 채널을 통하여 수평으로 흐르고, 드레인을 통하여 수직으로 흐르는 다른 모스펫들보다 더 높은 셀 및/또는 전류 채널 밀도를 허용한다. 더 큰 셀 및/또는 전류 채널 밀도는, 일반적으로 더 큰 모스펫 및/또는 전류 채널이 상기 기판의 유닛 영역별로 제작될 수 있음을 의미하며, 이에 따라 트렌치 모스펫을 포함하는 반도체 장치의 전류 밀도가 증가된다.
본 발명의 목적은 PN 초접합 구조를 가지는 모스펫(MOSFET) 아키텍쳐를 결합시킨 반도체 장치들 및 이러한 장치들을 제조하는 방법을 제공하는 데 있다.
상기 모스펫 아키텍쳐는 트렌치의 상부 및 하부의 두꺼운 유전체층 사이에 끼여있는 게이트를 포함하는 트렌치 구조를 사용하여 제조될 수 있다. 초접합 구조의 PN 접합은 트렌치 측벽의 n-타입 도펀트 영역들과 N-채널 모스펫용 p-타입 에피택셜층 사이에 형성된다. 도펀트 타입들은 P-채널 모스펫의 경우 반대로 될 수 있다. 트렌치 모스펫의 게이트는 절연층을 사용하여 초접합 구조로부터 분리된다. 이러한 반도체 장치들은 차폐 기반의(shield-based) 트렌치 모스펫 장치들에 비하여 높은 항복전압과 낮은 커패시턴스를 가질 수 있고 중간 전압영역에서 이러한 장치들을 대체할 수 있다.
본 발명에 따른 초접합 트렌치 모스펫을 포함하는 반도체 장치들을 이용하면 차폐 기반의 트렌치 모스펫 장치들에 비하여 더 낮은 커패시턴스와 더 높은 항복전압(breakdown voltage)를 가질 수 있으며, 중간(medium to high) 전압 영역에서 이러한 장치들을 대체할 수 있다.
도 1은 윗면에 마스크(mask)를 가지는 에피택셜층(epitaxial layer)과 기판을 포함하는 반도체 구조를 제조하는 방법에 대한 일실시예를 나타낸다.
도 2는 에피택셜층에 형성된 트렌치 구조를 포함하는 반도체 구조를 제조하는 방법에 대한 일실시예를 묘사한다.
도 3은 트렌치 내에 형성된 제1 산화물 영역을 가지는 반도체 구조를 제조하는 방법에 대한 일실시예를 나타낸다.
도 4a와 도 4b는 트렌치 내에 형성된 게이트와 게이트 절연체를 가지는 반도체 구조를 제조하는 방법에 대한 일실시예를 묘사한다.
도 5a와 도 5b는 트렌치 내에서 게이트 상에 형성된 절연캡과 에피택셜층에 형성된 접촉 영역을 가지는 반도체 구조를 제조하는 방법에 대한 일실시예를 나타낸다.
도 6은 접촉 영역과 절연캡 상에 형성된 소스를 가지는 반도체 구조를 제조하는 방법에 대한 일실시예를 나타낸다.
도 7은 본 구조의 하부에 형성된 드레인을 가지는 반도체 구조를 제조하는 방법에 대한 일실시예를 나타낸다.
도 8은 도 7에 묘사된 반도체 구조의 운영에 대한 일실시예를 나타낸다.
도 9와 도 10은 반도체 구조들에서 나타나는 PN 초접합에 대한 실시예들을 나타낸다.
이하 설명은 전체적인 이해를 제공하기 위하여 상세한 내용을 포함한다. 그럼에도 불구하고, 숙련된 기술자는 반도체 장치들과 상기 장치들을 제조하고 이용하는 관련 방법들이 이러한 구체적 설명 없이도 구현 및 이용될 수 있다는 것을 이해할 것이다. 사실상, 본 반도체 장치들과 관련 방법들은 예시된 장치들과 방법들을 수정함으로써 실제로 적용될 수 있고, 당해 기술분야에서 종래에 이용된 어떠한 다른 장치 및 기술과 함께 이용될 수 있다. 예를 들어, 본 설명에서 트렌치 모스펫(trench MOSFET) 장치들에 대하여 언급하더라도 정전 유도 트랜지스터(SIT, Static Induction Transistor), 정전 유도 사이리스터(SITh, Static Induction Thyristor), JFET와 사이리스터 장치들과 같이, 트렌치 내에 형성된 다른 반도체 장치들을 위하여 변형될 수 있다. 또한, 상기 장치들이 특정 전도 타입(P 또는 N)과 관련하여 설명되더라도, 적절한 수정에 의해서, 상기 장치들은 같은 타입의 도펀트(dopant) 조합으로 구성되거나, 반대되는 전도 타입(N 또는 P 각각)으로 구성될 수 있다.
상기 반도체 장치들과 이러한 장치들을 제조하기 위한 방법들에 대한 일실시예들이 도 1 내지 도 10에 나타난다. 도 1에 도시된 것처럼 먼저 반도체 기판(105)이 구비되면 상기 방법들이 일실시예들에서 개시된다. 당해 기술분야에서 알려진 소정의 기판이 본 발명에서 이용될 수 있다. 적절한 기판들은 실리콘 웨이퍼(silicon wafers), 에피택셜 실리콘층(epitaxial Si layers), 실리콘 온 인슐레이터(SOI, Silicon On Insulator) 기술에서 이용되는 것과 같은 본딩 웨이퍼(bonded wafers) 및/또는 비정질 실리콘층을 포함하며, 상기 물질들은 모두 도프(doped)되거나 도프되지 않을(undoped) 수 있다. 또한, 전자 장치들에 이용되는 임의의 다른 반도체 재료들이 이용될 수 있으며, 상기 반도체 재료들은 게르마늄(Ge), 실리콘게르마늄(SiGe), 실리콘카바이드(SiC), GaN(갈륨나이트라이드), GaAs(갈륨아세나이드), InxGayAsz(인듐갈륨아세나이드), AlxGayAsz(알루미늄갈륨아세나이드) 및/또는 III-V 또는 II-VI와 그 변형체와 같은 어떠한 순수 반도체 또는 화합물 반도체를 포함한다. 일실시예에서는, 상기 기판(105)은 소정의 n-타입 도펀트로 고농도로 도프(highly doped)될 수 있다.
일실시예에서, 기판(105)은 기판의 윗면에 위치한 하나 이상의 에피택셜 실리콘층(개별적 또는 전체적으로 에피택셜층(110)으로 기술)을 포함한다. 예를 들어, 저농도로 도프된(lightly doped) N 에피택셜층은 기판(105)과 에피택셜층(110) 사이에 존재할 수 있다. 에피택셜층(110)은 소정의 알려진 에피택셜 증착 공정을 포함하는, 당해 기술분야에서 알려진 공정을 이용하여 구비될 수 있다. 이 에피택셜층은 p-타입 도펀트로 저농도로 도프될 수 있다.
몇몇 구성에 있어서, 상기 에피택셜층(110) 내의 도펀트 농도는 균일하지 않다. 특히, 에피택셜층(110)은 상부에서 더 높은 도펀트 농도를 가지고, 하부에서 더 낮은 도펀트 농도를 가질 수 있다. 일실시예에서, 상기 에피택셜층은 상부 또는 상부에 가까울수록 더 높은 농도이고, 상기 기판(105)과의 접착계면 또는 접착계면에 가까울수록 더 낮은 농도가 되도록, 깊이에 따른 농도 기울기를 가질 수 있다. 에피택셜층의 길이에 따른 상기 농도 기울기는 지속적인 감소, 계단식 감소 또는 이들의 조합이 될 수 있다.
이러한 농도 기울기를 획득하기 위한 몇몇 구성에서는, 다중 에피택셜층들이 상기 기판(105)에 제공될 수 있고, 각각의 에피택셜층은 다른 도펀트 농도를 함유할 수 있다. 에픽택셜층들의 수는 2개 이상의 필요한 만큼 많은 범위가 될 수 있다. 이러한 구성에서, 에피택셜층의 성장을 위한 소정의 알려진 방법에 의해서 더 높은 농도로 in-situ 도프되는 동안, 각각의 연속되는 에피택셜층은 아래쪽에 있는 에픽택셜층 또는 기판에 성장된다. 에피택셜층들(110)의 한 예에서는 제1 농도를 가지는 제1 에피택셜 실리콘층과, 더 높은 농도를 가지는 제2 에피택셜 실리콘층과, 더욱더 높은 농도를 가지는 제3 에피택셜 실리콘층과, 가장 높은 농도를 가지는 제4 에피택셜 실리콘층을 포함한다.
다음으로, 도 2에 나타나듯이, 트렌치 구조(120)가 상기 에피택셜층(110) 내에 형성될 수 있는데, 이 트렌치의 바닥부는 에피택셜층(110) 또는 기판(105)의 어디엔가 도달할 수 있다. 상기 트렌치 구조(120)는 소정의 알려진 과정에 의해서 형성될 수 있다. 일실시예에서, 마스크(115)가 상기 에피택셜층(110)의 윗면에 형성될 수 있다. 먼저 원하는 마스크재(mask material)의 층을 적층하고, 다음으로 포토리소그래피법과 에칭 공정을 이용하여 상기 마스크재의 층을 패터닝(patterning)함으로써 마스크(115)에 대하여 원하는 패턴이 형성되도록 하는 것에 의하여, 마스크(115)가 형성될 수 있다. 상기 트렌치를 생성하기 위해 이용된 에칭 공정이 완료된 후에는, 인접한 트렌치들(120) 사이에 메사 구조(mesa structure, 112)가 형성되어진다.
이때, 상기 에피택셜층(110)은, 트렌치(120)가 에피택셜층(110) 내에서 원하는 깊이와 폭에 도달할 때까지 소정의 알려진 과정에 의해서 에칭될 수 있다. 상기 깊이와 폭에 따른 종횡비 뿐만 아니라 상기 트렌치(120)의 깊이와 폭이 조절될 수 있으며, 이에 따라 후에 증착되는 산화층이 상기 트렌치를 적절하게 채우고, 빈 공간(void)이 형성되는 것을 방지한다. 일실시예에서는, 상기 트렌치의 깊이는 약 0.1㎛에서 약 100㎛의 범위일 수 있다. 일실시예에서는, 상기 트렌치의 폭은 약 0.1㎛에서 약 50㎛의 범위일 수 있다. 이와 같은 깊이와 폭으로, 상기 트렌치의 종횡비는 약 1:1 내지 약 1:50의 범위일 수 있다. 다른 실시예에서는 트렌치의 종횡비는 약 1:5에서 약 1:8.3의 범위일 수 있다.
일실시예에서, 트렌치의 측벽은 에피택셜층(110)의 윗면과 직각으로 되어 있지 않다. 대신에, 트렌치 측벽의 각도는 약 90도(수직형 측벽)에서 에피택셜층(110)의 윗면에 대하여 약 60도의 범위일 수 있다. 트렌치의 각도는 조절될 수 있으며, 이에 따라 후에 증착되는 산화층 또는 소정의 다른 재료가 트렌치를 적절히 채워서 빈 공간(void)의 형성을 방지한다.
다음으로, 도 2에 나타나듯이, 트렌치 구조(120)의 측벽은 n-타입 도펀트로 도프될 수 있으며, 그 결과 측벽 도펀트 영역(125)은 트렌치 측벽 근처의 에피택셜층에 형성된다. 측벽 도핑(doping) 공정은 원하는 폭으로 n-타입 도펀트를 주입하는 소정의 도핑 공정을 이용하여 수행될 수 있다. 상기 도핑 공정 후에, 도펀트는 소정의 알려진 확산(diffusion) 또는 드라이브-인(drive-in) 공정에 의해서 더 확산될 수 있다. 측벽 도펀트 영역(125)의 폭은 조절될 수 있으며, 그 결과 소정의 트렌치에 인접한 메사(112)는, 도 8에 도시된 것처럼 상기 반도체 장치가 오프(off)되고 전류가 블록(blocked)될 때, 부분적 또는 전체적으로 공핍(depleted)될 수 있다. 일실시예에서는, 이러한 측벽 도핑 공정이 소정의 경사 주입 공정, 가스상 도핑 공정, 확산 공정, 도프된 재료들(폴리실리콘, BPSG 등)의 증착과 상기 측벽으로의 상기 도펀트의 유도(drive), 또는 이들의 조합을 이용하여 수행될 수 있다. 다른 실시예들에서는, 경사 주입 공정은 화살표(113)에 나타나듯이, 약 0도(수직 주입 공정)에서 약 45도의 각도 범위로 이용될 수 있다. 몇몇 구성에 있어서, 상기 메사(112)의 폭, 상기 트렌치(120)의 깊이, 상기 주입 각도, 상기 트렌치 측벽의 각도는 상기 측벽의 상기 n-타입 도프된 영역(125)의 폭과 깊이를 결정하는데 이용될 수 있다. 따라서, 상기 트렌치의 깊이가 약 0.1㎛에서 약 100㎛의 범위이고, 상기 트렌치 측벽의 각도가 약 70도에서 약 90도의 범위인 구성에 있어서, 상기 메사의 폭은 약 0.1㎛에서 약 100㎛의 범위일 수 있다.
상기 트렌치가 여기서 기재된 것과 같은 측벽 각도를 가지면, 상기 에피택셜층(110)의 다른 도펀트 농도는 잘 정의된(well-defined) PN 접합으로 된 PN 초접합 구조를 형성하도록 돕는다. 이러한 측벽 각도로서, 상기 트렌치의 깊이가 깊어짐에 따라 상기 트렌치의 폭이 다소 감소한다. 상기 경사 주입 공정이 이러한 측벽에 수행되면, 상기 p-타입 에피택셜층(110)에서 생성된 상기 n-타입 측벽 도펀트 영역은 실질적으로 유사한 각도를 가질 것이다. 그러나, 상기 PN 접합에서의 결과 구조는 상기 n-타입 영역보다 상대적으로 큰 p-타입 영역을 포함하고, 이것은 전하 균형을 이루지 않기 때문에 상기 PN 초접합의 성능을 손상시킬 수 있다. 위에서 설명한 것과 같이 에피택셜층(110)에서의 도펀트 농도를 수정하고 상기 장치의 하부에서 상부까지 상기 도펀트 농도를 증가시키는 것에 의하여, 상기 경사 주입 공정은, 도 9 및 도 10에 나타나는 것처럼, 경사진 PN 접합보다는 실질적으로 더 똑바른 PN 접합을 생성한다. 도 9는 n-영역(225), 경사진 트렌치(205), 게이트(210), 절연층(215) 및 균일한 도펀트 농도를 함유하는 에피택셜층(200)을 포함하는 반도체 구조를 나타낸다. 하나의 트렌치로부터 다른 트렌치까지의 상기 n-영역(225)은 상기 에피택셜층의 P 영역에서의 간격 A에 의하여 분리된다. 그러나, 상기 간격 A는 적절한 전하 균형 및 공핍(depletion)을 위해 필요로 되는 간격보다 더 넓다. 다른 한편, 도 10에서 묘사되는 상기 반도체 구조는 유사한 구조를 포함하지만, 상기 에피택셜층(200')은 여기서 설명한 상기 경사진 도펀트 농도를 함유한다. 이러한 농도 기울기는 더 넓은 하부를 가지는 n-영역(225')의 형성 및 조절을 허용하며, A 보다 작은 상기 n-영역(225') 간의 간격 A'를 만든다. 이러한 구성의 결과는 도 9의 구조보다 상대적으로 더 전하 균형을 이룬(charge-balanced) 반도체 구조를 허용한다.
도 3으로 돌아와서, 산화층(130)(또는 다른 절연체나 반절연체)가 상기 트렌치(120)에 형성될 수 있다. 산화층(130)은 당해 기술분야에서 알려진 소정의 공정에 의하여 형성될 수 있다. 일실시예에서, 상기 산화층(130)은 상기 트렌치(120)를 넘칠 때까지 산화물을 증착하는 것에 의하여 형성될 수 있다. 상기 산화층(130)의 두께는 상기 트렌치(120)를 채우기 위해 필요한 소정의 두께까지 조절될 수 있다. 상기 산화물의 증착은 상기 트렌치 내에 매우 균일한 스텝커버리지(step coverage)를 생성할 수 있는 SACVD와 같이 소정의 화학기상증착법(CVD) 공정을 포함한 어떠한 알려진 증착 공정을 이용하여 수행될 수 있다. 만약 필요하다면, 리플로우(reflow) 공정이 상기 산화물을 리플로우하기 위하여 이용될 수 있고, 이것은 상기 산화층 내부의 빈공간이나 결손을 감소시키는 것을 돕는다. 상기 산화층(130)이 증착된 후에, 에치백(etchback) 공정이 과도한 산화물을 제거하기 위하여 이용될 수 있다. 상기 에치백 공정 후에는, 도 4a와 도 4b에 나타나는 것처럼, 산화물 영역(140)이 상기 트렌치(120)의 하부에 형성된다. 당해 기술분야에서 알려진 소정의 화학적 및/또는 기계적 연마와 같은 평탄화 공정이 상기 에치백 공정 대신에 또는 상기 에치백 공정의 전후에 추가로 이용될 수 있다.
임의로, 양질의 산화층이 상기 산화층(130)의 증착보다 먼저 형성되어질 수 있다. 이러한 실시예에서, 양질의 산화층은, 이 양질의 산화층이 원하는 두께로 성장할 때까지 산화물을 함유한 대기 중에서 에피택셜층(110)을 산화시킴으로써 형성될 수 있다. 양질의 산화층은 상기 산화물의 품질과 채움 인자(filling factor)를 향상시키는 데 이용될 수 있으며, 이에 의하여 상기 산화층(130)을 더욱 절연성 있도록 만든다.
상기 하부 산화물 영역(140)의 형성 후에, 게이트 산화층(133)과 같은 게이트 절연층은, 도 4에 나타나는 것과 같이, 상기 하부 산화물 영역(140)에 의하여 덮히지 않은 상기 트렌치(120)의 노출된 측벽에 성장된다. 상기 게이트 산화층(133)은, 원하는 두께로 성장할 때까지, 상기 트렌치의 측벽에서 노출된 실리콘을 산화하는 소정의 공정에 의하여 형성될 수 있다.
계속해서, 전도층은 상기 트렌치(120)의 아래, 중간, 또는 윗 부분에서 상기 하부 산화물 영역(140)에 증착될 수 있다. 상기 전도층은 특정 금속, 실리사이드, 반도체 재료, 도프된 폴리실리콘 또는 이들의 조합을 포함하는 당해 기술분야에서 알려진 소정의 전도체 및/또는 반도체 재료를 포함할 수 있다. 상기 전도층은 화학기상증착(CVD, PECVD, LPCVD) 공정 또는 스퍼터링(sputtering) 표적으로서 원하는 금속을 이용한 스퍼터링 공정을 포함하는 소정의 알려진 증착 공정에 의하여 증착될 수 있다.
상기 전도층은 증착될 수 있으며, 그 결과 상기 트렌치(120)의 상부를 채워 넘칠 수 있다. 이때, 게이트(150)는 당해 기술분야에서 알려진 소정의 공정을 이용하여 상기 전도층으로부터 형성될 수 있다. 일실시예에서, 상기 게이트(150)는 소정의 에치백 공정을 포함하는 당해 기술분야에서 알려진 임의의 공정을 이용하여 상기 전도층의 상부를 제거함으로써 형성될 수 있다. 상기 제거 공정의 결과로서, 도 4a에 나타난 바와 같이, 상기 트렌치(120) 내의 제1 산화물 영역(140) 위에 적층되고, 상기 게이트 산화층(133) 사이에 끼여있는 전도층, 즉 게이트(150)가 나타난다. 일실시예에서, 게이트(150)가 형성될 수 있고, 그 결과 도 4b에 나타난 바와 같이, 상기 게이트의 윗면은 상기 에피택셜층(110)의 윗면과 실질적으로 동일 평면(co-planar)이 된다.
이때, 도 5a 및 도 5b에 나타나는 것처럼, p-영역(145)은 상기 에피택셜층(110)의 상부에 형성될 수 있다. 상기 p-영역은 당해 기술분야에서 알려진 소정의 공정을 이용하여 형성될 수 있다. 일실시예에서, 상기 p-영역(145)은 상기 에피택셜층(110)의 윗면에 p-타입 도펀트를 주입하고 소정의 알려진 공정을 이용하여 상기 도펀트를 드라이브-인(drive-in) 시킴으로써 형성될 수 있다.
다음으로, 접촉영역(135)이 상기 에피택셜층(110)의 노출된 윗면에 형성될 수 있다. 상기 접촉영역(135)은 당해 기술분야에서 알려진 소정의 공정을 이용하여 형성될 수 있다. 일실시예에서, 상기 접촉영역(135)은 상기 에피택셜층(110)의 윗면에서 n-타입 도펀트를 주입하고 소정의 알려진 공정을 이용하여 상기 도펀트를 드라이브-인(drive-in) 시킴으로써 형성될 수 있다. 상기 접촉영역(135)을 형성한 후의 결과 구조는 도 5a와 도 5b에 나타나 있다.
이어서, 상기 게이트의 윗면은 상부 절연층으로 피복된다. 이 상부 절연층은 당해 기술분야에서 알려진 소정의 절연재료일 수 있다. 일실시예에서, 상기 상부 절연층은 BPSG, PSG 또는 BSG 물질을 포함하는 B 및/또는 P를 함유한 소정의 유전체 재료를 포함한다. 일실시예에서, 상기 상부 절연층은 원하는 두께가 얻어질 때까지 소정의 CVD 공정을 이용하여 증착될 수 있다. 상기 CVD 공정의 예들은, PECVD, APCVD, SACVD, LPCVD, HDPCVD 또는 이들의 조합을 포함한다. BPSG, PSG 또는 BSG 물질이 상기 상부 절연층에 사용될 때, 이들은 리플로우(reflow) 될 수 있다.
이어서, 상기 상부 절연층의 일부는 절연캡을 남기기 위하여 제거된다. 도 5b에서 묘사하는 실시예에서는, 상기 상부 절연층이 상기 게이트(150)와 다른 위치에서의 상기 물질을 제거하는 소정의 알려진 마스킹 및 에칭 공정을 이용하여 제거될 수 있다. 그러므로, 절연캡(165)은 상기 게이트(150) 위에 형성된다. 도 5a에서 묘사되는 실시예에서, 상기 절연층은 소정의 에치백 또는 평탄화 공정을 이용하여 제거될 수 있고, 그 결과 산화캡(160)이 상기 접촉영역(135)과 실질적으로 평탄한 윗면으로 형성된다.
다음으로, 도 6에 도시된 것처럼, 상기 접촉영역(135)와 상기 p-영역(145)이 삽입영역(167)을 형성하기 위하여 에칭될 수 있다. 도 6 및 도 7~8은 게이트(150)와 절연캡(160)을 포함하는 실시예들을 나타낸다. 그러나, 유사한 공정이 게이트(155)와 절연캡(165)을 포함하는 유사한 반도체 장치를 제조하기 위하여 사용될 수 있다. 상기 삽입영역(167)은 (상기 p-영역(145) 내로) 원하는 깊이에 도달할 때까지 소정의 알려진 마스킹 및 에칭 공정을 사용하여 형성될 수 있다. 원한다면, 당해 기술분야에서 알려진 것처럼, PNP 영역을 형성하기 위하여 p-타입 도펀트를 사용하여 헤비 바디 주입(heavy body implant)이 행해질 수 있다.
다음으로, 도 6에 나타나는 것처럼, 소스층(또는 영역)(170)이 상기 절연캡(160)과 상기 접촉영역(135)의 상부 위에 증착될 수 있다. 상기 소스층(170)은 소정의 금속, 실리사이드, 폴리실리콘 또는 이들의 조합을 포함하여 당해 기술분야에서 알려진 소정의 전도체 및/또는 반도체 물질을 포함한다. 상기 소스층(170)은 화학기상증착(CVD, PECVD, LPCVD) 공정 또는 스퍼터링 표적으로서 원하는 금속을 사용한 스퍼터링 공정을 포함한 소정의 알려진 증착 공정에 의하여 증착될 수 있다. 상기 소스층(170)은 상기 삽입영역(167)도 채울 것이다.
상기 소스층(170)이 형성된 후 또는 형성되기 전에, 당해 기술분야에서 알려진 소정의 공정을 이용하여 드레인(180)이 상기 기판(105)의 뒷면에 형성될 수 있다. 일실시예에서는, 상기 드레인(180)은, 그라인딩(grinding), 연마(polishing) 또는 에칭(etching) 공정을 포함한 당해 기술분야에서 알려진 소정의 공정을 이용하여 상기 기판(105)의 뒷면을 얇게 함으로써 상기 뒷면에서 형성될 수 있다. 이때, 도 6에 나타나는 바와 같이, 상기 드레인의 전도층의 두께가 원하는 두께로 형성될 때까지 당해 기술분야에서 알려진 것처럼, 상기 기판(105)의 뒷면에 전도층이 증착될 수 있다.
이러한 제조방법들은 몇몇 유용한 특징을 가진다. 이러한 방법들을 사용하면, 도 5a와 도 6에 묘사된 것처럼, 상기 접촉 삽입 영역(167)을 생성하기 위하여 자기정렬 기법을 사용하는 것이 더 쉬울 수 있다. 또한, 초접합 구조는 긴 선택적 에피택셜 성장과 같은 종래 공정과 비교하여 더 낮은 비용으로 제조될 수 있다.
이러한 방법들에 의하여 나타나는 (게이트(150)와 절연캡(160)을 포함하는) 반도체 장치들(100)의 한 예가 도 7과 도8에 묘사되고 있다. 도 7에서는, 상기 반도체 장치(100)가 상기 장치(100)의 상부에 위치한 소스층(170)과 상기 장치의 하부에 위치한 드레인(180)을 포함한다. 상기 트렌치 모스펫의 게이트(150)는 상기 하부 산화물 영역(140)과 상기 절연캡(160) 사이에 격리되어 있다. 동시에, 상기 게이트(150)는 또한 상기 p-타입 에피택셜층(100)과 함께 초접합 구조의 PN 접합을 형성하는 상기 n-타입 측벽 도펀트 영역(125)과 절연된다. 이러한 구성으로, 상기 모스펫의 게이트(150)는 상기 반도체 장치(100)의 전류 경로를 제어하는데 사용될 수 있다.
상기 반도체 장치(100)의 운영은 다른 모스펫 장치들과 유사하다. 예를 들어, 모스펫 장치처럼, 상기 반도체 장치는 통상 상기 게이트 전압이 0인 오프-스테이트(off-state)에서 동작한다. 게이트 전압이 문턱치 전압 아래인 상태에서 역방향 바이어스(reverse bias)가 소스와 드레인에 인가되면, 상기 공핍영역(185)은 도 8에 나타나는 것처럼 상기 드리프트 영역을 확장하고 핀치오프(pinch-off)한다.
반도체 장치들(100)은 몇몇 특징이 있는 구조를 가진다. 첫째로, 상기 반도체 장치는 높은 비용을 갖는 긴 에피택셜 성장 공정 없이 약 200V 이상의 높은 항복 전압을 이끌어 낼 수 있다. 둘째로, 더 높은 항복 전압과 결합되면, 약 200V 정도의 중간 전압 범위 운영에 있어서 실드-기반 모스펫(shield-based MOSFET) 장치를 대체할 수 있는 더 낮은 커패시턴스를 가질 수 있다. 그리고, 실드-기반 모스펫 장치들에 비하여, 여기서 설명된 상기 장치들은 감소된 공정 단계 때문에 덜 비싸게 제조될 수 있으며, 어떠한 실드 산화물이나 실드 폴리실리콘 구조를 포함하지 않기 때문에 더 적은 열 처리량을 가진다. 세번째로, 평면 아키텍쳐에 비하여, 여기서 설명된 상기 장치들은 더 적은 영역을 필요로 하고, 자기정렬 스킴(scheme)에 더 적합하다.
상기 반도체 장치들(100)은 또한 다른 장치들에 비하여 더 적은 결점을 가질 수 있다. 여기서 설명된 장치들에 있어서, 전기장의 방향은 일단 공핍영역(185)이 형성되면 두꺼운 하부 산화물(TBO) 영역 안에서 수직에 가깝다. 그리고, 몇몇 결손이 상기 두꺼운 하부 산화물 영역에서 형성될 때조차, 상기 장치들은 아직 상기 전압을 유지할 만큼 (수직길이를 따라서) 매우 높은 산화물 두께를 가진다. 그러므로, 여기서 설명된 상기 장치들은 또한 낮은 누설 전류 위험을 가진다.
그리고, 트렌치 내의 상기 모스펫 구조와 초접합 구조를 결합하는 것은 드리프트 도핑 농도를 증가시킬 수 있고, 전류 전도도와 주파수(스위칭 속도) 모두를 향상시킬 수 있는 더 작은 피치(pitch)를 정의할 수도 있다. 그리고, 상기 N 트렌치 측벽과 상기 P 에피택셜 층의 접합에 의하여 생성된 초접합으로 인하여, 상기 드리프트 영역의 도핑 농도는 다른 모스펫 구조의 것보다 더 높아질 수 있다.
여기서 제공되는 모든 재료의 타입은 오직 예시적인 목적임을 이해하여야 한다. 따라서, 여기서 설명되는 실시예들에서의 하나 이상의 다양한 유전층들은 low-k 또는 high-k 유전 물질들을 포함할 수 있다. 또한, 특정 도펀트가 n-타입 또는 p-타입 도펀트로 이름지어져도, 다른 알려진 n-타입과 p-타입의 도펀트, 또는 이러한 도펀트들의 조합이 상기 반도체 장치들에 사용될 수 있다. 또한, 비록 본 발명의 장치가 특정한 도전 타입(P 또는 N)에 관하여 설명하고 있지만, 상기 장치들은 적절한 변형에 의하여, 같은 타입의 도펀트 조합으로 구성되거나, 반대의 도전 타입(N 또는 P 각각)으로 구성될 수 있다.
일실시예에서, 반도체 장치를 제조하는 방법은 제1 전도성 타입의 도펀트로 고농도로 도프된 반도체 기판을 제공하는 단계와, 상기 기판상에 농도 기울기를 가지며 제2 전도성 타입의 도펀트로 저농도로 도프된 에피택셜 층을 제공하는 단계와, 실드 전극(shield electrode) 없는 모스펫 구조를 포함하고 또한 제1 전도성 타입의 도펀트로 저농도로 도프된 측벽을 포함하는 트렌치를 상기 에피택셜층 내에 형성하는 단계와, 상기 에피택셜층의 윗면 및 상기 모스펫 구조의 윗면과 접촉하는 소스층을 제공하는 단계와, 상기 기판의 하부와 접촉하는 드레인을 제공하는 단계를 포함한다.
일실시예에서, 반도체 장치를 제조하는 방법은 제1 전도성 타입의 도펀트로 고농도로 도프된 반도체 기판을 제공하는 단계와, 제2 전도성 타입의 도펀트로 저농도로 도프되고 기판에 접근함에 따라 감소하는 도펀트 농도를 함유한 에피택셜층을 기판상에 적층하는 단계와, 약 90도(수직 측벽)에서 약 70도 범위의 측벽각도를 포함하는 트렌치를 상기 에피택셜층 내에 형성하는 단계와, 경사 이온주입공정을 사용하여 제1 전도성 타입의 도펀트로 저농도 도핑되는 도펀트 영역을 상기 트렌치 측벽에 형성하는 단계와, 상기 트렌치의 하부에 제1 절연영역을 형성하는 단계와, 상기 트렌치의 상부에 게이트 절연층을 형성하는 단계와, 상기 게이트 절연층 사이의 상기 제1 절연영역 상에 전도체 게이트를 형성하는 단계와, 상기 전도체 게이트 상에 제2 절연영역을 형성하는 단계와, 제1 전도성 타입의 도펀트로 고농도로 도프된 접촉영역을 상기 에피택셜층의 윗면상에 형성하는 단계와, 상기 접촉층의 윗면과 상기 제2 절연영역의 윗면상에 소스를 증착하는 단계와, 상기 기판의 하부에 드레인을 형성하는 단계를 포함한다.
앞서 명시한 변형예에 더하여, 수많은 다른 변형 및 대체 방식이 본 명세서의 사상과 범위를 벗어나지 않고 당해 기술분야에서 숙련된 자에 의하여 고안될 수 있으며, 첨부된 청구항들은 이러한 수정들과 방식들을 포함하기 위해 의도된 것이다. 그러므로, 본 설명은 현재 가장 현실적이고 선호되는 점으로 여겨지는 것이 무엇인지와 관련하여 실질적이고 구체적으로 위에서 기재되어 있으며, 본 명세서에서 개시하는 원칙과 개념에서 벗어나는 것 없이, 형식, 기능, 운영방식과 용도에 한정되지 않는 수많은 수정들이 당해 기술분야에서 통상의 기술을 가진 자들에 의하여 행해질 수 있다는 것이 명백하다. 또한, 본 명세서에서 사용되는 예시들은 오직 예를 들기 위한 목적일 뿐이고, 어떠한 방식으로든 본 발명을 한정하는 의미는 아니다.

Claims (18)

  1. 반도체 장치에 있어서,
    제1 전도성 타입의 도펀트(dopant)로 고농도로 도프된(highly doped) 반도체 기판;
    제2 전도성 타입의 도펀트로 저농도로 도프되고(lightly doped) 상기 기판 상에 있는 에피택셜층(epitaxial layer);
    상기 에피택셜층 내에 형성되는 트렌치로서, 차폐전극(shield electrode)이 없는 모스펫(MOSFET) 구조를 포함하며, 또한 상기 트렌치의 하부에서 도펀트의 확산이 상기 트렌치의 상부에서 도펀트의 확산보다 크도록 제1 전도성 타입의 도펀트로 저농도로 도프되며 90도에서 70도의 각도 범위를 갖는 측벽을 포함하고, 제1 전도성 타입의 측벽 도펀트 영역보다 크지 않은 트렌치들 사이의 제2 전도성 타입의 도프된 영역을 생성하는 트렌치;
    상기 에피택셜층의 윗면과 상기 모스펫 구조의 윗면에 접하는 소스층; 및
    상기 기판의 하부에 접하는 드레인을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제1 전도성 타입 도펀트는 n-타입 도펀트이고, 상기 제2 전도성 타입 도펀트는 p-타입 도펀트인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 에피택셜층은 윗면에서 높은 농도를 가지고, 상기 기판 근처에서 낮은 농도를 가지는 농도 기울기를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 농도 기울기는 상기 윗면으로부터 상기 기판까지 균일하게, 또는 계단식으로 감소하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 모스펫 구조는, 적층된 절연재로 상기 트렌치 내에서 수직 절연(vertically insulated)되는 게이트(gate)를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 게이트는, 게이트 절연층에 의해서 상기 에피택셜층과 절연되는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 트렌치 측벽 도펀트는 상기 기판의 표면에 수직한 0도보다 큰 각도부터 40도까지의 각도 범위에서 주입되어지는 것을 특징으로 하는 반도체 장치.
  8. 반도체 장치에 있어서,
    제1 전도성 타입의 도펀트로 고농도로 도프된 반도체 기판;
    제2 전도성 타입의 도펀트로 저농도로 도프되고 상기 기판 상에 있는 에피택셜층;
    상기 에피택셜층 내에 형성되는 트렌치로서, 상기 트렌치의 하부에서 도펀트의 확산이 상기 트렌치의 상부에서 도펀트의 확산보다 크도록 제1 전도성 타입의 도펀트로 저농도로 도프되며, 90도에서 70도의 각도 범위를 갖는 측벽과, 하부 산화막과 절연캡(insulating cap)에 의해서 트렌치 내부에서 수직으로 절연되고 게이트 절연층에 의해서 상기 에피택셜층과 절연되는 게이트를 포함하고, 제1 전도성 타입의 측벽 도펀트 영역보다 크지 않은 트렌치들 사이의 제2 전도성 타입의 도프된 영역을 생성하는 트렌치;
    상기 에피택셜층의 윗면과 상기 절연캡의 윗면에 접하는 소스층; 및
    상기 기판의 하부에 접하는 드레인을 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제1 전도성 타입 도펀트는 n-타입 도펀트이고, 상기 제2 전도성 타입 도펀트는 p-타입 도펀트인 것을 특징으로 하는 반도체 장치.
  10. 제 8 항에 있어서,
    에피택셜층은 윗면에서 높은 농도를 가지고, 상기 기판 근처에서 낮은 농도를 가지는 농도 기울기를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 농도 기울기는 상기 윗면으로부터 상기 기판까지 균일하게, 또는 계단식으로 감소하는 것을 특징으로 하는 반도체 장치.
  12. 제 8 항에 있어서,
    상기 트렌치 측벽 도펀트는 0도보다 큰 각도부터 40도까지의 각도 범위에서 주입되어지는 것을 특징으로 하는 반도체 장치.
  13. 제1 전도성 타입의 도펀트로 고농도로 도프된 반도체 기판;
    제2 전도성 타입의 도펀트로 저농도로 도프되고 상기 기판 상에 있는 에피택셜층;
    상기 에피택셜층 내에 형성되는 트렌치로서, 상기 트렌치의 하부에서 도펀트의 확산이 상기 트렌치의 상부에서 도펀트의 확산보다 크도록 제1 전도성 타입의 도펀트로 저농도로 도프되며, 90도에서 70도의 각도 범위를 갖는 측벽과, 하부 산화막과 절연캡에 의해서 트렌치 내부에서 수직으로 절연되고 게이트 절연층에 의해서 상기 에피택셜층과 절연되는 게이트를 포함하고, 제1 전도성 타입의 측벽 도펀트 영역보다 크지 않은 트렌치들 사이의 제2 전도성 타입의 도프된 영역을 생성하는 트렌치;
    상기 에피택셜층의 윗면 및 상기 절연캡의 윗면과 접하는 소스 층; 및
    상기 기판의 하부에 접하는 드레인을 포함하는 반도체장치를 포함하는 전자 기기.
  14. 제 13 항에 있어서,
    상기 제1 전도성 타입 도펀트는 n-타입 도펀트이고, 상기 제2 전도성 타입 도펀트는 p-타입 도펀트인 것을 특징으로 하는 전자 기기.
  15. 제 13 항에 있어서,
    상기 에피택셜층은 윗면에서 높은 농도를 가지고, 상기 기판 근처에서 낮은 농도를 가지는 농도 기울기를 포함하는 것을 특징으로 하는 전자 기기.
  16. 제 15 항에 있어서,
    상기 농도 기울기는 상기 윗면으로부터 상기 기판까지 균일하게, 또는 계단식으로 감소하는 것을 특징으로 하는 전자 기기.
  17. 제 13 항에 있어서,
    상기 트렌치 측벽 도펀트는 0도보다 큰 각도부터 40도까지의 각도 범위에서 주입되어지는 것을 특징으로 하는 전자 기기.
  18. 제 13 항에 있어서,
    상기 기판과 상기 에피택셜층 사이에 위치한 제1 전도성 타입의 도펀트로 도프된 다른 에피택셜층을 더 포함하는 전자 기기.



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