KR20120106578A - 두꺼운 트렌치 바텀 산화물을 구비하는 모스펫 장치 - Google Patents

두꺼운 트렌치 바텀 산화물을 구비하는 모스펫 장치 Download PDF

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KR20120106578A
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찬호 박
아쇼크 찰라
리투 소드히
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페어차일드 세미컨덕터 코포레이션
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Abstract

본 발명의 일 측면에서, 장치는 에피택셜층의 제1 트렌치 내에 배열되고, 그 게이트 부분 아래에 배열된 트렌치 바텀 산화물을 구비하는 제1 트렌치 산화물을 포함할 수 있다. 상기 장치는 상기 제1 트렌치의 측부에 배열된 제2 트렌치를 포함할 수 있다. 상기 제1 산화물의 상기 트렌치 바텀 산화물 부분이 상기 에피택셜층 내에서의 상기 제1 트렌치로부터 제2 트렌치까지 거리보다 큰 두께를 가질 수 있다

Description

두꺼운 트렌치 바텀 산화물을 구비하는 모스펫 장치{Mosfet device with thick trench bottom oxide}
본 발명은 두꺼운 트렌치 바텀 산화물(trench bottom oxide)을 구비하는 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor) 장치에 관한 것이다. 본 출원은, 2011년 3월 16일 출원된 미국 정규 특허 출원 번호 12/049,629, "MOSFET Device with Thick Trench Bottom Oxide"의 우선권을 주장하며, 그 전체로서 본 명세서에 참조로서 원용된다.
파워용 금속-산화물-반도체 전계 효과형 트랜지스터(metal-oxide-semiconductor field-effect transistor: MOSFET) 장치들(예를 들면, 저전압 파워 MOSFET 장치)의 피쳐 사이즈들(feature sizes)이 작아짐에 따라, 파워 MOSFET 장치들의 채널 저항은 작아질 수 있고, 이에 따라 파워 MOSFET 장치들의 토탈 온-저항(on-resistance)은 요구되는 정도로 감소한다. 알려진 많은 파워 MOSFET 장치들에서, 토탈 온-저항을 더욱 감소시키는 것은 토탈 온-저항의 주요한 성분이 될 수 있는 드리프트 영역(drift region) 내에서의 저항(드리프트 저항으로 지칭됨)을 감소시킴에 의해 얻어질 수 있다. 최근에, 파워 MOSFET 장치들의 드리프트 저항을 감소시키기 위한 몇 가지 구조물들이 제안되고 개발되어 왔으나, 그것들은 드리프트 영역 내의 전하 밸런스(charge balance)를 얻고, 드리프트 저항을 감소시키기 위하여 쉴드 전극(shield electrode)으로 지칭되는 추가의 전극을 사용한다. 알려진 파워 MOSFET 장치들에서 쉴드 전극이 드리프트 저항을 감소하는 데 효과적일 수 있음에도 불구하고, 쉴드 전극을 구비한 파워 MOSFET 장치를 제조하는 데 사용되는 반도체 공정 기술들은 복잡하고, 비쌀 수 있으며, 또한 특정 어플리케이션들에서는 실용적이지 않을 수 있다. 따라서, 본 기술의 약점을 해결하고 다른 새롭고 독창적인 특성들을 제공하기 위한 시스템들, 방법들 및 장치가 필요하다.
본 발명은 전술한 파워용 MOSFET 장치들의 문제점을 해결하기 위한 MOSFET 장치 및 제조 방법을 제공한다.
본 발명의 일 측면에 있어서, 장치는 에피택셜층의 제1 트렌치 내에 배열되고, 그 게이트 부분 아래에 배열된 트렌치 바텀 산화물(trench bottom oxide)을 구비하는 제1 트렌치 산화물을 포함할 수 있다. 상기 장치는 상기 제1 트렌치의 측부에 배열된 제2 트렌치를 포함할 수 있다. 상기 제1 산화물의 상기 트렌치 바텀 산화물 부분이 상기 에피택셜층 내에서의 상기 제1 트렌치로부터 제2 트렌치까지 거리보다 큰 두께를 가질 수 있다.
본 발명의 다른 측면에 있어서, 장치는 제1 게이트 전극의 중앙부 하부에 배열된 일부분을 구비하는 제1 트렌치 산화물, 및 제2 게이트 전극 하부에 배열된 일부분을 구비하는 제2 트렌치 산화물을 포함할 수 있다. 상기 장치는 또한 상기 제1 트렌치 산화물로부터 상기 제2 트렌치 산화물로 연장하는 일부분을 구비하는 에피택셜층을 포함할 수 있다. 상기 제1 트렌치 산화물의 상기 일부분은 상기 제1 트렌치 산화물로부터 상기 제2 트렌치 산화물로 연장하는 상기 에피택셜층의 상기 일부분의 폭보다 큰 두께를 가질 수 있다.
본 발명의 또 다른 일 측면에 있어서, 방법은 반도체의 에피택셜층 내에 제1 트렌치를 정의하는 단계를 포함할 수 있다. 상기 제1 트렌치는 종축을 따라 얼라인되고, 상기 종축에 대하여 중심부에 위치할 수 있다. 상기 방법은 상기 에피택셜층 내에 상기 제1 트렌치에 대하여 실질적으로 측부에 제2 트렌치를 정의하는 단계, 및 상기 제1 트렌치 내에 상기 제1 트렌치로부터 상기 제2 트렌치까지의 거리보다 큰, 상기 종축을 따른 두께를 갖는 산화물 일부분을 형성하는 단계를 포함할 수 있다. 상기 방법은 또한, 상기 산화물의 상기 일부분들 상에 게이트 전극을 배열하는 단계를 포함할 수 있다.
하나 또는 그 이상의 세부사항들이 도면들 및 하기의 상세한 설명에 수반되어 설명된다. 다른 특성들은 상세한 설명 및 도면들로부터, 그리고 청구항들로부터 명확해질 것이다.
본 발명에 따른 파워 MOSFET 장치는, 두꺼운 트렌치 바텀 산화물들을 구비함으로써 토탈 온-저항을 감소시킬 수 있다.
도 1은 일 실시예에 따른 두꺼운 트렌치 바텀 산화물들을 구비하는 파워 MOSFET 장치들의 단면도를 나타내는 블록 다이어그램이다.
도 2는 트렌치 바텀 산화물(TBO) 두께에 대한 파워 MOSFET 장치의 항복 전압을 나타내는 그래프이다.
도 3은 파워 MOSFET 장치의 피쳐 사이즈들과 상기 파워 MOSFET 장치의 항복 전압 사이의 관계를 나타낸 표이다.
도 4는 일 실시예들에 따른 두꺼운 트렌치 바텀 산화물들을 구비한 파워 MOSFET 장치들을 나타내는 단면도이다.
도 5는 쉴드 전극을 구비한 파워 MOSFET 장치의 효율과 비교한, 두꺼운 TBO를 구비한 파워 MOSFET 장치의 효율을 도시한 그래프이다.
도 6A 내지 도 6C는 두꺼운 바텀 산화물을 구비한 파워 MOSFET 장치를 제조하는 방법을 나타내는 단면도들이다.
도 7은 파워 MOSFET 장치를 제조하는 방법을 나타내는 플로차트이다.
도 1은 일 실시예에 따른 두꺼운 트렌치 바텀 산화물들을 구비하는 파워 MOSFET 장치들의 단면도를 나타내는 블록 다이어그램이다. 특히, 도 1은 서로 측부에 배열된(도 1 내에 배치된 바와 같이) MOSFET 장치(F1) 및 MOSFET 장치(F2)를 도시한다. 도 1의 예시에서, MOSFET 장치들(F1, F2)은 유사한 특성들을 가지며, 따라서, MOSFET 장치들(F1, F2)은 일반적으로 단일 MOSFET 장치(F2)(다른 MOSFET 장치(F1) 내에 비춰지거나(mirrored), MOSFET 장치(F2) 내에서 비춰지는)의 관점에서 논의된다.
도 1에 도시된 바와 같이, 에피택셜층(136)(예를 들면, N 타입)은 기판(138)(예를 들면, N+ 기판) 상부에 배열된다. 소스 영역들(133)(예를 들면, N+ 소스 영역들) 및 바디 영역들(132)(예를 들면, 헤비 바디 영역들(heavy body regions), P+ 바디 영역들)은 에피택셜층(136) 내에 형성된 바디 영역들(134)(예를 들면, P 타입) 내에 형성된다. 트렌치(105)는 바디 영역(134)을 통하여 연장하고, 에피택셜층(136) 내의 드리프트 영역(137)(또한 에피택셜 영역으로 지칭될 수 있음) 내 및/또는 N+ 기판(138) 내에서 끝난다.
트렌치(105)는 트렌치(105) 내에 배열되며, 게이트 전극(120) 아래(예를 들면, 게이트 전극(120)의 중앙 부분 아래)의 일부분(116)(트렌치 바텀 산화물(trench bottom oxide, TBO) 또는 트렌치 바텀 산화물 부분으로 지칭될 수 있음)을 구비하는 트렌치 산화물(110)을 포함한다. 트렌치 산화물(110)은 게이트 산화물(118)(역시 게이트 산화물 부분으로 지칭될 수 있다)을 포함한다. 소스 전극(140)은 MOSFET 장치들(F1, F2) 상부에 배열(예를 들면, 퇴적 또는 형성)될 수 있고, 드레인 콘택(150)은 기판(138) 하부에 배열(예를 들면, 퇴적 또는 형성)될 수 있다. MOSFET 장치들(F2)은 MOSFET 장치(F2)의 게이트 전극(120)에 전압(예를 들면, 게이트 전압, 게이트-소스 간 전압(gate to source voltage))을 인가함에 의해 작동(예를 들면, 활성화)하도록 구성될 수 있고, 이에 따라 게이트 산화물(118)에 인접한 채널들(channels)을 형성함에 의해 MOSFET 장치(F2)를 켤 수 있으며, 전류가 소스 영역들(133) 및 드레인 콘택(150) 사이에 흐를 수 있다.
일 실시예들에 있어서, 게이트 전극(120) 하부의 트렌치 산화물(110)의 일부분(116)은 트렌치 바텀 산화물(TBO)로 지칭될 수 있다. 도 1에 도시된 바와 같이, 트렌치 바텀 산화물(116)은 MOSFET 장치(F1)의 트렌치(105) 및 MOSFET 장치(F2)의 트렌치(105) 사이의 폭(A)(예를 들면, 평균 폭, 최대 두께, 최소 두께)보다 크거나, 작거나 또는 동일한 두께(B)(예를 들면, 평균 두께, 최대 두께, 최소 두께)를 가질 수 있다. 일 실시예들에 있어서, 폭(A)은 메사 폭(mesa width)으로 지칭될 수 있다. 일 실시예들에 있어서, 폭(A)은 MOSFET 장치(F1)의 트렌치(105)(예를 들면, 트렌치의 에지)로부터 MOSFET 장치(F2)의 트렌치(105)(예를 들면, 트렌치의 에지)까지(예를 들면, 거리로) 측정될 수 있다. 일 실시예들에 있어서, 트렌치들(105) 사이에 배열된 에피택셜층(136)의 상기 일부분은 메사 부분(139)으로 지칭될 수 있다. 일 실시예들에 있어서, 두께(B)는 트렌치 바텀 산화물(116)의 깊이(또는 두께)로서 지칭될 수 있다.
일 실시예들에 있어서, 두께(B)는 폭(A)의 대략 2 배 일 수 있다. 일 실시예들에 있어서, 두께(B)는 폭(A)의 2 배보다 클 수 있거나(예를 들면, 2.1 배, 2.5 배, 3 배, 10 배), 폭(A)의 2 배보다 적을 수 있다(예를 들면, 1.5 배, 1.1 배, 0.5 배). 일 실시예들에 있어서, 폭(C)(예를 들면, 평균 두께, 최대 두께, 최소 두께)는 폭(A) 및/또는 두께(B)보다 적을 수 있다. 일 실시예들에 있어서, 폭(C)는 트렌치(105)의 직경(예를 들면, 대략 직경)일 수 있다.
트렌치 바텀 산화물(116)은 드리프트 영역(137) 내의 전하를 보상(offset)(적어도 부분적으로 보상)하는 데 사용될 수 있는 전하(예를 들면, 계면 전하, 트랩 전하(trapped charge)(상기 트렌치 바텀 산화물이 형성될 때 정의될 수 있는))를 구비할 수 있다. 따라서, 상대적으로 두꺼운 트렌치 바텀 산화물이 드리프트 영역(137)에 전하 밸런스(charge balance)를 제공한다. 그 결과, 드리프트 영역(137)의 도핑 농도는 증가할 수 있고, MOSFET 장치들(F1, F2)의 블로킹 전압(blocking voltage)을 상대적으로 높게 유지하면서 MOSFET 장치들(F1, F2)의 온-저항(on-resistance)(RDSon)은 감소한다(게이트 전극(120)에 인가된 전압에 대응하여 게이트 산화물(118)에 인접하게 채널이 형성될 때). 게다가, 상대적으로 두꺼운 트렌치 바텀 산화물(116) 내의 전하는 드리프트 영역(137)의 공핍(depletion)을 용이하게 할 수 있다(MOSFET 장치들(F1, F2)이 비활성화될 때, 예를 들면, 꺼지거나, 오프 상태에서). 특히, MOSFET 장치들(F1, F2)의 두꺼운 트렌치 바텀 산화물(116)은 집합적으로(collectively) MOSFET 장치(F1)의 트렌치(105)로부터 MOSFET 장치(F2)의 트렌치(105)까지의 상기 드리프트 영역의 완전 공핍에 기여할 수 있다. 이러한 드리프트 영역(137)의 공핍(예를 들면, 완전 공핍(complete depletion))은 MOSFET 장치들(F1, F2)의 요구되는 블로킹 전압(또한 항복 전압(breakdown voltage)로 지칭될 수 있음)에 기여할 수 있다.
드리프트 영역(137)의 도핑 농도 증가(트렌치 바텀 산화물(116)에 의해 제공되는 전하 밸런스 없이)는 MOSFET 장치들(F1, F2)의 요구되는 온-저항을 생성하는데 사용될 수 있으나, 이는 전형적으로 MOSFET 장치들(F1, F2)의 블로킹 전압의 상응하는 감소를 가져올 것이다. 드리프트 영역(137) 내의 전하 밸런싱(드리프트 영역(137)의 도핑 농도 증가와 연관된 전하의 밸런싱)을 위한 트렌치 바텀 산화물(116)의 존재는 드리프트 영역(137)(MOSFET 장치들(F1, F2)이 꺼질 때)의 공핍을 야기하고, 이에 따라 트렌치 바텀 산화물(116)에 의해 제공되는 전하 밸런싱이 없을 때 얻어질 수 있었던 것보다 더 높은 블로킹 전압이 얻어질 수 있다. 따라서, 에피택셜층(136) 내의 드리프트 영역(137)의 도핑 농도(온-저항)는(트렌치 바텀 산화물(116)이 존재할 때) 트렌치 바텀 산화물(116)이 없을 때 가능한, 주어진 타겟 블로킹 전압을 위해 가능한 것보다 더 높을 수 있다.
다시 말하면, 트렌치 바텀 산화물(116)은 상대적으로 낮은 온-상태 저항을 얻을 수 있도록 드리프트 영역(137) 내의 도핑 및 드리프트 영역(137)의 두께 최적화를 가능하게 한다. 특히, 상대적으로 두꺼운 트렌치 바텀 산화물(116)은 MOSFET 장치들(F1, F2)의 상대적으로 높은 블로킹 전압(항복 전압으로도 지칭될 수 있는)을 여전히 유지하면서, 드리프트 영역(137) 내에서 상대적으로 높은 도핑 레벨의 형성(그리고 상대적으로 낮은 온-상태 저항)을 가능하게 할 수 있다. 상대적으로 두꺼운 트렌치 바텀 산화물(116) 없이, MOSFET 장치들(F1, F2)의 블로킹 전압은 드리프트 영역(137) 내에서 상대적으로 높은 도핑과 함께 상대적으로 낮아졌을 것이다. 구체적인 예시에 있어서, 상대적으로 두꺼운 트렌치 바텀 산화물(116)은 MOSFET 장치들(F1, F2) 내에서 전하 밸런스를 제공하는 데 사용될 수 있고, 이는 30V 장치에서 6V만큼, MOSFET 장치들(F1, F2)의 항복 전압들을 향상시킬 수 있다. 일 실시예들에 있어서, 도핑 증가를 가능하게 하는 두꺼운 TBO에 의해 제공되는 전하 밸런싱에 기인하여, RDSon은 10 내지 30% 향상될 수 있다(증가된 도핑을 통해). 게다가, 상대적으로 두꺼운 트렌치 바텀 산화물(116)은 역시 게이트-드레인 간 커패시턴스(gate to drain capacitance) 및 전하를 감소시키는 데 사용될 수 있고, 그 결과 RDS × QGD (게이트 전하)의 성능 지수(figure of merit)가 향상될 수 있다. 상기 트렌치 바텀 산화물 두께 및 항복 전압 사이의 관계와 관련된 더 많은 세부사항들은, 예를 들면, 도 2 및 도 3과 관련하여 설명된다.
일 실시예들에 있어서, 트렌치 바텀 산화물(116)의 전하는 드리프트 영역(137) 내의 전하를 밸런싱(적어도 부분적으로 밸런싱)하기 위하여 정의될 수 있고, 따라서 드리프트 영역(137) 내의 도핑이 증가될 수 있다. 일 실시예들에 있어서, 트렌치 바텀 산화물(116) 내의 전하 밀도는, 예를 들면, 1E10 내지 5E12 쿨롱/cm2 (C/cm2)일 수 있다. 일 실시예들에 있어서, 트렌치 바텀 산화물(116) 내의 전하 밀도는 계면 전하들, 트랩 전하들, 및/또는 등등을 사용하여 정의될 수 있다.
일 실시예들에 있어서, 상대적으로 두꺼운 트렌치 바텀 산화물(116)은, 예를 들면 쉴드 전극(도 1에 도시되지 않음)의 형성을 요구하지 않는 공정을 사용하여 형성될 수 있다. 상기 쉴드 전극은 게이트 전극(120)으로부터 트렌치(105) 내에 전기적으로 고립되며(isolated) 게이트 전극(120) 하부에(적어도 일부분은) 배열된 전도성 물질(예를 들면, 도핑 또는 도핑되지 않은 폴리실리콘 재료, 금속)일 수 있다. 쉴드 전극 없이 상대적으로 두꺼운 트렌치 바텀 산화물을 형성하기 위한 상기 공정과 관련된 더 많은 세부사항은 도 6 및 도 7과 관련하여 설명된다.
도 1에 도시된 바와 같이, 트렌치(105)(및 트렌치 바텀 산화물(116))은 종축(X)을 따라(예를 들면, 실질적으로 종축(X)을 따라) 얼라인된다. 일 실시예들에 있어서, 트렌치(105) 및 트렌치 바텀 산화물(116)은 종축(X) 주위에서 실질적으로 중앙부에 위치할 수 있다. 종축(X)은 기판(138) 및 에피택셜층(136)이 얼라인된 면(또는 축)에 수직(orthogonal), 또는 실질적으로 수직할 수 있다.
일 실시예들에 있어서, 폭(A)에 대한 트렌치 바텀 산화물(116)의 두께(B)의 비율(종축(X)에 실질적으로 수직한 거리를 따라 측정될 수 있는)이 게이트 산화물(120) 하부에 종축(X)을 따라 얼라인된 트렌치 바텀 산화물(116)의 일부분에 기초하여 정의될 수 있다. 일 실시예들에 있어서, 두께(B)는 각각 종축(X)에 대하여 중심에(예를 들면, 대략 중심에) 위치한 게이트 전극(120)의 저면(122) 및 트렌치(105)의 저면(112)에 의해 정의될 수 있다. 도 1에는 도시되지 않았지만, MOSFET 장치(F1)의 트렌치(105)는 MOSFET 장치(F2)의 종축(X)에 대하여 평행한(실질적으로 평행한) 측부의 종축을 따라 얼라인될 수 있다.
도 1에 도시된 바와 같이, 게이트 전극(120)은 트렌치 바텀 산화물(116)의 두께(B)보다 적은 두께(F)(또한, 높이로 지칭될 수 있음)를 가질 수 있다. 일 실시예들에 있어서, 게이트 전극(120)은 트렌치 바텀 산화물(116)의 두께(B)보다 적은 폭(도시되지 않음)을 가질 수 있다. 일 실시예들에 있어서, 게이트 전극(120)의 두께(F)는 트렌치(105)(또는 트렌치 산화물(110)의 일부분(116))의 폭(C)(예를 들면, 평균 폭, 직경)보다 적을 수 있다.
일 실시예들에 있어서, 트렌치 바텀 산화물(116)의 두께(B)는 트렌치(105)의 전체 깊이(E)의 절반과 같거나 적을 수 있다(예를 들면, 0.3 배). 일 실시예들에 있어서, 트렌치 바텀 산화물(116)의 두께(B)는 트렌치(105)의 전체 깊이(E)의 절반보다 클 수 있다(예를 들면, 0.7 배, 1.5 배, 2 배, 3 배, 10 배).
도 1에 도시된 바와 같이, 일 실시예들에 있어서, 트렌치(105)의 저면(112)은 기판(138) 상부에 배열될 수 있다. 이러한 실시예들에서, 트렌치(105)(및 트렌치 바텀 산화물(116))의 저면(112)은 에피택셜층(136) 내에 배열될 수 있다. 따라서, 에피택셜층(136)은 트렌치(105)의 저면(112) 하부에서 두께(D)를 가질 수 있다. 도시되지는 않았지만, 일 실시예들에서, 트렌치(105)의 저면(112)(그리고 트렌치 바텀 산화물(116)의 적어도 일부분)은 기판(138) 내부로 연장할 수 있다. 다시 말하면, 트렌치(105)의 저면(112)은 기판(138) 내에 배열될 수 있다. 이러한 실시예들에서, 트렌치 바텀 산화물(116)은 에피택셜층(136) 및 기판(138)의 적어도 일부분에 모두 걸칠 수 있다.
도 1에 도시된 바와 같이, 게이트 전극(120)의 적어도 저면(122) 부분은 에피택셜층(136) 및 바디 영역들(134)에 의해 정의되는(예를 들면, 그 계면에 의해 정의되는) 정션(junction, 135)(예를 들면, PN 정션)과 대략 얼라인될 수 있다. 일 실시예들에 있어서, 정션(135)은 MOSFET 장치들(F1, F2)의 트렌치들(105) 사이에서 실질적으로 인접하며(contiguous) 선형(절단부들 또는 꺾어진 부분들 없이)일 수 있다. 정션(135)은 트렌치(105)(및 트렌치 바텀 산화물(116))이 얼라인된 종축(X)에 수직(또는 실질적으로 수직)할 수 있다.
일 실시예들에 있어서, MOSFET 장치들(F1, F2) 및 MOSFET 장치들(F1, F2)과 유사한 다른 MOSFET 장치들(도시되지 않음)은 하나 또는 그 이상의 개별 구성요소들 내에 포함될 수 있다. 이러한 실시예들에서, MOSFET 장치들(F1, F2) 및 다른 MOSFET 장치들(도시되지 않음)은 집합적으로 단일 MOSFET 장치와 같이 작용할 수 있다.
도 1에 도시된 바와 같이, MOSFET 장치들(F1, F2)은 예를 들면, 컴퓨팅 장치(computing device)(도시되지 않음) 내에 포함(예를 들면, 내부에 집적)될 수 있다. 일 실시예들에 있어서, 상기 컴퓨팅 장치는 예를 들면, 컴퓨터, PDA(personal digital assistant), 메모리 구성요소(예를 들면, 하드 디스크 드라이브), 호스트 컴퓨터, 전자 측정 장치, 데이터 분석 장치, 셀룰러폰, 파워 서플라이, 자동차 전자 회로(automotive electronic circuit), 전자 장치, 및/또는 등등일 수 있다. 일 실시예들에 있어서, MOSFET 장치들(F1, F2)은 파워 서플라이들을 로드(load)를 갖는 전자 장치들에 연결하는 스위치들과 같은 다양한 어플리케이션에 사용될 수 있다.
도 1과 관련하여 설명된 MOSFET 장치들(F1, F2)이 N 타입 MOSFET 장치들이지만, 여기에 설명된 원리들은 P 타입 MOSFET 장치들에서도 구현될 수 있다. 예를 들면, 도전형(N 타입 및 P 타입)은 p 채널 장치들에서는 이에 따라 반대가 될 수 있다.
도 2는 트렌치 바텀 산화물(TBO) 두께에 대한 파워 MOSFET 장치의 항복 전압을 나타내는 그래프이다. 일 실시예들에 있어서, 상기 파워 MOSFET은 도 1에 도시된 파워 MOSFET 장치들과 유사할 수 있다. 도 2에 나타난 관계(230)는 특정한(예를 들면, 상수인) 메사 폭, 특정한(예를 들면, 상수인) 드리프트 영역 두께(즉, 높이), 및 특정한(예를 들면, 상수인) 게이트 전극 사이즈를 가정한다.
도 2에 도시된 바와 같이, 상기 MOSFET 장치의 항복 전압이 TBO 두께의 증가와 함께 증가한다. 이러한 실시예에서, TBO 두께(예를 들면, 높이)가 증가할수록, 상기 MOSFET 장치의 상기 트렌치의 전체 두께(예를 들면, 높이) 또한 증가한다. 항복 전압은 블로킹 전압으로도 지칭될 수 있고, 상기 MOSFET 장치가 오프일 때(예를 들면, 채널을 형성할 게이트 전압이 게이트 전극에 인가되지 않은 때)의 상기 MOSFET 장치의 항복 전압일 수 있다. 증가된 TBO 두께가 상기 MOSFET 장치의 드리프트 영역의 공핍(상기 MOSFET 장치의 블로킹 전압 증가를 직접적으로 유발할 수 있는)을 유발하기 때문에, 이러한 항복 전압의 증가는 증가된 TBO 두께에 비례한다. 일 실시예들에 있어서, 상기 TBO 두께에 걸쳐 게이트 전극의 사이즈(예를 들면, 높이 또는 두께)가 감소할 때, 상기 TBO 두께는 주어진 트렌치 깊이를 위해 증가될 수 있다.
도 2에 도시되지는 않았지만, 일 실시예들에 있어서, MOSFET 장치의 항복 전압 증가는 상기 트렌치의 바텀이 상기 기판(예를 들면, N+ 기판)에 도달할 때 포화될 수 있다. 특히, 상기 TBO 두께가 계속 증가하고, 상기 트렌치의 전체 깊이가 계속 증가할지라도, 상기 트렌치의 바텀이 반도체의 기판 내부로 연장함에 따라 상기 기판의 항복 전압이 계속 증가하지 않을 수 있다. 일 실시예들에 있어서, 상기 MOSFET 장치 및 다른 MOSFET 장치 사이의 메사 폭보다 상기 트렌치 산화물의 두께가 대략 2.5 배 더 클 때 상기 MOSFET 장치의 항복 전압은 포화될 수 있다.
도 3은 파워 MOSFET 장치의 피쳐 사이즈들과 상기 파워 MOSFET 장치의 항복 전압 사이의 관계를 나타낸 표이다. 상기 표는 상대적인 트렌치 깊이(310), 트렌치 바텀 산화물(TBO) 두께(320), 메사 폭(330) 및 항복 전압(340)을 나타낸다. 이러한 실시예에서, 트렌치 깊이(310) 및 TBO 두께(320)는 메사 폭(330)에 대하여 정규화(normalized)된다. 항복 전압(340) 감소는 100%로부터의 증가로서 보여진다. 도 3에 도시된 표는 상수 10인 메사 폭(330) 및 에피택셜층(예를 들면, 에피택셜층의 드리프트 영역) 내의 상수인 도핑 레벨에 기초한다. 도시되지는 않았지만, 도 3의 표는 메사 폭(330)보다 크며 상수인 피치(하나의 MOSFET 장치 중앙부로부터 인접한 MOSFET 장치의 중앙부까지)에 기초할 수 있다.
도 3에 도시된 바와 같이, 파워 MOSFET 장치의 항복 전압(340)은 트렌치 깊이(310) 증가에 따라 증가하고, 이는 TBO 두께(320)와 함께 증가한다. 특히, 트렌치 깊이(310)가 36에서 44로(총 8) 증가할 때, 트렌치 바텀 산화물 두께(320) 역시 12에서 20으로 대략 8 증가한다. 도 3에 도시된 바와 같이, 트렌치 바텀 산화물 두께(320)의 8 증가에 따른, 항복 전압(340)의 상응하는 증가는 대략 7%이다. 일 실시예들에 있어서, 항복 전압의 상기 증가는 트렌치 바텀 산화물 두께(320)의 0.1㎛ 증가마다 대략 0.5V일 수 있다.
도시되지는 않았지만, 일부 MOSFET 장치들에서, 항복 전압의 증가는 트렌치 바텀 산화물 두께의 0.1㎛ 증가마다 0.5V보다 클 수 있다. 일부 MOSFET 장치들에서, 항복 전압의 증가는 트렌치 바텀 산화물 두께의 0.1㎛ 증가마다 0.5V보다 적거나 같을 수 있다. 이러한 실시예들에서, 트렌치 바텀 산화물 두께 증가에 따른 항복 전압의 증가는 트렌치 바텀 산화물의 전하 밀도, 메사 폭, 드리프트 영역 도펀트 레벨들, 및/또는 등등에 의존할 수 있다.
예를 들면, 상대적으로 높은 전하 밀도를 갖는 트렌치 바텀 산화물은 상대적으로 적은 전하 밀도를 갖는 트렌치 바텀 산화물보다, 트렌치 바텀 산화물 두께의 단위 증가에 따른 항복 전압 증가가 더 클 수 있다. 유사하게, 상대적으로 작은 메사 폭 및/또는 드리프트 영역 내의 상대적으로 낮은 도펀트 레벨은 상대적으로 큰 메사 폭 및/또는 드리프트 영역 내의 상대적으로 높은 도펀트 레벨을 갖는 트렌치 바텀 산화물보다, 트렌치 바텀 산화물 두께의 단위 증가에 따른 항복 전압 증가가 더 클 수 있다.
도 4는 일 실시예들에 따른 두꺼운 트렌치 바텀 산화물들을 구비한 파워 MOSFET 장치들을 나타내는 단면도이다. 특히, 도 4는 MOSFET 장치(G1) 및 MOSFET 장치(G2)를 도시한다. MOSFET 장치들(G1, G2)은 유사한 특성들을 가지므로, MOSFET 장치들(G1, G2)은 단일 MOSFET 장치(G2)(다른 MOSFET 장치(G1) 내에 비춰지거나, MOSFET 장치(G2) 내에서 비춰지는)의 관점에서 일반적으로 설명될 것이다.
도 4에 도시된 바와 같이, MOSFET 장치들(G1, G2)은 에피택셜층(436)(예를 들면, N 타입) 내에 형성된다. 소스 영역들(433)(예를 들면, N+ 소스 영역들)이 에피택셜층(436) 내에 형성된 바디 영역들(434)(예를 들면, P 타입) 상부에 배열된다. 트렌치(405)는 바디 영역(434)을 통하여 연장하고, 에피택셜층(436) 내의 드리프트 영역(437)(또한 에피택셜 영역으로 지칭될 수 있음) 내에서 끝난다. 트렌치(405)는 트렌치(405) 내에 배열되며, 게이트 전극(420) 하부의 일부분(416)(예를 들면, 게이트 전극(420)의 중앙 부분 하부)을 구비하는 트렌치 산화물(410)을 포함할 수 있다. 트렌치 산화물(410)은 게이트 산화물(418)을 포함할 수 있다(역시 게이트 산화물 부분으로 지칭될 수 있다). MOSFET 장치들(G1, G2)은 MOSFET 장치들(G1, G2)의 게이트 전극들(420)에 전압(예를 들면, 게이트 전압)을 인가함에 의해 작동하도록 구성될 수 있고, 이에 따라 게이트 산화물들(418)에 인접한 채널들을 형성함에 의해 MOSFET 장치들(G1, G2)을 켤 수 있으며, 전류가 소스 영역들(433) 및 드레인 콘택(도시되지 않음) 사이에 흐를 수 있다.
일 실시예들에 있어서, 게이트 전극(420) 하부의 트렌치 산화물(410)의 일부분(416)은 트렌치 바텀 산화물(TBO)로 지칭될 수 있다. 도 4에 도시된 바와 같이, 트렌치 바텀 산화물(416)은 MOSFET 장치(G1)의 트렌치(405) 및 MOSFET 장치(G2)의 트렌치(405) 사이의 폭(H)보다 크거나, 작거나 또는 동일한 두께(J)를 가질 수 있다. 이러한 실시예에서, MOSFET 장치들(G1, G2)의 트렌치들(405)의 측벽들이 테이퍼되기(tapered) 때문에(예를 들면, 수직이 아니며 기울어진), 폭(H)은 MOSFET 장치들(G1, G2) 사이의 트렌치들(405)의 TBO 부분들 사이의 평균 폭이다. MOSFET 장치들(G1, G2)의 테이퍼에 의해, 트렌치 바텀 산화물(416)의 폭(I)은 게이트 전극(420)으로부터 트렌치(405)의 저면(412)을 향하여 종축(Y)을 따라 감소한다. MOSFET 장치들(G1, G2)의 테이퍼에 의해, 폭(I)은 MOSFET 장치들(G1, G2)의 트렌치들(405)의 평균 폭일 수 있다. 일 실시예들에 있어서, 폭(H)은 메사 폭으로 지칭될 수 있다. 일 실시예들에 있어서, 두께(J)는 트렌치 바텀 산화물(416)의 깊이(또는 두께)로 지칭될 수 있다. 일 실시예들에 있어서, 두께(J)는 폭(H)의 대략 2 배일 수 있다.
도 4에 도시된 바와 같이, 트렌치(405)(및 트렌치 바텀 산화물(416))은 종축(Y)을 따라(예를 들면, 실질적으로 종축(Y)을 따라) 얼라인된다. 이러한 실시예에서, 트렌치(405) 및 트렌치 바텀 산화물(416)은 종축(Y)에 대하여 실질적으로 중앙부에 위치할 수 있다. 일 실시예들에 있어서, 폭(H)에 대한 트렌치 바텀 산화물(416)의 두께(J)의 비율은 게이트 산화물(420) 하부에 종축(Y)을 따라 얼라인된 트렌치 바텀 산화물(416)의 일부분에 기초하여 정의될 수 있다. 일 실시예들에 있어서, 두께(J)는 각각 종축(Y)에 대하여 중심에(예를 들면, 대략 중심에) 위치한 게이트 전극(420)의 저면(422) 및 트렌치(405)의 저면(412)에 의해 정의될 수 있다.
도 5는 쉴드 전극을 구비한 파워 MOSFET 장치의 효율(520)과 비교한, 두꺼운 TBO를 구비한 파워 MOSFET 장치의 효율(510)을 도시한 그래프이다. 두꺼운 TBO를 구비한 파워 MOSFET 장치는 쉴드 전극을 제외할 수 있다(예를 들면, 구비하지 않을 수 있다). 일 실시예들에 있어서, 쉴드 전극(예를 들면, 두꺼운 TBO에 인접한 상대적으로 작은 쉴드 전극, 상대적으로 낮은 프로파일 또는 얇은 쉴드 전극)이 여기에 설명된 두꺼운 TBO와 결합되어 사용될 수 있다. 효율 퍼센트는 그래프의 y 축 상에 나타내고, 아웃풋 전류(output current)는(암페어(A) 단위로) x 축 상에 나타낸다.
그래프에 도시된 효율 퍼센트들은 DC-DC 컨버터(DC to DC converter)(예를 들면, 벅 컨버터(buck converter)로서 DC 전압을 스텝다운(step-down)시키도록 구성된 스위치 모드 파워 서플라이(switched-mode power supply)) 내에 사용될 때의 MOSFET 장치들의 효율들과 관련된다. 따라서, 상기 효율들은 DC-DC 컨버터들에 사용되는 MOSFET 장치들에 관련된 파워 손실들(power losses)을 나타낸다.
도 5에 도시된 바와 같이, 두꺼운 TBO를 구비한 MOSFET 장치의 효율(510)은 쉴드 전극을 구비한 MOSFET 장치의 효율(520)보다 높다. 구체적으로, 두꺼운 TBO를 구비한 MOSFET 장치의 효율(510)은 아웃풋 전류의 증가와 함께 감소하나, 도 5에 도시된 결과의 전체 범위에 걸쳐, 두꺼운 TBO를 구비한 MOSFET 장치의 효율(510)은 쉴드 전극을 구비한 MOSFET 장치의 효율(520)보다 높다.
두꺼운 TBO를 구비한 MOSFET 장치와 쉴드 전극을 구비한 MOSFET 장치의 효율 차이는 이러한 두 개의 MOSFET 장치들의 아웃풋 커패시턴스(output capacitance)의 차이와 관련된다. MOSFET 장치의 쉴드 전극은 쉴드 전극 및 상기 쉴드 전극 주위를 둘러싸는 에피택셜층 사이의 아웃풋 커패시턴스(예를 들면, 쉴드 전극 커패시턴스, 소스-드레인 간 커패시턴스(source to drain capacitance)를 가진다. 이러한 아웃풋 커패시턴스는 쉴드 전극을 구비한 MOSFET 장치의 효율(510)을 직접적으로 감소시킨다. 두꺼운 TBO를 구비한 MOSFET 장치가 쉴드 전극을 포함하지 않기 때문에, MOSFET 장치의 효율(520)은 쉴드 전극에 의해 야기되는 아웃풋 커패시턴스 문제들(예를 들면, 효율 손실들)이 발생하지 않는다. 따라서, 두꺼운 TBO를 구비하는 MOSFET 장치의 효율(510)은 쉴드 전극을 구비하는 MOSFET 장치의 효율(520)보다 높다.
도 6A 내지 도 6C는 두꺼운 바텀 산화물을 구비한 파워 MOSFET 장치(600)를 제조하는 방법을 나타내는 단면도들이다. 도 6A 내지 도 6C에서, 기판(638) 상에 배열된 에피택셜층(610) 내에 다양한 공정들(예를 들면, 반도체 제조 공정들)이 수행되어 MOSFET 장치(600)(및 MOSFET 장치(600) 측부의 다른 MOSFET 장치들)을 형성한다. 이러한 도면들에 도시된 도전형은 반대가 되어 두꺼운 바텀 산화물을 구비한 p 채널 MOSFET 장치를 제조할 수 있다.
도 6A 내지 도 6C는 두꺼운 MOSFET 장치를 제조하는데 요구될 수 있는 단계들 중 오직 일부분만을 도시한 개략도들이다. 일 실시예들에 있어서, 추가적인 반도체 제조 공정들(예를 들면, 마스크 단계들(masking steps), 에칭 단계들(etching steps), 퇴적 단계들(deposition steps), 연마 단계들(polishing steps))이 두꺼운 바텀 산화물을 구비한 MOSFET 장치를 제조하는 데 사용될 수 있다. 일 실시예들에 있어서, 도 6A 내지 도 6C에 도시된 것과 유사하게, 다이(die)가 두꺼운 트렌치 바텀 산화물들을 구비한 많은 MOSFET 장치들(각각에 대하여 서로 측부에 배열될 수 있는)을 구비할 수 있고, 이들은 소정의 패턴으로 상기 다이의 액티브 영역(active region)을 통해 분산될 수 있다. 단순화를 위하여, 도 6A 내지 도 6C를 통하여 MOSFET 장치(600)의 한쪽 면에만 참조부호들을 도시한다.
제조되는 MOSFET 장치(600)의 단면을 도시한 도 6A는 기판(638), 에피택셜층(P 형)(610), 트렌치(605) 및 메사 부분(639)(MOSFET 장치(600) 및 도시되지는 않은 다른 MOSFET 장치들 사이로 연장하는)을 포함한다. 기판(638)은 상기 다이를 확인하는 데 사용될 수 있는 정보(예를 들면, 장치 타입, 로트 번호(lot number), 웨이퍼 번호)를 포함하도록 레이저로 미리 스크라이브(scribed)된 N 형 웨이퍼일 수 있다. 일 실시예들에 있어서, 기판(638)은 또한 고농도로 도핑된(highly doped) N+ 기판일 수 있다.
일 실시예들에 있어서, 기판(638) 상부에 형성된 에피택셜층(610)은 기판(638)과 동일한 또는 다른 도전형으로 형성된 P 형 물질일 수 있다. 일 실시예들에 있어서, 도시되지는 않았지만, 저농도로 도핑된(lightly doped) N 형 에피택셜층이 기판(638) 및 에피택셜층(610) 사이에 배열될 수 있다. 일 실시예들에 있어서, 에피택셜층(610)은 저농도로 도핑된 P 형 물질로 형성될 수 있다. 일 실시예들에 있어서, 반도체 영역(MOSFET 장치들이 형성되는)은 기판(638) 상부에 형성된(예를 들면, 정의된, 퇴적된) 에피택셜층(610)일 수 있다.
일 실시예들에 있어서, 에피택셜층(610)은 기판(638) 상에 에피택셜하게 성장할 수 있다. 일 실시예들에 있어서, 에피택셜층(610) 내의 도펀트 농도는 균일(uniform)하지 않을 수 있다. 특히, 에피택셜층(610)은 하부에서 낮은 도펀트 농도를 가지며, 상부에서 높은 도펀트 농도를 가질 수 있고, 또는 그 반대일 수도 있다. 일 실시예들에 있어서, 에피택셜층(610)은 그 깊이에 걸쳐 농도 구배(concentration gradient)를 가질 수 있으며, 기판(638)과의 계면, 또는 그 근처에서 낮은 농도를 가지며, 상부면 또는 그 근처에서 높은 농도를 가질 수 있고, 또는 그 반대일 수도 있다. 일 실시예들에 있어서, 에피택셜층(610)의 길이를 따른 상기 농도 구배는 단조롭게(monotonically) 감소하는 농도일 수 있고, 또는 불연속적으로(discretely) 또는 계단형(step-wise)으로 감소하는 농도일 수 있다. 상기 농도 구배는 또한 각각의 에피택셜층이 다른 도펀트 농도를 포함할 수 있는 다중 에피택셜층들(즉, 2 개 또는 그 이상)을 사용하여 얻어질 수 있다.
트렌치(605)는 일련의 마스크 단계들(예를 들면, 포토레지스트 마스크, 포토레지스트 스트립), 에칭 단계들, 및/또는 등등을 통해 에피택셜층(610) 내에 형성될 수 있다. 일 실시예들에 있어서, 트렌치(605)는 예를 들면, SF6/He/02 케미스트리(chemistries)와 같은 가스 에천트들(gaseous etchants)을 포함할 수 있는 에칭 공정을 사용하여 형성될 수 있다. 이러한 에칭 공정은 또한 MOSFET 장치(600)의 트렌치(605)로부터 다른 MOSFET 장치(도시되지 않음)의 다른 트렌치(트렌치(605)와 유사함)까지 배열될 수 있는 메사 영역(639)을 정의할 수 있다. 따라서, 메사 영역(639)은 트렌치들(트렌치(605)와 유사한)의 쌍에 의해 정의될 수 있다. 일 실시예들에 있어서, 메사 영역(639)은 대략 0.1 마이크론(㎛) 내지 10㎛ 사이의 범위(예를 들면, 0.2㎛, 0.5㎛, 1㎛)를 갖는 폭을 가질 수 있다. 일 실시예들에 있어서, 트렌치(605)를 정의하는 데 사용되는 상기 에칭 공정은 선택적 에칭 공정(selective etching process)일 수 있다.
일 실시예들에 있어서, 에피택셜층(610) 내에서 트렌치(605)가 소정의 깊이(O) 및 폭(L)을 가질 때까지 에피택셜층(610)은 에칭될 수 있다. 일 실시예들에 있어서, 트렌치(605)의 저면(612)은 기판(638)의 상면으로부터 거리(M)에 위치할 수 있다. 일 실시예들에 있어서, 거리(M)은 대략 0.1㎛ 내지 10㎛ 사이의 범위(예를 들면, 0.2㎛, 0.5㎛, 1㎛)를 가질 수 있다. 일 실시예들에 있어서, 거리(M)은 깊이(O) 및/또는 폭(L)보다 적거나 같을 수 있다. 일 실시예들에 있어서, 거리(M)은 깊이(O) 및/또는 폭(L)보다 클 수 있다. 도 6A 내지 도 6C에 도시되지 않았지만, 트렌치(605)는 기판(638) 내에서 소정의 깊이 및/또는 폭을 가질 수 있다. 일 실시예들에 있어서, 트렌치(605)는 0.5㎛ 내지 100㎛ 사이의 범위(예를 들면, 1㎛, 2㎛, 5㎛, 50㎛)를 갖는 깊이(O)까지 에칭될 수 있다. 트렌치(605) 내에 형성(예를 들면, 퇴적)된 산화물(616)(도 6B 및 도 6C에 도시)이 트렌치(605) 및 다른 트렌치(도시되지 않음) 사이의 메사 영역(639)의 폭보다 큰(예를 들면, 적어도 2 배) 두께(N)를 가지도록 트렌치(605)의 깊이(O)가 정의될 수 있다.
일 실시예들에 있어서, 이후에 형성되는(예를 들면, 퇴적되는) 산화물(616)이 불필요한 보이드들의 형성 없이 트렌치(605)를 채우도록 트렌치(605)의 깊이(O) 및 폭(L)의 종횡비(aspect ratio)가 조절될 수 있다. 일 실시예들에 있어서, 트렌치의 상기 종횡비는 대략 1:1 내지 약 1:50의 범위를 가질 수 있다.
일 실시예들에 있어서, 트렌치(605)의 측벽(메사 영역(639)의 적어도 일부분을 정의하는)은 에피택셜층(610)의 상면에 수직하지 않을 수 있다. 대신에, 트렌치(605) 측벽들의 각도는 에피택셜층(610)의 상면에 대하여 약 60˚로부터 에피택셜층(610) 상면에 대하여 약 90˚(즉, 수직 측벽)까지의 범위를 가질 수 있다. 이후에 형성되는 산화물층(또는 다른 물질)이 불필요한 보이드들의 형성 없이(실질적으로 없이) 트렌치(605)를 채울 수 있도록 트렌치 각도 역시 조절될 수 있다.
도 6B에 도시된 바와 같이, 열적으로 성장(thermally grown) 및/또는 퇴적된 산화물(616)은 두께(N)를 가질 수 있다. 일 실시예들에 있어서, 산화물(616)의 두께(N)는 트렌치(605) 내에 열적으로 성장 및/또는 퇴적된 산화물 상부에 형성된 게이트 산화물을 포함할 수 있다. 일 실시예들에 있어서, 상기 게이트 산화물이 상기 열적으로 성장 및/또는 퇴적된 산화물 상부에 형성되기 이전에, 트렌치(605) 내에(그리고 상기 게이트 산화물 아래에) 열적으로 성장 및/또는 퇴적된 산화물은 에칭(예를 들면, 등방성 에칭(isotropically etched))될 수 있다. 이러한 실시예들에서, 에칭되기 전의 열적으로 성장 및/또는 퇴적된 산화물의 두께는 두께(N)보다 클 수 있고, 게이트 산화물이 형성될 때 산화물(616)의 최종 두께(N)는 상기 게이트 산화물 두께를 포함할 수 있다. 일 실시예들에 있어서, 산화물(616)의 적어도 일부분(예를 들면, 게이트 산화물이 아닌 부분, 게이트 산화물 부분)은 화학 기상 증착(chemical vapor deposition) 공정(예를 들면, 서브-대기압 CVD (sub-atmospheric CVD, SACVD) 공정)을 사용하여(요구되는 커버리지(coverage) 특성 및/또는 보이드 없는 산화물(616)이 가능한) 형성될 수 있다. 일 실시예들에 있어서, 다른 타입들의 퇴적 공정들이 사용될 수 있다.
일 실시예들에 있어서, 리플로우(reflow) 공정은 유전 물질(dielectric material)(예를 들면, 산화물(616))을 리플로우시키는 데 사용될 수 있고, 이는 산화물(616) 내의 보이드들 또는 디펙트들을 감소시킬 수 있다. 일 실시예들에 있어서, 에칭 공정은 여분의 산화물(616)을 제거하는 데 사용될 수 있다. 일 실시예들에 있어서, 화학적 및/또는 기계적 연마 공정과 같은 평탄화 공정(planarization process)은 상기 에칭 공정에 부가적으로(이전 또는 이후에), 또는 상기 에칭 공정 대신에 사용될 수 있다. 일 실시예들에 있어서, 상기 유전 물질은 절연(insulating) 또는 반절연(semi-insulating) 물질들, 예를 들면, 산화물들 및/또는 질화물들일 수 있다. 도시되지는 않았지만, 일 실시예들에 있어서, 산화물(616)은 다시 에치백(etched back)되어 그 상면이 에피택셜층(610)의 상면 아래에 위치할 수 있다. 일 실시예들에 있어서, 산화물(616)은 트렌치(605) 상부로 오버플로(overflow)할 때까지 산화물 재료를 퇴적함에 의해 형성될 수 있다(도 6B에 도시).
일 실시예들에 있어서, 산화물(616)의 전하 밀도는 드리프트 영역(637) 내의 전하 적어도 일부분을 밸런싱하도록 구성될 수 있다. 일 실시예들에 있어서, 드리프트 영역(637) 내에서 산화물(616)의 전하 밸런싱 동작을 용이하게 하도록 산화물(616)의 전하 밀도는 두께(N)을 따라 수직으로 달라질 수 있다. 예를 들면, 산화물(616)의 전하 밀도는 점진적으로 또는 계단 함수(step-function)로 두께(N)를 따라 증가 또는 감소(구배를 가지며)할 수 있다. 일 실시예들에 있어서, 산화물(616)의 전하 밀도는 드리프트 영역(637) 내에서 산화물(616)의 전하 밸렁싱 동작을 용이하게 하도록 폭(L)을 따라 수평으로(구배를 가지며) 달라질 수 있다. 예를 들면, 산화물(616)의 전하 밀도는 트렌치(605) 중앙부로부터 산화물(616)의 바깥 에지들을 향해 증가하거나 또는 트렌치(605) 중앙부로부터 산화물(616)의 바깥 에지들을 향해 점진적으로 또는 계단 함수로 감소할 수 있다.
도 6C에 도시된 바와 같이, 게이트 전극(620)은 산화물(616)(예를 들면, 산화물(616)의 상부를 정의하는 게이트 산화물) 상부에 퇴적될 수 있다. 일 실시예들에 있어서, 게이트 전극(620)은 예를 들면, 금속, 실리사이드(silicide) 반도체 물질, 도핑된 폴리실리콘, 및/또는 그들의 조합 등과 같은 도전성 및/또는 반도전성 물질일 수 있다. 일 실시예들에 있어서, 게이트 전극(620)은 예를 들면, CVD, 플라즈마 향상 CVD(plasma-enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD)와 같은 퇴적 공정들 및/또는 금속을 스퍼터링 타겟(sputtering target)으로 사용하는 스퍼터링 공정들에 의해 형성될 수 있다. 일 실시예들에 있어서, 게이트 전극(620)은 퇴적되어 트렌치(605)의 상부 부분 위를 채우고 오버플로될 수 있다. 일 실시예들에 있어서, 게이트 전극(620)의 형상은, 예를 들면 에치백(etch-back) 공정을 사용하여 게이트 전극(620)의 상부를 제거함에 의해 형성될 수 있다. 일 실시예들에 있어서, 게이트 전극(620)은 도 6C에 도시된 바와 같이 그 상면이 에피택셜층(610)의 상면과 실질적으로 편평하도록 형성될 수 있다.
도 6A 내지 도 6C에 도시된 바와 같이, 쉴드 전극은 산화물(616) 내에 배열되지 않는다. 따라서, 쉴드 전극의 형성과 연관된 적어도 어떤 반도체 공정 단계들은 수행되지 않을 수 있다(예를 들면, 실질적으로 수행되지 않을 수 있다). 예를 들면, 산화물(616)의 추가적인 에칭 및 쉴드 전극을 퇴적하기 위한 퇴적 공정 단계들이 수행되지 않을 수 있다. 게다가, 쉴드 전극(만약, 포함된다면) 및 게이트 전극(620) 사이의 유전층의 형성은 수행되지 않을 수 있다. 또한, 상기 쉴드 전극을 MOSFET 장치(600)의 하나 또는 그 이상의 콘택 영역들(예를 들면, 소스 콘택 영역들)과 전기적으로 커플링(예를 들면, 연결)하는 데 요구되는 공정 단계들은 수행되지 않을 수 있다.
도 6C에 도시된 바와 같이, 소스 영역들(633)(예를 들면, N+ 소스 영역들) 및 바디 영역들(634)(예를 들면, P 타입)은 에피택셜층(610) 내에 형성된다. 도시되지는 않았지만, 헤비 바디 영역들(heavy body regions)(예를 들면, P+ 바디 영역들)이 에피택셜층(610) 내에 또한 형성될 수 있다. 소스 영역들(633), 바디 영역들(634) 및/또는 헤비 바디 영역들은 주입(implantation) 및/또는 드라이브(drive) 공정들을 사용하여 형성될 수 있다. 예를 들면, 일 실시예들에 있어서, 바디 영역들(634)은 p 타입 도펀트를 에피택셜층(610)의 상부면 내에 주입하고, 이후 상기 도펀트들을 드라이브인(drive-in)시킴에 의해 형성될 수 있다.
도시되지는 않았지만, 절연층(insulating layer)(예를 들면, 덮는 절연층)이 게이트 전극(620) 상부에 형성될 수 있고, 이는 게이트 전극(620)의 상부면을 커버하는 데 사용될 수 있다. 일 실시예들에 있어서, 상기 절연층은 BPSG(borophosphosilicate glass) PSG(phosphosilicate glass), 또는 BSG(borosilicate glass) 물질들을 포함하는 유전 물질일 수 있다. 일 실시예들에 있어서, 상기 절연층은 요구되는 두께가 얻어질 때까지 CVD 공정을 사용하여 퇴적될 수 있다. 일 실시예들에 있어서, 상기 절연층은 리플로우될 수 있다.
도시되지는 않았지만, 하나 또는 그 이상의 콘택 영역들(예를 들면, 콘택 부분들)이 MOSFET 장치(600)의 하나 또는 그 이상의 부분들을 접촉하기 위해 형성될 수 있다. 일 실시예들에 있어서, 드레인(drain)은 기판(638)의 바닥부 상에 형성될 수 있다. 일 실시예들에 있어서, 상기 드레인은 하나 또는 그 이상의 콘택 영역들이 MOSFET 장치(600)의 상부에 형성되기 이전에 또는 이후에 형성될 수 있다. 일 실시예들에 있어서, 상기 드레인은 그라인딩, 연마 및/또는 에칭과 같은 공정들을 사용하여 기판(638)의 뒷면을 얇게 함으로써 상기 뒷면 상에 형성될 수 있다. 일 실시예들에 있어서, 도전층은 요구되는 두께의 상기 드레인의 상기 도전층이 형성될 때까지 기판(638)의 상기 뒷면 상에 퇴적될 수 있다.
일 실시예들에 있어서, 하나 또는 그 이상의 타입들의 반도체 기판들이 도 6A 내지 도 6C에 도시된 MOSFET 장치(600)를 제조하는 데 사용될 수 있다. 사용될 수 있는 기판들의 예시들은, 이에 한정되는 것은 아니나, 실리콘 웨이퍼들, 에피택셜 실리콘층들, 실리콘-온-인슐레이터(silicon-on-insulator, SOI) 기술들에 사용되는 본딩된 웨이퍼들, 및/또는 비정질 실리콘층들을 포함하며, 이들 모두는 도핑되거나 도핑되지 않을 수 있다. 또한, 일 실시예들에 있어서, 사용될 수 있는 다른 반도체 물질들은 SiGe, SiGe, Ge, Si, SiC, GaAs, GaN, InxGayAsz, AlxGayAsz, AlxGayNz 및/또는 등등을 포함할 수 있다.
도 7은 파워 MOSFET 장치를 제조하는 방법을 나타내는 플로차트이다. 이러한 방법은 전술한 하나 또는 그 이상의 파워 MOSFET 장치들(예를 들면, 도 1에 도시된 MOSFET 장치(F2), 도 4에 도시된 파워 MOSFET 장치(G2))을 형성(예를 들면, 정의)하는 데 사용될 수 있다.
도 7에 도시된 바와 같이, 반도체 에피택셜층 내에 종축을 따라 얼라인되는 트렌치가 정의된다(블록 710). 일 실시예들에 있어서, 상기 제1 트렌치는 상기 종축에 대하여 중앙부에 위치할 수 있다. 상기 제1 트렌치는 반도체 기판 상에 상기 에피택셜층이 형성(예를 들면, 배열)된 이후에 반도체 에피택셜층 내부에 캐비티(cavity)를 에칭함에 의해 정의(예를 들면, 형성)될 수 있다. 일 실시예들에 있어서, 상기 제1 트렌치는 마스크, 스트립 등등 다양한 반도체 공정 단계들을 사용하여 형성될 수 있다.
제1 트렌치의 측부에 제2 트렌치가 상기 에피택셜층 내에 정의된다(블록 720). 일 실시예들에 있어서, 상기 제2 트렌치는 상기 제1 트렌치의 종축의 측부에서, 상기 종축에 평행한 종축을 따라 얼라인될 수 있다.
상기 제1 트렌치로부터 상기 제2 트렌치까지의 거리보다 상기 종축을 따른 두께가 더 큰 산화물 부분이 상기 제1 트렌치 내에 형성된다(블록 730). 일 실시예들에 있어서, 상기 산화물은 트렌치 산화물로 지칭될 수 있고, 상기 산화물 부분은 두꺼운 바텀 산화물로 지칭될 수 있다. 일 실시예들에 있어서, 상기 산화물 부분은 퇴적 기술들 및/또는 열적 성장 기술들과 같은 하나 또는 그 이상의 반도체 공정 기술들을 사용하여 형성(예를 들면, 정의, 퇴적)될 수 있다. 도시되지는 않았지만, 일 실시예들에 있어서, 상기 제1 트렌치로부터 상기 제2 트렌치까지의 거리보다 큰 두께를 갖는 산화물 부분이 상기 제2 트렌치 내에도 형성될 수 있다.
일 실시예들에 있어서, 상기 제1 트렌치와 연결된(associated) MOSFET 장치 및 상기 제2 트렌치와 연결된 MOSFET 장치가 오프 상태일 때, 상기 산화물 부분이 상기 제1 트렌치 및 상기 제2 트렌치 사이에 배열된 에피택셜층 내에서 완전 공핍을 유발할 수 있는 전하 밀도를 가지도록 상기 산화물 부분의 두께가 정의될 수 있다. 일 실시예들에 있어서, 상기 산화물 부분이 상기 제1 트렌치 및 상기 제2 트렌치 사이에 배열된 에피택셜층 내에 전하를 적어도 부분적으로 보상하는 전하 밀도를 가지도록 상기 산화물 부분의 두께가 정의될 수 있다. 일 실시예들에 있어서, 상기 제1 트렌치 및 상기 제2 트렌치 사이에 배열된 에피택셜층 내에 도핑 레벨(예를 들면, 도핑 농도)이 상기 제1 트렌치와 연결된 MOSFET 장치의 항복 전압에 요구되지 않는 방법으로 영향을 주지 않으며 상대적으로 높을 수 있도록 상기 산화물 부분의 두께가 정의될 수 있다.
일 측면에 있어서, 장치는 에피택셜층의 제1 트렌치 내에 배열되며 그 게이트 부분 아래에 배열된 트렌치 바텀 산화물을 구비하는 제1 트렌치 산화물, 및 상기 제1 트렌치의 측부에 배열된 제2 트렌치를 포함할 수 있다. 제1 산화물의 트렌치 바텀 산화물 부분은 상기 에피택셜층 내의 상기 제1 트렌치로부터 상기 제2 트렌치까지의 거리보다 큰 두께를 가질 수 있다.
일 실시예들에 있어서, 상기 제2 트렌치는 트렌치 바텀 산화물을 포함하고, 상기 제1 트렌치 산화물의 트렌치 바텀 산화물 및 상기 제2 트렌치 산화물의 트렌치 바텀 산화물이 집합적으로 전체 거리를 따라 상기 에피택셜층을 공핍시키도록 구성된 전하 밀도를 가질 수 있다. 일 실시예들에 있어서, 상기 제1 트렌치는 제1 MOSFET 장치의 적어도 일부분을 정의하고, 상기 에피택셜층은 상기 MOSFET 장치가 오프 상태일 때 상기 제1 트렌치로부터 상기 제2 트렌치까지 전체의 거리에 걸쳐 공핍된다.
일 실시예들에 있어서, 상기 제1 트렌치 산화물의 상기 트렌치 바텀 산화물 두께는 상기 제1 트렌치로부터 상기 제2 트렌치까지의 거리의 2 배 이상이다. 일 실시예들에 있어서, 상기 장치는 상기 트렌치 바텀 산화물 상부의 상기 제1 트렌치 내에서, 상기 제1 트렌치 산화물의 상기 게이트 부분의 실질적으로 측부에 배열된 게이트 전극, 및 상기 제1 트렌치 및 상기 제2 트렌치 하부에 배열된 드레인 콘택을 포함할 수 있다.
일 실시예들에 있어서, 상기 장치는 상기 에피택셜층 하부에 배열된 기판을 포함할 수 있다. 상기 제1 트렌치 산화물의 상기 트렌치 바텀 산화물 적어도 일부분은 상기 기판 내에 배열될 수 있다. 일 실시예들에 있어서, 상기 에피택셜층은 제1 도전형을 가지며, 상기 장치는 상기 트렌치 바텀 산화물 상부의 상기 제1 트렌치 내에서, 상기 제1 트렌치 산화물의 상기 게이트 부분의 실질적으로 측부에 배열된 게이트 전극을 포함할 수 있다. 상기 장치는 또한 상기 에피택셜층 상부에 배열되고, 상기 제1 트렌치 산화물의 상기 게이트 부분 및 상기 제2 트렌치 내에 배열된 제2 트렌치 산화물의 게이트 부분 사이에 배열되며, 상기 제1 도전형과 다른 제2 도전형을 갖는 바디 영역을 포함할 수 있다. 상기 바디 영역은 게이트 전극에 인가된 전압에 대응하여 상기 바디 영역 내에 채널이 형성될 때 상기 바디 영역으로부터 상기 에피택셜층으로 전류를 전달하도록 구성될 수 있다. 일 실시예들에 있어서, 상기 트렌치 바텀 산화물이 쉴드 전극을 포함한다면, 상기 트렌치 바텀 산화물은 게이트 커패시턴스보다 작은 아웃풋 커패시턴스를 가질 수 있다.
또 다른 측면에 있어서, 장치는 제1 게이트 전극의 중앙부 아래에 배열된 일부분을 구비하는 제1 트렌치 산화물, 및 제2 게이트 전극 아래에 배열된 일부분을 구비하는 제2 트렌치 산화물을 포함할 수 있다. 상기 장치는 또한 상기 제1 트렌치 산화물로부터 상기 제2 트렌치 산화물까지 연장하는 부분을 구비하는 에피택셜층을 포함할 수 있다. 상기 제1 트렌치 산화물의 상기 일부분은 상기 제1 트렌치 산화물로부터 상기 제2 트렌치 산화물까지 연장하는 상기 에피택셜층 부분의 폭보다 큰 두께를 가질 수 있다.
일 실시예들에 있어서, 상기 장치는 상기 제1 트렌치 산화물 및 상기 제2 트렌치 산화물 사이에 배열된 바디 영역, 및 상기 에피택셜층 및 상기 바디 영역의 계면에 의해 정의되는 정션을 포함할 수 있다. 상기 제2 트렌치 산화물은 상기 정션에 실질적으로 수직인 축을 따라 얼라인될 수 있다. 일 실시예들에 있어서, 상기 제1 트렌치 산화물의 상기 일부분의 두께는 상기 게이트 전극의 저면 및 상기 제1 트렌치 산화물의 상기 일부분의 저면 사이에 위치하고, 상기 제1 트렌치 산화물의 상기 일부분은 쉴드 전극을 제외할 수 있다.
일 실시예들에 있어서, 상기 제1 트렌치 산화물의 상기 일부분의 두께는 상기 에피택셜층의 상기 일부분의 폭의 2 배보다 크다. 일 실시예들에 있어서, 상기 제1 트렌치 산화물의 두께는 상기 에피택셜층의 상기 일부분의 폭의 3 배보다 적다. 일 실시예들에 잇어서, 상기 제1 트렌치 산화물의 상기 일부분은 상기 에피택셜층의 상기 일부분 내에서 전하를 보상하도록 구성된다. 일 실시예들에 있어서, 상기 에피택셜층은 제1 도전형을 가지며, 상기 장치는 상기 에피택셜층 상부에 배열되고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 배열된 바디 영역을 포함할 수 있다. 상기 바디 영역은 제2 도전형을 가질 수 있고, 상기 바디 영역은 활성화된 상기 제1 게이트 전극에 대응하여 상기 바디 영역 내에 채널이 형성될 때 상기 바디 영역으로부터 상기 에피택셜층으로 전류를 전달하도록 구성될 수 있다.
또 다른 측면에 있어서, 방법은 반도체 에피택셜층 내에 종축을 따라 얼라인된 제1 트렌치를 정의하는 단계를 포함할 수 있다. 상기 방법은 상기 에피택셜층 내에서, 상기 제1 트렌치의 실질적으로 측부에 제2 트렌치를 정의하는 단계, 및 상기 제1 트렌치 내에 상기 제1 트렌치로부터 상기 제2 트렌치까지의 거리보다 큰 상기 종축을 따른 두께를 갖는 산화물 일부분을 형성하는 단계를 포함할 수 있다. 상기 방법은 또한, 상기 산화물의 상기 일부분 상에 게이트 전극을 배열하는 단계를 포함할 수 있다.
일 실시예들에 있어서, 상기 방법은 상기 제1 트렌치로부터 상기 제2 트렌치까지 연장하며, 실질적으로 상기 종축에 수직인 축을 따라 얼라인되는, 인접하며 실질적으로 선형인 정션을 형성하도록 상기 반도체 에피택셜층에 도펀트를 도핑하는 단계를 포함할 수 있다. 일 실시예들에 있어서, 상기 거리는 상기 제1 트렌치로부터 상기 제2 트렌지까지의 최소 거리일 수 있다. 일 실시예들에 있어서, 상기 거리는 상기 제1 트렌치로부터 상기 제2 트렌치까지의 최대 폭일 수 있다. 일 실시예들에 있어서, 상기 제1 트렌치는 상기 종축에 대하여 중앙부에 위치할 수 있다. 일 실시예들에 있어서, 상기 거리는 상기 제1 트렌치의 직경보다 클 수 있다.
게이트 전극은 상기 산화물의 상기 일부분 상에 배열된다(블록 740). 일 실시예들에 있어서, 상기 게이트 전극은 상기 산화물의 상기 일부분 상에 적어도 부분적으로 배열될 수 있다. 일 실시예들에 있어서, 상기 게이트 전극은 하나 또는 그 이상의 반도체 공정 기술들을 사용하여 상기 산화물의 상기 일부분 상에 배열될 수 있다. 일 실시예들에 있어서, 상기 게이트 전극은 폴리실리콘 물질로 형성될 수 있다. 일 실시예들에 있어서, 상기 산화물의 상기 일부분은 트렌치 바텀 산화물일 수 있고, 상기 게이트 전극은 게이트 산화물로 작용하는 상기 산화물의 다른 부분의 측부에 배열될 수 있다. 일 실시예들에 있어서, 상기 산화물의 상기 일부분 및 상기 게이트 전극은 쉴드 전극 없이 형성되지 않을 수 있다. 다시 말하면, 상기 제1 트렌치와 연결된 MOSFET 장치는 상기 MOSFET 장치의 공정들이 완결된 때, 쉴드 전극을 제외할 수 있다.
여기 기술된 다양한 기술들의 실행들은 디지털 전자 회로(digital electronic circuitry) 또는 컴퓨터 하드웨어, 펌웨어(firmware), 또는 이들의 조합에서 실행될 수 있다. 이러한 실행들은 다양한 반도체 공정 및/또는 패키지 기술들을 사용하여 실행될 수 있다. 전술한 바와 같이, 일부 실시예들은, 이에 한정되는 것은 아니나, 예를 들면, 실리콘(Si), 갈륨 비소(GaAs), 실리콘 카바이드(SiC) 및/또는 등등을 포함하는 반도체 기판들과 관련된 다양한 타입의 반도체 공정 기술들을 사용하여 실행될 수 있다.
설명된 실행예들의 특정한 특징들이 여기에 설명된 바와 같이 기술된 바, 많은 이제 당업자에게 개선들, 치환들, 변화들 및 동등물들이 나타날 것이다. 따라서, 첨부된 청구항들은 실시예들의 범위 내에 해당되는 모든 이러한 개선들 및 변화들을 커버하도록 의도되었음이 이해될 것이다. 그들은 예시적인 방법으로서 설명되었고, 형태 및 세부 사항들에서 제한 없이, 그리고 다양한 변화들이 만들어질 수 있다는 것을 이해해야 할 것이다. 여기 설명된 상기 장치 및/또는 방법들의 일부분은 상호 배제적인 조합을 제외하고는, 어떠한 조합으로라도 결합될 수 있다. 여기 설명된 실시예들은 상기 기능들의 다양한 조합들 및/또는 서브조합들, 구성요소들 및/또는 다양한 실시예들의 특징들을 포함할 수 있다.

Claims (21)

  1. 에피택셜층(epitaxial layer)의 제1 트렌치 내에 배열된 제1 트렌치 산화물로서, 상기 제1 트렌치 산화물의 게이트 부분 아래에 배열된 트렌치 바텀 산화물(trench bottom oxide)을 구비하는 상기 제1 트렌치 산화물; 및
    상기 제1 트렌치 산화물의 상기 트렌치 바텀 산화물 부분이 상기 에피택셜층 내에서의 상기 제1 트렌치로부터 제2 트렌치까지 거리보다 큰 두께를 가지는, 상기 제1 트렌치의 측부에 배열된 상기 제2 트렌치;를 포함하는 장치.
  2. 제1항에 있어서,
    상기 제2 트렌치는 트렌치 바텀 산화물을 포함하고, 상기 제1 트렌치 산화물의 상기 트렌치 바텀 산화물 및 상기 제2 트렌치 산화물의 트렌치 바텀 산화물이 집합적으로(collectively) 상기 에피택셜층을 전체 거리에 걸쳐 공핍(deplete)시키도록 구성된 전하 밀도를 구비하는 것을 특징으로 하는 장치.
  3. 제1항에 있어서,
    상기 제1 트렌치는 적어도 제1 모스펫(MOSFET) 장치의 일부분을 정의하고, 상기 에피택셜층은, 상기 모스펫 장치가 오프 상태일 때 상기 제1 트렌치로부터 상기 제2 트렌치까지의 전체 거리를 따라 공핍되는 것을 특징으로 하는 장치.
  4. 제1항에 있어서,
    상기 제1 트렌치 산화물의 상기 트렌치 바텀 산화물의 두께는 상기 제1 트렌치로부터 상기 제2 트렌치까지의 거리의 2 배보다 큰 것을 특징으로 하는 장치.
  5. 제1항에 있어서,
    상기 트렌치 바텀 산화물 상부의 상기 제1 트렌치 내 및 상기 제1 트렌치 산화물의 상기 게이트 부분에 대하여 실질적으로 측부에 배열된 게이트 전극(gate electrode); 및
    상기 제1 트렌치 및 상기 제2 트렌치 하부에 배열된 드레인 콘택(drain contact)을 더 포함하는 장치.
  6. 제1항에 있어서,
    상기 에피택셜층 하부에 배열되며, 내부에 상기 제1 트렌치 산화물의 상기 트렌치 바텀 산화물의 적어도 일부가 배열된 기판을 더 포함하는 장치.
  7. 제1항에 있어서,
    상기 에피택셜층은 제1 도전형(conductive type)을 가지며,
    상기 장치는,
    상기 트렌치 바텀 산화물 상부의 상기 제1 트렌치 내에 배열되며, 상기 제1 트렌치 산화물의 상기 게이트 부분에 대하여 실질적으로 측부에 배열된 게이트 전극; 및
    상기 에피택셜층 상부에 배열되고, 상기 제1 트렌치 산화물의 상기 게이트 부분 및 상기 제2 트렌치 내에 배열된 제2 트렌치 산화물의 게이트 부분 사이에 배열되며, 상기 제1 도전형과 상이한 제2 도전형을 가지는 바디 영역(body region)을 더 포함하고,
    상기 바디 영역은 상기 게이트 전극에 인가된 전압에 대응하여 상기 바디 영역 내에 채널(channel)이 형성될 때, 상기 바디 영역으로부터 상기 에피택셜층으로 전류를 전달하도록 구성된 것을 특징으로 하는 장치.
  8. 제1항에 있어서,
    상기 트렌치 바텀 산화물이 쉴드 전극(shield electrode)을 포함하는 경우, 상기 트렌치 바텀 산화물은 게이트 커패시턴스보다 작은 아웃풋 커패시턴스(output capacitance)를 가지는 것을 특징으로 하는 장치.
  9. 제1 게이트 전극의 중앙부 하부에 배열된 일부분을 구비하는 제1 트렌치 산화물;
    제2 게이트 전극 하부에 배열된 일부분을 구비하는 제2 트렌치 산화물; 및
    상기 제1 트렌치 산화물로부터 상기 제2 트렌치 산화물까지 연장하는 일부분을 구비하는 에피택셜층을 포함하고,
    상기 제1 트렌치 산화물의 상기 일부분은 상기 제1 트렌치 산화물로부터 상기 제2 트렌치 산화물까지 연장하는 상기 에피택셜층의 상기 일부분의 폭보다 큰 두께를 가지는 것을 특징으로 하는 장치.
  10. 제9항에 있어서,
    상기 제1 트렌치 산화물 및 상기 제2 트렌치 산화물 사이에 배열된 바디 영역; 및
    상기 에피택셜층 및 상기 바디 영역의 계면에 의해 정의되며, 이에 실질적으로 수직한 축을 따라 상기 제2 트렌치 산화물이 배열되는 정션(junction)을 더 포함하는 장치.
  11. 제9항에 있어서,
    상기 제1 트렌치 산화물의 상기 일부분의 두께는 상기 게이트 전극의 저면(bottom surface) 및 상기 제1 트렌치 산화물의 상기 일부분의 저면 사이이며, 상기 제1 트렌치 산화물의 상기 일부분은 쉴드 전극을 제외(exclude)하는 것을 특징으로 하는 장치.
  12. 제9항에 있어서,
    상기 제1 트렌치 산화물의 상기 일부분의 두께는 상기 에피택셜층의 상기 일부분의 폭의 2 배보다 큰 것을 특징으로 하는 장치.
  13. 제9항에 있어서,
    상기 제1 트렌치 산화물의 두께는 상기 에피택셜층의 상기 일부분의 폭의 3배보다 작은 것을 특징으로 하는 장치.
  14. 제9항에 있어서,
    상기 제1 트렌치 산화물의 상기 일부분은 상기 에피택셜층의 상기 일부분 내의 전하를 보상(offset)하도록 구성된 것을 특징으로 하는 장치.
  15. 제9항에 있어서,
    상기 에피택셜층은 제1 도전형을 가지며,
    상기 장치는,
    상기 에피택셜층 상부에 배열되고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 배열되며, 제2 도전형을 갖는 바디 영역을 더 포함하며,
    상기 바디 영역은 활성화(activated)된 상기 제1 게이트 전극에 대응하여 상기 바디 영역 내에 채널이 형성될 때 상기 바디 영역으로부터 상기 에피택셜층으로 전류를 전달하도록 구성된 것을 특징으로 하는 장치.
  16. 반도체 에피택셜층 내에서, 종축을 따라 얼라인된 제1 트렌치를 정의하는 단계;
    상기 에피택셜층 내에 상기 제1 트렌치에 대하여 실질적으로 측부에 제2 트렌치를 정의하는 단계;
    상기 제1 트렌치 내에 상기 제1 트렌치로부터 상기 제2 트렌치까지의 거리보다 큰 상기 종축을 따른 두께를 갖는 산화물 일부분을 형성하는 단계; 및
    상기 산화물의 상기 일부분 상에 게이트 전극을 배열하는 단계를 포함하는 방법.
  17. 제16항에 있어서,
    상기 제1 트렌치로부터 상기 제2 트렌치까지 연장하며, 실질적으로 상기 종축에 수직인 축을 따라 얼라인되는, 인접하며(contiguous) 실질적으로 선형인 정션을 형성하도록 상기 반도체의 상기 에피택셜층에 도펀트(dopant)를 도핑하는 단계;를 더 포함하는 방법.
  18. 제16항에 있어서,
    상기 거리는 상기 제1 트렌치로부터 상기 제2 트렌지까지의 최소 거리인 것을 특징으로 하는 방법.
  19. 제16항에 있어서,
    상기 거리는 상기 제1 트렌치로부터 상기 제2 트렌치까지의 최대 폭인 것을 특징으로 하는 방법.
  20. 제16항에 있어서,
    상기 제1 트렌치는 상기 종축에 대하여 중앙부에 위치하는 것을 특징으로 하는 방법.
  21. 제16항에 있어서,
    상기 거리는 상기 제1 트렌치의 직경보다 큰 것을 특징으로 하는 방법.
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