CN102683411A - 具有厚沟槽底部氧化物的mosfet器件 - Google Patents

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Abstract

本发明涉及具有厚沟槽底部氧化物的MOSFET器件。在一个总体方面，披露一种装置，该装置可以包括位于外延层的第一沟槽中的第一沟槽氧化物，并且具有位于该第一沟槽氧化物的栅极部分下方的沟槽底部氧化物。该装置可以包括位于第一沟槽旁侧的第二沟槽。第一氧化物的沟槽底部氧化物部分可以具有大于在外延层内从第一沟槽到第二沟槽的距离的厚度。

Description

具有厚沟槽底部氧化物的MOSFET器件
相关申请
本申请要求于2011年3月16日提交的名称为“MOSFET Device WithThick Trench Bottom Oxide(具有厚沟槽底部氧化物的MOSFET器件)”的美国正式专利申请第13/049,629号的优先权和权益，其全部内容并入本文作为参考。
技术领域
本说明书涉及具有厚沟槽底部氧化物的金属氧化物半导体场效应晶体管(MOSFET)器件。
背景技术
随着功率金属氧化物半导体场效应晶体管(MOSFET)器件(例如，低压功率(MOSFET)器件)的特征尺寸减小，功率MOSFET器件的沟道电阻减小，以使得功率MOSFET器件的总导通电阻以期望的方式减小。在许多这些已知的功率MOSFET器件中，进一步减小总导通电阻可以通过降低在漂移区内的电阻(被称为流散电阻(drift resistance))来实现，其可以成为总导通电阻的主要组成部分。最近，已提出和开发了一些结构以减小功率MOSFET器件的流散电阻，但是这些结构利用附加电极，称为屏蔽电极(shield electrode)，以获得漂移区中的电荷平衡并减小流散电阻。虽然屏蔽电极能够有效降低已知功率MOSFET器件中的流散电阻，但是制造具有屏蔽电极的功率MOSFET器件所用的半导体加工技术是复杂的、昂贵的、和/或在一些应用中可能是不实用的。因此，存在对于系统、方法和装置的需求以解决目前的技术的不足并且提供其他新的和创新性的特征。
发明内容
在一个总体方面，装置可以包括位于外延层的第一沟槽内的第一沟槽氧化物，并且具有位于该第一沟槽氧化物的栅部分下方的沟槽底部氧化物。该装置可以包括位于该第一沟槽旁侧的第二沟槽。该第一(沟槽)氧化物的沟槽底部氧化物部分可以具有大于在外延层内从第一沟槽到第二沟槽的距离的厚度。
在另一个总体方面，装置可以包括具有位于第一栅电极的中间部分下面的部分的第一沟槽氧化物，以及具有位于第二栅电极下面的部分的第二沟槽氧化物。该装置也可以包括具有从第一沟槽氧化物延伸至第二沟槽氧化物的部分的外延层。该第一沟槽氧化物的部分的厚度可以大于从第一沟槽氧化物延伸至第二沟槽氧化物的外延层部分的宽度。
在又一个总体方面，方法可以包括在半导体的外延层内限定第一沟槽。该第一沟槽可以沿着纵轴排列，并且以纵轴为中心。该方法可以包括在外延层内限定在第一沟槽旁侧的第二沟槽，以及在该第一沟槽内形成具有沿着纵轴大于从第一沟槽到第二沟槽的距离的厚度的氧化物的一部分。该方法也可以包括在该氧化物的部分上设置栅电极。
以下的附图和说明书阐明了一个或多个实施方式的详情。其他特征从说明书和附图以及权利要求来看将是显而易见的。
附图说明
图1是结构图，示出了根据一种实施方式的具有厚沟槽底部氧化物的功率金属氧化物半导体场效应晶体管(MOSFET)器件的横截面图。
图2是曲线图，示出了功率MOSFET器件的击穿电压与沟槽底部氧化物(TBO)厚度的关系曲线。
图3是表，示出了功率MOSFET器件的特征尺寸和该功率MOSFET器件的击穿电压之间的关系。
图4是示出了根据一种实施方式的具有厚沟槽底部氧化物的功率MOSFET器件的横截面图。
图5是示出了具有厚TBO的功率MOSFET器件的效率与具有屏蔽电极的功率MOSFET器件的效率对比的曲线图。
图6A至图6C是均为说明用于制造具有厚底部氧化物的功率MOSFET器件的方法的横截面图。
图7是说明用于制造功率MOSFET器件的方法的流程图。
具体实施方式
图1是结构图，示出了根据一种实施方式的具有厚沟槽底部氧化物的功率金属氧化物半导体场效应晶体管(MOSFET)器件的横截面图。具体而言，图1示出了MOSFET器件F1和MOSFET器件F2，它们在彼此的旁侧(如图1中的取向)。在图1的实施例中，MOSFET器件F1、F2具有类似的特征，并且因此通常根据单个的MOSFET器件F2(在另一个MOSFET器件F1中为镜像和/或在MOSFET器件F2内为镜像)来讨论MOSFET器件F1、F2。
如图1所示，外延层136(例如，N-型)位于基板138上方(例如，N+基板)。源极区(source region)133(例如，N+源极区)和本体区(bodyregion)132(例如，重本体区、P+本体区)在外延层136中形成的本体区134(例如，P-型)中形成。沟槽105穿过本体区134延伸，并在外延层136(也可以称为外延区)内的漂移区137中和/或在N+基板138中终止。沟槽105包括位于沟槽105内的沟槽氧化物110，并且具有在栅电极120下方(例如，在栅电极120的中间部分下方)的部分116(其可以称为沟槽底部氧化物(TBO)或沟槽底部氧化物部分)。沟槽氧化物110包括栅极氧化物118(也可以称为栅极氧化物部分)。源电极140可以设置(例如，沉积、形成)在MOSFET器件F1、F2上方，并且漏极触点(drain contact)150可以设置(例如，沉积，形成)在基板138下方。MOSFET器件F2可被构造为通过将电压(例如，栅电压、栅-源电压)施加于MOSFET器件F2的栅电极120来操作(例如，被激活)，其可以通过形成与栅极氧化物118邻近的通道来接通MOSFET器件F2，以便电流可以在源极区133和漏极触点150之间流动。
在一些实施方式中，在栅电极120下方的沟槽氧化物110的部分116可以称为沟槽底部氧化物(TBO)。如图1所示，沟槽底部氧化物116可以具有厚度B(例如，平均厚度、最大厚度、最小厚度)，该厚度大于、小于、或等于MOSFET器件F1的沟槽105和MOSFET器件F2的沟槽105之间的宽度A(例如，平均宽度、最大宽度、最小宽度)。在一些实施方式中，该宽度A可以称为台面宽度(mesa width)。在一些实施方式中，该宽度A可以从MOSFET器件F1的沟槽105(例如，沟槽的边缘)到MOSFET器件F2的沟槽105(例如，沟槽的边缘)测量(例如，作为距离测量)。在一些实施方式中，位于沟槽105之间的外延层136的部分可以称为台面部分139。在一些实施方式中，厚度B可以称为沟槽底部氧化物116的深度(或作为厚度)。
在一些实施方式中，该厚度B可以是宽度A的大约两倍。在一些实施方式中，厚度B可以大于宽度A的两倍(例如，2.1倍、2.5倍、3倍、10倍)，或小于宽度A的两倍(例如，1.5倍、1.1倍、0.5倍)。在一些实施方式中，宽度C(例如，平均宽度、最大宽度、最小宽度)可以小于宽度A和/或厚度B。在一些实施方式中，宽度C可以是(例如，可以大约是)沟槽105的直径。
沟槽底部氧化物116可以带有电荷(例如，界面电荷、陷阱电荷(当形成沟槽底部氧化物时可以定义))，其可以用于偏移(或至少部分偏移)漂移区137中的电荷。因此，相对厚的沟槽底部氧化物为漂移区137提供了电荷平衡。因此，可以增加漂移区137的掺杂浓度以降低MOSFET器件F1、F2的导通电阻(RDSon)(当形成与栅极氧化物118邻近的通道以响应施加于栅电极120的电压时)，同时维持MOSFET器件F1、F2的相对高的阻断电压(blocking voltage)。此外，相对厚的沟槽底部氧化物116中的电荷可以促进漂移区137的损耗(当MOSFET器件F1、F2被停用(失效，deactive)(例如，断开、处于断开状态)时)。具体而言，MOSFET器件F1、F2的厚沟槽底部氧化物116全部贡献于从MOSFET器件F1的沟槽105到MOSFET器件F2的沟槽105的漂移区的完全损耗。漂移区137的这种损耗(例如，完全损耗)可以有利于获得期望的MOSFET器件F1、F2的阻断电压(也可以称为击穿电压)。
漂移区137的掺杂浓度的增加(没有由沟槽底部氧化物116提供的电荷平衡)能够用于产生MOSFET器件F1、F2的期望导通电阻，但是这通常会导致MOSFET器件F1、F2的阻断电压的相应程度的降低。用于漂移区137内的电荷平衡的沟槽底部氧化物116的存在(以平衡与漂移区137的增加的掺杂浓度有关的电荷)会引起漂移区137的损耗(当MOSFET器件F1、F2关闭时)，这会导致与在没有由沟槽底部氧化物116提供的电荷平衡的情况下能够获得的阻断电压相比更高的阻断电压。因此，外延层136中的漂移区137的掺杂浓度(和导通电阻)可以高于(在沟槽底部氧化物116的存在下)在可能没有沟槽底部氧化物116存在的情况下的给定目标阻断电压。
另一种方式为，沟槽底部氧化物116能够使漂移区137中的掺杂和漂移区137的厚度最优化以获得相对低的导通状态电阻。具体而言，相对厚的沟槽底部氧化物116能够在漂移区137中形成相对高的掺杂水平(和相对低的导通状态电阻)，同时仍然维持MOSFET器件F1、F2的相对高的阻断电压(也可以称为击穿电压)。如果没有相对厚的沟槽底部氧化物116，由于漂移区137中的相对高的掺杂，MOSFET器件F1、F2的阻断电压将是相对低的。作为一个具体的实施例，相对厚的沟槽底部氧化物116可以用于提供在MOSFET器件F1、F2中的电荷平衡，对于30V器件，其能够将MOSFET器件F1、F2的击穿电压提高多达6V。在一些实施方式中，因为通过能够增加掺杂的厚TBO提供的电荷平衡，能够使RDSon提高10％至30％(经由增加的掺杂)。此外，相对厚的沟槽底部氧化物116也能够用于减少栅极-漏极电容和电荷，使得RDS x QGD(栅极电荷)灵敏值(品质因数，figure of merit)提高。例如，结合图2和图3，示出了与沟槽底部氧化物厚度和击穿电压之间的关系有关的更多的细节。
在一些实施方式中，可以限定沟槽底部氧化物116的电荷以平衡(至少部分地平衡)漂移区137中的电荷，以便增加漂移区137中的掺杂。在一些实施方式中，沟槽底部氧化物116中的电荷密度可以，例如，在1E10至5E12库伦(C)/cm2之间。在一些实施方式中，可以利用界面电荷、陷阱电荷、和/或如此等等来定义沟槽底部氧化物116中的电荷密度。
在一些实施方式中，可以利用例如不需要形成屏蔽电极(在图1中未示出)的方法形成相对厚的沟槽底部氧化物116。屏蔽电极可以是导电材料(例如，掺杂的或未掺杂的多晶硅材料、金属)，它在沟槽105内与栅电极120电绝缘，并且(至少部分地)位于栅电极120下方。与用于在没有屏蔽电极的情况下形成相对厚的沟槽底部氧化物的方法有关的更多的细节将结合图6和图7进行描述。
如图1所示，沟槽105(和沟槽底部氧化物116)沿着纵轴X排列(例如，大体上沿着纵轴X排列)。在这个实施方式中，沟槽105和沟槽底部氧化物116也大体上以纵轴X为中心。纵轴X可以是垂直于或基本上垂直于基板138和外延层136所排列的平面(或轴)。
在一些实施方式中，可以基于沿着纵轴X排列并且在栅极氧化物120下方的沟槽底部氧化物116部分定义沟槽底部氧化物116的厚度B与宽度A(其可以沿着大致垂直于纵轴X的距离测量)的比率。在一些实施方式中，可以通过各自以纵轴X为中心(例如，近似地以纵轴X为中心)的栅电极120的底面122和沟槽105的底面112来定义厚度B。虽然未在图1中示出，但是MOSFET器件F1的沟槽105可以沿着平行于(例如，大致平行于)MOSFET器件F2的纵轴X的旁边的纵轴排列。
如图1所示，栅电极120可以具有小于沟槽底部氧化物116的厚度B的厚度F(也可以称为高度)。在一些实施方式中，栅电极120可以具有小于沟槽底部氧化物116的厚度B的宽度(未示出)。在一些实施方式中，栅电极120的厚度F可以小于沟槽105(或沟槽氧化物110的部分116)的宽度C(例如，平均宽度、直径)。
在一些实施方式中，沟槽底部氧化物116的厚度B小于或等于沟槽105的总体深度E的一半(例如，0.3倍)。在一些实施方式中，沟槽底部氧化物116的厚度B大于沟槽105的总体深度E的一半(例如，0.7倍、1.5倍、2倍、3倍、10倍)。
如图1所示，在一些实施方式中，沟槽105的底面112可以位于基板138上方。在这样的实施方式中，沟槽105(和沟槽底部氧化物116)的底面112可以位于外延层136内。因此，外延层136可以具有在沟槽105底面112下方的厚度D。虽然未示出，在一些实施方式中，沟槽105(和沟槽底部氧化物116的至少一部分)的底面112可以延伸到基板138中。换句话说，沟槽105的底面112可以位于基板138内。在这样的实施方式中，沟槽底部氧化物116可以横跨外延层136和基板138的至少一部分。
如图1所示，栅电极120的底面122的至少一部分与由外延层136和本体区134限定(例如，通过其界面限定)的结135(例如，PN结)近似地对齐。在一些实施方式中，结135在MOSFET器件F1、F2的沟槽105之间可以是大体上连续的和线性的(没有中断或弯曲的部分)。结135可以是垂直于(或基本上垂直于)纵轴X，沟槽105(和沟槽底部氧化物116)可以沿着纵轴X排列。
在一些实施方式中，MOSFET器件F1、F2以及类似于MOSFET器件F1、F2的其他MOSFET器件(未示出)可以包括在一个或多个分立元件中。在这样的实施方式中，MOSFET器件F1、F2和其他MOSFET器件(未示出)全部都能够起到单个的MOSFET器件的作用。
如图1所示，MOSFET器件F1、F2可以包括在(例如，整合到)，例如，计算器件中(未示出)。在一些实施方式中，该计算器件可以是，例如，计算机、个人数字助理(PDA)、存储元件(例如，硬盘驱动器)、主机、电子测量器件、数据分析器件、手机、电源、汽车电子电路、电子器件，和/或如此等等。在一些实施方式中，MOSFET器件F1、F2可以用于各种应用，例如将电源连接到具有负载的电子器件的开关。
虽然已联系图1描述了MOSFET器件F1、F2是N-型MOSFET器件，但是本文描述的原理可以在P-型MOSFET器件中实施。例如，导电性类型(N-型和P-型)可以相应地转换为p-沟道器件。
图2是示出了功率MOSFET器件的击穿电压与沟槽底部氧化物(TBO)厚度的关系曲线的曲线图。在一些实施方式中，功率MOSFET可以类似于图1中所示的MOSFET器件。在图2中所示的关系230假设指定的(例如，恒定的)台面宽度、指定的(例如，恒定的)漂移区厚度(即，高度)、以及指定的(例如，恒定的)栅电极尺寸。
如图2所示，MOSFET器件的击穿电压随TBO厚度的增加而增加。在这个实施方式中，随着TBO厚度(例如，高度)增加，MOSFET器件的沟槽的总体厚度(例如，高度)也增加。击穿电压也可以称为阻断电压，并且当MOSFET器件关闭时(例如，当形成通道的栅极电压不施加于栅电极时)可以是MOSFET器件的击穿电压。击穿电压的增加与增加的TBO厚度成比例，因为增加的TBO厚度引起MOSFET器件的漂移区的损耗(其直接导致MOSFET器件的阻断电压增加)。在一些实施方式中，当超过TBO厚度的栅电极的尺寸(例如，高度或厚度)减小时，TBO厚度可以增加到给定的沟槽深度。
虽然在图2中未示出，但在一些实施方式中，当沟槽的底部到达基板(例如，N+基板)时，MOSFET器件的击穿电压的增加可以是饱和的。具体而言，即使TBO厚度可以继续增加并且沟槽的总体深度继续增加，基板的击穿电压也可以不随着沟槽的底部延伸到半导体的基板中而继续增加。在一些实施方式中，当沟槽氧化物的厚度大于在MOSFET器件和另外的MOSFET器件之间的台面宽度的大约2.5倍时，MOSFET器件的击穿电压可以是饱和的。
图3是示出了功率MOSFET器件的特征尺寸和功率MOSFET器件的击穿电压之间的关系的表。该表示出了相关的沟槽深度310、沟槽底部氧化物(TBO)厚度320、台面宽度330、以及击穿电压340。在这个实施方式中，沟槽深度310和TBO厚度320被归一化为台面宽度330。击穿电压340减小显示为从100％的增加。在图3所示的表是基于恒定为10的台面宽度330和外延层(例如，外延层的漂移区)中的恒定的掺杂水平。虽然未示出，但是图3中所示的表可以是基于大于台面宽度330的恒定间距(pitch)(从一个MOSFET器件的中心到邻近的MOSFTET器件的中心)。
如图3所示，功率MOSFET器件的击穿电压340随着沟槽深度310增加而增加，沟槽深度310随着TBO厚度320增加。具体而言，当沟槽深度310从36增加到44(总共增加8)时，沟槽底部氧化物厚度320也从12到20增加大约8。如图3所示，随着沟槽底部氧化物厚度320增加8，击穿电压340的相应的增加是大约7％。在一些实施方式中，沟槽底部氧化物厚度320每增加0.1μm，击穿电压的增加可以是大约0.5V。
虽然未示出，但在一些MOSFET器件中，沟槽底部氧化物厚度每增加0.1μm，击穿电压的增加可以大于0.5V。在一些MOSFET器件中，沟槽底部氧化物厚度每增加0.1μm，击穿电压的增加可以小于或等于0.5V。在这样的实施方式中，当沟槽底部氧化物厚度增加时，击穿电压的增加可以取决于沟槽底部氧化物的电荷密度、台面宽度、漂移区掺杂水平、和/或如此等等。
例如，与具有相对低的电荷密度的沟槽底部氧化物相比，沟槽底部氧化物厚度每增加一单位，具有相对高的电荷密度的沟槽底部氧化物会导致更大的击穿电压增加。类似地，沟槽底部氧化物厚度每增加一单位，与具有相对大的台面宽度和/或漂移区中相对高的掺杂水平的沟槽底部氧化物相比，相对小的台面宽度和/或漂移区中相对低的掺杂水平会导致更大的击穿电压增加。
图4是示出了根据一种实施方式的具有厚的沟槽底部氧化物的功率MOSFET器件的横截面图。具体而言，图4示出了MOSFET器件G1和MOSFET器件G2。因为MOSFET器件G1、G2具有类似的特征，因此通常根据单个的MOSFET器件G2(在另一个MOSFET器件G1中为镜像和/或在MOSFET器件G2内为镜像)来讨论MOSFET器件G1、G2。
如图4所示，MOSFET器件G1、G2在外延层436(例如，N-型)内形成。源极区433(例如，N+源极区)位于在外延层436中形成的本体区434(例如，P-型)上方。沟槽405穿过本体区434延伸，并在外延层436(也可以称为外延区)中的漂移区437中终止。沟槽405包括位于沟槽405中的沟槽氧化物410，并且具有在栅电极420下方(例如，在栅电极420中间部分的下方)的部分416。沟槽氧化物410包括栅极氧化物418(也可以称为栅极氧化物部分)。MOSFET器件G1、G2可被构造为通过将电压(例如，栅电压)施加于MOSFET器件G1、G2的栅电极420来操作，其能够通过形成与栅极氧化物418邻近的通道而接通MOSFET器件G1、G2，以便电流可以在源极区433和漏极触点(未示出)之间流动。
在一些实施方式中，栅电极420下方的沟槽氧化物410的部分416可以称为沟槽底部氧化物(TBO)。如图4所示，沟槽底部氧化物416可以具有厚度J，该厚度大于、小于或等于在MOSFET器件G1的沟槽405和MOSFET器件G2的沟槽405之间的宽度H。在这个实施方式中，因为MOSFET器件G1、G2的沟槽405的侧壁是楔形的(例如，不垂直的、倾斜的)，因此宽度H是在MOSFET器件G1、G2之间的沟槽405的TBO部分之间的平均宽度。因为MOSFET器件G1、G2为楔形，沟槽底部氧化物416的宽度I沿着从栅电极420到沟槽405的底面412的纵轴Y减小。因为MOSFET器件G1、G2为楔形，宽度I可以是MOSFET器件G1、G2的沟槽405的平均宽度。在一些实施方式中，宽度H可被称为台面宽度。在一些实施方式中，厚度J可被称为沟槽底部氧化物416的深度(或作为厚度)。在一些实施方式中，厚度J可以是宽度H的大约两倍。
如图4所示，沟槽405(和沟槽底部氧化物416)沿着纵轴Y排列(例如，大体上沿着纵轴Y排列)。在这个实施方式中，沟槽405和沟槽底部氧化物416也大体上以纵轴Y为中心。在一些实施方式中，可以基于沿着纵轴Y排列并且位于栅极氧化物420下方的沟槽底部氧化物416的部分限定沟槽底部氧化物416的厚度J与宽度H的比率。在一些实施方式中，可以通过各自以纵轴Y为中心(例如，近似地以纵轴Y为中心)的栅电极420的底面422和沟槽405的底面412来定义厚度J。
图5是示出了具有厚TBO的功率MOSFET器件的效率510与具有屏蔽电极的功率MOSFET器件的效率520对比的曲线图。具有厚TBO的功率MOSFET器件不包括(即，没有)屏蔽电极。在一些实施方式中，屏蔽电极(例如，相对小的屏蔽电极、邻近于厚TBO的相对低的分布或薄的屏蔽电极)可以与本文描述的厚TBO结合在一起使用。效率百分率显示在曲线图的y轴上而输出电流(安培(A))显示在x轴上。
当在DC-DC换流器(converter)(即，配置像降压转换器一样的下降DC电压的开关电源)中使用时，在曲线图中显示的效率百分率与MOSFET器件的效率有关。因此，当在DC-DC换流器中使用时，效率说明与MOSFET器件有关的功率损耗。
如图5所示，具有厚TBO的MOSFET器件的效率510比具有屏蔽电极的MOSFET器件的效率520高。具体而言，具有厚TBO的MOSFET器件的效率510随着输出电流的增加而降低，但是在图5中所示结果的整个范围内，具有厚TBO的MOSFET器件的效率510比具有屏蔽电极的MOSFET器件的效率520要高。
在具有厚TBO的MOSFET器件和具有屏蔽电极的MOSFET器件之间的效率的差异与这两种MOSFET器件中的输出电容的差异有关。MOSFET器件的屏蔽电极具有(例如，导致)在屏蔽电极和屏蔽电极周围的周边外延层之间的输出电容(例如，屏蔽电极电容、源-漏电容)。这种输出电容直接降低具有屏蔽电极的MOSFET器件的效率510。因为具有厚TBO的MOSFET器件不包括屏蔽电极，因此MOSFET器件的效率520不具有由屏蔽电极所引起的输出电容问题(例如，效率损失)。因此，具有厚TBO的MOSFET器件的效率510比具有屏蔽电极的MOSFET器件的效率520要高。
图6A至图6C是说明用于生产具有厚底部氧化物的功率MOSFET器件600的方法的横截面图。在图6A至图6C中，各种操作(例如，半导体加工操作)在位于基板638上的外延层610中进行，以形成MOSFET器件600(和在MOSFET器件600旁侧的其他MOSFET器件)。在这些图中描述的导电性类型可以反转以制成具有厚底部氧化物的p-沟道MOSFET器件。
图6A至图6C是仅说明生产具有厚底部氧化物的MOSFET器件可能需要的一些步骤的简图。在一些实施方式中，额外的半导体加工操作(例如，掩蔽步骤、蚀刻步骤、沉积步骤、抛光步骤)可以用于制造具有厚底部氧化物的MOSFET器件。在一些实施方式中，裸片(die)可以具有许多有与在图6A至图6C中所示的类似的厚沟槽底部氧化物的MOSFET器件(其相对于彼此可以横向取向)，以预定义的模式在裸片的整个有源区分散。为简便起见，在图6A至图6C中仅在MOSFET器件600的一侧显示数字。
图6A示出了制造中的MOSFET器件600的横截面，包括基板638、外延(P-型)层610、沟槽605和台面部分639(其在MOSFET器件600和未示出的其他MOSFET器件之间延伸)。基板638可以是事先经过激光划线以包括可以用于确认裸片的信息(例如，器件类型、批号、晶片编号)的N-型晶片。在一些实施方式中，基板638也可以是高度掺杂的N+基板。
在一些实施方式中，在基板638上方形成的外延层610可以是由与基板638具有相同电导率(导电性)或不同电导率(导电性)制成的P-型材料。在一些实施方式中，虽然未示出，但是轻度掺杂的N-型外延层可以位于基板638和外延层610之间。在一些实施方式中，外延层610可以由轻度掺杂的P-型材料制成。在一些实施方式中，半导体区(MOSFET器件在此形成)可以是在基板638上方形成(例如，限定、沉积)的外延层610。
在一些实施方式中，外延层610可以在基板638上外延生长。在一些实施方式中，外延层610中的掺杂剂浓度可以不是均匀的。尤其是，外延层610可以在较低的部分具有较低的掺杂浓度而在较高的部分具有较高的掺杂浓度，或反之亦然。在一些实施方式中，外延层610可以在其整个深度具有浓度梯度，在其与基板638的界面处或附近具有较低的浓度，而在上表面或附近具有较高的浓度，或反之亦然。在一些实施方式中，沿着外延层610的长度的浓度梯度可以单调地降低浓度和/或离散地或逐步降低的浓度。浓度梯度也可以通过使用多个外延层(即，两个或多个)获得，其中每个外延层可以包括不同的掺杂剂浓度。
沟槽605可以通过一系列的掩蔽步骤(例如，光刻胶掩蔽、光刻胶剥离)、蚀刻步骤，和/或如此等等在外延层610内形成。在一些实施方式中，沟槽605可以使用蚀刻方法形成，其可以包括气态蚀刻剂，例如，SF6/He/O2化学品。这种蚀刻方法也可以定义台面区639，其可以从MOSFET器件600的沟槽605到另外的MOSFET器件的另外的沟槽(类似于沟槽605)(未示出)设置。因此，台面区639可以通过一对沟槽来限定(类似于沟槽605)。在一些实施方式中，台面区639可以具有在大约0.1微米(μm)到10μm之间(例如，0.2μm、0.5μm、1μm)的范围变化的宽度。在一些实施方式中，定义沟槽605所用的蚀刻方法可以是选择性蚀刻方法。
在一些实施方式中，可以蚀刻外延层610，直到沟槽605在外延层610中具有预定的深度O和宽度L。在一些实施方式中，沟槽605的底面612与基板638的顶面可以具有距离M。在一些实施方式中，距离M可以在大约0.1μm至10μm(例如，0.2μm、0.5μm、1μm)之间的范围内变化。在一些实施方式中，距离M可以小于或等于深度O和/或宽度L。在一些实施方式中，距离M可以大于深度O和/或宽度L。虽然在图6A至图6C中未示出，但是沟槽605可以在基板638内具有预定的深度和/或宽度。在一些实施方式中，沟槽605可以被蚀刻到在大约0.5μm至100μm(例如，1μm、2μm、5μm、50μm)之间的范围内变化的深度O。可以限定沟槽605的深度O，以便在沟槽605内形成(例如，沉积)的氧化物616(在图6B和图6C中所示)可以具有大于(例如，至少两倍)在沟槽605和另外的沟槽(未示出)之间的台面区639的宽度的厚度N(在图6B和图6C中所示)。
在一些实施方式中，可以控制沟槽605的深度O和宽度L的高宽比，以便稍后形成(例如，沉积)的氧化物616填充沟槽605，没有不期望的空穴(void)形成。在一些实施方式中，沟槽的高宽比可以是大约1∶1至约1∶50的范围。
在一些实施方式中，沟槽605的侧壁(其定义台面区639的至少一部分)可以不垂直于外延层610的顶面。而是，沟槽605侧壁的角度可以从相对于外延层610的顶面的大约60度到相对于外延层610的顶面的大约90度(即，垂直的侧壁)的范围内变化。也可以控制沟槽角度，以便稍后沉积的氧化物层(或其他材料)能够填充沟槽605，没有(基本上没有)不期望的空穴形成。
如图6B所示，可以热生长和/或沉积的氧化物616可以具有厚度N。在一些实施方式中，氧化物616的厚度N可以包括在沟槽605中热生长和/或沉积的氧化物上方形成的栅极氧化物。在一些实施方式中，在栅极氧化物在热生长和/或沉积的氧化物上方形成之前，可以蚀刻(例如，各向同性地蚀刻)在沟槽605中(和在栅极氧化物下方)热生长和/或沉积的氧化物。在这样的实施方式中，热生长和/或沉积的氧化物的厚度，在被蚀刻之前可以大于厚度N，并且当栅极氧化物形成时，氧化物616的最终厚度N可以包括栅极氧化物厚度。在一些实施方式中，可以使用化学气相沉积(SACVD)方法(例如，次常压CVD方法)形成至少一部分的氧化物616(例如，非栅极氧化物部分、栅极氧化物部分)(其可以期望的覆盖范围(coverage)和/或无空穴的氧化物616)。在一些实施方式中，可以使用其他类型的沉积方法。
在一些实施方式中，回流方法可以用于回流介电材料(即，氧化物616)，其可以减少氧化物616中的空穴或缺陷。在一些实施方式中，蚀刻方法可以用于去除过量的氧化物616。在一些实施方式中，除了(不论是之前还是之后)蚀刻方法，或代替蚀刻方法，还可以使用平坦化方法，诸如化学的和/或机械的抛光方法。在一些实施方式中，介电材料可以是任何绝缘或半绝缘的材料，例如，氧化物和/或氮化物。虽然未示出，但是在一些实施方式中，也可以回蚀氧化物616，以便其顶面位于外延层610的顶面之下。在一些实施方式中，氧化物616可以通过沉积氧化物材料形成，直到它溢出沟槽605(如图6B所示)。
在一些实施方式，可以配置氧化物616的电荷密度以平衡漂移区637中的至少一部分电荷。在一些实施方式中，氧化物616的电荷密度可以沿着厚度N垂直地变化，以促进漂移区637中的氧化物616的电荷平衡运动。例如，氧化物616的电荷密度可以沿着厚度N逐渐地或以阶跃函数(step-function)增加或者减少(具有梯度)。在一些实施方式中，氧化物616的电荷密度可以沿着宽度L水平地变化(具有梯度)，以促进漂移区637中的氧化物616的电荷平衡运动。例如，氧化物616的电荷密度可以逐渐地或以阶跃函数从沟槽605的中心向氧化物616的边缘增加，或从沟槽605的中心向氧化物616的边缘减少。
如图6C所示，栅电极620沉积在氧化物616(例如，限定氧化物616的顶部的栅极氧化物)上方。在一些实施方式中，栅电极620可以是导电的和/或半导电的材料，诸如，例如，金属、硅化物、半导体材料、掺杂的多晶硅、和/或它们的在组合。在一些实施方式中，可以通过沉积方法(诸如，例如，CVD、等离子体增强的CVD(PECVD)、低压CVD(LPCVD)、和/或使用金属作为溅射靶的溅射方法形成栅电极620。在一些实施方式中，可以沉积栅电极240，以便它填充和溢出沟槽605的上部。在一些实施方式中，可以通过使用，例如，回蚀方法去除栅电极240的上部而形成栅电极240的形状。在一些实施方式中，可以形成栅电极240，以使得其上表面与如图6C所示的外延层610的上表面大体上在同一平面。
如图6A至图6C所示，屏蔽电极没有被设置在氧化物616内。因此，至少一些与屏蔽电极的形成有关的半导体加工步骤可以不实施(例如，可以基本上不实施)。例如，氧化物616的额外的蚀刻和沉积屏蔽电极的沉积工序可以不实施。此外，在屏蔽电极(如果包括)和栅电极620之间的介电层的形成可以不实施。此外，使屏蔽电极与MOSFET器件600的一个或多个触点区(例如，源极触点区)电耦合(例如，连接)所需要的加工步骤可以不实施。
如图6C所示，源极区633(例如，N+源极区)和本体区634(例如，P-型)在外延层610内形成。虽然未示出，但是重本体区(例如，P+本体区)也可以在外延层610内形成。源极区633、本体区634、和/或重本体区可以使用注入和/或驱动方法形成。例如，在一些实施方式中，本体区634可以通过在外延层610的上表面中注入P-型掺杂剂，然后驱动该掺杂剂而形成。
虽然未示出，但绝缘层(例如，上覆绝缘层)可以在栅电极620上方形成，其可以用于覆盖栅电极620的顶面。在一些实施方式中，该绝缘层可以是介电材料，包括硼磷硅玻璃(BPS)、磷硅酸盐玻璃(PSG)、或硼硅酸盐玻璃(BSG)材料。在一些实施方式中，该绝缘层可以使用CVD方法沉积，直到获得期望的厚度。在一些实施方式中，绝缘层可以被回流。
虽然未示出，但可以形成一个或多个触点区(例如，接触部分)用于接触MOSFET器件600的一个或多个部分。在一些实施方式中，漏极可以在基板638的底部上形成。在一些实施方式中，漏极可以在MOSFET器件600上方形成一个或多个触点区之前或之后形成。在一些实施方式中，通过使用诸如磨削、抛光、和/或蚀刻的方法使基板638的背面变薄而在该背面上形成漏极。在一些实施方式中，导电层可以在基板638的背面上沉积，直到形成期望的漏极的导电层的厚度。
在一些实施方式中，一种或多种类型的半导体基板可以用于制造图6A至图6C中所示的MOSFET器件600。一些可以使用的基板的实例包括，但不限于，诸如硅晶片、外延的Si层、在绝缘体上硅(SOI)技术中使用的键合晶片、和/或非晶硅层，所有这些的可以是掺杂的或未掺杂的。此外，在一些实施方式中，可以使用的其他半导体材料可以包括SiGe、Ge、Si、SiC、GaAs、GaN、InxGayAsz、AlxGayAsz、AlxGayNz，和/或如此等等。
图7是说明用于制造功率MOSFET器件的方法的流程图。这种方法可以用于形成(例如，定义)上述的一个或多个功率MOSFET器件(例如，图1中所示的MOSFET器件F2、图4中所示的MOSFET器件G2)。
如图7所示，第一沟槽被限定在半导体的外延层内，其中该第一沟槽沿着纵轴排列(块710)。在一些实施方式中，第一沟槽可以关于纵轴为中心。在半导体的基板上已经形成(例如，设置)外延层之后，可以通过在半导体的外延层内部蚀刻一个腔来限定(例如，形成)第一沟槽。在一些实施方式中，可以使用各种半导体加工步骤(诸如掩蔽、剥离等)形成该第一沟槽。
第一沟槽旁侧的第二沟槽被限定在外延层内(块720)。在一些实施方式中，第二沟槽可以沿着与第一沟槽的纵轴平行的纵轴排列。
在第一沟槽内形成具有大于从第一沟槽到第二沟槽的距离的沿着纵轴的厚度的氧化物部分(块730)。在一些实施方式中，该氧化物可被称为沟槽氧化物，并且该氧化物部分可被称为厚底部氧化物。在一些实施方式中，可以使用一种或多种半导体加工技术(如沉积技术和/或热生长技术)来形成(例如，定义、沉积)该氧化物部分。虽然未示出，但是在一些实施方式中，也可以在第二沟槽内形成具有大于从第一沟槽到第二沟槽的距离的厚度的氧化物部分。
在一些实施方式中，当与第一沟槽有关的MOSFET器件和与第二沟槽有关的MOSFET器件是处于断开状态时，可以这样定义氧化物部分的厚度，以使得该氧化物部分具有可以设置在第一沟槽和第二沟槽之间的外延层中引起完全损耗的电荷密度。在一些实施方式中，可以这样定义氧化物部分的厚度，以使得该氧化物部分具有至少部分地偏移设置在第一沟槽和第二沟槽之间的外延层中的电荷的电荷密度。在一些实施方式中，在不以不期望的方式受到与第一沟槽有关的MOSFET器件的击穿电压影响的情况下，可以这样定义氧化物部分的厚度，以使得设置在第一沟槽和第二沟槽之间的外延层中的掺杂水平(例如，掺杂浓度)可以是相对高的。
在一个总体的方面，装置可以包括位于外延层的第一沟槽内的第一沟槽氧化物，并且具有位于第一沟槽氧化物的栅极部分下方的沟槽底部氧化物，以及位于第一沟槽旁侧的第二沟槽。第一氧化物的沟槽底部氧化物部分可以具有大于外延层内从第一沟槽到第二沟槽的距离的厚度。
在一些实施方式中，第二沟槽包括沟槽底部氧化物，在此处第一沟槽氧化物的沟槽底部氧化物和第二沟槽氧化物的沟槽底部氧化物全部具有被构造为沿着整个距离消耗外延层的电荷密度。在一些实施方式中，第一沟槽限定至少一部分的第一MOSFET器件，并且当MOSFET器件处于断开状态时，沿着从第一沟槽到第二沟槽的整个距离消耗外延层。
在一些实施方式中，第一沟槽氧化物的沟槽底部氧化物的厚度大于从第一沟槽到第二沟槽的距离的两倍。在一些实施方式中，该装置可以包括位于沟槽底部氧化物上方的第一沟槽内并且大体上在第一沟槽氧化物的栅极部分旁侧的栅电极，以及位于第一沟槽和第二沟槽下方的漏极触点。
在一些实施方式中，该装置可以包括位于外延层下方的基板。第一沟槽氧化物的至少一部分沟槽底部氧化物可以设置在基板内。在一些实施方式中，外延层具有第一导电性类型，并且该装置可以包括设置在沟槽底部氧化物上方的第一沟槽内并且基本上在该第一沟槽氧化物的栅极部分旁侧的栅电极。该装置也可以包括位于外延层上方并且位于第一沟槽氧化物的栅极部分和位于第二沟槽内的第二沟槽氧化物的栅极部分之间的本体区，该本体区具有不同于第一导电性类型的第二导电性类型。当在本体区中形成响应施加于栅电极的电压的通道时，本体区可以被构造为将电流从本体区传递到外延层。在一些实施方式中，如果沟槽底部氧化物包括屏蔽电极，则沟槽底部氧化物具有小于栅极电容的输出电容。
在又一个总体的方面，装置可以包括具有设置在第一栅电极的中间部分下方的部分的第一沟槽氧化物，和具有设置在第二栅电极下方的部分的第二沟槽氧化物。该装置也可以包括具有从第一沟槽氧化物延伸至第二沟槽氧化物的部分的外延层。该第一沟槽氧化物的部分可以具有大于从第一沟槽氧化物延伸至第二沟槽氧化物的外延层部分的宽度的厚度。
在一些实施方式中，该装置可以包括位于第一沟槽氧化物和第二沟槽氧化物之间的本体区，和由外延层和该本体区的界面限定的结。第二沟槽氧化物可以沿着基本上垂直于结的轴排列。在一些实施方式中，该第一沟槽氧化物部分的厚度是栅电极的底面和第一沟槽氧化物部分的底面之间(的距离)，并且第一沟槽氧化物部分不包括屏蔽电极。
在一些实施方式中，第一沟槽氧化物部分的厚度大于外延层部分的宽度的两倍。在一些实施方式中，第一沟槽氧化物的厚度小于外延层部分的宽度的三倍。在一些实施方式中，第一沟槽氧化物部分被构造为偏移在外延层部分内的电荷。在一些实施方式中，外延层具有第一导电性类型，并且该装置可以包括位于外延层上方并且位于第一栅电极和第二栅电极之间的本体区。当在本体区形成通道以响应被激活的第一栅电极时，本体区可以具有第二导电性类型，并且本体区可以被构造为将电流从本体区传递到外延层。
在又一个总体的方面，方法可以包括在半导体的外延层内限定第一沟槽，其中该第一沟槽沿着纵轴排列。该方法可以包括在外延层内限定大体上位于第一沟槽旁侧的第二沟槽并且在第一沟槽内形成具有大于从第一沟槽到第二沟槽的距离的沿着纵轴的厚度的氧化物部分。该方法也可以包括在氧化物部分上设置栅电极。
在一些实施方式中，该方法可以包括用掺杂剂掺杂半导体的外延层以形成从第一沟槽延伸至第二沟槽的连续的和大体上线性的结，并且大体上沿着垂直于纵轴的轴排列。在一些实施方式中，该距离是从第一沟槽到第二沟槽的最短距离。在一些实施方式中，该距离是从第一沟槽到第二沟槽的最大宽度。在一些实施方式中，第一沟槽以纵轴为中心。在一些实施方式中，该距离大于第一沟槽的直径。
在氧化物部分上设置栅电极(块740)。在一些实施方式中，栅电极至少部分设置在氧化物部分上。在一些实施方式中，可以使用一种或多种半导体加工技术将栅电极设置在氧化物部分上。在一些实施方式中，栅电极可以由多晶硅材料制成。在一些实施方式中，氧化物部分可以是沟槽底部氧化物，并且栅电极可以设置在起到栅氧化物作用的另外的氧化物部分的旁侧。在一些实施方式中，在没有屏蔽电极的情况下，不能形成氧化物部分和栅电极。换句话说，当MOSFET器件加工完成时，与第一沟槽有关的MOSFET器件可以排除(除去)屏蔽电极。
本文描述的各种技术的实施可以在数字电子电路中或在计算机硬件、固件、软件，或它们的结合中实施。一些实施可以使用各种半导体加工和/或封装技术实施。如上所述，一些实施方式可以使用与半导体基板有关的各种类型的半导体加工技术实施，该半导体基板包括但不限于，例如，硅(Si)、砷化镓(GaAs)、碳化硅(SiC)、和/或如此等等。
尽管所述实施的特定的特征已如本文所述进行说明，本领域技术人员会现在想到许多修改、替代、改变和等价物。因此，应了解所附的权利要求旨在覆盖所有这样的修改和改变属于实施方式范围。应当理解，它们已仅仅通过实施例的方式呈现，但不限于此，并且可以做出在形式和细节上的各种改变。本文所述的装置和/或方法的任何部分可能以任何结合方式结合，互不相容的结合除外。本文所述的实施方式可以包括各种结合和/或描述的不同的实施方式的功能、组成部分和/或特征的次结合。

Claims (21)

1.一种装置，包括：
第一沟槽氧化物，位于外延层的第一沟槽中，并且具有位于所述第一沟槽氧化物的栅极部分下方的沟槽底部氧化物；以及
位于所述第一沟槽旁侧的第二沟槽，所述第一氧化物的所述沟槽底部氧化物具有大于在所述外延层中从所述第一沟槽到所述第二沟槽的距离的厚度。
2.根据权利要求1所述的装置，其中，所述第二沟槽包括沟槽底部氧化物，所述第一沟槽氧化物的所述沟槽底部氧化物和所述第二沟槽氧化物的所述沟槽底部氧化物全部具有被构造为沿着整个所述距离消耗所述外延层的电荷密度。
3.根据权利要求1所述的装置，其中，所述第一沟槽限定至少一部分的第一MOSFET器件，并且当所述MOSFET器件处于断开状态时，沿着从所述第一沟槽到所述第二沟槽的整个所述距离消耗所述外延层。
4.根据权利要求1所述的装置，其中，所述第一沟槽氧化物的所述沟槽底部氧化物的厚度大于从所述第一沟槽到所述第二沟槽的所述距离的两倍。
5.根据权利要求1所述的装置，进一步包括：
栅电极，位于所述沟槽底部氧化物上方的所述第一沟槽中，并且大体上在所述第一沟槽氧化物的所述栅极部分旁侧；以及
漏极触点，位于所述第一沟槽和所述第二沟槽的下方。
6.根据权利要求1所述的装置，进一步包括：
位于所述外延层下方的基板，至少一部分的所述第一沟槽氧化物的所述沟槽底部氧化物位于所述基板中。
7.根据权利要求1所述的装置，其中，所述外延层具有第一导电性类型，
所述装置进一步包括：
栅电极，位于所述沟槽底部氧化物上方的所述第一沟槽内并且大体上位于所述第一沟槽氧化物的所述栅极部分旁侧；以及
本体区，位于所述外延层上方并且位于所述第一沟槽氧化物的所述栅极部分和位于所述第二沟槽内的第二沟槽氧化物的栅极部分之间，所述本体区具有不同于所述第一导电性类型的第二导电性类型，当在所述本体区中形成通道以响应施加于所述栅电极的电压时，所述本体区被构造为将电流从所述本体区输送到所述外延层。
8.根据权利要求1所述的装置，其中，如果所述沟槽底部氧化物包括屏蔽电极，则所述沟槽底部氧化物具有小于栅极电容的输出电容。
9.一种装置，包括：
第一沟槽氧化物，具有位于第一栅电极的中间部分下方的部分；
第二沟槽氧化物，具有位于第二栅电极下方的部分；以及
外延层，具有从所述第一沟槽氧化物延伸至所述第二沟槽氧化物的部分，所述第一沟槽氧化物的部分具有大于从所述第一沟槽氧化物延伸至所述第二沟槽氧化物的所述外延层部分的宽度的厚度。
10.根据权利要求9所述的装置，进一步包括：
本体区，位于所述第一沟槽氧化物和所述第二沟槽氧化物之间；以及
由所述外延层和所述本体区的界面限定的结，所述第二沟槽氧化物沿着大体上垂直于所述结的轴排列。
11.根据权利要求9所述的装置，其中，所述第一沟槽氧化物部分的厚度为所述栅电极的底面和所述第一沟槽氧化物的部分的底面之间的距离，所述第一沟槽氧化物的部分不包括屏蔽电极。
12.根据权利要求9所述的装置，其中，所述第一沟槽氧化物的部分的厚度大于所述外延层部分的宽度的两倍。
13.根据权利要求9所述的装置，其中，所述第一沟槽氧化物的厚度小于所述外延层部分的宽度的三倍。
14.根据权利要求9所述的装置，其中，所述第一沟槽氧化物部分被构造为偏移所述外延层部分内的电荷。
15.根据权利要求9所述的装置，其中，所述外延层具有第一导电性类型，
所述装置进一步包括：
本体区，位于所述外延层上方并且位于所述第一栅电极和所述第二栅电极之间，所述本体区具有第二导电性类型，当在所述本体区中形成通道以响应于被激活的所述第一栅电极时，所述本体区被构造为将电流从所述本体区输送到所述外延层。
16.一种方法，包括：
在半导体的外延层中限定第一沟槽，所述第一沟槽沿着纵轴排列；
在所述外延层中限定大体上位于所述第一沟槽旁侧的第二沟槽；
在所述第一沟槽中形成具有沿着所述纵轴大于从所述第一沟槽到所述第二沟槽的距离的厚度的氧化物部分；以及
在所述氧化物部分上设置栅电极。
17.根据权利要求16所述的方法，进一步包括：
用掺杂剂掺杂所述半导体的所述外延层，以形成从所述第一沟槽延伸至所述第二沟槽并且大体上沿着垂直于所述纵轴的轴排列的连续的和基本上为线性的结。
18.根据权利要求16所述的方法，其中，所述距离是从所述第一沟槽到所述第二沟槽的最短距离。
19.根据权利要求16所述的方法，其中，所述距离是从所述第一沟槽到所述第二沟槽的最大宽度。
20.根据权利要求16所述的方法，其中，所述第一沟槽以所述纵轴为中心。
21.根据权利要求16所述的方法，其中，所述距离大于所述第一沟槽的直径。
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