CN109390395B - 半导体装置及电力变换装置 - Google Patents

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Abstract

提供可抑制向其它重要电气特性的不良影响并改善通断特性的半导体装置。半导体基板(70)具有第1导电型的漂移层(1)、第1杂质层(8)、第1发射极区域(10)及第2导电型的基极层(7)。第1杂质层(8)设于漂移层(1)之上，具有比漂移层(1)高的杂质浓度。基极层(7)设于第1杂质层(8)之上。第1发射极区域(10)设于基极层(7)之上。第1杂质层(8)将沟槽(TR)间连接。在半导体基板(70)形成有被栅极绝缘膜覆盖的多个沟槽(TR)。栅极绝缘膜(5)在栅极电极(4)与侧壁面的漂移层(1)之间具有第1厚度(tsd)，且在栅极电极(4)与底面的漂移层(1)之间具有第2厚度(tbt)。第2厚度(tbt)比第1厚度(tsd)大。

Description

半导体装置及电力变换装置
技术领域
本发明涉及半导体装置及电力变换装置，特别涉及电力用半导体装置及使用了该电力用半导体装置的电力变换装置。
背景技术
针对作为应用于电力变换装置的开关装置的绝缘栅双极晶体管(IGBT：InsulatedGate Bipolar Transistor)，要求高耐电压、低电力损耗、以及良好的通断特性。
根据日本特开2005-56912号公报(专利文献1)，作为晶体管的栅极构造公开了沟槽栅极构造。沟槽的侧壁之上的绝缘膜的厚度比沟槽的底部之上的绝缘膜的厚度大。根据上述公报，通过该构造，即使将沟槽形成得深也能够将耐电压维持得高。
日本特开2016-115847号公报(专利文献2)所公开的一个IGBT在形成于n型漂移层的沟槽的底部具有p型埋入区域。另外，该公报所公开的其它IGBT在形成于n型漂移层的彼此相邻的沟槽之间具有p型柱区域。上述p型埋入区域或p型柱区域通过对电场集中进行缓和，从而能够有助于提高耐电压。
IGBT的电力损耗大致分为接通稳态损耗和通断损耗。接通稳态损耗与接通状态下的饱和电压即接通电压成正比。因此，通过对接通电压进行抑制，能够降低接通稳态损耗。在通断动作中，除了通断损耗低之外，还要求通断的高速性、抑制振荡现象及阶跃(snap-off)现象。作为使通断特性提高的方法，已知通过将集电极区域的杂质浓度降低而对集电极侧的载流子浓度进行抑制的方法。但是，载流子浓度的抑制会伴随接通电压上升这一不良影响。如果将漂移层的厚度减小则能够抑制接通电压，但如果考虑到确保耐电压及安全动作区域(SOA：Safety Operating Area)，则将漂移层的厚度过度减小的方法的应用存在极限。
根据日本特开2016-157934号公报(专利文献3)，公开了以实现接通电压的降低并抑制通断控制性的降低为目的的沟槽栅极型IGBT。为了降低接通电压，该IGBT具有载流子存储层。载流子存储层是形成于第1导电型的漂移层之上的第1导电型的高浓度杂质层。载流子存储层具有杂质浓度最高的峰值位置。与上述峰值位置相比，沟槽侧面之上的栅极绝缘膜的厚度在集电极层侧比在沟槽开口部侧大。根据上述公报，在从断开状态转变到接通状态时，即使载流子积蓄在位于载流子存储层附近的沟槽的侧面附近，由于厚的栅极绝缘膜形成于该沟槽的侧面的至少一部分，所以在栅极绝缘膜厚的部分能够抑制栅极电位由于载流子而发生变动，因此能够抑制通断控制性降低。
专利文献1：日本特开2005-56912号公报
专利文献2：日本特开2016-115847号公报
专利文献3：日本特开2016-157934号公报
发明内容
在提高耐电压方面可预见到效果的上述p型埋入区域有可能损害由上述载流子存储层实现的接通电压的降低效果。这是因为从载流子存储层向漂移层中的沿沟槽侧壁的电子注入被p型埋入区域阻碍。如果向漂移层中的电子注入的效率降低，则抑制了对应于电子注入的空穴浓度的上升。因此，漂移层中的载流子浓度变低，所以接通电压上升。在设置有在提高耐电压方面可预见到效果的上述p型柱区域的情况下，不能够以使得相邻的沟槽在面内方向相连的方式较宽地形成载流子存储层。其结果，在载流子存储层和漂移层的界面形成的势垒处的从集电极侧被注入的空穴的积蓄量降低。其结果，漂移层中的载流子浓度降低，因此接通电压上升。如上所述，在提高耐电压和抑制接通电压间，通常存在折衷关系。
在以抑制通断控制性的降低为目的，沟槽侧面之上的栅极绝缘膜的厚度与上述峰值位置相比在集电极层侧的部分大的情况下，由于由隔着该部分彼此相对的栅极电极和半导体区域形成的电容降低，因此在该部分附近积蓄的电子变少。其结果，向漂移层中的电子注入的效率降低，因此抑制了对应于电子注入的空穴浓度的上升。因此，漂移层中的载流子浓度变低，所以接通电压上升。
关于在沟槽的底面之上设置厚绝缘膜的构造，根据本发明人的研究，如果仅仅是单纯地将该构造应用于在漂移层形成的沟槽，则不会对通断特性带来大的改善。此外，详细内容将在后面叙述，但本发明人发现在该构造与其它特定构造的组合下会对通断特性带来大的改善，本发明人由此想到了本发明。
本发明就是为了解决上述课题而提出的，其目的在于提供能够改善通断特性并对向其它重要的电气特性的不良影响进行抑制的半导体装置及电力变换装置。
本发明的半导体装置具有半导体基板、栅极绝缘膜以及栅极电极。半导体基板具有第1基板表面和与第1基板表面相反的第2基板表面。
半导体基板具有漂移层、第1杂质层、第2杂质层、基极层、第1发射极区域、第2发射极区域以及集电极区域。漂移层具有第1面和与第1面相反的第2面，呈第1导电型。第1杂质层设置于漂移层的第1面之上，呈第1导电型，具有比漂移层的杂质浓度高的杂质浓度。第2杂质层设置于漂移层的第1面之上，呈与第1导电型不同的第2导电型。基极层设置于第1杂质层之上，呈第2导电型。第1发射极区域设置于基极层之上，局部地构成第1基板表面，呈第1导电型。第2发射极区域设置于基极层之上，局部地构成第1基板表面，呈第2导电型。集电极区域直接或间接地设置于漂移层的第2面之上，至少局部地构成第2基板表面，呈第2导电型。
在半导体基板的第1基板表面形成有多个沟槽。多个沟槽各自具有设置有底面及侧壁面的内表面。多个沟槽各自具有沿第1基板表面延伸的主要部分以及沿第1基板表面与主要部分连接的端部。底面在主要部分由漂移层构成并且在端部由第2杂质层构成。第1杂质层在第1基板表面的面内方向将多个沟槽之间连接。
栅极绝缘膜将多个沟槽的内表面覆盖。栅极电极隔着栅极绝缘膜而被埋于多个沟槽内。栅极绝缘膜在栅极电极与侧壁面的漂移层之间具有第1厚度，并且在栅极电极与底面的漂移层之间具有第2厚度。第2厚度比第1厚度大。
发明的效果
根据本发明，能够改善通断特性并对向其它重要的电气特性的不良影响进行抑制。
附图说明
图1是概略地表示本发明的实施方式1中的半导体装置的结构的局部剖视图。
图2是图1的区域II的剖面斜视图。
图3是沿图1的线III-III的局部剖视图。
图4是表示对半导体装置的特性进行模拟的构造之一即构造I的结构的局部剖视图。
图5是表示对半导体装置的特性进行模拟的构造之一即构造II的结构的局部剖视图。
图6是表示对半导体装置的特性进行模拟的构造之一即构造III的结构的局部剖视图。
图7是表示对半导体装置的特性进行模拟的构造之一即构造IV的结构的局部剖视图。
图8是表示进行通断动作的半导体装置的等价电路的图。
图9是表示构造I的截止波形的模拟结果的曲线图。
图10是表示沿图4(构造I)的单点划线的剖面中的载流子浓度分布的、与图9所示的损耗成分Eoff1对应的期间所包含的从时间t0至t5为止的历时变化的模拟结果的曲线图。
图11是表示沿图4(构造I)的单点划线的剖面中的载流子浓度分布的、与图9所示的损耗成分Eoff2对应的期间所包含的从时间t5至t8为止的历时变化的模拟结果的曲线图。
图12是表示沿图4(构造I)的单点划线的剖面中的载流子浓度分布的、与图9所示的损耗成分Eoff3对应的期间所包含的从时间t8至t10为止的历时变化的模拟结果的曲线图。
图13是表示构造I(图4)及构造II(图5)的截止动作中的、栅极-发射极间电压Vge的波形的模拟结果的曲线图(A)，表示集电极电流Ic的波形的模拟结果的曲线图(B)，以及表示集电极-发射极间电压Vce的波形的模拟结果的曲线图(C)。
图14是表示沿图4(构造I)及图5(构造II)各自的单点划线的剖面中的、截止开始时的载流子浓度分布的模拟结果的曲线图。
图15是表示构造I(图4)及构造III(图6)的截止动作中的、栅极-发射极间电压Vge的波形的模拟结果的曲线图(A)，表示集电极电流Ic的波形的模拟结果的曲线图(B)，以及表示集电极-发射极间电压Vce的波形的模拟结果的曲线图(C)。
图16是表示构造I(图4)及构造IV(图7)的截止动作中的、栅极-发射极间电压Vge的波形的模拟结果的曲线图(A)，表示集电极电流Ic的波形的模拟结果的曲线图(B)，以及表示集电极-发射极间电压Vce的波形的模拟结果的曲线图(C)。
图17是表示沿图4(构造I)及图7(构造IV)各自的单点划线的剖面中的、截止开始时的载流子浓度分布的模拟结果的曲线图。
图18是表示构造II(图5)及构造IV(图7)的截止动作中的、栅极-发射极间电压Vge的波形的模拟结果的曲线图(A)，表示集电极电流Ic的波形的模拟结果的曲线图(B)，以及表示集电极-发射极间电压Vce的波形的模拟结果的曲线图(C)。
图19是表示构造I(图4)及构造IV(图7)各自的、集电极电压Vc和集电极电流Ic的关系的模拟结果的曲线图(A)以及表示栅极-发射极间电压Vge和集电极电流Ic的关系的模拟结果的曲线图(B)。
图20是表示沟槽深度和耐电压的关系的模拟结果的曲线图。
图21是概略地表示比率r＝Xg/Xjn比1大的情况下的构造IV(图7)的发射极侧的结构的局部剖视图。
图22是概略地表示比率r＝Xg/Xjn比1小的情况下的构造IV(图7)的发射极侧的结构的局部剖视图。
图23是表示比率r＝Xg/Xjn与接通电压Vce(sat)以及截止损耗Eoff各自之间的关系的模拟结果的曲线图。
图24是表示沿图21及图22各自的单点划线的、从半导体基板的第1基板表面算起的深度和电场强度的关系的模拟结果的曲线图。
图25是表示比率r＝Xg/Xjn和耐电压BV的关系的模拟结果的曲线图。
图26是说明半导体装置的沟槽栅极构造中的尺寸的定义的局部剖面斜视图。
图27是表示图26中的寄生电容的等价电路的说明图。
图28是表示图26中的尺寸tsd固定的情况下的尺寸p与寄生电容的关系的曲线图。
图29是表示通过在沟槽间的尺寸固定的情况下使沟槽的深度变化而调整沟槽底面的寄生电容和沟槽侧壁面的寄生电容的关系的情形下的、集电极电流及集电极-发射极间电压的截止波形的模拟结果的曲线图(A)以及表示栅极-发射极间电压及损耗电力的截止波形的模拟结果的曲线图(B)。
图30是表示通过在沟槽深度及沟槽间距固定的情况下对沟槽宽度w和尺寸p的组进行设定而调整沟槽底面的寄生电容和沟槽侧壁面的寄生电容的关系的情形下的、总寄生电容和截止损耗的关系的模拟结果的曲线图(A)以及表示总寄生电容和集电极-发射极间峰值电压的关系的模拟结果的曲线图(B)。
图31针对Cbt+Csd＝CA(图30(A)及图30(B))的情况示出集电极电流及集电极-发射极间电压的截止波形的模拟结果的曲线图(A)，针对Cbt+Csd＝CB(图30(A)及图30(B))的情况示出集电极电流及集电极-发射极间电压的截止波形的模拟结果的曲线图(B)，以及针对Cbt+Csd＝CC(图30(A)及图30(B))的情况示出集电极电流及集电极-发射极间电压的截止波形的模拟结果的曲线图(C)。
图32是图31(A)的放大图(A)、图31(B)的放大图(B)、以及图31(C)的放大图(C)。
图33是针对Cbt+Csd＝CA(图30(A)图30(B))的情况示出栅极-发射极间电压及损耗电力的截止波形的模拟结果的曲线图(A)，针对Cbt+Csd＝CB(图30(A)及图30(B))的情况示出栅极-发射极间电压及损耗电力的截止波形的模拟结果的曲线图(B)，以及针对Cbt+Csd＝CC(图30(A)及图30(B))的情况示出栅极-发射极间电压及损耗电力的截止波形的模拟结果的曲线图(C)。
图34是针对Cbt+Csd＝CA(图30(A)及图30(B))的情况示出集电极电流及集电极-发射极间电压的导通波形的模拟结果的曲线图(A)，针对Cbt+Csd＝CB(图30(A)及图30(B))的情况示出集电极电流及集电极-发射极间电压的导通波形的模拟结果的曲线图(B)，以及针对Cbt+Csd＝CC(图30(A)及图30(B))的情况示出集电极电流及集电极-发射极间电压的导通波形的模拟结果的曲线图(C)。
图35是针对Cbt+Csd＝CA(图30(A)及图30(B))的情况示出栅极-发射极间电压及损耗电力的导通波形的模拟结果的曲线图(A)，针对Cbt+Csd＝CB(图30(A)及图30(B))的情况示出栅极-发射极间电压及损耗电力的导通波形的模拟结果的曲线图(B)，以及针对Cbt+Csd＝CC(图30(A)及图30(B))的情况示出栅极-发射极间电压及损耗电力的导通波形的模拟结果的曲线图(C)。
图36是表示图1的半导体装置所具有的沟槽栅极构造的制造方法例的第1工序的局部剖视图。
图37是表示图1的半导体装置所具有的沟槽栅极构造的制造方法例的第2工序的局部剖视图。
图38是表示图1的半导体装置所具有的沟槽栅极构造的制造方法例的第3工序的局部剖视图。
图39是表示图1的半导体装置所具有的沟槽栅极构造的制造方法例的第4工序的局部剖视图。
图40是表示图1的半导体装置所具有的沟槽栅极构造的制造方法例的第5工序的局部剖视图。
图41是表示图1的半导体装置所具有的沟槽栅极构造的制造方法例的第6工序的局部剖视图。
图42是表示图1的半导体装置所具有的沟槽栅极构造的制造方法例的第7工序的局部剖视图。
图43是表示图1的半导体装置所具有的沟槽栅极构造的制造方法例的第8工序的局部剖视图。
图44是表示图1的半导体装置所具有的沟槽栅极构造的制造方法例的第9工序的局部剖视图。
图45是表示图1的半导体装置所具有的沟槽栅极构造的制造方法例的第10工序的局部剖视图。
图46是表示图1的半导体装置中的来自电子积蓄层的电子的注入的局部剖视图。
图47是概略地表示本发明的实施方式2中的半导体装置的结构的局部剖视图。
图48是图47的区域XLVIII的剖面斜视图。
图49是沿图47的线XLIX-XLIX的局部剖视图。
图50是说明半导体装置的沟槽栅极构造中的尺寸的定义的局部剖面斜视图。
图51是表示图50中的寄生电容的等价电路的说明图。
图52是表示图50中的尺寸ti1固定的情况下的尺寸p与寄生电容的关系的曲线图。
图53是表示图47的半导体装置所具有的沟槽栅极构造的制造方法例的第1工序的局部剖视图。
图54是表示图47的半导体装置所具有的沟槽栅极构造的制造方法例的第2工序的局部剖视图。
图55是表示图47的半导体装置所具有的沟槽栅极构造的制造方法例的第3工序的局部剖视图。
图56是表示图47的半导体装置所具有的沟槽栅极构造的制造方法例的第4工序的局部剖视图。
图57是表示图47的半导体装置所具有的沟槽栅极构造的制造方法例的第5工序的局部剖视图。
图58是表示图47的半导体装置所具有的沟槽栅极构造的制造方法例的第6工序的局部剖视图。
图59是表示图47的半导体装置所具有的沟槽栅极构造的制造方法例的第7工序的局部剖视图。
图60是表示图47的半导体装置所具有的沟槽栅极构造的制造方法例的第8工序的局部剖视图。
图61是表示图47的半导体装置所具有的沟槽栅极构造的制造方法例的第9工序的局部剖视图。
图62是概略地表示应用本发明的实施方式3涉及的电力变换装置而成的电力变换系统的结构的框图。
标号的说明
SL1上表面(第1面)，SL2下表面(第2面)，TR沟槽，SS1基板上表面(第1基板表面)，SS2基板下表面(第2基板表面)，TRe端部，TRm主要部分，1n-型漂移层，2p型集电极区域，4栅极电极，5、50栅极绝缘膜，7p型基极层，8n型杂质层(第1杂质层)，9n型缓冲层，10n+型发射极区域(第1发射极区域)，11p+型杂质层(第2杂质层)，21发射极电极，22集电极(collector)电极(electrode)，23层间绝缘膜，24栅极配线层，51绝缘膜(第1绝缘膜)，52绝缘膜(第2绝缘膜)，70半导体基板，91、92IGBT(半导体装置)，100电源，200电力变换装置，201主变换电路，202驱动电路，203控制电路，300负载。
具体实施方式
下面，基于附图对本发明的实施方式进行说明。此外，在以下附图中，对相同或相当的部分标注相同的参照标号，不重复其说明。
[实施方式1]
(结构的概要)
图1是概略地表示本实施方式1中的IGBT 91(半导体装置)的结构的局部剖视图。图2是图1的区域II的剖面斜视图。图3是沿图1的线III-III的局部剖视图。此外，在图2的区域EX，为了方便观察半导体基板70的基板上表面SS1(第1基板表面)，省略了基板上表面SS1上方的结构的图示。
IGBT 91具有半导体基板70、栅极绝缘膜5、栅极电极4、发射极电极21、集电极电极22、层间绝缘膜23、以及栅极配线层24。半导体基板70具有基板上表面SS1和基板下表面SS2(与第1基板表面相反的第2基板表面)。在半导体基板70的基板上表面SS1形成有多个沟槽TR。半导体基板70具有n-型漂移层1、n型杂质层8(第1杂质层)、n型缓冲层9、p+型杂质层11(第2杂质层)、p型基极层7、n+型发射极区域10(第1发射极区域)、p+型发射极区域6(第2发射极区域)、以及p型集电极区域2。
n-型漂移层1具有上表面SL1(第1面)和下表面SL2(与第1面相反的第2面)。n-型漂移层1可以由单晶基板构成。n-型漂移层1呈n型(第1导电型)。n-型漂移层1的杂质浓度实质上是均匀的即可。
n型杂质层8局部设置于n-型漂移层1的上表面SL1之上。n型杂质层8具有比n-型漂移层1的杂质浓度高的杂质浓度。优选n型杂质层8的杂质浓度大于或等于n-型漂移层1的杂质浓度的1×102倍且小于或等于1×104倍。n型杂质层8的杂质浓度也可以在深度方向(图中，x方向)具有峰值，在该情况下，可以将该峰值视为n型杂质层8的杂质浓度。n型杂质层8在基板上表面SS1的面内方向将沟槽TR之间连接。
p型基极层7设置于n型杂质层8之上，呈p型。n+型发射极区域10设置于p型基极层7之上，局部地构成基板上表面SS1。n+型发射极区域10呈n型。p+型发射极区域6设置于p型基极层7之上，局部地构成基板上表面SS1。p+型发射极区域6呈p型(与第1导电型不同的第2导电型)。
n型缓冲层9设置于n-型漂移层1的下表面SL2之上。n型缓冲层9呈n型，且具有比n-型漂移层1的杂质浓度高的杂质浓度。也可以省略n型缓冲层9。p型集电极区域2直接或间接地设置于n-型漂移层1的下表面SL2之上，在本实施方式中，其隔着n型缓冲层9间接地设置于n-型漂移层1的下表面SL2之上。此外，在省略n型缓冲层9的情况下，p型集电极区域2直接设置于n-型漂移层1的下表面SL2之上。p型集电极区域2至少局部构成基板下表面SS2，在图1中构成基板下表面SS2整体。此外，基板下表面SS2也可以局部由n型区域构成。
p+型杂质层11局部设置于n-型漂移层1的上表面SL1之上。在俯视观察中(从图2的上方观察的视野)，未在形成有p+型杂质层11的区域设置n+型发射极区域10，在典型情况下，p+型杂质层11到达基板上表面SS1。
多个沟槽TR在典型情况下是周期性排列的。沟槽TR各自具有设置有底面及侧壁面的内表面。如图3所示，沟槽TR各自具有沿基板上表面SS1(图中，沿横向)延伸的主要部分TRm以及沿基板上表面SS1与主要部分TRm连接的端部TRe。沟槽TR的底面在主要部分TRm由n-型漂移层1构成，并且在端部TRe由p+型杂质层11构成。主要部分TRm将设置有n+型发射极区域10及p+型发射极区域6的p型基极层7和n型杂质层8贯通，到达n-型漂移层1。因此，主要部分TRm的侧壁面具有n+型发射极区域10、p型基极层7和n型杂质层8相连的部分，该部分构成由来自栅极电极4的电场进行控制的沟道。换言之，主要部分TRm的侧壁面与栅极绝缘膜5及栅极电极4一起构成MIS(Metal Insulator Semiconductor：金属-绝缘体-半导体)晶体管构造。端部TRe的侧壁面不具有n+型发射极区域10，在典型情况下，仅由p+型杂质层11构成。因此，端部TRe不构成沟道。换言之，端部TRe的侧壁面不构成MIS晶体管构造。
栅极绝缘膜5将沟槽TR的内表面覆盖。栅极绝缘膜5在栅极电极4与沟槽TR各自的侧壁面的n-型漂移层1之间具有厚度tsd(第1厚度)，并且在栅极电极4与沟槽TR各自的底面的n-型漂移层1之间具有第2厚度tbt(第2厚度)。厚度tbt比厚度tsd大。因此，栅极绝缘膜5中的面向沟槽TR底面的部分的厚度比栅极绝缘膜5中的面向沟槽TR的侧壁面并且面向n-型漂移层1的部分的厚度大。在沟槽TR的侧壁面之上，厚度tsd实质上是均匀的即可。栅极绝缘膜5可以由一种材料制成。特别地，在栅极绝缘膜5为通过热氧化形成的氧化膜的情况下，容易使栅极绝缘膜具有良好的界面特性。具体而言，界面的缺陷密度变低，因此降低栅极泄漏。
栅极电极4隔着栅极绝缘膜5被埋于多个沟槽TR内。栅极电极4例如由具有导电性的多晶硅制成。
发射极电极21与n+型发射极区域10及p+型发射极区域6电连接，具体而言，进行欧姆连接。发射极电极21可以与n+型发射极区域10及p+型发射极区域6直接接触。发射极电极21例如由铝制成，其与半导体基板70的界面可以被硅化。集电极电极22与p型集电极区域2电连接，具体而言，进行欧姆连接。发射极电极21可以与p型集电极区域2直接接触。集电极电极22例如由铝制成，其与半导体基板70的界面可以被硅化。
接下来，在下面对本实施方式的优选的构造参数即IGBT 91的要素所具有的优选的尺寸的概要进行说明。此外，在下面的说明中，“深度”是指从半导体基板70的基板上表面SS1算起的沿x方向的深度位置。
将栅极绝缘膜5和栅极电极4的界面的深度定义为深度Xg。将n-型漂移层1和n型杂质层8的界面的深度定义为深度Xjn。将沟槽TR的底面的深度定义为深度d。将沟槽TR的宽度定义为w。将n-型漂移层1和p+型杂质层11的界面的深度定义为深度Xjp。将深度Xg相对于深度Xjn的比率即Xg/Xjn定义为比率r。
深度Xg比深度Xjn大。深度d比深度Xjn大，并且比深度Xjp小。另外，优选满足后述的式(1.7)及式(1.13)。
(IGBT的构造的比较研究)
就IGBT而言，在接通电压和通断损耗之间，通常存在折衷关系。因此，后述的比较在接通电压固定的条件下进行。接通电压通过p型集电极区域2的浓度进行调整。如果p型集电极区域2的浓度变高，则截止开始时的基板下表面SS2附近的载流子浓度也变高。
图4～图7分别是表示进行IGBT的特性模拟的构造I～构造IV的结构的局部剖视图。构造IV(图7)具有与本实施方式的IGBT 91对应的构造。构造III(图6)是从构造IV省略了n型杂质层8。构造II(图5)具有如下构造，即，替代构造IV的栅极绝缘膜5，在沟槽TR的底面及侧壁面之上具有相同厚度的栅极绝缘膜5Z。同样地，构造I(图4)是替代构造III的栅极绝缘膜5，具有栅极绝缘膜5Z的构造。
图8是表示进行通断动作的IGBT的等价电路的图。等价电路具有负载电感Lm、栅极电阻Rg、电路寄生电感Ls、栅极-发射极间寄生电容Cge、发射极-集电极间寄生电容Cce、栅极-集电极间寄生电容Cgc。电容Cgc与栅极绝缘膜5在沟槽TR的底面之上的厚度tbt的倒数成正比。因此，如果厚度tbt变大，则栅极-发射极间寄生电容Cgc减少。寄生电容及寄生电感与通断动作时的器件内部状态(载流子浓度及电场强度)有关，其结果，对IGBT的通断动作时的振荡现象和阶跃现象造成影响。在后述的模拟中，使用电源电压Vcc＝1800V、温度＝423K、栅极电压VG＝±15V、以及电感Ls＝2.47μH的条件。
图9是表示构造I的由模拟得到的截止波形的曲线图。截止损耗Eoff被分为以下3个损耗成分Eoff1、Eoff2、以及Eoff3。
损耗成分Eoff1是从栅极信号的截止的开始至镜像区域的放电完成为止的期间的损耗。在该期间，电流Ic增加，另外(虽然从图示的曲线图难以判别)集电极-发射极间电压Vce开始增加。如果寄生电容Cgc变小，则镜像区域的时间变短。根据能量损耗＝∫IVdt的关系，镜像区域的时间越变短，损耗成分Eoff1越变小。另外，如果截止开始时的发射极侧的载流子浓度变高，则由于耗尽化被阻止，因此集电极-发射极间电压Vce的增加率dV/dt变小。由于增加率dV/dt越变小，集电极-发射极间电压Vce的值越变小，因此损耗成分Eoff1变小。图10是表示沿图4的单点划线的剖面中的载流子浓度分布的、与截止损耗Eoff的损耗成分Eoff1(图9)对应的期间所包含的从时间t0至t5为止的历时变化的曲线图。
损耗成分Eoff2(图9)是从栅极-发射极间电压Vge的镜像区域的放电完成至集电极-发射极间电压Vce达到峰值为止的期间的损耗。在该期间，集电极-发射极间电压Vce急剧增加，集电极电流Ic在增加后急剧减少。损耗成分Eoff2占截止损耗Eoff整体的一半或大于或等于一半。如果集电极电流Ic的峰值变高，则损耗增加。另外，如果该期间的集电极-发射极间电压Vce的dV/dt变小，则通断的时间变长，因此损耗增加。图11是表示沿图4的单点划线的剖面中的载流子浓度分布的、与图9所示的损耗成分Eoff2对应的期间所包含的从时间t5至t8为止的历时变化的曲线图。
损耗成分Eoff3(图9)是从集电极-发射极间电压Vce的峰值的时刻至集电极电流Ic完全消失为止的期间的损耗。在该期间，集电极-发射极间电压Vce减少至电源电压Vcc，之后变为大致固定，集电极电流Ic更平缓地减少。在构造I中，损耗成分Eoff3占截止损耗Eoff的整体的不足一半。如果集电极侧的载流子浓度变低，则集电极电流Ic的尾电流变低，所以产生损耗成分Eoff3的期间变短，因此损耗成分Eoff3减少。图12是表示沿图4的单点划线的剖面中的载流子浓度分布的、与图9所示的损耗成分Eoff3对应的期间所包含的从时间t8至t10为止的历时变化的曲线图。
下面，针对构造I～构造IV(图4～图7)，通过利用模拟对截止波形进行比较，从而对本实施方式所实现的通断时间的缩短效果和截止损耗的降低效果以及振荡抑制效果进行研究。详细内容在后面叙述，但作为结论，通过与本实施方式对应的构造IV，特别是降低了截止损耗Eoff中的损耗成分Eoff1及损耗成分Eoff3，因此能够降低总计的截止损耗Eoff。
图13是表示构造I(图4)及构造II(图5)的截止动作中的、栅极-发射极间电压Vge的波形的曲线图(A)，表示集电极电流Ic的波形的曲线图(B)，以及表示集电极-发射极间电压Vce的波形的曲线图(C)。
参照图13(A)，由于构造II(图5)具有n型杂质层8，因此与构造I相比，与损耗成分Eoff1(图9)对应的期间的镜像区域变长(参照图13(A)中的箭头)。参照图13(B)，因此，与损耗成分Eoff1对应的期间的集电极电流Ic的峰值变高。
图14是表示沿图4(构造I)及图5(构造II)各自的单点划线的剖面中的、截止开始时的载流子浓度分布的模拟结果的曲线图。如图所示，与构造I相比构造II的发射极侧(基板上表面SS1侧)的载流子浓度高。在图9的说明中如上所述，发射极侧的载流子浓度越变高，镜像区域越变长，另外，损耗成分Eoff1的期间的dV/dt越小。因此，构造II的损耗成分Eoff1及损耗成分Eoff2比构造I大。另一方面，与构造I相比构造II的集电极侧(基板下表面SS2侧)的载流子浓度低。在图9的说明中如上所述，损耗成分Eoff3的期间的尾电流几乎没有(参照图13(B)的箭头)。因此，构造II的损耗成分Eoff3比构造I小。作为总和，构造II的截止损耗Eoff比构造I小。但是，在构造II中，在截止时产生阶跃现象，之后，还产生振荡现象(参照图13(C)中的箭头)。
包含上述的内容，针对各个构造I～构造IV，针对损耗成分Eoff1～损耗成分Eoff3、作为它们之和的截止损耗Eoff、以及振荡现象及阶跃现象的程度，将模拟结果总结于下面的表中。
表1
构造 E<sub>off1</sub> E<sub>off2</sub> E<sub>off3</sub> E<sub>off</sub> 振荡 阶跃
I 10％ 50％ 40％ 100％ 无 无
II 15％ 55％ 10％ 80％ 大 大
III 7％ 49％ 40％ 96％ 无 无
IV 8％ 50％ 10％ 68％ 小 小
此外，在上述表中，以构造I的截止损耗Eoff成为100％的方式进行了标准化。
图15是表示构造I(图4)及构造III(图6)的截止动作中的、栅极-发射极间电压Vge的波形的模拟结果的曲线图(A)，表示集电极电流Ic的波形的模拟结果的曲线图(B)，以及表示集电极-发射极间电压Vce的波形的模拟结果的曲线图(C)。由于构造III(图6)在沟槽TR的底面之上具有厚的栅极绝缘膜5，因此损耗成分Eoff1的期间的镜像区域变短(参照图15(A)中的箭头)。由于该影响，损耗成分Eoff2的期间的电流峰值变小(参照图15(B))。除此之外，在构造III和构造I之间几乎没有截止波形的差别。如上所述，构造III和构造I之间的波形的差别小，如上述表所示，截止损耗Eoff的值也大致相同。另外，构造III和构造I也不产生振荡。由此可知，仅依靠在沟槽TR的底面之上使栅极绝缘膜的厚度大，不会得到截止特性的大的改善。
图16是表示构造I(图4)及构造IV(图7)的截止动作中的、栅极-发射极间电压Vge的波形的模拟结果的曲线图(A)，表示集电极电流Ic的波形的模拟结果的曲线图(B)，以及表示集电极-发射极间电压Vce的波形的模拟结果的曲线图(C)。虽然构造IV(图7)具有n型杂质层8，但在沟槽TR的底面之上还具有厚的栅极绝缘膜5，因此损耗成分Eoff1的期间的镜像区域变短(参照图16(A)中的箭头)。由于该影响，损耗成分Eoff1变小。图17是表示沿图4(构造I)及图7(构造IV)各自的单点划线的剖面中的、截止开始时的载流子浓度分布的模拟结果的曲线图。由于构造IV的发射极侧(基板上表面SS1侧)的载流子浓度高，因此在图9的说明中如上所述，损耗成分Eoff1的期间的dV/dt小。其结果，损耗成分Eoff1进一步变小。另外，由于在构造IV的集电极侧(基板下表面SS2侧)设置的p型集电极区域2的浓度低，因此与构造II同样地，在损耗成分Eoff3的期间几乎不产生尾电流，因此降低了损耗成分Eoff3。
图18是表示构造II(图5)及构造IV(图7)的截止动作中的、栅极-发射极间电压Vge的波形的模拟结果的曲线图(A)，表示集电极电流Ic的波形的模拟结果的曲线图(B)，以及表示集电极-发射极间电压Vce的波形的模拟结果的曲线图(C)。构造IV(图7)的镜像区域比构造II(图5)短(参照图18(A)中的箭头)。因此，根据构造IV，损耗成分Eoff2的期间的电流峰值变小，因此损耗成分Eoff1及损耗成分Eoff2降低。另外，由于构造IV(图7)在沟槽TR的底面之上具有厚的栅极绝缘膜5，所以栅极-集电极间寄生电容Cgc(图8)降低，因此抑制了振荡现象及阶跃现象。
根据以上说明可知，如上述表所示，根据与本实施方式对应的构造IV，能够实现最低的截止损耗Eoff，并且能够对振荡现象及阶跃现象进行抑制。
(关于通断特性之外的其它特性)
图19是表示构造I(图4)及构造IV(图7)各自的、集电极电压Vc和集电极电流Ic的关系的模拟结果的曲线图(A)以及表示栅极-发射极间电压Vge和集电极电流Ic的关系的模拟结果的曲线图(B)。与本实施方式对应的构造IV相比于构造I，在Ic-Vc特性及Ic-Vge特性方面具有等同的特性。
(深度d和深度Xjn的关系)
图20是表示沟槽TR的深度d(图2)和耐电压BV的关系的模拟结果的曲线图。此外，在表示深度d的横轴，作为指标而示出n型杂质层8的深度Xjn的值以及p+型杂质层11的深度Xjp的值。另外，耐电压BV通过深度d与深度Xjn相同时的值被标准化。
如果深度d变得比深度Xjn浅，则耐电压BV减少。其理由被认为是因为沟槽TR的场板效应降低。另外，如果沟槽的深度d变得比p+型杂质层11的深度Xjp深，则耐电压BV减少。其理由被认为是因为沟槽TR的端部TRe(图3)的底面的电场强度上升。由此，为了得到高的耐电压BV，优选深度d满足下述式(1.1)的关系。
[数学式1]
Xjn＜d＜Xjp······················(1.1)
(关于比率r＝Xg/Xjn的优选值)
图21及图22分别是概略地表示沟槽TR的深度d固定时的、比率r＝Xg/Xjn比1大的情况下和比1小的情况下的构造IV的发射极侧的结构的局部剖视图。如上所述，比率r是栅极电极4的深度Xg相对于n型杂质层8的深度Xjn的比率(参照图1)。此外，为了在深度d固定的情况下构成构造IV(图7)，需要比率r小于上限值，如果比率r达到上限值，则不是构造IV而是构成构造II(图5)。
图23是表示比率r与接通电压Vce(sat)以及截止损耗Eoff各自之间的关系的模拟结果的曲线图。此外，曲线图的纵轴被与构造II相当的右端的所绘制的值进行了标准化。如果使比率r从图中最大值(与构造II对应)变化为更小的值(构造IV)，则能够大幅地抑制截止损耗Eoff，伴随于此的接通电压Vce(sat)的增大很小。例如，在使比率r从图中最大值变化为最小值时，能够将截止损耗Eoff抑制17％左右，伴随于此的接通电压Vce(sat)的增大为仅仅1％左右。由此，需要将比率r设为比与构造II对应的值小的值。
图24是表示沿图21及图22各自的单点划线的从基板上表面SS1算起的深度和电场强度的关系的模拟结果的曲线图。此外，使集电极-发射极间电压固定。在比率r＜1的情况下，即深度d比深度Xjn小的情况下，由于沟槽TR的场板效应降低，因此发射极侧(基板上表面SS1侧)的电场强度上升。其结果，耐电压减少。图25是表示比率r和耐电压BV的关系的模拟结果的曲线图。可知在比率r＜1的情况下，耐电压BV减少。由此，为了确保高耐电压，优选比率r＝Xg/Xjn满足如下关系。
[数学式2]
r＞1··························(1.2)
(关于深度Xg、深度Xjn、宽度w、以及厚度tsd的相关性)
图26是说明IGBT 91的沟槽栅极构造中的尺寸的定义的局部剖面斜视图。作为图中y轴方向的尺寸，沟槽TR具有宽度w。另外，作为图中z轴方向的尺寸，沟槽TR具有长度z。另外，栅极电极4被设置为从n型杂质层8的深度Xjn起进一步加深尺寸p。其它尺寸的定义如上所述。在深度关系的尺寸之间，在它们的定义上，存在如下关系。
[数学式3]
tbt＝d-Xjn-p····················(1.3)
在本实施方式中，以栅极绝缘膜5具有下述尺寸关系为前提。
[数学式4]
tbt＞tsd························(1.4)
根据式(1.3)及式(1.4)，满足下式。
d-Xjn-p＞tsd···················(1.5)
通过将上式变形，导出下式。
[数学式6]
d-Xjn-p＞tsd
∴Xjn+p＜d-tsd
∴
Figure BDA0001754171610000191
此处，由于栅极电极4的深度Xg为n型杂质层8的深度Xjn和尺寸p之和，因此比率r还由下式表示。
[数学式7]
Figure BDA0001754171610000192
根据该式和上述式(1.6)导出下式。
[数学式8]
Figure BDA0001754171610000193
图27是表示图26的寄生电容的等价电路的说明图。在栅极电极4中的具有尺寸p的部分和n-型漂移层1之间，形成寄生电容Cbt和1对寄生电容C’sd。1对寄生电容C’sd在图中与沟槽TR的侧壁面的右侧及左侧各自的寄生电容对应。由于这些寄生电容并联连接，因此它们的合计为总寄生电容Ctota1。另外，将1对寄生电容C’sd的合计，即寄生电容C’sd的2倍定义为Csd。就寄生电容Cbt及寄生电容Csd而言，如果将栅极绝缘膜5的相对介电常数定义为εox，将真空中的介电常数定义为ε0，则表示如下。
[数学式9]
Figure BDA0001754171610000194
[数学式10]
Figure BDA0001754171610000201
根据式(1.8)，寄生电容Cbt及尺寸p具有一次函数的倒数关系(the reciprocal ofthe linear function)，并且具有与d、Xjn及w的相关性。另外，根据式(1.9)，寄生电容Csd具有与尺寸p成正比的关系。
在本实施方式中，通过使在沟槽TR的底面形成的寄生电容Cbt小，从而使通断特性更优异。具体而言，由于将在后面详细叙述的理由，以满足Cbt＜Csd的关系的方式选择参数。如果使用式(1.8)及式(1.9)，则该关系表示如下。
[数学式11]
Figure BDA0001754171610000202
∴
Figure BDA0001754171610000203
∴w·tsd＜2p·(d-Xjn-p)
[数学式12]
2p2-2(d-Xjn)p+w·tsd＜0············(1.10)
根据式(1.10)，尺寸p处于以下范围。
[数学式13]
Figure BDA0001754171610000211
图28是表示厚度tsd固定的情况下的尺寸p与寄生电容的关系的曲线图。如上所述，寄生电容Csd具有与尺寸p成正比的关系。另一方面，由于寄生电容Cbt由式(1.11)表示，因此被分为如下情形1～3来示出。
[数学式14]
情形1：(d-Xjn)2-2w·tsd＞0
情形2：(d-Xjn)2-2w·tsd＝0
情形3：(d-Xjn)2-2w·tsd＜0
如果参考该图28的曲线图，则为了满足上述Cbt＜Csd的关系，需要采用情形1。即，需要满足下式。
[数学式15]
(d-Xjn)2-2w·tsd＞0
如果将上式变形，则得到下式。
[数学式16]
(d-Xjn)2＞2w·tsd················(1.12)
在式(1.12)的条件下，根据式(1.11)尺寸p和深度Xjn之和(即栅极电极4的深度Xg)与深度Xjn的关系如下所示。
[数学式17]
Figure BDA0001754171610000231
根据上述关系，优选比率r＝(p+Xjn)/Xjn处于如下范围。
[数学式18]
rmin＜r＜rmax····················(1.13)
Figure BDA0001754171610000241
Figure BDA0001754171610000242
由此，在实施方式1中，优选比率r同时满足式(1.2)、式(1.7)、以及式(1.13)。
(关于寄生电容间的关系Cbt＜Csd)
下面对优选满足上述关系Cbt＜Csd的理由进行说明。
寄生电容Cbt由上述式(1.8)表示，寄生电容Csd由上述式(1.9)表示。通过对这些式中的构造参数进行调整而决定寄生电容Cbt及Csd的值。下面，对2个情形中的模拟结果进行说明。
作为第1情形，图29是表示通过在沟槽TR间的尺寸固定的情况下使沟槽TR的深度d变化而调整沟槽TR的底面的寄生电容Cbt和沟槽TR的侧壁面的寄生电容Csd的关系的情形下的、集电极电流Ic及集电极-发射极间电压Vce的截止波形的模拟结果的曲线图(A)以及表示栅极-发射极间电压Vge及损耗电力Poff的截止波形的模拟结果的曲线图(B)。针对Cbt＞Csd的情况、Cbt＝Csd的情况、以及Cbt＜Csd的情况进行模拟。其中，在Cbt＜Csd的情况下，动态特性最良好，断开损耗也最小。
作为第2情形，图30是表示通过在沟槽TR的深度d及沟槽TR的间距固定的情况下对沟槽TR的宽度w和尺寸p的组进行设定而调整沟槽TR的底面的寄生电容Cbt和沟槽TR的侧壁面的寄生电容Csd的关系的情形下的、总寄生电容Cbt+-Csd和截止损耗Eoff的关系的模拟结果的曲线图(A)以及表示总寄生电容Cbt+-Csd和集电极-发射极间峰值电压VCE(peak)的关系的模拟结果的曲线图(B)。此外，在本模拟中，使n型杂质层8的深度Xjn、沟槽TR的侧壁面之上的栅极绝缘膜5的厚度tsd、栅极绝缘膜5的相对介电常数εox、沟槽TR的长度z、以及n-型漂移层1的厚度固定。另外，使各要素的杂质浓度分布固定。
如图所示，针对6种大小的总寄生电容Cbt+Csd，分别在Cbt<Csd的情况下(条件1)、以及在Cbt>Csd(条件2)的情况下进行模拟。如图30(A)所示，如果Cbt+Csd增加则截止损耗Eoff增大。如果Cbt+Csd相同，则在Cbt<Csd的情况和Cbt>Csd的情况之间截止损耗Eoff的差异小。另一方面，与Cbt>Csd的情况相比，Cbt<Csd的情况下的集电极-发射极间峰值电压VCE(peak)小。
图31是针对Cbt+Csd＝CA(图30(A)及图30(B))的情况示出集电极电流Ic及集电极-发射极间电压Vce的截止波形的模拟结果的曲线图(A)，针对Cbt+Csd＝CB(图30(A)及图30(B))的情况示出集电极电流Ic及集电极-发射极间电压Vce的截止波形的模拟结果的曲线图(B)，以及针对Cbt+Csd＝CC(图30(A)及图30(B))的情况示出集电极电流Ic及集电极-发射极间电压Vce的截止波形的模拟结果的曲线图(C)。图32是图31(A)的放大图(A)、图31(B)的放大图(B)、以及图31(C)的放大图(C)。图33是针对Cbt+Csd＝CA(图30(A)图30(B))的情况示出栅极-发射极间电压Vge及损耗电力Poff的截止波形的模拟结果的曲线图(A)，针对Cbt+Csd＝CB(图30(A)及图30(B))的情况示出栅极-发射极间电压Vge及损耗电力Poff的截止波形的模拟结果的曲线图(B)，以及针对Cbt+Csd＝CC(图30(A)及图30(B))的情况示出栅极-发射极间电压Vge及损耗电力Poff的截止波形的模拟结果的曲线图(C)。图34是针对Cbt+Csd＝CA(图30(A)及图30(B))的情况示出集电极电流Ic及集电极-发射极间电压Vce的导通波形的模拟结果的曲线图(A)，针对Cbt+Csd＝CB(图30(A)及图30(B))的情况示出集电极电流Ic及集电极-发射极间电压Vce的导通波形的模拟结果的曲线图(B)，以及针对Cbt+Csd＝CC(图30(A)及图30(B))的情况示出集电极电流Ic及集电极-发射极间电压Vce的导通波形的模拟结果的曲线图(C)。图35是针对Cbt+Csd＝CA(图30(A)图30(B))的情况示出栅极-发射极间电压Vge及损耗电力Pon的导通波形的模拟结果的曲线图(A)，针对Cbt+Csd＝CB(图30(A)及图30(B))的情况示出栅极-发射极间电压Vge及损耗电力Pon的导通波形的模拟结果的曲线图(B)，以及针对Cbt+Csd＝CC(图30(A)及图30(B))的情况示出栅极-发射极间电压Vge及损耗电力Pon的导通波形的模拟结果的曲线图(C)。
在Cbt<Csd的情况和Cbt>Csd的情况之间，栅极-发射极间电压Vge的波形大致相同。另一方面，如图32(A)～图32(C)所示，与Cbt>Csd的情况相比，Cbt<Csd的情况的集电极-发射极间电压Vce的峰值被抑制。另外，如图34(C)所示，在采用大的Cbt+Csd时，Cbt>Csd的情况产生剧烈振荡，但在Cbt<Csd的情况下振荡被抑制。由此可知，与Cbt>Csd的情况相比，Cbt<Csd的情况具有优异的动态特性。
由此，根据2个情形的模拟结果的任意者均可知，从动态特性的观点出发，优选以满足Cbt<Csd的关系的方式选择构造参数。
此外，在图30所示的模拟中，尺寸p及宽度w在条件1的情况下设为p1及w1并且在条件2的情况下设为p2及w2，这些p1、w1、p2以及w2的值在如下(1)～(8)步骤中进行设定。
(步骤1)设定能够满足上述本实施方式中的优选条件的恰当尺寸p1。
(步骤2)根据式(1.9)计算出条件1的Csd即Csd1。
(步骤3)根据p1及Csd1、式(1.8)，设定满足Cbt1<Csd1的关系的宽度w1。此外，可设定的宽度w的下限为以工艺的观点来看可将栅极电极4埋入的宽度与沟槽TR的侧壁面之上的栅极绝缘膜的厚度tsd的2倍相加得到的值。另外，可设定的宽度w的上限为从沟槽TR的间距尺寸将以工艺的观点来看可容许的沟槽TR之间的最小尺寸(即沟槽TR之间的半导体基板70的台面部的尺寸)减去得到的值。
(步骤4)根据上述p1及w1、式(1.8)，对条件1的Cbt即Cbt1进行计算。
(步骤5)设定满足p2<p1的关系的尺寸p2。
(步骤6)根据式(1.9)对条件2的Csd即Csd2进行计算。
(步骤7)通过Cbt2＝Cbt1+Csd1-Csd2的式对条件2的Cbt即Cbt2进行计算，以使得在条件1和条件2之间Cbt+Csd相同。
(步骤8)根据上述Cbt2及p2、式(1.8)，对w2进行计算。
(沟槽栅极构造的制造方法)
图36～图45是表示IGBT 91所具有的沟槽栅极构造的制造方法例的第1～第10工序的局部剖视图。
参照图36，首先准备半导体基板70。参照图37，通过在半导体基板70的基板上表面SS1之上进行使用了反应性离子蚀刻(RIE：Reactive Ion Etching)的深蚀刻而形成沟槽TR。参照图38，通过热氧化，在包含沟槽TR内表面的基板上表面SS1之上形成热氧化膜5a。参照图39，隔着热氧化膜5a形成将沟槽TR填埋的多晶硅层60。参照图40，通过对多晶硅层60进行由湿蚀刻实现的回蚀，从而使多晶硅层60仅残留于沟槽TR的底面之上。参照图41，通过将多晶硅层60用作掩模的湿蚀刻，从而使热氧化膜5a仅残留于沟槽TR的底面之上。
参照图42，通过由热氧化形成牺牲层，从而热氧化膜5a进一步形成于沟槽TR的露出的内表面之上。然后，通过湿蚀刻将没有被多晶硅层60覆盖的热氧化膜5a去除。然后，通过湿蚀刻将多晶硅层60去除。参照图43，由此，使热氧化膜5a仅残留于沟槽TR的底面之上。
参照图44，对沟槽TR的内表面进行热氧化。由此，形成包含热氧化膜5a(图42)在内的由热氧化膜构成的栅极绝缘膜5。由于栅极绝缘膜5中的沟槽TR的底面之上的部分包含热氧化膜5a，由此具有比其它部分大的厚度。
参照图45，以隔着栅极绝缘膜5将沟槽TR填埋的方式在基板上表面SS1之上堆积多晶硅层，。通过回蚀，将多晶硅层中的沟槽TR之外的部分去除，从而形成栅极电极4。由此，得到IGBT 91所具有的沟槽栅极构造。
(效果的总结)
根据本实施方式，能够改善通断特性并对向其它重要的电气特性的不良影响进行抑制。具体而言，通过在截止/导通时的栅极波形中出现的镜像区域的缩短，从而能够降低截止/导通损耗。另外，能够对振荡现象及阶跃现象进行抑制。
栅极绝缘膜5和栅极电极4的界面的深度Xg比n-型漂移层1和n型杂质层8的界面的深度Xjn大。并且，沟槽TR的底面的深度d比n-型漂移层1和n型杂质层8的界面的深度Xjn大，并且比n-型漂移层1和p+型杂质层11的界面的深度Xjp小。由此，能够充分地确保耐电压。
栅极绝缘膜5由一种材料，在典型情况下，由热氧化膜制成。由此，与栅极绝缘膜5由多个材料制成的情况相比，制造方法被简化。
通过满足式(1.13)，就寄生电容而言，能够满足Cbt<Csd的关系。根据上述模拟的结果，通过满足该关系，从而容易得到低接通电压和良好的通断特性。
在上述关系中考虑的寄生电容Csd是在埋入有栅极电极4的沟槽TR的侧壁面之上由n-型漂移层1构成的电容，是能够进行调整而不会向接通电压造成大的影响的参数。因此，根据本实施方式，不会向接通电压造成大的不良影响，容易使动态特性提高。如果对在埋入有栅极电极4的沟槽TR的侧壁面之上(并非n-型漂移层1)由n型杂质层8构成的寄生电容进行大幅度调整，则向接通电压的不良影响容易变大。
沟槽TR的底面在主要部分TRm由n-型漂移层1构成。由此，能够使接通电压更低。下面对该理由进行说明。参照图46，如果进行导通动作，则通过在栅极(G)-发射极(E)之间施加正电压，从而在沟槽TR的侧壁面之上，在栅极绝缘膜5与n-型漂移层1及n型杂质层8各自之间的界面形成电子积蓄层。从该电子积蓄层向n-型漂移层1中注入电子(图中，参照实线箭头)。由此，n-型漂移层的发射极侧(图中，上侧)的电子浓度上升。对应地，从集电极侧(图中，下侧)注入空穴(图中，参照虚线箭头)。其结果，n-型漂移层1中的载流子浓度增大，因此接通电压降低。如果在图46中将p型杂质层设置于沟槽TR的底面，则会由此阻碍上述电子注入。因此，接通电压上升。
n型杂质层8在基板上表面SS1的面内方向将多个沟槽TR之间连接。由此，能够使接通电压更低。下面对该理由进行说明。再次参照图46，由于将沟槽TR之间连接的n型杂质层8和n-型漂移层1的界面，在沟槽TR之间形成针对空穴的势垒。从集电极侧(图中，下侧)注入的空穴积蓄于该势垒(图中，参照虚线箭头)。其结果，n-型漂移层1的发射极侧的载流子浓度增大，因此接通电压降低。如果在图46中在沟槽TR之间以将n型杂质层8截断的方式设置p型杂质层，则会由此将上述势垒也截断。因此，接通电压上升。
通过设置p+型杂质层11(图3)，从而能够缓和沟槽TR的端部TRe的底面的电场集中。此外，由于在沟槽TR的主要部分TRm的底面，通过由相邻的其它沟槽TR产生的场板效应使电场集中得到缓和，因此，由没有设置p+型杂质层11造成的向耐电压的不良影响小。相反，由于在端部TRe，由相邻的其它沟槽TR产生的场板效应小，因此如果没有设置p+型杂质层11，则耐电压容易变小。
栅极绝缘膜5中的面向沟槽TR的侧壁面并且面向n-型漂移层1的部分的厚度tsd比栅极绝缘膜5中的面向沟槽TR底面的部分的厚度tbt小。由此，能够使接通电压更低。下面对该理由进行说明。再次参照图46，使用厚度tsd、栅极绝缘膜5的相对介电常数εox、真空中的介电常数ε0、以及栅极-发射极间电压Vge与平带电压Vfb的差值，将在构成沟槽TR的侧壁面的半导体基板70形成的电子积蓄层所具有的每单位面积的电荷量Qe表示如下。
[数学式19]
Figure BDA0001754171610000291
为了使接通电压更小，需要从电子积蓄层注入更多电子。为此，优选电荷量Qe大。因此，优选厚度tsd比厚度tbt小。此外，如果栅极绝缘膜5中的面向沟槽TR的侧壁面并且面向n型杂质层8的部分的厚度与上述同样地小，则能够进一步降低接通电压。
端部TRe(图3)的侧壁面不具有n+型发射极区域10(图2)，在典型情况下，仅由p+型杂质层11构成。因此，端部TRe不构成沟道。由此，避免设置具有由p+型杂质层11形成的沟道的寄生MIS构造。如果存在这样的寄生MIS构造，则在IGBT 91内，混杂有由p型基极层7形成的MIS构造和由p+型杂质层11形成的寄生MIS构造。这2个MIS构造特性不同。具体而言，由于p型基极层7的杂质浓度和p+型杂质层11的杂质浓度通常是不同的，因此由p型基极层7形成的MIS构造的阈值电压和由p+型杂质层11形成的寄生MIS构造的阈值电压不同。因此，有时在端部TRe附近在意料外的定时(timing)使栅极变为接通状态，其结果，有时由于端部TRe附近的电流集中而产生IGBT的热破坏。根据本实施方式，由于在端部TRe没有构成沟道，因此能够避免这样的局部电流集中。
(附记)
此外，本实施方式例如在向3300V左右的高耐电压等级的IGBT应用时是有效的，另外，在向其它耐电压等级应用时也同样有效。另外，IGBT并不限于上述中详述的结构，例如也可以是反向导通IGBT(RC-IGBT：Reverse-Conducting IGBT)。另外，半导体基板的半导体材料并不特别限定。另外，作为变形例，也可以将作为第1导电型的n型和作为第2导电型的p型彼此调换。这些事项在后述的实施方式2中也是同样的。
[实施方式2]
(结构的概要)
图47是概略地表示本实施方式2的IGBT 92的结构的局部剖视图。图48是图47的区域XLVIII的剖面斜视图。图49是沿图47的线XLIX-XLIX的局部剖视图。此外，在图48的区域EX，为了方便观察半导体基板70的基板上表面SS1，省略了基板上表面SS1上方的结构的图示。
IGBT 92具有栅极绝缘膜50以替代栅极绝缘膜5(实施方式1)。与栅极绝缘膜5的情况同样地，栅极绝缘膜50中的面向沟槽TR底面的部分的厚度比栅极绝缘膜50中的面向沟槽TR的侧壁面并且面向n-型漂移层1的部分的厚度大。栅极绝缘膜50具有绝缘膜51(第1绝缘膜)和绝缘膜52(第2绝缘膜)。绝缘膜52隔着绝缘膜51设置于沟槽TR的底面之上。绝缘膜52没有设置于沟槽TR的侧壁面之上。因此，沟槽TR的侧壁面没有隔着绝缘膜52而是仅隔着绝缘膜51与栅极电极4相对。
绝缘膜51在栅极电极4与沟槽TR各自的侧壁面的n-型漂移层1之间具有厚度ti1。在沟槽TR的侧壁面之上，厚度ti1实质上是均匀的即可。另外，在本实施方式中，如图47所示，绝缘膜51在栅极电极4与沟槽TR各自的底面的n-型漂移层1之间，具有与上述厚度ti1实质上相同的厚度。换言之，在本实施方式中，绝缘膜51以均匀的厚度ti1将沟槽TR的内表面覆盖。绝缘膜52在深度方向(图中，x方向)具有厚度ti2。
绝缘膜51具有第1组分。绝缘膜52具有与上述第1组分不同的第2组分。第1组分可以是氧化物。特别地，在绝缘膜51为通过热氧化形成的氧化膜的情况下，容易使栅极绝缘膜具有良好的界面特性。具体而言，界面的缺陷密度变低，因此栅极泄漏降低。绝缘膜51及绝缘膜52分别具有介电常数εi1及介电常数εi2。以降低沟槽TR的底面的寄生电容Cbt的观点看，优选介电常数εi2比介电常数εi1低。
接下来，在下面对IGBT 92的要素所具有的优选的尺寸的概要进行说明。此外，与在实施方式1中定义的尺寸同样的尺寸由同样的名称表示。另外，在实施方式1中与栅极绝缘膜5关联地定义的比率r在本实施方式中是与栅极绝缘膜50关联地定义的。
与实施方式1同样地，深度Xg比深度Xjn大。另外，深度d比深度Xjn大，并且比深度Xjp小。并且，在本实施方式中，如后面所述，优选满足使用由式(2.4)和式(2.9)定义的有效介电常数εef表现的式(2.15)。
此外，关于上述之外的结构，由于与上述实施方式1的结构大致相同，因此对相同或对应的要素标注相同标号，不重复其说明。
(深度d和深度Xjn的关系)
关于此，优选与实施方式1同样地满足式(1.1)的关系。
(关于比率r＝Xg/Xjn的优选值)
关于此，优选与实施方式1同样地满足式(1.2)的关系。
(关于深度Xg、深度Xjn、宽度w、以及厚度tsd的相关性)
图50是说明IGBT 92的沟槽栅极构造中的尺寸的定义的局部剖面斜视图。作为图中y轴方向的尺寸，沟槽TR具有宽度w。另外，作为图中z轴方向的尺寸，沟槽TR具有长度z。另外，栅极电极4被设置为从n型杂质层8的深度Xjn起进一步加深尺寸p。其它尺寸的定义如上所述。在深度关系的尺寸之间，在它们的定义上，存在如下关系。
[数学式20]
ti2＝d-Xjn-p-ti1····················(2.1)
在本实施方式中，如图50所示，由于存在厚度ti2的绝缘膜52，因此ti2＞0。因此，如果考虑到上述式(2.1)，则满足下式。
[数学式21]
ti2＝d-Xjn-p-ti1＞0
∴d-Xjn-p＞ti1·················(2.2)
如果通过n型杂质层8的深度Xjn将式(2.2)标准化，则得到下式。
[数学式22]
Figure BDA0001754171610000321
比率r与实施方式1同样地，也表示如下。
[数学式23]
Figure BDA0001754171610000322
根据该式和上述式(2.3)导出下式。
[数学式24]
Figure BDA0001754171610000323
图51是表示图50中的寄生电容的等价电路的说明图。在栅极电极4中的具有尺寸p的部分和n-型漂移层1之间，形成寄生电容Ci1、寄生电容Ci2以及1对寄生电容C’sd。1对寄生电容C’sd在图中与沟槽TR的侧壁面的右侧及左侧各自的寄生电容对应。与实施方式1同样地，将1对寄生电容C’sd的合计，即寄生电容C’sd的2倍定义为Csd。寄生电容Csd表示如下。
[数学式25]
Figure BDA0001754171610000331
根据式(2.5)，与实施方式1同样地，寄生电容Csd具有与尺寸p成正比的关系。
寄生电容Ci1是沟槽TR的底面的绝缘膜51所形成的寄生电容，寄生电容Ci2是沟槽TR的底面的绝缘膜52所形成的寄生电容。这些寄生电容表示如下。
[数学式26]
Figure BDA0001754171610000332
Figure BDA0001754171610000333
由于寄生电容Ci1及寄生电容Ci2彼此串联连接，因此沟槽TR的底面的寄生电容Cbt表示如下。
[数学式27]
Figure BDA0001754171610000334
此处，沟槽TR的底面之上的栅极绝缘膜50的厚度tbt表示如下。
[数学式28]
tbt＝ti1+ti2·······················(2.7)
如果将沟槽TR的底面之上的绝缘膜51及绝缘膜52的层叠体视为具有厚度tbt和均匀的相对介电常数εef的假想的绝缘膜，则寄生电容Cbt表示如下。
[数学式29]
Figure BDA0001754171610000341
根据式(2.6)及式(2.8)，如以下这样导出相对介电常数εef。
[数学式30]
Figure BDA0001754171610000342
∴
Figure BDA0001754171610000343
∴
Figure BDA0001754171610000344
再次参照图50，沟槽TR的底面之上的绝缘膜51的厚度及绝缘膜52的厚度之和表示如下。
[数学式31]
ti1+ti2＝d-Xjn-p···············(2.10)
根据式(2.8)及式(2.10)，寄生电容Cbt表示如下。
[数学式32]
Figure BDA0001754171610000351
根据式(2.11)，寄生电容Cbt及尺寸p具有一次函数的倒数关系，并且具有与d、Xjn及w的相关性。
在本实施方式中，通过使在沟槽TR的底面形成的寄生电容Cbt小，从而使通断特性更优异。具体而言，由于在实施方式1中叙述的理由，以满足Cbt＜Csd的关系的方式选择参数。如果使用式(2.5)及式(2.11)，则该关系表示如下。
[数学式33]
Figure BDA0001754171610000352
∴
Figure BDA0001754171610000353
∴(εef/εil)w·ti1＜2p·(d-Xjn-p)
∴2p2-2(d-Xjn)p+(εef/εi1)w·ti1＜0·····(2.12)
根据式(2.12)，尺寸p处于如下范围。
[数学式34]
Figure BDA0001754171610000361
图52是表示厚度ti1固定的情况下的尺寸p与寄生电容的关系的曲线图。如上所述，寄生电容Csd具有与尺寸p成正比的关系。另一方面，由于寄生电容Cbt由式(2.13)表示，因此被分为如下情形1～3来示出。
[数学式35]
情形1：(d-Xjn)2-2(εef/εi1)w·ti1＞0
情形2：(d-Xjn)2-2(εef/εi1)w·ti1＝0
情形3：(d-Xjn)2-2(εef/εi1)w·ti1＜0
如果参考该图52的曲线图，则为了满足上述Cbt＜Csd的关系，需要采用情形1。即，需要满足下式。
[数学式36]
(d-Xjn)2-2(εef/εi1)w·ti1＞0
∴(d-Xjn)2＞2(εef/εi1)w·ti1···········(2.14)
在上述条件下，尺寸p和深度Xjn之和(即栅极电极4的深度Xg)与深度Xjn的关系根据式(2.13)，变为如下这样。
[数学式37]
Figure BDA0001754171610000381
根据上述关系，优选比率r＝(p+Xjn)/Xjn处于如下范围。
[数学式38]
rmin＜r＜rmax····················(2.15)
Figure BDA0001754171610000391
Figure BDA0001754171610000392
由此，在本实施方式2中，优选比率r同时满足式(1.2)、式(2.4)、以及式(2.15)。
(沟槽栅极构造的制造方法)
图53～图61是表示IGBT 92所具有的沟槽栅极构造的制造方法例的第1～第9工序的局部剖视图。
参照图53，通过与上述的图36～图38(实施方式1)同样的工序，在包含沟槽TR内表面的基板上表面SS1之上形成热氧化膜51a。参照图54，在热氧化膜51a之上形成绝缘膜52a。绝缘膜52a具有成为绝缘膜52的部分。
参照图55，隔着热氧化膜51a及绝缘膜52a形成将沟槽TR填埋的多晶硅层60。参照图56，通过对多晶硅层60进行由湿蚀刻实现的回蚀，从而使多晶硅层60仅残留于沟槽TR的底面之上。参照图57，通过将多晶硅层60用作掩模的湿蚀刻，使热氧化膜51a及绝缘膜52a仅残留于沟槽TR的底面之上。
参照图58，通过由热氧化形成牺牲层，从而热氧化膜51a进一步形成于沟槽TR的露出的内表面之上。然后，由湿蚀刻将没有被多晶硅层60覆盖的热氧化膜51a去除。然后，通过湿蚀刻将多晶硅层60去除。参照图59，由此，使热氧化膜51a及绝缘膜52a仅残留于沟槽TR的底面之上。
参照图60，对沟槽TR的内表面进行热氧化。由此，形成包含热氧化膜51a(图59)在内的由热氧化膜构成的绝缘膜51。由于绝缘膜51中的沟槽TR的底面之上的部分包含热氧化膜51a，由此具有比其它部分大的厚度。
参照图61，以隔着栅极绝缘膜5将沟槽TR填埋的方式在基板上表面SS1之上堆积多晶硅层。通过回蚀，将多晶硅层中的沟槽TR之外的部分去除，从而形成栅极电极4。由此，得到IGBT 92所具有的沟槽栅极构造。
为了更容易地进行上述工序，优选绝缘膜52a的组分(即绝缘膜52的组分)适于在具有高宽比的沟槽TR的内表面之上尽可能均匀地进行成膜。另外，优选上述组分与n-型漂移层1的组分相比能够以高速进行蚀刻，即相对于n-型漂移层1具有高的蚀刻选择比。
(效果的总结)
根据本实施方式，在沟槽TR的底面之上，隔着具有第1组分的绝缘膜51，设置具有第2组分的第2绝缘膜52。由此，能够以多个材料构成栅极绝缘膜50中的底面之上的部分。因此，能够不仅通过厚度，还通过材料物理特性设置栅极绝缘膜50中的底面之上的部分和其它部分之间的差异。特别地，通过使用具有比绝缘膜51的介电常数εi1低的介电常数εi2的绝缘膜52，从而能够使沟槽TR底面的寄生电容Cbt显著地减小。由此，能够改善通断特性，特别是抑制振荡现象。
特别地，通过将绝缘膜51设为热氧化膜，将绝缘膜52设为热氧化膜之外的绝缘膜，从而与绝缘膜51整体为热氧化膜的情况相比，能够抑制热氧化时产生的应力。由此，能够抑制由上述应力引起的沟槽内表面之上的半导体基板70的损伤或缺陷的产生。因此，能够抑制栅极泄漏及阈值电压波动，另外，能够提高栅极绝缘膜的可靠性。
通过满足式(2.14)，就寄生电容而言，能够满足Cbt<Csd的关系。根据上述模拟的结果，通过满足该关系，从而容易得到低接通电压和良好的通断特性。
此外，在上述本实施方式中，栅极电极4与沟槽TR的侧壁面的n-型漂移层1之间的绝缘膜51的厚度和栅极电极4与沟槽TR的底面的n-型漂移层1之间的绝缘膜51的厚度实质上相同，但只要就寄生电容而言满足Cbt<Csd的条件，则这些厚度也可以彼此不同。
[实施方式3]
本实施方式3将上述实施方式1、2或上述变形例涉及的半导体装置应用于电力变换装置。本发明并不限于特定的电力变换装置，但作为本实施方式3，下面对将本发明应用于三相逆变器的情况进行说明。
图62是概略地表示应用本发明的实施方式3涉及的电力变换装置200而成的电力变换系统的结构的框图。
电力变换装置200为连接于电源100和负载300之间的三相逆变器，将从电源100供给的直流电力变换为交流电力，将交流电力供给至负载300。电力变换装置200具有主变换电路201、驱动电路202、以及控制电路203。主变换电路201具有IGBT 91(实施方式1)或IGBT92(实施方式2)作为开关元件，将输入来的直流电力变换为交流电力而将其输出。驱动电路202将对作为开关元件的半导体装置各自进行驱动的驱动信号输出至半导体装置。控制电路203将对驱动电路202进行控制的控制信号输出至驱动电路202。
电源100为直流电源，将直流电供给至电力变换装置200。电源100可以由各种电源构成，例如，能够由直流系统、太阳能电池、以及蓄电池构成，也可以由与交流系统连接的整流电路或AC/DC转换器构成。另外，也可以由将从直流系统输出的直流电力变换为规定的电力的DC/DC转换器构成电源100。
负载300为由从电力变换装置200供给的交流电力进行驱动的三相电动机。此外，负载300并不限于特定的用途，是搭载于各种电气设备的电动机，例如，用作面向混合动力汽车、电动汽车、铁路车辆、电梯、或空调设备的电动机。
以下，对电力变换装置200的详细情况进行说明。主变换电路201具备开关元件及续流二极管(未图示)。通过开关元件进行通断，从而主变换电路201将从电源100供给的直流电力变换为交流电力，将其供给至负载300。主变换电路201的具体的电路结构是多种多样的，但本实施方式涉及的主变换电路201为2电平的三相全桥电路，其能够由6个开关元件和与各个开关元件反并联的6个续流二极管构成。6个开关元件两个两个地进行串联连接而构成上下桥臂，各上下桥臂构成全桥电路的各相(U相、V相、W相)。而且，各上下桥臂的输出端子，即主变换电路201的3个输出端子与负载300连接。
驱动电路202生成对主变换电路201的开关元件进行驱动的驱动信号，供给至主变换电路201的开关元件的控制电极。具体而言，驱动电路202按照来自后述的控制电路203的控制信号，将使开关元件成为接通状态的驱动信号、以及使开关元件成为断开状态的驱动信号输出至各开关元件的控制电极。在将开关元件维持为接通状态的情况下，驱动信号为大于或等于开关元件的阈值电压的电压信号(接通信号)，在将开关元件维持为断开状态的情况下，驱动信号为小于或等于开关元件的阈值电压的电压信号(断开信号)。
控制电路203对主变换电路201的开关元件进行控制以将所期望的电力供给至负载300。具体而言，控制电路203基于应该供给至负载300的电力，对主变换电路201的各开关元件应该成为接通状态的时间(导通时间)进行计算。例如，能够通过对应于应该输出的电压而对开关元件的导通时间进行调制的PWM控制对主变换电路201进行控制。而且，控制电路203将控制指令(控制信号)输出至驱动电路202，以使得在各定时将接通信号输出至应该成为接通状态的开关元件，将断开信号输出至应该成为断开状态的开关元件。驱动电路202按照该控制信号，将接通信号或断开信号作为驱动信号输出至各开关元件的控制电极。
根据本实施方式，主变换电路201具有IGBT 91(实施方式1)或IGBT 92(实施方式2)作为开关元件。由此，在主变换电路中，能够改善通断特性并对向其它重要的电气特性的不良影响进行抑制。具体而言，通过在截止/导通时的栅极波形中出现的镜像区域的缩短，能够降低截止/导通损耗。另外，能够对振荡现象及阶跃现象进行抑制。由此，能够提高电力变换装置的变换效率，另外，能够使来自主变换电路的输出波形更忠实地对应于控制信号。
在本实施方式中，说明了将本发明应用于2电平的三相逆变器的例子，但本发明并不限于此，能够应用于各种电力变换装置。在本实施方式中，电力变换装置为2电平电力变换装置，但也可以是3电平等多电平电力变换装置。另外，在对单相负载供给电力的情况下，也可以将本发明应用于单相逆变器。另外，在对直流负载等供给电力的情况下，也可以将本发明应用于DC/DC转换器或AC/DC转换器。
另外，应用了本发明的电力变换装置并不限于上述的负载为电动机的情况，例如，也能够用作放电加工机、激光加工机、感应加热烹调器及非接触器供电系统中的任意者的电源装置，并且也能够用作太阳能发电系统或蓄电系统等的功率调节器。
此外，本发明可以在其发明的范围内将各实施方式自由地组合，或将各实施方式适当变形、省略。

Claims (4)

1.一种半导体装置，其具备半导体基板，该半导体基板具有第1基板表面和与所述第1基板表面相反的第2基板表面，所述半导体基板包含：
漂移层，其具有第1面和与所述第1面相反的第2面，呈第1导电型；
第1杂质层，其设置于所述漂移层的所述第1面之上，呈所述第1导电型，具有比所述漂移层的杂质浓度高的杂质浓度；
第2杂质层，其设置于所述漂移层的所述第1面之上，呈与所述第1导电型不同的第2导电型；
基极层，其设置于所述第1杂质层之上，呈所述第2导电型；
第1发射极区域，其设置于所述基极层之上，局部地构成所述第1基板表面，呈所述第1导电型；
第2发射极区域，其设置于所述基极层之上，局部地构成所述第1基板表面，呈所述第2导电型；以及
集电极区域，其直接或间接地设置于所述漂移层的所述第2面之上，至少局部地构成所述第2基板表面，呈所述第2导电型，
在所述半导体基板的所述第1基板表面形成有多个沟槽，所述多个沟槽各自具有设置有底面及侧壁面的内表面，所述多个沟槽各自具有：主要部分，其沿所述第1基板表面延伸；以及端部，其沿所述第1基板表面与所述主要部分连接，所述底面在所述主要部分由所述漂移层构成并且在所述端部由所述第2杂质层构成，所述第1杂质层在所述第1基板表面的面内方向将所述多个沟槽之间连接，
所述半导体装置还具备将所述多个沟槽的所述内表面覆盖的栅极绝缘膜、以及隔着所述栅极绝缘膜而埋入至所述多个沟槽内的栅极电极，
所述栅极绝缘膜在所述栅极电极和所述侧壁面的所述漂移层之间具有第1厚度，并且在所述栅极电极和所述底面的所述漂移层之间具有第2厚度，所述第2厚度比所述第1厚度大，
所述栅极绝缘膜由一种材料制成，
如果将所述漂移层和所述第1杂质层的界面的深度定义为Xjn，
将所述栅极绝缘膜和所述栅极电极的界面的深度相对于所述漂移层和所述第1杂质层的界面的深度的比率定义为r，
将所述沟槽的宽度定义为w，
将所述沟槽的所述底面的深度定义为d，
将所述沟槽的所述侧壁面之上的所述栅极绝缘膜的厚度定义为tsd，则满足如下关系
[数学式1]
Figure FDA0003221673950000021
及
[数学式2]
rmin＜r＜rmax
Figure FDA0003221673950000022
Figure FDA0003221673950000023
2.一种半导体装置，其具备半导体基板，该半导体基板具有第1基板表面和与所述第1基板表面相反的第2基板表面，所述半导体基板包含：
漂移层，其具有第1面和与所述第1面相反的第2面，呈第1导电型；
第1杂质层，其设置于所述漂移层的所述第1面之上，呈所述第1导电型，具有比所述漂移层的杂质浓度高的杂质浓度；
第2杂质层，其设置于所述漂移层的所述第1面之上，呈与所述第1导电型不同的第2导电型；
基极层，其设置于所述第1杂质层之上，呈所述第2导电型；
第1发射极区域，其设置于所述基极层之上，局部地构成所述第1基板表面，呈所述第1导电型；
第2发射极区域，其设置于所述基极层之上，局部地构成所述第1基板表面，呈所述第2导电型；以及
集电极区域，其直接或间接地设置于所述漂移层的所述第2面之上，至少局部地构成所述第2基板表面，呈所述第2导电型，
在所述半导体基板的所述第1基板表面形成有多个沟槽，所述多个沟槽各自具有设置有底面及侧壁面的内表面，所述多个沟槽各自具有：主要部分，其沿所述第1基板表面延伸；以及端部，其沿所述第1基板表面与所述主要部分连接，所述底面在所述主要部分由所述漂移层构成并且在所述端部由所述第2杂质层构成，所述第1杂质层在所述第1基板表面的面内方向将所述多个沟槽之间连接，
所述半导体装置还具备将所述多个沟槽的所述内表面覆盖的栅极绝缘膜、以及隔着所述栅极绝缘膜而埋入至所述多个沟槽内的栅极电极，
所述栅极绝缘膜在所述栅极电极和所述侧壁面的所述漂移层之间具有第1厚度，并且在所述栅极电极和所述底面的所述漂移层之间具有第2厚度，所述第2厚度比所述第1厚度大，
所述栅极绝缘膜包含：第1绝缘膜，其以均匀厚度将所述多个沟槽的所述内表面覆盖并具有第1组分；以及第2绝缘膜，其隔着所述第1绝缘膜设置于所述多个沟槽的所述底面之上并具有第2组分，所述第2组分与所述第1组分不同，
如果将所述漂移层和所述第1杂质层的界面的深度定义为Xjn，
将所述栅极绝缘膜和所述栅极电极的界面的深度相对于所述漂移层和所述第1杂质层的界面的深度的比率定义为r，
将所述沟槽的宽度定义为w，
将所述沟槽的所述底面的深度定义为d，
将所述第1绝缘膜及所述第2绝缘膜的厚度分别定义为ti1及ti2，
将所述第1绝缘膜及所述第2绝缘膜的介电常数分别定义为εi1及εi2，
定义出
[数学式3]
Figure FDA0003221673950000041
则满足如下关系
[数学式4]
Figure FDA0003221673950000042
及
[数学式5]
rmin＜r＜rmax
Figure FDA0003221673950000043
Figure FDA0003221673950000044
3.根据权利要求1或2所述的半导体装置，其中，
所述栅极绝缘膜和所述栅极电极的界面的深度比所述漂移层和所述第1杂质层的界面的深度大，
所述多个沟槽的所述底面的深度比所述漂移层和所述第1杂质层的界面的深度大，并且比所述漂移层和所述第2杂质层的界面的深度小。
4.一种电力变换装置，其具备：
主变换电路，其具有权利要求1至3中任一项所述的半导体装置，该主变换电路将输入来的电力进行变换而输出；
驱动电路，其将对所述半导体装置进行驱动的驱动信号输出至所述半导体装置；以及
控制电路，其将对所述驱动电路进行控制的控制信号输出至所述驱动电路。
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