CN106024854A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及半导体装置及其制造方法。实现了半导体装置的性能的改善。所述半导体装置包括第一沟槽栅电极以及第二和第三沟槽栅电极，第二和第三沟槽栅电极位于插入它们之间的第一沟槽栅电极的两侧上。在位于第一和第二沟槽栅电极之间的半导体层和位于第一和第三沟槽栅电极之间的半导体层中的每一个中，形成多个p+型半导体区域。在平面图中所述p+型半导体区域沿第一沟槽栅电极的延伸方向布置为彼此分隔开。

Description

半导体装置及其制造方法
相关申请的交叉引用
通过引用将2015年3月25日提交的日本专利申请No.2015-063339的公开包括说明书、附图以及摘要整体并入在此。
技术领域
本发明涉及半导体装置，其可以被适当地用作例如包括绝缘栅型双极晶体管(IGBT)的半导体装置。
背景技术
作为具有低导通电阻的IGBT，已经广泛地使用沟槽栅极型IGBT。已经开发了一种IE型IGBT，其中在单元形成区域中，交替地布置有源单元区域(每一个都耦接到发射极电极)和无源单元区域(每一个都包括浮置区域)，以允许使用IE(注入增强)效应。IE效应降低了当IGBT处于导通状态时来自发射极电极的空穴的放电的可能性，并因此增加漂移区中存储的电荷的密度。
日本未审查专利公开No.2012-256839(专利文献1)公开了一种技术，其中在IE型沟槽栅极IGBT中，设置在单元形成区域中的每一个线性单位单元区域包括线性有源单元区域和设置在线性无源单元区域两侧上的线性无源单元区域，从而使得线性有源单元区域插入在其间。
日本未审查专利公开No.2013-140885(专利文献2)公开了一种技术，其中在IE型沟槽栅极IGBT中，设置在单元形成区域中的每一个线性单位单元区域包括线性混合单元区域，并且在线性混合单元区域中，设置第一线性混合子单元区域和第二线性混合子单元区域。
日本未审查专利公开No.2006-210547(专利文献3)公开了一种技术，其中在绝缘栅型半导体装置中，提供设置在具有第一导电类型的第一半导体层上的具有第二导电类型的第二半导体层，形成在第二半导体层的顶表面中的多个条带沟槽，以及在沟槽之间在纵向方向上选择性地形成的每一个都具有第一导电类型的多个第三半导体区域。
[相关技术文献]
[专利文献]
[专利文献1]
日本未审查专利公开No.2012-256839
[专利文献2]
日本未审查专利公开No.2013-140885
[专利文献3]
日本未审查专利公开No.2006-210547
发明内容
已知这样一种半导体装置，其包括作为IE型沟槽栅极IGBT(诸如例如，上面提及的专利文献1中公开的IE型沟槽栅极IGBT)的具有GG型(栅极-栅极型)有源单元区域的IGBT。还已知这样一种半导体装置，其包括作为IE型沟槽栅极IGBT(诸如例如，上面提及的专利文献2中公开的IE型沟槽栅极IGBT)的具有EGE型(发射极-栅极-发射极型)有源单元区域的IGBT。
在包括具有EGE型有源区的IGBT的该半导体装置中，在电感作为负载耦接时的开关(switching)操作中，与包括具有GG型有源单元区域的IGBT的半导体装置相比，栅极电位较少受到有源单元区域中产生的位移电流的影响。
然而，在包括具有EGE型有源单元区域的IGBT的半导体装置中，期望进一步改善半导体装置的性能，诸如例如，IE效应。
从本说明书以及附图中的说明，其它问题以及本发明的新颖的特征将变得明了。
根据一个实施例，一种半导体装置包括第一沟槽栅电极以及第二和第三沟槽栅电极，第二和第三沟槽栅电极位于插入它们之间的第一沟槽栅电极的两侧上。第一沟槽栅电极耦接到栅电极。第二和第三沟槽栅电极耦接到发射极电极。在第一和第二沟槽栅电极之间的半导体层中，形成多个p+型半导体区域。在第一和第三沟槽栅电极之间的半导体层中，形成多个p+型半导体区域。在第一和第二沟槽栅电极之间或者在第一和第三沟槽栅电极之间，所述多个p+型半导体区域在平面图中沿第一沟槽栅电极的延伸方向布置以彼此分隔开。
根据另一实施例，在半导体装置的制造方法中，形成了第一沟槽栅电极以及第二和第三沟槽栅电极，第二和第三沟槽栅电极位于插入它们之间的第一沟槽栅电极的两侧上。第一沟槽栅电极耦接到栅电极。第二和第三沟槽栅电极耦接到发射极电极。接着，在第一和第二沟槽栅电极之间的半导体层中，形成多个p+型半导体区域，并且在第一和第三沟槽栅电极之间的半导体层中，形成多个p+型半导体区域。在第一和第二沟槽栅电极之间或者在第一和第三沟槽栅电极之间，所述多个p+型半导体区域在平面图中沿第一沟槽栅电极的延伸方向布置以彼此分隔开。
根据该实施例，可以改善半导体装置的性能。
附图说明
图1是实施例1中作为半导体装置的半导体芯片的平面图；
图2是实施例1中的半导体装置的主要部分平面图；
图3是实施例1中的半导体装置的主要部分平面图；
图4是实施例1中的半导体装置的主要部分截面图；
图5是实施例1中的半导体装置的主要部分截面图；
图6是实施例1中的半导体装置的主要部分截面图；
图7是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；
图8是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；
图9是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；
图10是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；
图11是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；
图12是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；
图13是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；
图14是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；
图15是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；
图16是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；
图17是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；
图18是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；
图19是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；
图20是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；
图21是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；
图22是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；
图23是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；
图24是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；
图25是比较示例1中的半导体装置的主要部分截面图；
图26是比较示例2中的半导体装置的主要部分平面图；
图27是比较示例2中的半导体装置的主要部分平面图；
图28是比较示例2中的半导体装置的主要部分截面图；
图29是以重叠的关系示出了当比较示例1中的半导体装置被导通时的位移电流路径的截面图；
图30是示出了当比较示例1中的半导体装置被导通时的位移电流路径的等效电路图；
图31是以重叠关系示出了当比较示例2中的半导体装置被导通时的位移电流路径的截面图；
图32是示出了当比较示例2中的半导体装置被导通时的位移电流路径的等效电路图；
图33是示出了比较示例2中的半导体装置中的p沟道寄生MOSFET的截面图；
图34是示出了L负载开关测试中的等效电路的电路图；
图35是示意性地示出了L负载开关测试中的开关波形的图；
图36是示出了当比较示例2中的半导体装置关断时的开关波形的图；
图37是示出了当比较示例2中的半导体装置关断时的开关波形的图；
图38是示出了当比较示例2中的半导体装置关断时的空穴密度分布的截面图；
图39是示出了比较示例1和2中的每一个半导体装置中在导通状态下集电极电流对集电极发射极电压的依赖关系的图；
图40是示出了比较示例1和2中的每一个半导体装置在导通状态下的集电极电流对集电极发射极电压的依赖关系的图；
图41是示出了比较示例1和2中的每一个半导体装置在导通状态下的集电极电流对集电极发射极电压的依赖关系的图；
图42是示出了比较示例1中的半导体装置在导通状态下厚度方向上的空穴密度分布的图；
图43是示出了比较示例1中的半导体装置在导通状态下厚度方向上的空穴密度分布的图；
图44是示出了比较示例1中的半导体装置中在导通状态下厚度方向上的空穴密度分布的图；
图45是示出了比较示例2中的半导体装置中在导通状态下厚度方向上的空穴密度分布的图；
图46是示出了比较示例2中的半导体装置中在导通状态下厚度方向上的空穴密度分布的图；
图47是示出了比较示例2中的半导体装置中在导通状态下厚度方向上的空穴密度分布的图；
图48是示出了当比较示例2中的半导体装置导通时的开关波形的图；
图49是示出了当比较示例2中的半导体装置导通时的开关波形的图；
图50是示出了比较示例1中的半导体装置中在导通状态下的空穴密度分布的截面图；
图51是示出了比较示例2中的半导体装置中在导通状态下的空穴密度分布的截面图；
图52是示出了比较示例2中的半导体装置关断时空穴电流密度的电位依赖关系的图；
图53是示出了比较示例2中的半导体装置导通时空穴电流密度的电位依赖关系的图；
图54是示出了其中使用了实施例2中的半导体装置的电子系统的一个示例的电路框图；
图55是示出了作为实施例2中的半导体装置的模块的等效电路图；
图56是示出了在比较示例3中的半导体装置中栅极-发射极电压的栅极电荷量依赖关系的图；
图57是示出了实施例2中的半导体装置中栅极-发射极电压的栅极电荷量依赖关系的图；
图58是示出了当比较示例3中的半导体装置和实施例2中的半导体装置通过L负载开关操作而关断时的开关波形的图；
图59是示出了当比较示例3中的半导体装置和实施例2中的半导体装置通过L负载开关操作而关断时的开关波形的图；
图60是示出了比较示例3中的半导体装置中包括的每一个IGBT芯片的伪器件模型的等效电路图；
图61是示出了实施例2中的半导体装置中包括的每一个IGBT芯片的伪器件模型的等效电路图；
图62是用于比较示例3和实施例2中的每一个半导体装置中的电路仿真的电路图；
图63是示出了比较示例3中的半导体装置中的电路仿真的结果的图；
图64是示出了实施例2中的半导体装置中的电路仿真的结果的图；
图65是实施例3中的半导体装置的主要部分平面图；
图66是实施例3中的半导体装置的主要部分截面图；
图67是实施例3的修改例中的半导体装置的主要部分平面图；
图68是实施例3的修改例中的半导体装置的主要部分截面图；
图69是实施例4中的半导体装置的主要部分平面图；
图70是实施例4中的半导体装置的主要部分截面图；
图71是实施例4的修改例中的半导体装置的主要部分平面图；
图72是实施例4的修改例中的半导体装置的主要部分截面图。
具体实施方式
在下面的实施例中，如果出于方便起见而需要的话，将通过将每一个实施例划分成多个部分或实施方式来对实施例进行说明。然而，它们在任何意义上都不是彼此不相关的，除非另外特别明确说明，而是它们处于这样的关系，其使得这些部分或实施方式中的一个是其它的部分或实施方式的部分或全部的修改、细节、补充说明等。
此外，在下面的实施例中，当提及项的数量等(包括数量、数值、量、范围等)时，它们并不限于特定数量，除非另外特别明确说明或者除非它们在原理上显然限于特定数量。项的数量等可以不小于或不大于特定数量。
此外，下面的实施例中，不言自明的是，其部件(也包括元件、步骤等并不必然是必须的，除非另外特别明确说明或者除非该部件在原理上被认为是显然必须的。同样地，如果在下面的实施例中提及部件等的形状、位置关系等，则所述形状等被认为包括与其基本上相近或类似的那些形状等，除非另外特别明确说明或者除非在原理上可以认为它们明显不是如此。对于前述的数值和范围也是如此。
下面将基于附图详细描述示例性实施例。注意，在用于示出实施例的全部附图中，具有相同功能的部件被指定以相同的附图标记，并且省略其重复说明。在下面的实施例中，原则上将不对相同或相似的部分进行重复说明，除非特别需要。
在实施例中所使用的附图中，即使在截面中也可能省略影线，以改善图示的清楚程度，而为了改善图示的清楚程度，即使平面图也可能被施加影线。
(实施例1)
下面将参考附图给出对实施例1中的半导体装置的具体说明。实施例1中的半导体装置包括具有EGE型(发射极-栅极-发射极型)有源单元区域的IGBT。注意，IGBT具有EGE型有源单元区域意指：在布置在有源单元区域中以彼此分隔开的三个沟槽栅电极当中，位于中间的沟槽栅电极电耦接到栅电极，并且位于两端的两个沟槽栅电极中的每一个电耦接到发射极电极。
<半导体装置的配置>
首先，给出对作为实施例1中的半导体装置的半导体芯片的配置的描述。
图1是作为实施例1中的半导体装置的半导体芯片的平面图。图2和3是实施例1中的半导体装置的主要部分平面图。图4到6是实施例1中的半导体装置的主要部分截面图。图3示出了由图2中的两点划线包围的区域AR3。图4是沿图3中的线A-A的截面图。图5是沿图3中的线B-B的截面图。图6是沿图3中的线C-C的截面图。
注意，为了更容易理解，图1示出了在透视状态下的实施例1中的半导体装置，其中绝缘膜FPF(请见图4)已经被去除，并且以两点划线示出了单元形成区域AR1、发射极焊盘EP以及栅极焊盘GP的各自的外周。此外，为了更容易理解，图2以透视状态示出了实施例1中的半导体装置，其中绝缘膜FPF、栅极线GL、发射极电极EE、层间绝缘膜IL以及p型体区PB(请见图4)形成在p型浮置区域PR之上的部分已经被去除，并且以两点划线示出了单元形成区域AR1和栅极线GL的各自的外周界。
如图1中所示，作为实施例1中的半导体装置的半导体芯片CHP具有半导体衬底SS。半导体衬底具有上表面Sa(请见图4)作为一个主表面以及下表面Sb(见图4)作为与上表面相反的另一主表面。半导体衬底SS还具有作为上表面Sa的局部区域的单元形成区域AR1以及作为上表面Sa的另一局部区域的栅极线引出区域AR2。栅极线引出区域AR2设置为比单元形成区域AR1更接近例如半导体衬底SS的外周界。
在单元形成区域AR1中，设置发射极电极EE。发射极电极EE的中心部分作为接合线等要与其耦接的发射极焊盘EP。发射极焊盘EP由发射极电极EE从形成在绝缘膜FPF(见图4，其被形成为覆盖发射极电极EE)的绝缘膜FPF中形成的开口OP1暴露的部分形成。发射极电极EE由含有例如铝作为主要成分的金属膜制成。
在栅极线引出区域AR2中，设置栅极线GL和栅电极GE。栅极线GL设置为比发射极电极EE更接近例如半导体衬底SS的外周界。栅极线GL耦接到栅电极GE。栅电极GE的中心部分作为接合线要与其耦接的栅极焊盘GP。栅极焊盘GP由栅电极GE从形成在绝缘膜FPF(见图4，其被形成为覆盖栅电极GE)中形成的开口OP2暴露的部分形成。栅极线GL和栅电极GE中的每一个由含有例如铝作为主要成分的金属膜制成。
如图1到6中所示，设半导体衬底SS的上表面中彼此交叉或优选彼此正交的两个方向为X轴方向和Y轴方向，并且设垂直于半导体衬底SS的上表面的方向(即，垂直方向)为Z轴方向。此时，在单元形成区域AR1中，如图2中所示，设置多个单位单元区域LC。在平面图中，所述多个单位单元区域LC在Y轴方向延伸，并且在X轴方向周期性地布置。
注意，在本说明书中，表述“在平面图中”意指从垂直于半导体衬底SS的上表面Sa的方向观看对象。
每一个单位单元区域LC包括作为EGE型有源单元区域的混合单元区域LCh以及两个无源单元区域LCi。在X轴方向上，两个无源单元区域LCi位于插入在它们之间的混合单元区域LCh的两侧。在平面图中，混合单元区域LCh和两个无源单元区域LCi中的每一个在Y轴方向延伸。优选地，混合单元区域LCh具有比无源单元区域LCi中的每一个的宽度Wi小的宽度Wh。
在X轴方向彼此相邻的两个单位单元区域LC共享无源单元区域LCi中的一个。因此，每一个单位单元区域LC具有无源单元区域LCi的正半部分LCi1，其位于在X轴方向与其相邻的混合单元区域LCh的负侧上。单位单元区域LC还具有无源单元区域LCi的负半部分LCi2，其位于在X轴方向与其相邻的混合单元区域LCh的正侧上。
混合单元区域LCh包括混合子单元区域LCh1和LCh2。混合单元区域LCh还包括位于混合子单元区域LCh1和LCh2之间的分界表面处的沟槽栅电极TG1。
沟槽栅电极TG1设置在混合单元区域LCh的中间。这允许混合子单元区域LCh1的宽度Wh1和混合子单元区域LCh2的宽度Wh2相等，并允许混合子单元区域LCh1和LCh2相对于沟槽栅电极TG1对称地布置。
混合单元区域LCh具有沟槽栅电极TG2和TG3。沟槽栅电极TG2位于混合子单元区域LCh1和无源单元区域LCi的所述部分LCi1之间。沟槽栅电极TG3位于混合子单元区域LCh2和无源单元区域LCi的所述部分LCi2之间。沟槽栅电极TG2和TG3电耦接到发射极电极EE。
在混合子单元区域LCh1中，在p型体区PB的更靠近半导体衬底SS的上表面Sa的部分中，形成多个n+型发射极区域NE。p型体区PB是具有p型导电类型的半导体区域。n+型发射极区域NE是每一个都具有不同于p型导电类型的n型导电类型的半导体区域。在混合子单元区域LCh1中，p型体区PB在平面图中沿Y轴方向连续地形成。在混合子单元区域LCh1中，在平面图中所述多个n+型发射极区域NE沿Y轴方向布置为彼此分隔开。
注意，在本说明书中，半导体具有p型导电类型的事实意指仅空穴或电子和空穴两者可以为电荷载流子，空穴的密度高于电子的密度，空穴为主要电荷载流子。此外，在本说明书中，半导体具有n型导电类型的事实意指仅电子或电子和空穴两者可以为电荷载流子，电子的密度高于空穴的密度，电子为主要电荷载流子。
在混合子单元区域LCh2中，在p型体区BP的更靠近半导体衬底SS的上表面Sa的部分中，提供多个n+型发射极区域NE。在混合子单元区域LCh2中，p型体区PB在平面图中沿Y轴方向连续地形成。在混合子单元区域LCh2中，在平面图中所述多个n+型发射极区域NE沿Y轴方向布置为彼此分隔开。
在混合子单元区域LCh1和LCh2中的每一个中，其中沿Y轴方向形成n+型发射极区域NE的区域(即，有源部分LCaa)以及其中不形成n+型发射极区域NE的区域(p型体区PB)(即，无源部分LCai)交替地布置。
在无源单元区域LCi中，设置p型浮置区域PF。p型浮置区域PF的更靠近下表面Sb的端部定位为在Z轴方向比沟槽T1、T2和T3的更靠近下表面Sb的端部更靠近下表面Sb。在沟槽T1、T2和T3中，分别形成沟槽栅电极TG1、TG2和TG3。在这样的情况下，即使当无源单元区域LCi在X轴方向的宽度Wi比混合单元区域LCh在X轴方向的宽度Wh大时，也可以确保足够的击穿电压。
注意，在图2中所示的示例中，混合单元区域LCh在X轴方向的宽度Wh被设置为比每一个无源单元区域LCi在X轴方向的宽度Wi小。在这样的情况下，可以增强IGBT的IE效应。
栅极线引出区域AR2具有其中设置p型浮置区域PFp以便围绕单元形成区域AR1的部分。p型浮置区域PFp经由p+型体接触区域PBCp的在接触沟槽CT的底表面处暴露的部分电耦接到发射极电极EE。
在栅极线引出区域AR2中，放置栅极线GL，并且沟槽栅电极TG1从单元形成区域AR1内向栅极线GL延伸。在栅极线引出区域AR2中，相邻的两个沟槽栅电极TG1的相应的端部通过沟槽栅电极TGz彼此耦接。在平面图中，沟槽栅电极TGz定位在其中设置了栅极线GL区域区域中。沟槽栅电极TGz经由耦接电极GTG电耦接到栅极线GL。注意，每一个无源单元区域LCi的更靠近栅极线引出区域AR2的端部由端部沟槽栅电极TGp限定。
在平面图中，沟槽栅电极TG2和TG3设置在插入它们之间的无源单元区域LCi的两侧上。沟槽栅电极TG3不仅通过端部沟槽栅电极TGp，而且还通过形成在与沟槽栅电极TG2和TG3在相同层中的由例如多晶硅膜制成的发射极耦接部分TGx，电耦接到沟槽栅电极TG2。发射极耦接部分TGx经由形成在发射极耦接部分TGx中的接触沟槽CT电耦接到发射极电极EE。通过如此提供这样的结构，可以改善沟槽栅电极TG2和TG3与发射极电极EE之间的电耦接的可靠性。
在实施例1中，在混合子单元区域LCh1中，设置多个p+型半导体区域PR，其每一个包括p+型体接触区域PBC和p+型栓锁防止区域。在混合子单元区域LCh1中，在半导体层SLn的位于沟槽T1和T2之间的相应部分中形成多个p+型半导体区域，以与p型体区PB接触。
在混合子单元区域LCh1中，在平面图中所述多个p+型半导体区域PR沿Y轴方向布置为彼此分隔开。这可以降低半导体芯片CHP的导通电压，降低当其中具有电感L的电感器作为负载耦接到集电极电极或发射极电极的IGBT经受开关操作(下文中也称作“L负载开关操作”)以被导通时的开关损失。
注意，在本说明书中，其中IGBT从关断状态变换到导通状态的开关操作被称作“导通”，而其中IGBT从导通状态变换到关断状态的开关操作称作“关断”。
此外，在混合子单元区域LCh1中，在p型体区PB中，在p型体区PB中形成作为开口的多个接触沟槽CT。在平面图中所述多个接触沟槽CT沿Y轴方向布置为彼此分隔开。所述多个接触沟槽CT到达位于混合子单元区域LCh1中的p+型体接触区域PBC。
此外，在实施例1中，在混合子单元区域LCh2中，设置多个p+型半导体区域PR，其每一个包括p+型体接触区域PBC和p+型栓锁防止区域PLP。在混合子单元区域LCh2中，在半导体层SLn的位于沟槽T1和T3之间的的相应部分中形成所述多个p+型半导体区域PR，以与p型体区PB接触。
在混合子单元区域LCh2中，在平面图中所述多个p+型半导体区域PR沿Y轴方向布置为彼此分隔开。这可以降低半导体芯片CHP的导通电压，以及降低当半导体芯片CHP由于L负载开关操作而导通时的开关损失。
此外，在混合子单元区域LCh2中，在p型体区PB中，形成作为开口的多个接触沟槽CT。在平面图中所述多个接触沟槽CT沿Y轴方向布置为彼此分隔开。所述多个接触沟槽CT每一个到达位于混合子单元区域LCh2中的p+型体接触区域PBC。
如图2和6中所示，在混合子单元区域LCh1和LCh2中的每一个中，其中形成p+型半导体区域PR的区域(即，有源部分LCba)以及其中不形成p+型半导体区域PR的区域(即，无源部分LCbi)交替地布置。
在实施例1中，在混合子单元区域LCh1中，优选地，在Y轴方向，所述多个n+型发射极区域NE位于与所述多个p+型半导体区域PR相同的位置处。此外，在实施例1中，在混合子单元区域LCh2中，在Y轴方向，所述多个n+型发射极区域NE位于与所述多个p+型半导体区域PR相同的位置处。
接着，将给出对作为实施例1中的半导体装置的半导体芯片中的单位单元区域LC的配置的描述。具体地，将利用图4到6，给出对沿图3中的线A-A、B-B以及C-C的截面结构的描述。
如图4到6中所示，半导体衬底SS具有作为第一主表面的上表面Sa以及与上表面Sa相反的作为第二主表面的下表面Sb。在半导体衬底SS中，形成n型半导体层SLn。在半导体衬底SS的定位为比半导体层SLn更靠近下表面Sb的部分中，形成半导体层SLp。
在半导体层SLn的除了其上层部分以外的部分中，形成作为n型半导体区域的n-型漂移区ND。在半导体层SLn和SLp之间，形成作为n型半导体区域的n型场停止区域Ns。半导体层SLp形成作为p型半导体区域的p+型集电极区CL。在半导体衬底SS的下表面Sb上，形成电耦接到p+型集电极区CL(即，半导体层SLp)的集电极电极CE。
另一方面，在单元形成区域AR1中，设置p型体区PB较靠近半导体衬底SS的上表面Sa，即，设置在半导体层SLn的上层部分中。
在半导体衬底SS的上表面Sa中在混合子单元区域LCh1和LCh2之间的分界线部分处，形成作为沟槽部分的沟槽T1。在平面图中，沟槽T1从上表面Sa在Y轴方向延伸到达半导体层SLn中的中间点。
在沟槽T1的内壁上，形成栅极绝缘膜GI。在沟槽T1中，在栅极绝缘膜GI上形成沟槽栅电极TG1，以便嵌入在沟槽T1中。沟槽栅电极TG1电耦接到栅电极GE(见图1)。注意，在平面图中，沟槽栅电极TG1沿Y轴方向连续地形成。
另一方面，在半导体衬底SS的上表面Sa中在混合单元区域LCh和无源单元区域LCi之间的分界线部分中，形成沟槽T2和T3，其每一个作为沟槽部分。在平面图中，沟槽T2和T3中的每一个从上表面Sa延伸到达半导体层SLn中的中间点。在平面图中，沟槽T2和T3设置在插入它们之间的沟槽T1的两侧上，在Y轴方向上延伸。
在沟槽T2和T3中的每一个沟槽的内壁上，形成栅极绝缘膜GI。在沟槽T2中，在栅极绝缘膜GI上形成沟槽栅电极TG2，以嵌入在沟槽T2中。在沟槽T3中，在栅极绝缘膜GI上形成沟槽栅电极TG3以嵌入在沟槽T3中。沟槽栅电极TG2和TG3电耦接到发射极电极EE。注意，在平面图中，沟槽栅电极TG2和TG3中的每一个都沿Y轴方向连续地形成。
在混合子单元区域LCh1中，在半导体层SLn的位于沟槽T1和T2之间的部分中形成p型体区PB，以与形成在沟槽T1的内壁上的栅极绝缘膜GI接触，以及与形成在沟槽T2的内壁上的栅极绝缘膜GI接触。在混合子单元区域LCh2中，在半导体层SLn的位于沟槽T1和T3之间的部分中形成p型体区PB，以与形成在沟槽T1的内壁上的栅极绝缘膜GI以及与形成在沟槽T3的内壁上的栅极绝缘膜GI接触。
如图4中所示，在沿图3中的线A-A的截面中，在混合子单元区域LCh1和LCh2中的每一个中，仅在半导体衬底SS的上表面Sa的更靠近沟槽栅电极TG1的部分中形成n+型发射极区域NE。另一方面，如图5中所示，在沿线B-B的截面中，在混合子单元形成区域LCh1和LCh2中的每一个中，不在半导体衬底SS的上表面Sa中形成n+型发射极区域NE。
如上所述的，在混合子单元区域LCh1中，在平面图中所述多个n+型发射极区域NE沿Y轴方向布置为彼此分隔开。在混合子单元区域LCh2中，在平面图中所述多个n+型发射极区域NE沿Y轴方向布置为彼此分隔开。
如图4中所示，沿图3中的线A-A的截面中，在混合子单元区域LCh1中，在半导体层SLn的位于沟槽T1和T2之间的部分中形成n+型发射极区域NE，以与p型体区PB以及与形成在沟槽T1的内壁上的栅极绝缘膜GI接触。另一方面，在混合子单元区域LCh2中，在半导体层SLn的位于沟槽T1和T3之间的部分中形成n+型发射极区域NE，以与p型体区PB以及与形成在沟槽T1的内壁上的栅极绝缘膜GI接触。
形成在混合子单元区域LCh1中的所述多个n+型发射极区域NE电耦接到发射极电极EE。形成在混合子单元区域LCh2中的所述多个n+型发射极区域NE电耦接到发射极电极EE。
优选地，在混合子单元区域LCh1和LCh2中的每一个中，在p型体区PB下，形成作为n型半导体区域的n型空穴阻挡物区域NHB。在混合子单元区域CLh1和LCh2中的每一个中，n型空穴阻挡物区域NHB中的n型杂质浓度高于半导体层SLn的定位为比n型空穴阻挡物区域NHB更靠近下表面Sb的部分(n-型漂移区ND)中的n型杂质浓度，并且低于n+型发射极区域NE中的n型杂质浓度。
在混合子单元区域LCh1中，在半导体层SLn的位于沟槽T1和T2之间的部分中形成n型空穴阻挡物区域NHB。在混合子单元区域LCh2中，在半导体层SLn的位于沟槽T1和T3之间的部分中形成n型空穴阻挡物区域NHB。
注意，在混合子单元区域LCh1中，n型空穴阻挡物区域NHB可以与p型体区PB、形成在沟槽T1的内壁上的栅极绝缘膜GI、以及形成在沟槽T2的内壁上的栅极绝缘膜GI接触。此外，在混合子单元区域LCh2中，n型空穴阻挡物区域NHB可以与p型体区PB、形成在所述沟槽T1的内壁上的栅极绝缘膜GI、以及形成在沟槽T3的内壁上的栅极绝缘膜GI接触。结果，n-型漂移区ND中存储的空穴更低可能被放电到混合子单元区域LCh1和LCh2中的每一个中的发射极电极EE中。因此，可以增强IE效应。
在无源单元区域LCi中的每一个中，在p型体区PB下设置作为p型半导体区域的p型浮置区域PF以更靠近半导体衬底SS的上表面Sa。也即，在无源单元区域LCi的部分LCi1中，在半导体层SLn的位置与沟槽T1相对于插入它们之间的沟槽T2相反的部分中形成p型浮置区域PF。在无源单元区域LCi的部分LCi2中，在半导体层SLn的位置与沟槽T1相对于插入它们之间的沟槽T3相反的部分LCi2中形成p型浮置区域PF。
如上所述的，在无源单元区域LCi的部分LCi1中，在Z轴方向上，p型浮置区域PF的更靠近下表面Sb的端部定位为比沟槽T2的更靠近下表面Sb的端部更靠近下表面Sb。此外，在无源单元区域LCi的部分LCi2中，在Z轴方向上，p型浮置区域PF的更靠近下表面Sb的端部定位为比沟槽T3的更靠近下表面Sb的端部更靠近下表面Sb。
此外，如上所述的，在部分LCi1中，优选地，p型浮置区域PF与形成在沟槽T2的内壁上的栅极绝缘膜GI接触。此外，在部分LCi2中，优选地，p型浮置区域PF与形成在沟槽T3的内壁上的栅极绝缘膜GI接触。
如图4和5中所示，在混合单元区域LCh和无源单元区域LCi中的每一个中，在半导体衬底SS的上表面Sa上形成例如由二氧化硅等制成的层间绝缘膜IL。形成层间绝缘膜IL以覆盖混合子单元区域LCh1和LCh2中的每一个中的p型体区PB。注意，在半导体衬底SS的上表面Sa和层间绝缘膜IL之间，还可以形成绝缘膜IF。
在实施例1中，在混合子单元区域LCh1和LCh2中的每一个中，在层间绝缘膜IL和半导体层SLn中，形成作为每一个都延伸通过层间绝缘膜IL到达半导体层SLn中的中间点的多个开口的接触沟槽CT。在混合子单元区域LCh1和LCh2中的每一个中，在平面图中所述多个接触沟槽CT沿Y轴方向布置为彼此分隔开。
因此，如图4中所示，在沿图3中的线A-A的截面中，形成接触沟槽CT。然而，如图5中所示，在沿图3中的线B-B的截面中，不形成接触沟槽CT。
如图4中所示，在沿图3中的线A-A的截面中，在混合子单元区域LCh1和LCh2中的每一个中，在p型体区PB的暴露在所述多个接触沟槽CT中的每一个的底表面处的部分中，形成作为p型半导体区域的p+型体接触区域PBC。此外，在p+型体接触区域PBC下，形成p+型栓锁防止区域PLP。p+型体接触区域PBC和p+型栓锁防止区域PLP形成每一个p+型半导体区域PR。
也即，在混合子单元区域LCh1和LCh2中的每一个中，p+型半导体区域PR包括p+型体接触区域PBC和p+型栓锁防止区域PLP。在混合子单元区域LCh1和LCh2中的每一个中，p+型体接触区域PBC中的p型杂质浓度高于p+型栓锁防止区域PLP中的p型杂质浓度。
在混合子单元区域LCh1和LCh2中的每一个中，所述多个p+型半导体区域PR形成在p型体区PB的分别在所述多个接触沟槽CT中暴露的部分中。此外，如图4中所示，在沿图3中的线A-A的截面中，在混合子单元区域CLh1中，所述多个p+型半导体区域PR形成在半导体层SLn位于沟槽T1和T2之间的部分中。另一方面，在混合子单元区域LCh2中，所述多个p+型半导体区域PR形成在半导体层SLn的位于沟槽T1和T3之间的部分中。
在混合子单元区域CLh1中，所述多个p+型半导体区域PR中的每一个中的p型杂质浓度高于p型体区PB中的p型杂质浓度。在混合子单元区域CLh2中，所述多个p+型半导体区域PR中的每一个中的p型杂质浓度高于p型体区PB中的p型杂质浓度。在混合子单元区域LCh1中，在平面图中所述多个p+型半导体区域PR沿Y轴方向布置为彼此分隔开。此外，在混合子单元区域LCh2中，在平面图中所述多个p+型半导体区域PR沿Y轴方向布置为彼此分隔开。
如作为沿图3中的线A-A的截面的图4中所示，在混合子单元区域LCh1和LCh2中的每一个中，所述多个耦接电极CP被形成为分别嵌入在所述多个接触沟槽CT中。
在混合子单元区域LCh1和LCh2中的每一个中，耦接电极CP与n+型发射极区域NE和p+型半导体区域PR接触。因此，在混合子单元区域LCh1和LCh2中的每一个中，n+型发射极区域NE和所述多个p+型半导体区域PR经由所述多个耦接电极CP电耦接到发射极电极EE。
在混合子单元区域LCh1和LCh2中的每一个中，在每一对彼此耦接的耦接电极CP和p+型半导体区域PR中，耦接电极CP与包含在p+型半导体区域PR中的p+型体接触区域PBC接触。这可以降低耦接电极CP和p+型半导体区域PR之间的接触电阻。
如图4和5中所示，在层间绝缘膜IL上，设置发射极电极EE，其由例如含有铝作为主要成分的金属膜制成。发射极电极EE经由接触沟槽CT耦接到n+型发射极区域NE和p+型体接触区域PBC。在图4中所示的示例中，耦接电极CP和发射极电极EE一体地形成。
在发射极电极EE上，进一步形成绝缘膜FPF作为钝化膜，其例如由基于聚酰亚胺的有机绝缘膜等制成。
注意，在上面所说明的专利文献3中公开的技术中，未形成相当于实施例1中的半导体装置中的p型浮置区域PF的半导体区域。此外，在上面所说明的专利文献3中公开的技术中，不同于实施例1，相当于实施例1中的半导体装置中的p型体区PB的半导体区域选择性地在纵向方向在沟槽之间形成。
<半导体装置的制造方法>
接着，将说明实施例1中的半导体装置的制造方法。图7到24是示出了实施例1中的半导体装置的制造工艺的主要部分截面图。与与图4类似地，图7到17、19和21到24是沿图3中的线A-A的截面图。与图5类似地，图18和20是沿图3中的线B-B的截面图。
下面将主要描述单元形成区域AR1(见图2)。对于栅极线引出区域AR2(见图2)，在需要时引用图2。下面还将描述单位单元区域LC，其每一都包括作为有源单元区域的混合单元区域LCh和无源单元区域LCi。如上所述的，混合单元区域LCh包括混合子单元区域LCh1和LCh2。
注意，每一个单位单元区域LC包括无源单元区域LCi的正半部分LCi1，其位于在X轴方向与其相邻的混合单元区域LCh的负侧上。注意，单位单元区域LCLC包括无源单元区域LCi的负半部分LCi2，其位于在X轴方向与其相邻的混合单元区域LCh的正侧上。
首先，如图7中所示，提供半导体衬底SS，其例如由已经被引入了n型杂质(诸如，磷(P))的硅单晶制成。半导体衬底SS具有作为第一主表面的上表面Sa以及与上表面Sa相反的作为第二主表面的下表面Sb。
半导体衬底SS中的n型杂质的杂质浓度可以被设置为例如约2x1014cm-3。在这一阶段，半导体衬底SS是具有大体圆形的两维形状的薄的半导体板(其也被称作晶片)。半导体衬底SS的厚度可以被设置为例如约450μm到1000μm。
注意，在半导体衬底SS中，比其中要形成n型场停止区域Ns(见图4)的半导体层更靠近上表面Sa的半导体层被取为半导体层SLn。半导体层SLn是n型半导体层。因此，可知，当提供半导体衬底SS时，在半导体衬底SS中形成n型半导体层SLn。
接着，在整个半导体衬底SS的上表面Sa上，通过涂敷等形成用于引入n型空穴阻挡物区域的光致抗蚀剂膜R1，并通过典型的光刻将其图案化。利用图案化的光致抗蚀剂膜R1作为掩模，通过例如离子注入将n型杂质引入到半导体衬底SS的上表面Sa中以形成n型空穴阻挡物区域NHB。此时，作为离子注入情形的优选示例，可以示出使得例如离子核素是磷(P)、剂量为约6x 1012cm-2、注入能量为约80KeV的离子注入情形。然后，通过灰化等，去除不需要的光致抗蚀剂膜R1。
接着，在如图8中所示，在半导体衬底SS的上表面Sa上，通过涂敷等形成用于引入p型浮置区域的光致抗蚀剂膜R2，并通过典型的光刻将其图案化。利用图案化的光致抗蚀剂膜R2作为掩模，通过例如离子注入将p型杂质引入到半导体衬底SS的上表面Sa中以形成p型浮置区域PF。此时，作为离子注入情形的优选示例，可以示出使得例如离子核素是硼(B)、剂量为约3.5x 1013cm-2、离子注入能量为约75KeV的离子注入情形。然后，通过灰化等，去除不需要的光致抗蚀剂膜R2。注意，当在单元形成区域AR1(见图2)中形成p型浮置区域PF时，在例如栅极线引出区域AR2(见图2)中形成p型浮置区域PFp。
接着，如图9中所示，在半导体衬底SS的上表面Sa上，通过例如CVD(化学汽相沉积)方法等沉积例如由二氧化硅制成的硬掩模膜HM。硬掩模膜HM具有例如约450nm的厚度。
接着，在如图9中所示，在半导体衬底SS的上表面Sa上，通过涂敷等形成用于处理硬掩模的光致抗蚀剂膜R3，并通过典型的光刻将其图案化。利用图案化光致抗蚀剂膜R3作为掩模，通过例如干法蚀刻将硬掩模膜HM图案化。
然后，如图10中所示，通过灰化等去除不需要的光致抗蚀剂膜R3。
接着，如图11中所示，利用图案化的硬掩模膜HM，通过例如各向异性干法蚀刻形成沟槽T1、T2和T3。此时，沟槽T1被形成为在平面图中在Y轴方向上从半导体衬底SS的上表面Sa延伸并到达半导体层SLn中的中间点。此外，沟槽T2和T3被形成为在平面图中在Y轴方向从半导体衬底SS的上表面Sa延伸，到达半导体层SLn中的中间点，并位于插入在它们之间的沟槽T1的两侧上。作为用于各向异性干法蚀刻的气体，作为优选示例可以示出例如基于Cl2/O2的气体。
然后，如图12中所示，通过利用例如基于氢氟酸的蚀刻溶液等的湿法蚀刻，去除不需要的硬掩模HM。
接着，如图13中所示，对p型浮置区域PF和n型空穴阻挡物区域NHB执行扩展扩散(extension diffusion)(例如，在1200℃约30分钟)。此时，扩展扩散执行使得：在Z轴方向上，p型浮置区域PF的更靠近下表面Sb的端部位置比沟槽T1、T2和T3的更靠近下表面Sb的各端部更靠近下表面Sb。
如此，在半导体层SLn的位置与沟槽T1相对于插入其间的沟槽T2相反的部分中，形成p型浮置区域PF，以及在半导体层SLn的位置与沟槽T1相对于插入它们之间插入沟槽T3相反的部分中，形成p型浮置区域PF。优选地，被形成为与沟槽T1相对于插入其间的沟槽T2相反的p型浮置区域PF与形成在沟槽T2的内壁上的栅极绝缘膜GI接触，而被形成为与沟槽T1相对于插入其间的沟槽T3相反的p型浮置区域PF与形成在沟槽T3的内壁上的栅极绝缘膜GI接触。
另外，在Z轴方向上，被形成为与沟槽T1相对于插入其间沟槽T2相反的p型浮置区域PF的更靠近下表面Sb的端部定位为比沟槽T2的更靠近下表面Sb的端部更靠近下表面Sb。此外，在Z轴方向上，被形成为与沟槽T1相对于插入其间沟槽T3相反的p型浮置区域PF的更靠近下表面Sb的端部定位为比沟槽T3的更靠近下表面Sb的端部更靠近下表面Sb。
另外，在半导体层SLn的位于沟槽T1和T2之间的部分以及半导体层SLn的位于沟槽T1和T3之间的部分中，形成n型空穴阻挡物区域NHB。优选地，形成在沟槽T1和T2之间的n型空穴阻挡物区域NHB与形成在沟槽T1的内壁上的栅极绝缘膜GI接触，并与形成在沟槽T2的内壁上的栅极绝缘膜GI接触。优选地，形成在沟槽T1和T3之间的n型空穴阻挡物区域NHB与形成在沟槽T1的内壁上的栅极绝缘膜GI接触，并与形成在沟槽T3的内壁上的栅极绝缘膜GI接触。
在扩展扩散期间，n型半导体衬底SS的其中未形成p型浮置区域PF和n型空穴阻挡物区域NHB的区域作为n-型漂移区ND。换而言之，n型半导体层SLn的其中未形成p型浮置区域PF和n型空穴阻挡物区域NHB的区域作为n-型漂移区ND。注意，在图13示出的处理步骤中，n-型漂移区ND被形成为从半导体层SLn内延伸到半导体衬底SS的下表面Sb。
在沟槽T1和T2之间，n型空穴阻挡物区域NHB中的n型杂质浓度高于半导体层SLn的定位为比n型空穴阻挡物区域NHB更靠近下表面Sb的部分(即，n-型漂移区ND)中的n型杂质浓度，并且低于每一个n+型发射极区域NE中的n型杂质浓度。对于沟槽T1和T2之间的n型空穴阻挡物区域NHB中的n型杂质浓度适用的内容也类似地适用于沟槽T1和T3之间的n型空穴阻挡物区域NHB中的n型杂质浓度。
接着，如图13中所示，例如通过热氧化方法等，在半导体衬底SS的上表面Sa和沟槽T1、T2和T3的各自的内壁上形成例如由二氧化硅制成的栅极绝缘膜GI。栅极绝缘膜GI的厚度为例如约0.12μm。
接着，如图14中所示，在半导体衬底SS的上表面Sa上以及在沟槽T1、T2和T3中的每一个中，通过例如CVD方法等沉积由掺杂有磷(P)的多晶硅(掺杂的多晶硅)制成的导电膜CG。导电膜CF的厚度为例如约0.6μm。
接着，如图15中所示，例如通过干法蚀刻等回蚀刻导电膜CF。如此，形成隔着栅极绝缘膜GI嵌入在沟槽T1中的导电膜CF制成的沟槽栅电极TG1。此外，形成隔着栅极绝缘膜GI嵌入在沟槽T2中的导电膜CF制成的沟槽栅电极TG2。此外，形成隔着栅极绝缘膜GI嵌入在沟槽T3中的导电膜CF制成的沟槽栅电极TG3。
换而言之，在栅极绝缘膜GI上，形成沟槽栅电极TG1以嵌入在沟槽T1中，以及在栅极绝缘膜GI上，形成沟槽栅电极TG2以嵌入在沟槽T2中，以及在栅极绝缘膜GI上，形成沟槽栅电极TG3以嵌入在沟槽T3中。作为用于蚀刻的气体的优选示例，可以示出例如SF6气体等。
接着，如图16中所示，通过干法蚀刻等去除除了位于沟槽T1、T2和T3中的部分之外的栅极绝缘膜GI。
接着，如图17中所示，在半导体衬底SS的上表面Sa上，通过例如热氧化或CVD形成由相对薄的二氧化硅膜(其例如如栅极绝缘膜GI一样薄)制成的绝缘膜IF以用于随后的离子注入。接着，在半导体衬底SS的上表面Sa上，通过典型的光刻形成用于引入p型体区的光致抗蚀剂膜(省略了对其说明)。利用用于引入p型体区的光致抗蚀剂膜作为掩模，将p型杂质引入到其中要引入p型杂质以形成p型体区PB的单元形成区域AR1的整个表面以及其它区域中。
具体地，在半导体层SLn的位于沟槽T1和T2之间的部分中，p型体区PB被形成为与形成在沟槽T1的内壁上的栅极绝缘膜GI接触，以及与形成在沟槽T2的内壁上的栅极绝缘膜GI接触。此外，在半导体层SLn的位于沟槽T1和T3之间的部分中，p型体区PB被形成为与形成在沟槽T1的内壁上的栅极绝缘膜GI接触，以及与形成在沟槽T3的内壁上的栅极绝缘膜GI接触。
此时，作为离子注入情形的优选示例，可以示出使得例如离子核素是硼(B)、剂量为约3x 1013cm-2、离子注入能量为约75KeV的离子注入情形。然后，通过灰化等，去除不需要的用于引入p型体区的光致抗蚀剂膜。
然后，在半导体衬底SS的上表面Sa上，通过典型的光刻形成用于引入n+型发射极区域的光致抗蚀剂膜(省略了对其说明)。利用用于引入n+型发射极区域的光致抗蚀剂膜作为掩模，例如通过离子注入将n型杂质引入到混合单元区域LCh的p型体区PB的上层部分中，以形成n+型发射极区域NE。
具体地，在半导体层SLn的位于沟槽T1和T2之间的部分中，n+型发射极区域NE被形成为与形成在沟槽T1的内壁上的栅极绝缘膜GI以及与p型体区PB接触。此外，在半导体层SLn的位于沟槽T1和T3之间的部分中，n+型发射极区域NE被形成为与形成在沟槽T1的内壁上的栅极绝缘膜GI以及与p型体区PB接触。
此时，作为离子注入情形的优选示例，可以示出使得例如离子核素是砷(As)、剂量为约5x 1015cm-2、注入能量为约80KeV的离子注入情形。然后，通过灰化等，去除不需要的用于引入n+型发射极区域的光致抗蚀剂膜。
这里，图17中所示的截面相当于沿图3中的线A-A的截面，即，图4中所示的截面。另一方面，在沿图3中的线B-B的截面中，即，在相当于图5中所示的截面的截面中，未形成n+型发射极区域NE从而使得到达如图18中所示的状态。
接着，如图19中所示，在半导体衬底SS的上表面Sa上，通过例如CVD方法等形成例如由PSG(磷硅酸盐玻璃)膜制成的层间绝缘膜IL。层间绝缘膜IL被形成为隔着绝缘膜IF覆盖p型体区PB。层间绝缘膜IL具有例如约0.6μm的厚度。作为层间绝缘膜IL的材料的优选示例，可以给出不仅PSG膜，而且可以给出BPSG(硼磷硅酸盐玻璃)膜、NSG(未掺杂的硅酸盐玻璃)膜、SOG(旋涂玻璃)膜、或其复合膜等。
这里，图19中所示的截面相当于沿图3中的线A-A的截面，即，图4中所示的截面。另一方面，在沿图3中的线B-B的截面中，即，在相当于图5中所示的截面的截面中，未形成n+型发射极区域NE从而使得到达如图20中所示的状态。
接着，如图21中所示，在层间绝缘膜IL上，通过典型的光刻形成用于形成接触沟槽的光致抗蚀剂膜(省略对说明)。随后，例如通过各向异性干法蚀刻等形成接触沟槽CT。作为用于各向异性干法蚀刻的气体的优选示例，可以给出例如包括Ar气体、CHF3气体以及CF4气体等的气体混合物。然后，通过灰化等去除不需要的用于形成接触沟槽的光致抗蚀剂膜。
接着，如图21中所示，通过例如各向异性干法蚀刻使接触沟槽CT延伸到半导体衬底SS中。作为用于各向异性干法蚀刻的气体的优选示例，可以给出例如Cl2/O2气体。
这里，图21中所示的截面相当于沿图3中的线A-A的截面，即，图4中所示的截面。另一方面，在沿图3中的线B-B的截面中，即，在相当于图5中所示的截面的截面中，未形成接触沟槽CT。结果，沿图3中的线B-B的截面保持从图20所示的截面未改变。
因此，通过执行图21所示的处理步骤，接触沟槽CT被形成为多个开口，每一开口延伸通过混合子单元区域LCh1中的层间绝缘膜IL，并到达p型体区PB中的中间点。在混合子单元区域LCh1中，在平面图中所述多个接触沟槽CT沿Y轴方向布置为彼此分隔开。
此外，通过执行图21所示的处理步骤，在混合子单元区域LCh2中，接触沟槽CT被形成为多个开口，每一开口延伸通过层间绝缘膜IL，并到达p型体区PB中的中间点。在混合子单元区域LCh2中，在平面图中所述多个接触沟槽CT沿Y轴方向布置为彼此分隔开。
接着，如图22中所示，p型杂质被离子注入通过例如接触沟槽CT，以形成p+型体接触区域PBC。这里，作为离子注入情形的优选示例，可以给出使得例如离子核素是硼(B)、剂量为约5x 1015cm-2、离子注入能量为约80KeV的离子注入情形。
同样地，p型杂质被离子注入通过例如接触沟槽CT，以形成p+型栓锁防止区域PLP。这里，作为离子注入情形的优选示例，可以给出使得例如离子核素是硼(B)、剂量为约5x1015、离子注入能量为约80KeV的离子注入情形。每一个p+型体接触区域PBC中的p型杂质浓度高于每一个p+型栓锁防止区域PLP中的p型杂质浓度。p+型体接触区域PBC和p+型栓锁防止区域PLP形成所述p+型半导体区域PR。
图22中所示的截面相当于沿图3中的线A-A的截面，即，图4中所示的截面。另一方面，在沿图3中的线B-B的截面中，即，在相当于图5中所示的截面的截面中，未形成每一都包括p+型体接触区域PBC和p+型栓锁防止区域PLP的p+型半导体区域PR。结果，沿图3中的线B-B的截面保持从图20所示的截面未改变。
因此，通过执行图22所示的处理步骤，在混合子单元区域LCh1中，在p型体区PB的被暴露在相应的接触沟槽CT中的各部分中，形成多个p+型半导体区域PR。在混合子单元区域LCh1中，在平面图中所述多个p+型半导体区域PR沿Y轴方向布置为彼此分隔开。
此外，通过执行图22所示的处理步骤，在混合子单元区域LCh2中，在p型体区PB的被暴露在相应的接触沟槽CT中的部分中，形成多个p+型半导体区域PR。在混合子单元区域LCh2中，在平面图中所述多个p+型半导体区域PR沿Y轴方向布置为彼此分隔开。
也即，通过执行图22所示的处理步骤，在半导体层SLn的位于沟槽T1和T2之间的部分中，所述多个p+型半导体区域PR每一被形成为与p型体区PB接触。此外，在半导体层SLn的位于沟槽T1和T3之间的部分中，所述多个p+型半导体区域PR每一被形成为与p型体区PB接触。在混合子单元区域LCh1和LCh2中的每一个中，所述多个p+型半导体区域PR每一个中的p型杂质浓度高于p型体区PB中的p型杂质浓度。
在实施例1中的半导体装置的制造工艺中，所述多个接触沟槽CT被形成为在平面图中沿Y轴方向布置并且彼此分隔开。然后，可以利用形成有所述多个接触沟槽CT的层间绝缘膜IL作为掩模，形成多个p+型半导体区域PR为在平面图中沿Y轴方向布置并且彼此分隔开。因此，在实施例1中的半导体装置的制造工艺中，不需要提供另外的用于形成所述多个p+型半导体区域PR的掩模，并且不需要执行另外的用于形成所述多个p+型半导体区域PR的光刻。
接着，如图23中所示，形成发射极电极EE。具体地，根据例如下面的过程执行发射极电极EE的形成。首先，在半导体衬底SS的上表面Sa上，例如通过溅射形成TiW膜作为阻挡物金属膜。TiW膜具有例如约0.2μm的厚度。作为后续热处理的结果，TiW膜中的钛的主要部分移动到硅界面，形成硅化物并且有助于改善接触特性。然而，这样的工艺是复杂的，并因此在图中未示出。
接着，在例如约600℃在氮气氛中执行硅化物退火约10分钟。然后，在阻挡物金属膜的整个上表面上，通过例如溅射形成基于铝的金属膜(其含有百分之几的添加的硅并且其余部分是铝)，以便嵌入在接触沟槽CT中。所述基于铝的金属膜具有例如约5μm的厚度。
接着，通过典型的光刻，形成用于形成发射极电极的光致抗蚀剂膜(省略对其的说明)。随后，例如通过干法蚀刻图案化形成包括基于铝的金属膜和阻挡物金属膜的发射极电极EE。作为用于干法蚀刻的气体的优选示例，可以给出例如Cl2/BCI3气体等。然后，通过灰化等去除不需要的用于形成发射极电极的光致抗蚀剂膜。
这里，图23中所示的截面相当于沿图3中的线A-A的截面，即，图4中所示的截面。另一方面，在沿图3中的线B-B的截面中，不形成接触沟槽CT，从而获得如图5中所示的截面。
通过执行图23中所示的处理步骤，在混合子单元区域LCh1中，形成分别嵌入在所述多个接触沟槽CT中的所述多个耦接电极CP以及形成在层间绝缘膜IL上的发射极电极EE。在混合子单元区域LCh1中，在平面图中所述多个耦接电极CP沿Y轴方向布置为彼此分隔开。此外，通过执行图23中所示的处理步骤，在混合子单元区域LCh2中，形成分别嵌入在所述多个接触沟槽CT中的所述多个耦接电极CP以及形成在层间绝缘膜IL上的发射极电极EE。在混合子单元区域LCh2中，在平面图中所述多个耦接电极CP沿Y轴方向布置为彼此分隔开。
所述发射极电极EE经由形成在混合子单元区域中的所述多个耦接电极CP电耦接到形成在混合子单元区域LCh1和LCh2中的每一个中的n+型发射极区域NE和所述多个p+型半导体区域PR。注意，当形成发射极电极EE时，也可以形成电耦接到沟槽栅电极TG1的栅电极GE(见图1)。
注意，当在单元形成区域AR1(见图2)中形成发射极电极EE时，可以在栅极线引出区域AR2(见图2)中形成栅极线GL和栅电极GE(见图1)。
接着，如图23中所示，在发射极电极EE上，形成作为由含有例如聚酰亚胺作为主要成分的有机膜等制成的钝化膜的绝缘膜FPF。绝缘膜FPF具有例如约2.5μm的厚度。
接着，通过典型的光刻，形成用于形成开口的光致抗蚀剂膜(省略对其的说明)。接着，通过例如干法蚀刻将绝缘膜FPF图案化，以使其形成有延伸穿过绝缘膜FPF到达发射极电极EE开口OP(见图1)，并形成由发射极电极EE的在开口OP1中暴露的部分制成的发射极焊盘EP(见图1)。然后，通过灰化等，去除不需要的用于形成开口的光致抗蚀剂膜。
注意，当在单元形成区域AR1中的发射极电极EE(见图1)上形成绝缘膜FPF时，在栅极线引出区域AR2(见图1)中的栅电极GE(见图1)上形成绝缘膜FPF。此外，当在单元形成区域AR1(见图1)中形成开口OP1时，在栅极线引出区域AR2(见图1)中形成开口OP2(见图1)以延伸穿过绝缘膜FPF并到达栅电极GE，并且形成由栅电极GE的在开口OP2中暴露的部分制成的栅极焊盘GP。
接着，如图24中所示，在需要时，在半导体衬底SS的下表面Sb上执行回研磨处理，以将例如约800μm的厚度降低至例如约30至200μm。当击穿电压为例如约600V时，最终厚度为约70μm。如此，在被减薄的半导体衬底SS的位置比半导体层SLn更靠近下表面Sb的部分中，形成半导体层SLp。另外，在需要时，还执行用于去除对下表面Sb等的损伤的化学蚀刻等。
在减薄的半导体衬底SS中，取比其中要形成n型场停止区域Ns(见图4)的半导体层更靠近下表面Sb的、并且其中要形成p+型集电极区CL(见图4)的半导体层为所述半导体层SLp。
接着，如图4中所示，通过例如离子注入将n型杂质引入到半导体衬底SS的下表面Sb中，以形成n型场停止区域Ns。这里，作为离子注入情形的优选示例，可以给出使得例如离子核素是磷(P)、剂量为约7x 1012cm-2、注入能量为约350KeV的离子注入情形。然后，在需要时，在半导体衬底SS的下表面Sb上执行激光退火等以激活杂质。
接着，通过例如离子注入将p型杂质引入到半导体衬底SS的下表面Sb中，以形成p+型集电极区CL。这里，作为离子注入情形的优选示例，可以给出使得例如离子核素是硼(B)、剂量为约1x 1013cm-2、离子注入能量为约40KeV的离子注入情形。然后，在需要时，在半导体衬底SS的下表面Sb上执行激光退火等以激活杂质。
也即，在形成p+型集电极区CL的步骤中，在半导体衬底SS的位置比半导体层SLn更靠近下表面Sb的部分中形成p型半导体层SLp。p+型集电极区CL由p型半导体层SLp形成。
接着，通过例如溅射，在半导体衬底SS的下表面Sb上，形成电耦接到半导体层SLp(即，p+型集电极区CL)的集电极电极CE。然后，通过切片等，通过切片等将半导体衬底SS划分成若干芯片区域(在需要时将其每一个包封在封装件中)以完成实施例1中的半导体装置。
<比较示例1中的半导体装置>
接着，将给出对比较示例1中的半导体装置的描述。比较示例1中的半导体装置包括具有GG型(栅极-栅极型)有源单元区域的IGBT。注意，IGBT具有GG型有源单元区域意指：在有源单元区域中定位为彼此分隔开的两个沟槽栅电极中的每一个电耦接到栅电极。
图25是比较示例1中的半导体装置的主要部分平面图。
在比较示例1中的半导体装置中，每一个单位单元区域LC包括GG型有源单元区域LCa和两个无源单元区域LCi。也即，在比较示例1中的半导体装置中，单位单元区域LC包括GG型有源单元区域LCa，而不是作为实施例1中的半导体装置中的EGE型有源单元区域的混合单元区域LCh。
在X轴方向彼此相邻的两个单位单元区域LC共享一个无源单元区域LCi。因此，每一个单位单元区域LC具有无源单元区域LCi的位于在X轴方向与其相邻的有源单元区域LCa的负侧上的正半部分LCi1。单位单元区域LC还具有无源单元区域LCi的位于在X轴方向与其相邻的有源单元区域LCa的正侧上的负半部分LCi2。
有源单元区域LCa与实施例1中的半导体装置中的混合子单元区域LCh1相同，除了n+型发射极区域NE位于插入其间的耦接电极CP的两侧上。有源单元区域LCa包括沟槽栅电极TG1和TG2。沟槽栅电极TG1插入在有源单元区域LCa和无源单元区域LCi的部分LCi2之间。沟槽栅电极TG2位于有源单元区域LCa和无源单元区域LCi的部分LCi1之间。注意，在比较示例1中，不仅沟槽栅电极TG1，而且沟槽栅电极TG2也电耦接到栅电极GE(见图1)。
n+型发射极区域NE形成在半导体层SLn的位于沟槽T1和T2之间的部分中并且位于插入其间的耦接电极CP的两侧上。也即，作为n+型发射极区域NE，不仅形成了与p型体区PB接触并且与形成在沟槽T1的内壁上的栅极绝缘膜IG接触的区域，而且还形成了与p型体区PB接触并且与形成在沟槽T2的内壁上的栅极绝缘膜GI接触的区域。
<比较示例2中的半导体装置>
接着，将给出比较示例2中的半导体装置的描述。比较示例2中的半导体装置包括具有EGE型有源单元区域的IGBT。
图26和27是比较示例2中的半导体装置的主要部分平面图。图28是比较示例2中的半导体装置的主要部分截面图。图28是沿图27中的线C-C的截面图。注意，沿图27中的线A-A的截面图与图4所示的截面图相同。此外，沿图27中的线B-B的截面图与在图4中所示的相同，除了未提供n+型发射极区域NE。
在比较示例2中的半导体装置中，以与实施例1中的半导体装置中的相同的方式，每一个单位单元区域LC包括作为有源单元区域的混合单元区域LCh和两个无源单元区域LCi。此外，在比较示例2中的半导体装置中，以与实施例1中的半导体装置中的相同的方式，在混合子单元区域LCh1和LCh2中的每一个中形成多个n+型发射极区域NE。
另一方面，在比较示例2中，不同于在实施例1中，在混合子单元区域LCh1中沿Y轴方向连续地形成p+型半导体区域PR。在平面图中所述多个p+型半导体区域PR沿Y轴方向布置为彼此分隔开。此外，在混合子单元区域LCh1中，在p型体区PB中沿Y轴方向连续地形成作为开口的接触沟槽CT。接触沟槽CT到达位于混合子单元区域LCh1中的p+型体接触区域PBC。
此外，在比较示例2中，不同于实施例1中，在混合子单元区域LCh1中沿Y轴方向连续地形成p+型半导体区域PR。在平面图中所述多个p+型半导体区域PR沿Y轴方向布置为彼此分隔开。此外，在混合子单元区域LCh2中，在p型体区PB中沿Y轴方向连续地形成作为开口的接触沟槽CT。接触沟槽CT到达位于混合子单元区域LCh2中的p+型体接触区域PBC。
<关于比较示例2中的半导体装置的优点>
接着，将给出比较示例2中的半导体装置超出比较示例1中的半导体装置的优点的说明。
图29是以重叠关系示出当比较示例1中的半导体装置导通时由于载流子(空穴)的存储而导致的浮置区域的充电导致的位移电流路径的截面图。图30是示出当比较示例1中的半导体装置导通时由于载流子(空穴)的存储而导致的浮置区域的充电导致的位移电流路径的等效电路图。图31是以重叠关系示出当比较示例2中的半导体装置导通时由于载流子(空穴)的存储而导致的浮置区域的充电导致的位移电流路径的截面图。图32是示出当比较示例2中的半导体装置导通时由于载流子(空穴)的存储而导致的浮置区域的充电导致的位移电流路径的等效电路图。
注意，由关断时集电极电压的上升导致的位移电流路径是与在图29到32中所示的导通时的位移电流路径相同的位移电流路径，除了表示位移电流的箭头的方向相反。
如图29和30中所示，在包括具有GG型有源单元区域的IGBT的比较示例1中的半导体装置中，p型浮置区域PF隔着栅极绝缘膜GI与耦接到栅电极GE的沟槽栅电极TG1和TG2中的每一个相邻。比较示例1中的半导体装置可以由利用以下的等效电路表示：包括集电极电极CE、发射极电极EE、栅电极GE的IGBT 1，电容Cgd、Cgs、Cfpc和Cgfp，以及耦接到栅电极GE的电阻Rg。在比较示例1中的半导体装置中，在单位单元区域LC中产生的位移电流CR100流动到栅电极GE中。因此，位移电流CR100对栅电极GE的电位(即，栅极电位)施加大的影响。
另一方面，如图31和32中所示，在包括EGE型有源单元区域的比较示例2中的半导体装置中，耦接到栅电极GE的沟槽栅电极TG1以及p型浮置区域PF被耦接到发射极电极EE的沟槽栅电极TG2和TG3中的每一个切断，并且彼此不相邻。比较示例2中的半导体装置可以由利用以下的等效电路表示：包括集电极电极CE、发射极电极EE、栅电极GE的IGBT 1，电容Cgd、Cgs、Cfpc和Cgfp，以及耦接到栅电极GE的电阻Rg。单位单元区域LC中产生的位移电流CR1流动到发射极电极EE中，但不流动到栅电极GE中。因此，位移电流CR100对栅电极GE的电位(即，栅极电位)施加小的影响。
在比较示例1中，有源单元区域LCa中产生的位移电流CR100可以经由由图29和30所示的电容Cgd形成的反馈电容流动到栅电极GE中。另一方面，在比较示例2中，混合单元区域LCh中产生的位移电流CR2可以经由由图31和32所示的电容Cgd形成的反馈电容流动到栅电极GE中。因此，为了降低每一个位移电流对栅电极GE的电位施加的影响，需要使作为反馈电容的电容Cgd最小化。
另一方面，相比比较示例1中的具有GG型有源单元区域的半导体装置，比较示例2中的具有EGE型有源单元区域的半导体装置具有能够降低作为反馈电容的电容Cgd的优点。因此，由比较示例2中的半导体装置形成的电路(诸如逆变器(inverter)电路)具有这样的优点：与由比较示例1中的半导体装置形成的电路(诸如逆变器电路)相比，在电路的输出中更低可能地出现波动。
接着，如图32中所示，将给出在IGBT 1中形成的p沟道寄生MOSFET(金属氧化物半导体场效应晶体管)2的操作的说明。图33是示出比较示例2中的半导体装置中的p沟道寄生MOSFET的截面图。
下面将说明在IGBT 1中形成寄生MOSFET的示例。然而，也可以是，在IGBT 1中，形成不同于MOSFET的由任意的各种不同MISFET(金属绝缘体半导体场效应晶体管)制成的寄生MISFET。
下面将考虑当比较示例2中的半导体装置被L负载开关操作关断时的操作。当比较示例2中的半导体装置由于L负载开关操作而关断时，在所述关断时作为集电极发射极电压的电压VCE上升。此时，p沟道寄生MOSFET的沟道区的导电类型反转为p型。因此，p型浮置区域PF和n-型漂移区ND中存储的作为载流子的空穴经由p沟道寄生MOSFET 2放电。通过前述的操作，所存储的空穴被迅速放电，从而比较示例2中的半导体装置具有超出比较示例1中的半导体装置的高的开关速度。
接着，将给出其中当比较示例2中的半导体装置关断并且作为存储的载流子的空穴被放电时，使p沟道寄生MOSFET 2进入导通状态的过程的说明。通过示例的方式，下面将说明利用TCAD(计算机辅助技术设计)执行的计算结果。
图34是示出了L负载开关测试中的等效电路的电路图。图35是示意性地示出了L负载开关测试中的开关波形的图。图36和37是示出当比较示例2中的半导体装置被关断时的开关波形的图。图38是示出了当比较示例2中的半导体装置关断时的空穴密度分布的截面图。
注意，图36、37和38中所示的结果是通过利用TCAD执行计算获得的。利用TCAD的计算是利用下面的数值执行的，尽管在图36、37和38的图中省略了具体数值的显示。也即，n-型漂移区(即，半导体层SLn)中的杂质浓度被设置为6.1x 1013cm-3。半导体层SLn的厚度被设置为70μm。温度被设置为室温。电源电位VCC(见图34)被设置为400V。作为集电极电流的电流IC被设置为50A。电感L(见图34)被设置为200μH。另外，作为栅极-发射极电压的电压VGE在-15V和+15V之间变化。
图36示出了作为栅极-发射极电压的电压VGE、作为集电极发射极电压的电压VCE和作为集电极电流的电流IC的时间依赖关系。图37示出了空穴电流密度Jp、空穴密度Np和作为p沟道寄生MOSFET的沟道区的电位的电位Vch的时间依赖关系。图36和37中的每一个中的横坐标轴表示相同的时间范围。
注意，图36和37示出了两种情况下的时间依赖关系，即，其中每一个n型空穴阻挡物区域NHB中的杂质浓度为低的情况，以及其中每一个n型空穴阻挡物区域NHB中的杂质浓度为高的情况。由于n型空穴阻挡物区域NHB中的杂质浓度的影响将稍后说明，因此这里给出对n型空穴阻挡物区域NHB中的杂质浓度为低的情况的说明。
在L负载开关操作时的等效电路中，驱动器3、电阻Rg、IGBT 1、FRD(快速恢复二极管)4、电感L、电容C以及电源电位VCC彼此如图34中所示地耦接。
如图35中所示，当作为包括第一和第二两个脉冲的开关波形的电压VGE施加至包括该IGBT的半导体装置时，作为关断时该半导体装置的开关特性，测量当施加第一脉冲时的关断时的开关特性。
如图36中所示，在关断时，随着电压VGE降低和电流IC降低，电压VCE上升。此外，如图37中所示，随着电压VGE降低，电压VCE上升，并且电流IC降低，电位Vch上升，空穴电流密度Jp增加，并且空穴密度Np增加。从前述内容将理解，当半导体装置中包括的IGBT关断时，p沟道寄生MOSFET的沟道区的电位上升，使寄生MOSFET进入导通状态，并且作为载流子的空穴被放电。
此外，在图38中所示的空穴密度分布中，除了在其中空穴密度原本就高的p+型半导体区域PR中，在p型浮置区域PF、n型空穴阻挡物区域NHB以及p型体区PB的更靠近沟槽T2和T3的各自的部分中，空穴密度较高，而在p型浮置区域PF、n型空穴阻挡物区域NHB和p型体区PB的更远离沟槽T2和T3的各自的部分中，空穴密度较低。
因此，如图38中所示，空穴电流流过每一个电流路径PT1，每一个电流路径PT1从n-型漂移区ND延伸穿过p型浮置区域PF，此外还穿过p型浮置区域PF、n型空穴阻挡物区域NHB和p型体区PB各自的更靠近沟槽T2和T3的部分。此外，如图38中所示，空穴电流流过每一个电流路径PT2，每一个电流路径PT2从n-型漂移区ND延伸穿过n型空穴阻挡物区域NHB，此外还穿过n型空穴阻挡物区域NHB和p型体区PB各自的更靠近沟槽T2和T3的部分。
<关于比较示例2中的半导体装置的问题>
包括具有EGE型有源单元区域的IGBT的半导体装置(比较示例2中的半导体装置)也具有问题，这些问题不影响包括具有GG型有源单元区域的IGBT的半导体装置(比较示例1中的半导体装置)。下面将说明比较示例2中的半导体装置的问题(其不影响比较示例1中的半导体装置)。
首先，将给出导通电压上升的说明。
图39至41是示出比较示例1和2中的半导体装置中在导通状态下集电极电流的集电极发射极电压依赖关系的图。图39至41中的每一个中横坐标轴表示作为集电极发射极电压的电压VCE。图39至41中的每一个中纵坐标轴表示作为集电极电流的电流IC。因此，图39至41中的每一个表示在导通状态下电压VCE饱和的值，即，导通电压。
此外，图39至41中的每一个示出了其中半导体层SLn的厚度(即，n-型漂移区ND的厚度)变化的情形。图39示出了其中半导体层SLn的厚度被设置为70μm的情况。图40示出了其中半导体层SLn的厚度被设置为135μm的情形。图41示出了其中半导体层SLn的厚度被设置为180μm的情形。注意，在图39至41的图中，省略了具体数值的显示，并且在图39至41中，横坐标轴和纵坐标轴具有相等的范围。
当在图39至41之间进行比较时，将理解，比较示例2中的半导体装置的导通电压高于比较示例1中的半导体装置的导通电压，而不管半导体层SLn的厚度(即，n-型漂移区ND的厚度)如何。此外，当在图39至41之间进行比较时，将理解，随着半导体层SLn的厚度(即，n-型漂移区ND的厚度)变大，比较示例2中的半导体装置的导通电压的增加大于比较示例1中的半导体装置的导通电压的增加。
图42至44是每一都示出了比较示例1中的半导体装置中在导通状态下在厚度方向上的空穴密度分布的图。图45至47每一个是示出了比较示例2中的半导体装置中在导通状态下在厚度方向上的空穴密度分布的图。图42至44示出了在X轴方向上在有源单元区域LCa的中心位置处在厚度方向(Z轴方向)上的空穴密度分布。图45至47示出了在X轴方向上在混合子单元单元区域LCh1的中心位置处在厚度方向(Z轴方向)上的空穴密度分布。图42至47中的每一个中的纵坐标轴表示在对数坐标上的空穴密度Np。注意，基于这样的假设示出了厚度方向上的位置：上表面Sa处厚度方向上的位置为0并且从上表面Sa向下表面Sb延伸的方向为正方向。
图42和45示出了其中半导体层SLn的厚度被设置为70μm的情形。图43和46示出了其中半导体层SLn的厚度被设置为135μm的情形。图44和47示出了其中半导体层SLn的厚度被设置为180μm的情形。图42至47中的每一个示出了当通过施加15V的电压作为电压VGE(其作为栅极-发射极电压)使IGBT进入导通状态(即，当时IGBT导通)时，半导体层SLn中的空穴密度分布。注意，在图42至47的图中，省略了具体数值的显示，并且在图42至47中，横坐标轴和纵坐标轴具有相等的范围。
当在图42的图中的区域GA1和图45的图中的区域GA4(在其中的每一个中半导体层SLn的厚度被设置为70μm)之间进行比较时，比较示例2中的空穴密度比比较示例1中的低。此外，当在图43的图中的区域GA2和图46的图中的区域GA5(其中的每一个中半导体层SLn的厚度被设置为135μm)之间进行比较时，比较示例2中的空穴密度比比较示例1中的低。此外，当在图44的图中的区域GA3和图47的图中的区域GA6(其中的每一个中半导体层SLn的厚度被设置为180μm)之间进行比较时，比较示例2中的空穴密度比比较示例1中的低。
因此，将理解，在比较示例2中的半导体装置中，IE效应以及空穴密度比比较示例1中的半导体装置中的低，而不管半导体层SLn的厚度(即，n型漂移区ND的厚度)。尤其是，在半导体层SLn的更靠近发射极电极EE的区域(即，半导体层SLn的其中形成p沟道寄生MOSFET的区域)中，比较示例2中的空穴密度的减小比比较示例1中的大。
这是因为：当IGBT进入导通状态并且载流子被存储时，通过p型浮置区域PF的充电，也使p沟道寄生MOSFET进入导通状态，作为存储的载流子的空穴被放电。因此，在包括具有p沟道寄生MOSFET的EGE型IGBT的半导体装置(比较示例2中的半导体装置)中，与包括不具有p沟道寄生MOSFET的GG型IGBT的半导体装置(比较示例1中的半导体装置)相比，IE效应低并且导通电压高。
另外，作为空穴密度(其作为载流子密度)降低的结果，n-型漂移区ND的电阻增加，提高了导通电压。因此，可以认为，随着半导体层SLn的厚度(即，n-型漂移区ND的厚度)增加，n-型漂移区ND的电阻对集电极电极CE和发射极电极EE之间的整个电阻的比率增加，并因此比较示例2中的导通电压的增加大于比较示例1中的导通电压的增加。
接着，将说明导通时的开关损失。
图48和49每一个是示出当比较示例2中的半导体装置导通时的开关波形的图。图48和49所示的结果是通过利用TCAD根据与用获得图36和37所示的结果的方法相同的方法执行计算而获得的，除了比较示例2中的半导体装置不是关断而是导通。
图48示出了比较示例2中的半导体装置中作为栅极-发射极电压的电压VGE、作为集电极-发射极电压的电压VCE以及作为集电极电流的电流IC的时间依赖关系。图49示出了空穴电流密度Jp、空穴密度Np以及作为p沟道寄生MOSFET的沟道区的电位的电位Vch的时间依赖关系。图48和49每一个中的横坐标轴表示相同的时间范围。
注意，图48和49示出了其中每一个n型空穴阻挡物区域NHB中的杂质浓度为低的情况以及其中每一个n型空穴阻挡物区域NHB中杂质浓度为高的情况两种情况中的时间依赖关系。由于n型空穴阻挡物区域NHB中的杂质浓度的影响将稍后说明，因此这里给出了其中n型空穴阻挡物区域NHB中的杂质浓度为低的情形的说明。
如图35中所示，当作为包括第一和第二脉冲的开关波形的电压VGE被施加至包括所述IGBT的半导体装置时，当施加第二脉冲时测量导通时的半导体装置的开关特性作为导通时的开关特性。
如图48中所示，在导通时，随着电压VGE上升，电压VCE下降而电流IC增加。此外，如图48中所示随着电压VGE上升，电压VCE下降，电流IC降低，电位Vch上升，空穴电流密度Jp增加，空穴密度Np增加。从前述内容将理解，当该半导体装置中包括的IGBT导通时，p沟道寄生MOSFET的沟道区的电位上升，使寄生MOSFET进入导通状态，并且作为载流子的空穴被放电。
另一方面，在导通时作为载流子的空穴的密度分布与图38中所示的关断时作为载流子的空穴的密度分布相同。因此，从作为载流子的空穴的密度分布还将理解，在导通时作为载流子的空穴经由p沟道寄生MOSFET放电。
在包括IGBT的所述半导体装置中，随着IE效应增加，载流子可以在导通时的时间之前被存储。这可以降低导通时的开关损失。然而，在包括具有EGE型有源单元区域的IGBT的半导体装置中，在导通时作为载流子的空穴经由p沟道寄生MOSFET放电。这降低了IE效应，增加了导通时的开关损失。
这里，如图49中所示，已经临时增加的空穴密度Np缓慢降低。因此，将理解，在导通时间之后，即使在导通状态，即，在导通周期期间，作为载流子的空穴也持续经由p沟道寄生MOSFET放电。这意味着，即使在导通状态，作为包括IGBT的半导体装置中的所包括的IGBT的导通电压的电压VCEsat也上升，尽管上升到比关断时和导通时中的任一低的程度，导致其特性的劣化。
如上所述的，包括具有EGE型有源单元区域的IGBT的半导体装置(比较示例2中的半导体装置)具有这样的问题：导通电压上升，高于包括具有GG型有源单元区域的IGBT的半导体装置(比较示例1中的半导体装置)中的导通电压，并且导通时的开关损失增加，比包括具有GG型有源单元区域的IGBT的半导体装置中的大。当导通电压上升并且导通时的开关损失增加时，由该半导体装置形成的逆变器电路中的开关损失增加。因此，改善包括具有EGE型有源单元区域的IGBT的半导体装置相对于具有该GG型有源单元区域的IGBT的半导体装置(比较示例1中的半导体装置)的缺点是重要的。
也即，在包括具有EGE型有源单元区域的IGBT的半导体装置(比较示例2中的半导体装置)中，期望进一步改善半导体装置的性能，诸如例如，IE效应。
<实施例1的主要特性特征和效果>
实施例1中的半导体装置具有EGE型有源单元区域。在实施例1中的半导体装置中，在平面图中多个p+型半导体区域PR沿作为沟槽T1、T2和T3每一个的延伸方向的Y轴方向布置为彼此分隔开。
因此，在实施例1中的半导体装置中，以与比较示例2中的具有EGE型有源单元区域的半导体装置中的相同的方式，可以消除位移电流对栅电极GE的电位的影响，并且可以改善当通过L负载开关操作而关断实施例1中的半导体装置时的开关速度，使其高于比较示例1中的具有GG型有源单元区域的半导体装置中的开关速度。
此外，在实施例1中的半导体装置中，可以降低导通电压，至比其中在平面图中沿Y轴方向连续地形成p+型半导体区域PR的比较示例2中的半导体装置中的导通电压低，并且可以降低当由L负载开关操作使实施例1中的半导体装置导通时的开关损失，使其比比较示例2中的半导体装置中的小。
也即，在实施例1中的半导体装置中，可以改善半导体装置的性能(诸如，IE效应)，使其比比较示例2中的半导体装置中的高。
在比较示例2中的半导体装置中，如图28中所示，在Y轴方向上的任意位置处沿Y轴方向连续地形成p+型半导体区域PR。因此，在比较示例2中的半导体装置中，p沟道寄生MOSFET的导通电阻在Y轴方向上的任意位置处都是小的，并且沟道长度短。因此，作为载流子大量的空穴经由寄生MOSFET放电。
另一方面，在实施例1中的半导体装置中，如图6中所示，多个p+型半导体区域PR沿Y轴方向布置为彼此分隔开。在半导体层SLn的上层部分中，p+型半导体区域PR和p型体区PB沿Y轴方向交替地布置。另外，p+型半导体区域PR每一个中的p型杂质浓度高于每一个p型体区PB中的p型杂质浓度。
在其中不形成p+型半导体区域PR的区域中，p沟道寄生MOSFET的导通电阻比其中形成p+型半导体区域PR的区域中的高，并且沟道长度较长。因此，作为载流子少量的空穴经由寄生MOSFET放电。因此，在实施例1中的半导体装置中，可以增加其中不形成p+型半导体区域PR的无源部分LCbi对其中形成p+型半导体区域PR的有源部分LCba的面积比，使其比比较示例2中的半导体装置中的高。这允许降低经由寄生MOSFET作为载流子放电的空穴的量。
接着，将给出对下述事实的具体说明：在实施例1中的半导体装置中，可以降低导通电压，并且可以降低在由于L负载开关操作实施例1中的半导体装置导通时的开关损失。
首先，将给出对在实施例1中的半导体装置中可以降低导通电压的事实的说明。
在实施例1中的半导体装置中，所述多个p+型半导体区域PR沿作为沟槽栅电极TG1的栅极宽度方向的Y轴方向布置为彼此分隔开。这并不是连续地形成一个p+型半导体区域PR。因此，在实施例1中的半导体装置中，每一个p+型半导体区域PR的面积比比较示例2中的半导体装置中的小。结果，在实施例1中的半导体装置中，作为载流子放电的空穴的量比比较示例2中的半导体装置中的小，增强了IE效应，并允许降低导通电压。
在实施例1中的半导体装置中，通过抑制p沟道寄生MOSFET的操作，可以降低导通电压。
图50是示出了比较示例1中的半导体装置中在导通状态下的空穴密度分布的截面图。图51是示出了比较示例2中的半导体装置中在导通状态下的空穴密度分布的截面图。
如图50中所示，在比较示例1中的包括具有GG型有源单元区域的IGBT的半导体装置中，不形成p沟道寄生MOSFET。因此，空穴不作为载流子经寄生MOSFET放电。
另一方面，在比较示例2中的包括具有EGE型有源单元区域的IGBT的半导体装置中，形成p沟道寄生MOSFET。因此，在IGBT导通之后，作为载流子的空穴被存储以对p型浮置区域PF充电，并因此使p沟道寄生MOSFET进入导通状态，并产生空穴作为载流子经由该寄生MOSFET放电的电流路径。如图51中所示，当具有EGE型有源单元区域的IGBT处于导通状态时，作为载流子的空穴从p沟道寄生MOSFET放电。
在图51中所示的空穴密度分布中，除了在其中空穴密度原本就高的p+型半导体区域PR中，在p型浮置区域PF、n型空穴阻挡物区域NHB以及p型体区PB的更靠近沟槽T2和T3的各自的部分中，空穴密度较高，而在p型浮置区域PF、n型空穴阻挡物区域NHB和p型体区PB的更远离沟槽T2和T3的各自的部分中，空穴密度较低。
因此，在图51中所示的比较示例2中，空穴电流流过每一个电流路径PT1，每一个电流路径PT1从n-型漂移区ND延伸穿过p型浮置区域PF，此外还穿过p型浮置区域PF、n型空穴阻挡物区域NHB和p型体区PB各自的更靠近沟槽T2和T3的部分。此外，在图51中所示的比较示例2中，空穴电流流过每一个电流路径PT2，每一个电流路径PT2从n-型漂移区ND延伸穿过n型空穴阻挡物区域NHB，此外还穿过n型空穴阻挡物区域NHB和p型体区PB各自的更靠近沟槽T2和T3的部分。
然而，在实施例1中，所述多个p+型半导体区域PR沿作为沟槽栅电极TG1的栅极宽度方向的Y轴方向布置为彼此分隔开，并且并不沿Y轴方向连续地形成。因此，在实施例1中的半导体装置中，在其中不形成p+型半导体区域PR的部分中，相比比比较示例2中的半导体装置中，可以更加可靠地抑制p沟道寄生MOSFET的操作。这增强了IE效应，并允许降低导通电压。
接着，将给出对下述事实的说明：可以降低在由于L负载开关操作实施例1中的半导体装置导通时的开关损失。如上所述的，通过抑制p沟道寄生MOSFET的操作，增强了IE效应，允许载流子在导通时的时间之前被存储。这可以降低导通时的开关损失。
在实施例1中的半导体装置中，当p沟道寄生MOSFET的操作被抑制时，IE效应被增强以增加载流子整体的绝对量。因此，通过仅仅计算对p沟道寄生MOSFET中的沟道区的电位的依赖关系与沟道区中的空穴电流密度之间的关系，难以精确地估算实施例1中的半导体装置中的IE效应。这是因为：在实施例1中的半导体装置中，当IE效应被增强时，n-型漂移区ND中存储的载流子的量增加，增加了p型浮置区域PF的充电的量，增加了p沟道寄生MOSFET的沟道区的电位，并增加了作为载流子放电的空穴的量。
因此，为了精确地估算在实施例1中的半导体装置中的IE效应，期望估计p沟道寄生MOSFET的阈值电压Vth。另外，由于p沟道寄生MOSFET的沟道区是n型空穴阻挡物区域NHB，因此通过增加n型空穴阻挡物区域NHB中的杂质浓度，可以增加p沟道寄生MOSFET的阈值电压Vth。
因此，下面将进行关断时的开关波形与导通时的开关波形之间的比较，已经利用TCAD在其中每一个n型空穴阻挡物区域NHB中的杂质浓度为低的情况以及其中每一个n型空穴阻挡物区域NHB中的杂质浓度为高的情况中每一情况下对比较示例2中的半导体装置进行了计算。图36、37、48和49共同地示出了其中空穴阻挡物层中的杂质浓度为低的情况以及其中空穴阻挡物层中的杂质浓度为高的情况。
图52和53示出了从图36、37 48和49中获得的计算结果确定的关断时的空穴电流密度的电位依赖关系。图52是示出了当比较示例2中的半导体装置关断时的空穴电流密度的电位依赖关系的图。图53是示出了比较示例2中的半导体装置导通时空穴电流密度的电位依赖关系的图。在图52和53中，每一个空穴电流密度是p沟道寄生MOSFET的沟道区中的空穴电流密度Jp，每一个电位是作为p沟道寄生MOSFET的沟道区的电位的电位Vch。
如图52和53中所示，在比较示例2中的半导体装置中，通过增加每一个n型空穴阻挡物区域NHB中的杂质浓度，可以提高p沟道寄生MOSFET的阈值电压Vth。实施例1中的半导体装置与具有EGE型有源单元区域的比较示例2中的半导体装置类似。因此，通过增加每一个n型空穴阻挡物区域NHB中的杂质浓度，可以提高p沟道寄生MOSFET的阈值电压Vth。
具体地，可以通过调节n型空穴阻挡物区域NHB中的杂质浓度，来调节作为影响p沟道寄生MOSFET的阈值电压Vth的参数的沟道浓度。此外，可以通过调节沟槽T1、T2和T3的深度等来调节作为影响p沟道寄生MOSFET的阈值电压Vth的另一参数的沟道长度。
注意，在实施例1中，每一个半导体区域中的导电类型也可以同时改变至相反的导电类型(这也适用于下面的实施例)。
(实施例2)
在实施例2中，将给出对这样的示例的说明，其中：半导体装置是具有多个半导体芯片的模块，每一个半导体芯片包括具有EGE型有源单元区域的IGBT，所述多个半导体芯片彼此并行耦接。
图54是示出了利用实施例2中的半导体装置的电子系统的示例的电路框图。图55是示出了作为实施例2中的半导体装置的模块的等效电路图。图55示出了与图54中所示的逆变器INV中包括的六IGBT模块10当中的U相位PH1对应的两个IGBT模块10。
如图54中所示，利用实施例2中的半导体装置的电子系统包括：负载(诸如，马达MOT)，逆变器INV，控制电路CTC1，以及控制电路CTC2。这样的电子系统例如是太阳能电力产生系统或风力电力产生系统。作为马达MOT，在此使用3相马达。3相位马达被配置为以处于三个不同相位的电压驱动。控制电路CTC1包括多个功率模块PM1和PM2。
在图54中所示的电子系统中，例如太阳能电力产生系统或风力电力产生系统中的电力产生模块(省略对其的说明)的输出耦接至逆变器INV的输入端子TM1和TM2。电力产生模块的dc电压(即，DC电力)供应至逆变器INV。
控制电路CTC1由例如ECU(电子控制单元)构成，并具有嵌入式控制半导体芯片，诸如MCU(微控制器单元)。控制电路CTC1包括多个功率模块PM1和PM2。功率模块PM1和PM2中的每一个由例如ECU构成，并具有嵌入式控制半导体芯片，诸如MCU。
控制电路CTC1中包括的所述多个功率模块PM1和PM2耦接到控制电路CTC2。逆变器INV由控制电路CTC2控制。控制电路CTC2包括例如栅极驱动器(gate driver)和光耦合器，尽管省略了对其的说明。控制电路CTC2中包括的栅极驱动器(省略对其的说明)耦接至逆变器INV。此时，控制电路CTC2中包括的门驱动器(省略对其的说明)耦接至逆变器INV中包括的IGBT的栅电极。
马达MOT耦接至逆变器INV。供应自例如太阳能电力产生系统或风力电力产生系统中的电力模块(省略对其的说明)的dc电压(即，DC电力)在逆变器INV中被转换为ac电压(即，ac电力)，并被供应到马达MOT。以供应自逆变器INV的ac电压(即，ac电力)驱动马达MOT。
在图54中所示的示例中，马达MOT是包括U相位PH1、V相位PH2和W相位PH3的三相马达。因此，逆变器INV也与包括U相位PH1、V相位PH2和W相位PH3的三个相位对应。与该三个相位对应的逆变器INV具有总计六对的IGBT模块10和二极管模块11。
实施例2中的半导体装置相当于IGBT模块10。IGBT模块10包括多个IGBT芯片12。每一个IGBT芯片12相当于半导体芯片CHP(见图1)。
与图26至28中所示的比较示例2中的半导体装置类似地，IGBT模块10中包括的所述多个IGBT芯片12中的每一个包括：半导体衬底SS，半导体层SLn，半导体层SLp，沟槽T1、T2和T3，栅极绝缘膜GI和沟槽栅电极TG1、TG2和TG3。此外，与图26至28中所示的比较示例2中的半导体装置类似地，IGBT模块10中包括的所述多个IGBT芯片12中的每一个包括：p型体区PB，n+型发射极区域NE，p型浮置区域PF，p+型半导体区域PR，发射极电极EE，集电极电极CE和栅电极GE。p+型半导体区域PR沿作为沟槽T1的延伸方向的Y轴方向连续地形成。
注意，当马达MOT是2相马达时，逆变器INV具有总共四对IGBT模块10和二极管模块11。
在该逆变器INV当中，位于马达MOT的输入电位和电源电位VCC之间的部分被称作高侧部分，而位于马达MOT的输入电位和地电位GND之间的部分被称作低侧部分。在图54中所示的示例中，作为高侧IGBT模块10，使用三个IGBT模块10，并且作为低侧IGBT模块10，使用三个IGBT模块10。此外，作为高侧二极管模块11，使用三个二极管模块11，并且作为低侧二极管模块11，使用三个二极管模块11。
在图54中在面积区域AR4中所示的并且与例如U相位对应的两个IGBT模块10中，高侧IGBT模块10H包括多个例如六个IGBT芯片12，其每一个由半导体芯片CHP形成。另一方面，在与例如U相位对应的两个IGBT模块10中，低侧IGBT模块10L包括多个例如六个IGBT芯片12，其每一个由半导体芯片CHP形成。在高侧部分和低侧部分中的任一中，所述多个IGBT芯片12的相应的发射极电极EE彼此电耦接，并且所述多个IGBT芯片12的相应的集电极电极CE彼此电耦接。
在实施例2中的半导体装置中，每一个半导体芯片CHP中包括的IGBT也可以与利用图26至28说明的比较示例2中的半导体装置中包括的IGBT相同。相应地，下面将说明其中半导体芯片CHP中包括的IGBT与利用图26至28说明的比较示例2中的半导体装置中包括的IGBT相同的情形。
在图54中所示的示例中，在包括U相位PH1、V相位PH2和W相位PH3的三个相位中的每一个中，在经由输入端子TM1和TM2供应至逆变器INV的电源电位VCC与马达MOT的输入电位之间，即，在高侧部分中，IGBT模块10和二极管模块11彼此反平行地耦接。另一方面，在包括U相位PH1、V相位PH2和W相位PH3的三个相位中的每一个中，在马达MOT的输入电位和地电位GND之间，即，在低侧部分中，IGBT模块10和二极管模块11彼此反平行地耦接。
控制电路CTC2被耦接到六个IGBT模块10中的每一个中包括的多个IGBT芯片12的栅电极中的每一个，以控制六个IGBT模块10中包括的多个IGBT芯片12中的每一个。注意，在六个二极管模块11中的每一个中，包括多个二极管13，并且各IGBT芯片12和各二极管13彼此反平行地耦接。
利用控制电路CTC2控制IGBT模块10中的每一个中流动的电流，来驱动和旋转马达MOT。也即，可以通过利用控制电路CTC2控制每一个IGBT模块10的导通/关断，来驱动马达MOT。当如此驱动马达MOT时，需要导通/关断IGBT模块10，但是马达MOT包括电感。因此，当IGBT模块10被关断时，由于马达MOT中包括的电感，产生逆电流，所述逆电流的方向与IGBT模块10中电流流动的方向相反。由于IGBT模块10不具有允许逆电流在其中流动的功能，因此通过提供与IGBT模块10反平行的二极管模块11，使逆电流回流以释放电感中存储的能量。
<比较示例3中的半导体装置>
接着，将给出对比较示例3中的半导体装置的说明。比较示例3中的半导体装置是包括多个半导体芯片的模块，每一个半导体芯片包括具有GG型有源单元区域的IGBT。所述多个半导体芯片彼此并行耦接。
与利用实施例2中的半导体装置的电子系统(见图54)类似地，利用比较示例3中的半导体装置的电子系统还包括：负载(诸如马达MOT)，逆变器INV，控制电路CTC1和控制电路CTC2。逆变器INV具有总共六对IGBT模块10和二极管模块11。比较示例3中的半导体装置相当于IGBT模块10。
在比较示例3中的半导体装置中，也以与实施例2中的半导体装置(见图54和55)中的相同的方式，高侧IGBT模块10H包括六个IGBT芯片12，每一个由半导体芯片CHP制成，而低侧IGBT模块10L包括六个IGBT芯片12，每一个由半导体芯片CHP制成。
另一方面，在比较示例3中的半导体装置中，不同于实施例2中的半导体装置中，每一个半导体芯片CHP中包括的IGBT是具有GG型有源单元区域的IGBT，即，利用图25说明的比较示例1中的半导体装置中包括的IGBT。
<比较示例3中的半导体装置的问题以及实施例2的主要特性特征和效果>
接着，将给出对比较示例3中的半导体装置的问题以及实施例2的主要特性特征和效果的说明。
在作为比较示例3中的半导体装置的模块中，每一个都具有GG型有源单元区域的多个IGBT芯片12彼此并行耦接。将考虑这样的情况，其中：当作为比较示例3中的半导体装置的该模块操作时，在电路中放置各单独的IGBT芯片的位置之间，或者在各IGBT芯片的电特性之间，产生差异。在这样的情况下，在模块的输出中可能出现波动，或者，电流可能汇集在任意IGBT芯片12上导致其击穿。
例如，将考虑这样的情况，其中：在由各IGBT芯片中的电路线产生的浮动电感之间，在各IGBT芯片的电特性(诸如阈值电压Vth)之间，或者在各IGBT芯片中的与栅电极相关的电容(即，栅电容)之间，产生差异。在这样的情况下，当执行硬开关操作(诸如，L负载开关操作)时，可能在各IGBT芯片的导通/关断时间之间形成间隙，并且各IGBT芯片12不一致地操作。由于这样的不平衡的操作，IGBT模块10的输出中可能出现波动，或者，电流可能汇集于任意IGBT芯片12上导致其击穿。
具体地，当例如风力电力产生系统中的逆变器INV中使用的IGBT模块10中包括的多个IGBT芯片12被关断时，由于这种不平衡操作，在IGBT模块10的输出中可能出现波动，或者，电流可能汇集在任意的IGBT芯片12上导致其击穿。
当IGBT模块10中彼此并行耦接的多个IGBT芯片12如此操作时，期望各IGBT芯片12一致地操作。然而，实际上难以使各IGBT芯片12一致地操作。例如，在其中在电力转换装置当中的逆变器INV中使用IGBT芯片12的情况下，当逆变器INV的各自的输出端子被短路时，期望每一个IGBT芯片12在感测例如过电流等的出现与其截断(cutoff)之间的时段期间不毁坏。然而，在实际情况中，当彼此并行耦接的多个IGBT芯片12不一致地操作时，在IGBT模块10的输出中可能出现波动，或者，电流可能汇集在任意的IGBT芯片12上导致其击穿。
在作为比较示例3的IGBT模块10中，为了一致地操作多个IGBT芯片12，期望对于每一下列情形确保一致性，所述情形是：电路中放置各IGBT芯片的位置，到控制各IGBT芯片12的栅电极的控制电路CTC2的耦接结构，各IGBT芯片12中的电流，对于各IGBT芯片12的开关操作的稳定性，以及各IGBT芯片12的操作期间的温度。为了实现此，需要设计每一个IGBT芯片12使得各IGBT芯片12一致地操作，或者，将各IGBT芯片12布置使得各IGBT芯片12一致操作。然而，难以设计IGBT芯片12使得各IGBT芯片12完全一致地操作，以及难以布置IGBT芯片12使得各IGBT芯片12完全一致地操作。难度随着每一个IGBT芯片12的电容的增加而增加，即，随着IGBT芯片12的二维面积增加而增加。
在比较示例3中，还需要使位于IGBT芯片12中的大量有源单元区域LCa(见图25)一致地操作。然而，不能够完全一致地操作各有源单元区域LCa。因此，即使当各IGBT芯片12的操作之间有一定程度的不一致性时，需要防止IGBT模块10毁坏。也
随着每一个IGBT芯片12的击穿电压变高，IGBT芯片12的导通电压上升。因此，为了增强IE效应，在每一个有源单元区域LCa的两侧上设置p型浮置区域PR。然而，作为p型浮置区域PF的充电或者L负载开关操作操作中的集电极电位中的波动的结果，位移电流经由p型浮置区域PF流动(在正(前向)/负(后向)方向)进入栅电极GE，如此使得栅极电位波动。于是，当具有彼此并行耦接的多个IGBT芯片的IGBT模块操作时，各IGBT模块不一致操作。这里，当位移电流是位移电流I，集电极电位是集电极电位VC，时间是时间t，而电容是电容C0时，位移电流I通过下面的表达式(1)给出。
I＝(d(VC)/dt)·C0 (1)
另一方面，即使当在每一个有源单元区域LCa两侧上不设置p型浮置区域PF时，位移电流也经由由电容Cgd(见图29和30)形成的反馈电容流动到栅电极GE中。因此，需要降低电容Cgd。
图56是示出了比较示例3中的半导体装置中的栅极-发射极电压的栅极电荷量依赖关系的图。图57是示出了实施例2中的半导体装置中的栅极-发射极电压的栅极电荷量依赖关系的图。图56和57中的每一个中的横坐标轴表示每单位面积电荷量Qg。图56和57中的每一个中的纵坐标轴表示作为栅极-发射极电压的电压VGE。图56和57示出了测量的数据。注意，在图56和57的图中，省略了具体数值的显示，并且在图56至57中，横坐标轴和纵坐标轴具有相等的范围。
在比较示例3中的具有GG型有源单元区域的半导体装置中，位移电流流动到栅电极GE中，急剧地提高导通时的电压VGE，并且增加了例如电压VGE的变化的时间速率或者在有源单元区域LCa中流动的电流的变化的时间速率。因此，很可能在电压VGE中出现噪声。噪声的出现还导致各IGBT芯片12的不一致的操作。因此，如图56中的区域GA7中所示，在比较示例3中的具有GG型有源单元区域的半导体装置中，作为栅极-发射极电压的电压VGE波动。
此外，在比较示例3中的半导体装置中，不能通过调节作为外部耦接到每一个IGBT芯片12的控制电路CTC2的栅极电阻的电阻Rg(见图30)来控制流动到栅电极GE中的位移电流的量。
另一方面，在实施例2中的具有EGE型有源单元区域的半导体装置中，能够防止位移电流流动到栅电极GE中。因此，较不可能在电压VGE中出现噪声。因此，如图57中所示，在实施例2中的具有EGE型有源单元区域的半导体装置中，作为栅极-发射极电压的电压VGE不波动。
图58和59是示出了当比较示例3中的半导体装置和实施例2中的半导体装置通过L负载开关操作而被关断时的开关波形的图。图58和59中的每一个中的横坐标轴表示时间。图58中的纵坐标轴表示作为集电极-发射极电压的电压VCE。图59中的纵坐标轴表示作为集电极-发射极电流的电流IC。图58和59示出了测量的数据。注意，在图56和57的图中，省略了具体数值的显示，但是在图58和59中，横坐标轴和纵坐标轴具有相等的范围。图58和59还示出了比较示例3和实施例2中的作为栅极-发射极电压的电压VGE。
在比较示例3中的半导体装置中，在流动到栅电极GE中的位移电流的影响下，当比较示例3中的半导体装置通过L负载开关操作关断时，即使在电容Cgd中的电荷量被从其放电之后，也可以保持栅极电位恒定。由于电路中放置各IGBT芯片12的不同位置，以及例如各IGBT芯片12的不同的寄生浮动电感，位移电流趋于逐IGBT芯片而不同。此外，由于各IGBT芯片12的不同的栅极电位(其通过作为栅极电阻的电阻Rg和以及位移电流来表示)，位移电流趋于逐IGBT芯片而不同。在这种情况下，当彼此并行电耦接的多个IGBT芯片操作时，难以一致地操作各IGBT芯片12。
在同一IGBT芯片12中的彼此并行电耦接的多个有源单元区域LCa(见图25)当中，位移电流和栅极电位也趋于不同。在这种情况下，当彼此并行电耦接的多个IGBT芯片12操作时，更加难以一致地操作各IGBT芯片12。
另一方面，在实施例2中的半导体装置中，可以防止位移电流流动进入栅电极GE，以及可以消除位移电流对每一个IGBT芯片12的操作的影响。因此，当彼此并行电耦接的多个IGBT芯片12操作时，可以一致地操作各IGBT芯片12。
在比较示例3中的半导体装置中，每一个IGBT芯片12的电容大，从而使得关于供应至栅电极GE的信号的开关操作变慢。这增加了电路中放置各IGBT芯片12的位置(诸如，线的电感)的影响，从而使得各IGBT芯片12较不可能一致操作。随着每一个IGBT芯片12的电容增加，开关操作所需的时间增加，增加了每一个IGBT芯片12产生热量的时间。结果，各IGBT芯片12很可能产生不同热量或具有不同温度。
当各IGBT芯片12产生不同热量或具有不同温度时，各IGBT芯片12具有不同导通电压或不同阈值电压Vth。因此，电流可以以汇集的方式在所述多个IGBT芯片12中的任意IGBT芯片12中流动，导致作为栅极-发射极电压的电压VGE波动或IGBT芯片的损坏。即使就算在所制造的IGBT芯片12中从一个IGBT芯片12到另一个地，特性以相同速率波动，当IGBT芯片12的电容大时，与IGBT芯片的电容小的情况相比，特性逐IGBT芯片波动的量也增加，增加了电容逐IGBT芯片波动的量。
比较示例3中的半导体装置中包括的IGBT芯片用于用在高电力转换装置中，从而其电容大。因此，电容从一个IGBT芯片到另一个IGBT芯片以大的量波动。
另一方面，作为实施例2中的半导体装置的模块包括具有EGE型有源单元区域的并且彼此并行耦接的多个IGBT芯片12。与比较示例3中的半导体装置中包括的IGBT芯片12类似，设置在实施例2中的半导体装置中的IGBT芯片12也用于用在高电力转换装置中。然而，在实施例2中的半导体装置中，IGBT芯片12的电容可以被降低至比比较示例3中的半导体装置中的小。
因此，当彼此并行电耦接的多个IGBT芯片12操作时，可以降低电路中设置各IGBT芯片12的位置的影响，并使各IGBT芯片12一致地操作。另外，可以允许每一个IGBT芯片12产生相同的热量或具有相同的温度，防止或抑制作为栅极-发射极电压的电压VGE波动，并防止或抑制IGBT芯片12损坏。也即，可以防止或抑制模块的输出波动，或者防止或抑制电流汇集在任意的IGBT芯片12上导致其损坏。因此，可以改善实施例2中的半导体装置的性能使其比比较示例3中的半导体装置的高。
优选地，期望使IGBT芯片的电容最小化。例如，期望提高IGBT芯片12直至IGBT芯片12导通所需的每单位面积的栅极电荷(Qg)量不大于600nC/cm2，或者每单位面积的输入电容(Cies)不大于110pF/mm2。结果，在使用实施例2中的半导体装置作为包括彼此并行电耦接的多个IGBT芯片12的IGBT模块10的情况下，当执行开关操作时，可以允许每一个IGBT芯片12产生相同的热量或者具有相同温度。因此，可以防止或抑制作为栅极-发射极电压的电压VGE波动，并防止或抑制IGBT芯片12损坏。
当彼此并行耦接的多个IGBT芯片操作时的RBSOA(反偏安全操作区域)低于当IGBT芯片中的一个操作时的RBSOA电阻。这可能可以被认为是因为：当彼此并行耦接的多个IGBT芯片12操作时，如果任何IGBT芯片12显示出不执行一致操作的轻微征兆时，电流在该IGBT芯片12中以汇集方式流动。因此，期望改善每一个IGBT芯片的RBSOA电阻。
在实施例2中的半导体装置中，在作为IGBT芯片12中包括的有源单元区域的混合单元区域LCh中，可以经由p沟道寄生MOSFET将空穴放电。这可以容易地改善RBSOA电阻。另外，也可以防止或抑制电流以汇集的方式在IGBT芯片12中包括的多个混合单元区域LCh中的任何混合单元区域LCh(诸如，位于例如IGBT芯片12的最外围部分的)中流动。因此，可以一致地操作作为IGBT芯片12中包括的多个有源单元区域并且彼此并行耦接的混合单元区域LCh。
比较示例3和实施例2中的每一个中的三个IGBT芯片12经受负载短路测试。此时，通过使用SPICE(着重于集成电路的仿真程序)执行电路仿真确定栅极电位、集电极电位和集电极电流，下面说明其结果。
图60是示出了比较示例3中的半导体装置中包括的每一个IGBT芯片的伪器件模型的等效电路图。图61是示出了实施例2中的半导体装置中包括的每一个IGBT芯片的伪器件模型的等效电路图。图62是用于比较示例3和实施例2中的每一个半导体装置中的电路仿真的电路图。图63是示出了比较示例3中的半导体装置中的电路仿真结果的图。图64是实施例2中的半导体装置中的电路仿真的结果的图。注意，在图63和64的图中，省略了特定数值的显示，并且在图63至64中，横坐标轴和纵坐标轴具有相等的范围。
在图62所示的用于电路仿真的电路中，具有电源电位VCC的DC电源BAT、电容器CAP和三个IGBT芯片12彼此并行耦接。在每一个IGBT芯片12中，在集电极电极CE和电源电位VCC之间，耦接有具有电感Lc的浮动电感器，并且在发射极电极EE地电位之间，耦接有具有电感Le的浮动电感器。在每一个IGBT芯片12中，ac信号源AS经由具有电感Lg的浮动电感器和电阻Rg耦接至栅电极GE。
在负载短路测试中，期望降低对栅极电位(即，作为栅极-发射极电压的电压VGE)的影响。然而，在比较示例3中的具有GG型有源单元区域的半导体装置中，在直接切断或施加DC电源BAT的电压的硬开关情形下，在L负载(或者，无负载)开关操作时，集电极电位(即，作为集电极-发射极电压的电压VCE)的改变的时间速率增加，增加了栅电极GE中产生的位移电流。例如，当电压VCE是几千伏，或者作为集电极电流的电流IC是几千安时，集电极电位中的波动或者集电极电流中的波动显著影响栅极电位。
在包括每一都具有GG型有源单元区域的IGBT的比较示例3中的半导体装置中，如图25中所示，p型浮置区域PF隔着栅极绝缘膜GI与耦接到栅电极GE的沟槽栅电极TG1和TG2中的每一个(见图1)相邻。因此，如图60中所示，位移电流路径PA100耦接至栅电极GE。因此，如图63中所示，栅极电位(电压VGE)、集电极电位(电压VCE)和集电极电流(电流IC)波动。
另一方面，在包括每一都具有EGE型有源单元区域的实施例2中的半导体装置中，如图4中所示，耦接到栅电极GE的沟槽栅电极TG1以及p型浮置区域PF被耦接到发射极电极EE的沟槽栅电极TG2和TG3中的每一个切断，并且彼此不相邻。因此，如图61中所示，位移电流沿耦接至发射极电极EE的位移电流路径PA1流动，但位移电流几乎不沿耦接至栅电极GE的位移电流路径PA2流动。因此，如图64中所示，栅极电位(电压VGE)、集电极电位(电压VCE)和集电极电流(电流IC)不波动。
也即，在实施例2中的半导体装置中，可以防止位移电流流动进入栅电极GE。因此，在负载短路测试中，即使在硬开关情形下，也可以防止位移电流影响栅极电位。
<实施例2中的半导体装置的修改例>
实施例2中的半导体装置中包括的每一个IGBT芯片是作为具有EGE型有源单元区域的IGBT芯片的半导体装置。在作为有源单元区域的每一个混合单元区域LCh中，沿Y轴方向连续地形成p+型半导体区域PR。由于实施例2中的半导体装置中包括的每一个IGBT芯片足以成为作为具有EGE型有源单元区域的IGBT芯片的半导体装置，因此在作为有源单元区域的每一个混合单元区域LCh中，也可以沿Y轴方向布置多个p+型半导体区域PR以彼此分隔开。这样的示例将描述作为实施例2中的半导体装置的修改例。
在本修改例中的半导体装置中包括的每一个IGBT芯片中，以与作为实施例1中的半导体装置的每一个IGBT芯片中相同的方式，沿Y轴方向布置多个p+型半导体区域PR以使其彼此分隔开。另外，在混合子单元区域LCh1和LCh2中的每一个中，在Y轴方向，所述多个n+型发射极区域NE设置在与所述多个p+型半导体区域PR相同的位置处。
因此，本修改例中的半导体装置具有与实施例1中的半导体装置相同的优于比较示例2中的半导体装置的效果。在本修改例中的半导体装置中，可以降低导通电压，至比实施例2中的半导体装置中的低，以及可以降低当本修改例中的半导体装置通过L负载开关操作而导通时的开关损失至比实施例2中的半导体装置中的小。
(实施例3)
在实施例3中，将给出对这样的示例的说明，其中：在包括具有EGE型有源单元区域的IGBT的半导体装置中，有源单元区域的宽度小，并且在平面图中耦接电极与沟槽栅电极重叠。
在实施例3中的半导体装置中，半导体芯片CHP中包括的IGBT(见图1)可以与利用图26至28说明的比较示例2中的半导体装置中包括的IGBT相同。相应地，下面将说明其中半导体芯片CHP中包括的IGBT与比较示例2中的半导体装置中包括的IGBT相同的情形。
<半导体装置的配置>
首先，给出对作为实施例3中的半导体装置的配置的描述。
实施例3中的半导体装置的结构与使用图26至28描述的比较示例2中的半导体装置的结构相同，除了：在平面图中，耦接电极CP与沟槽栅电极TG2和TG3重叠。因此下面将主要说明与比较示例2中的半导体装置的结构的不同点。
图65是实施例3中的半导体装置的主要部分平面图。图66是沿图65中的线A-A的截面图。注意，沿图65中的线B-B的截面图与图66所示的截面图相同，除了未提供n+型发射极区域NE。
在实施例3中的半导体装置中，以与实施例1中的半导体装置中的相同的方式，在混合子单元区域LCh1和LCh2中的每一个中形成多个n+型发射极区域NE。
此外，在实施例3中，以与比较示例2中的相同方式，在混合子单元区域LCh1中，沿作为沟槽T1、T2和T3中每一个延伸方向的Y轴方向连续地形成p+型半导体区域PR。此外，在混合子单元区域LCh1中，在p型体区PB中，沿Y轴方向连续地形成作为开口的接触沟槽CT。接触沟槽CT到达放置在混合子单元区域LCh1中的p+型体接触区域PBC。
此外，在实施例3中，以与比较示例2中的相同方式，在混合子单元区域LCh2中，沿Y轴方向连续地形成p+型半导体区域PR。此外，在混合子单元区域LCH2中，在p型体区PB中，沿Y轴方向连续地形成作为开口的接触沟槽CT。接触沟槽CT到达放置在混合子单元区域LCh2中的p+型体接触区域PBC。
另一方面，在实施例3中的半导体装置中，不同于比较示例2中的半导体装置中，在平面图中，在混合子单元区域LCh1中，接触沟槽CT与沟槽T2重叠，并且在平面图中，在混合子单元区域LCh2中，接触沟槽CT与沟槽T3重叠。
替代地，在混合子单元区域LCh2中，p+型半导体区域PR也可以与形成在沟槽T2的内壁上的栅极绝缘膜GI接触，并且在混合子单元区域LCh2中，p+型半导体区域PR也可以与形成在沟槽T3的内壁上的栅极绝缘膜GI接触。
<半导体装置的制造方法>
实施例3中的半导体装置的制造方法与使用图7至24描述的实施例1中的半导体装置的制造方法相同，除了在平面图中耦接电极CP与沟槽栅电极TG2和TG3重叠。
也即，在实施例3中的半导体装置的制造工艺中，在混合子单元区域LCh1中形成接触沟槽CT以在平面图中与沟槽T2重叠，而在混合子单元区域LCh2中接触沟槽CT形成为在平面图中与沟槽T3重叠。
注意，在实施例3中的半导体装置的制造工艺中，不同于实施例1中，在混合子单元区域LCh1和LCh2中的每一个中，在平面图中沿Y轴方向(见图65)连续地形成接触沟槽CT，并且在平面图中沿Y轴方向连续地形成p+型半导体区域PR。
<关于比较示例2中的半导体装置的问题>
为了改善IGBT的性能，期望降低导通电压以及降低开关损失，并且为了降低导通电压和降低开关损失，期望增强IE效应。
也即，在包括具有EGE型有源单元区域的IGBT的半导体装置(比较示例2中的半导体装置)中，期望进一步改善半导体装置的性能，诸如例如，IE效应。
为了增强IGBT中的IE效应，增强从发射极电极EE的电子注入的效率是有效的。此外，为了增强从发射极电极EE的电子注入的效率，降低空穴电流是有效的。
这里，在沟槽T1和T2之间的从沟槽T1和T2的底部部分延伸到p型体区PB的部分中，空穴电流由扩散电流主导。此外，在比较示例2中的半导体装置中，半导体层SLn的位于沟槽T1和T2之间的部分在Y轴方向的宽度比实施例3中的半导体装置中的宽。因此，与实施例3中的半导体装置中的情形相比，在比较示例2中的半导体装置中，空穴放电电阻会低，空穴会较低可能存储在n型漂移区NE的更靠近发射极电极EE的部分中，从发射极电极EE的电子注入的效率会低，并且IE效应会低。注意，适用于沟槽T1和T2之间的部分的内容也类似地适用于沟槽T1和T3之间的部分。
<实施例3的主要特征特点和效果>
另一方面，在实施例3中的半导体装置中，设置在混合子单元区域LCh1中的耦接电极CP与沟槽栅电极TG2重叠，并且设置在混合子单元区域LCh2中的耦接电极CP与沟槽栅电极TG3重叠。
在实施例3中的半导体装置中，半导体层SLn的位于沟槽T1和T2之间以及沟槽T1和T3之间的部分的宽度较小。因此，与比较示例2中的半导体装置中的情形相比，在实施例3中的半导体装置中，空穴放电电阻高，空穴更可能存储在n型漂移区ND的更靠近发射极电极EE的部分中，从发射极电极EE的电子注入的效率高，以及IE效应高。因此，可以改善实施例3中的半导体装置的性能，比比较示例2中的半导体装置中的高。
<实施例3中的半导体装置的修改例>
实施例3中的半导体装置中包括的每一个IGBT芯片是作为具有EGE型有源单元区域的IGBT芯片的半导体装置。在每一个作为有源单元区域的混合单元区域LCh中，p+型半导体区域PR沿作为沟槽T1、T2和T3中的每一个的延伸方向的Y轴方向连续地形成。
由于实施例3中的半导体装置中包括的每一个IGBT芯片足以成为作为具有EGE型有源单元区域的IGBT芯片的半导体装置，因此在作为有源单元区域的每一个混合单元区域LCh中，也可以在Y轴方向上布置多个p+型半导体区域PR以使其彼此分隔开。将描述这样的示例作为实施例3中的半导体装置的修改例。
图67是实施例3修改例中的半导体装置的主要部分平面图。图68是实施例3的修改例中的半导体装置的主要部分截面图。图68是沿图67中的线B-B的截面图。注意，沿图67中的线A-A的截面图与图68所示的截面图相同。
在本修改例中的半导体装置中包括的每一个IGBT芯片中，以与作为实施例1中的半导体装置的每一个IGBT芯片中相同的方式，沿Y轴方向布置多个p+型半导体区域PR以彼此分隔开。另外，在本修改例中，以与实施例1中的相同的方式，在混合子单元区域LCh1和LCh2中的每一个中，在Y轴方向，多个n+型发射极区域NE设置在与多个p+型半导体区域PR相同的位置处。
因此，在本修改例中，在混合子单元区域LCh1中，在平面图中，多个接触沟槽CT中的每一个与沟槽T2重叠，并且在混合子单元区域LCh2中，在平面图中，多个接触沟槽CT中的每一个与沟槽T3重叠。
替代地，在混合子单元区域LCh2中，多个p+型半导体区域PR中的每一个也可以与形成在沟槽T2的内壁上的栅极绝缘膜GI接触，并且在混合子单元区域LCh2中，多个p+型半导体区域PR中的每一个也可以与形成在沟槽T3的内壁上的栅极绝缘膜GI接触。
因此，本修改例中的半导体装置具有与实施例1中的半导体装置相同的优于比较示例2中的半导体装置的效果。在本修改例中的半导体装置中，可以降低导通电压，至比实施例3中的半导体装置中的低，以及可以降低当本修改例中的半导体装置通过L负载开关操作而导通时的开关损失，至比实施例3中的半导体装置中的小。
(实施例4)
在实施例4中，将给出对这样的示例的说明，其中：半导体装置包括IGBT，所述IGBT除具有EGE型有源单元区域以外，还具有EE型(发射极-发射极型)无源单元区域(非有源单元区域)。注意，IGBT具有EE型无源单元区域意指：在有源单元区域中布置为彼此分隔开的两个沟槽栅电极中的每一个电耦接到发射极电极。
在实施例4中的半导体装置中，半导体芯片CHP中包括的IGBT的EGE型有源单元区域(见图1)可以与利用图26至28说明的比较示例2中的半导体装置中包括的IGBT的EGE型有源单元区域相同。相应地，下面将说明其中半导体芯片CHP中包括的IGBT的EGE型有源单元区域与比较示例2中的半导体装置中包括的IGBT的EGE型有源单元区域相同的情形。
图69是实施例4中的半导体装置的主要部分平面。图70是实施例4中的半导体装置的主要部分截面图。图70是沿图69中的线A-A的截面图。注意，沿图69中的线B-B的截面图与图70中所示的截面图相同，除了未提供n+型发射极区域NE.
在实施例4中的半导体装置中，以与比较示例2中的半导体装置中的相同方式，每一个单位单元区域LC具有作为有源单元区域的混合单元区域LCh和两个无源单元区域LCi。此外，在实施例4中的半导体装置中，以与比较示例2中的半导体装置中的相同的方式，在混合子单元区域LCh1和LCh2中的每一个中，形成多个n+型发射极区域NE。
在实施例4中，以与比较示例2中的相同方式，在混合子单元区域LCh1中，沿作为沟槽T1、T2和T3中每一个的延伸方向的Y轴方向连续地形成p+型半导体区域PR。此外，在混合子单元区域LCh1中，在p型体区PB中，沿Y轴方向连续地形成作为开口的接触沟槽CT。接触沟槽CT到达位于混合子单元区域LCh1中的p+型体接触区域PBC。
此外，在实施例4中，以比较示例2中的相同的方式，在混合子单元区域LCh2中，沿Y轴方向连续地形成p+型半导体区域PR。此外，在混合子单元区域LCh2中，在p型体区PB中沿Y轴方向连续地形成作为开口的接触沟槽CT。接触沟槽CT到达位于混合子单元区域LCh2中的p+型体接触区域PBC。
另一方面，在实施例4中，不同于比较示例2，每一个单位单元区域LC还具有作为EE型无源单元区域的混合单元区域LCe以及第三无源单元区域LCi。在X轴方向上，无源单元区域LCe定位为与混合单元区域LCh相对于插入在它们之间的混合单元区域LCh相反。在X轴方向上，第三无源单元区域LCi被定位为与另一无源单元区域LCi相对于插入在它们之间的无源单元区域LCe相反。
在平面图中，无源单元区域LCe和第三无源单元区域LCi中的每一个在Y轴方向延伸。无源单元区域LCe具有比混合单元区域LCh的宽度Wh小的宽度We。优选地，无源单元区域LCe的宽度We小于无源单元区域LCi的宽度Wi。
在X轴方向彼此相邻的两个单位单元区域LC共享一个无源单元区域LCi。因此，每一个单位单元区域LC具有该无源单元区域LCi的位于在X轴方向与其相邻的混合单元区域LCh的负侧上的正半部分LCi1。该单位单元区域LC还具有无源单元区域LCi(第三无源单元区域LCi)的位于在X轴方向与其相邻的无源单元区域LCe的正侧上的负半部分LCi2。
位于无源单元区域LCe和LCh之间的无源单元区域LCi被称作无源单元区域LCi0。无源单元区域LCi0中的p型浮置区域PF形成在半导体层SLn的定位在沟槽T3和T4之间的部分中。
无源单元区域LCe具有沟槽栅电极TG4和TG5。沟槽栅电极TG4位于无源单元区域LCe和LCi0之间。沟槽栅电极TG5位于无源单元区域LCe和无源单元区域LCi的所述部分LCi2之间。沟槽栅电极TG4和TG5电耦接到发射极电极EE。
在无源单元区域LCe中，不同于混合单元区域LCh中，不形成n+型发射极区域NE。
在第三无源单元区域LCi中，以与另一个无源单元区域LCi中相同的方式，提供p型浮置区域PF。设置在第三无源单元区域LCi中的p型浮置区域PF形成在半导体层SLn的位置与沟槽T4相对于插入它们之间的沟槽T5相反的部分中。优选地，设置在第三无源单元区域LCi中的p型浮置区域PF与形成在沟槽T5的内壁上的栅极绝缘膜GI接触。
设置在第三无源单元区域LCi中的p型浮置区域PF的、更靠近下表面Sb的下表面Sb侧的端部，被设置得比分别形成有沟槽栅电极TG4和TG5的沟槽T4和T5的、更靠近下表面Sb的各端部，更靠近下表面Sb。在这样的情况下，即使当无源单元区域LCi在X轴方向的宽度Wi比无源单元区域LCe在X轴方向的宽度We大时，也可以确保足够的击穿电压。
注意，在图69和70中所示的示例中，无源单元区域LCe在X轴方向的宽度We被设置为比无源单元区域LCi在X轴方向的宽度Wi小。在这样的情况下，可以增强IE效应。
接着，给出对作为实施例4中的半导体装置的半导体芯片中的每一个单位单元区域LC的配置的描述。
沟槽T4被定位为与沟槽T1相对于插入其间的沟槽T3相反，以在平面图中，在Y轴方向上从半导体衬底SS的上表面Sa延伸并到达半导体层SLn中的中间点。在沟槽T4的内壁上，形成栅极绝缘膜GI。在沟槽T4中，在栅极绝缘膜GI上形成沟槽栅电极TG4，以嵌入在沟槽T4中。沟槽栅电极TG4电耦接到发射极电极EE。
沟槽T5被定位为与沟槽T3相对于插入其间的沟槽T4相反，以在平面图中，在Y轴方向上从半导体衬底SS的上表面Sa延伸并到达半导体层SLn中的中间点。在沟槽T5的内壁上，形成栅极绝缘膜GI。在沟槽T5中，在栅极绝缘膜GI上形成沟槽栅电极TG5，以嵌入在沟槽T5中。沟槽栅电极TG5电耦接到发射极电极EE。
在无源单元区域LCe中，在半导体层SLn的位于沟槽T4和T5之间的部分中形成p型体区PB，以与形成在沟槽T4的内壁上的栅极绝缘膜GI接触，以及与形成在沟槽T5的内壁上的栅极绝缘膜GI接触。
在无源单元区域LCe中，在半导体层SLn的位于沟槽T4和T5之间的部分中形成包括p+型体接触区域PBC和p+型栓锁防止区域PLP的p+型半导体区域PR，以与p型体区PB接触。p+型半导体区域PR电耦接到发射极电极EE。在无源单元区域LCe中，p+型半导体区域PR中的p型杂质浓度高于p型体区PB中的p型杂质浓度。
在无源单元区域LCe中形成层间绝缘膜IL以覆盖p型体区PB。在无源单元区域LCe中，在层间绝缘膜IL和半导体层SLn中，形成作为开口的接触沟槽CT，以延伸通过层间绝缘膜IL并达半导体层SLn中的中间点。在无源单元区域LCe中，在平面图中接触沟槽CT在Y轴方向延伸。在无源单元区域LCe中，在p型体区PB的在每一个接触沟槽CT中暴露的部分中形成p+型半导体区域PR。在无源单元区域LCe中，形成嵌入在接触沟槽CT中的耦接电极CP。在无源单元区域LCe中，每一个耦接电极CP与p+型半导体区域PR接触。因此，在无源单元区域LCe中形成的p+型半导体区域PR经由耦接电极CP电耦接到发射极电极EE。
注意，如上所述的，在无源单元区域LCe中，不形成n+型发射极区域NE。因此，无源单元区域LCe不作为IGBT进行操作。
在实施例4中，在无源单元区域LCe中，不在p型体区PB下形成作为n型半导体区域的n型空穴阻挡物区域NHB。
<半导体装置的制造方法>
实施例4中的半导体装置的制造方法与使用图7至24描述的实施例1中的半导体装置的制造方法相同，除了混合单元区域LCh之外，还形成了无源单元区域LCe。此外，形成无源单元区域LCe的步骤可以与形成混合子单元区域LCh1的步骤相同，除了与沟槽T2和T1类似地形成沟槽T4和T5，以及不形成n型空穴阻挡物区域NHB和n+型发射极区域NE。
注意，在实施例4中的半导体装置的制造工艺中，不同于实施例1中，在混合子单元区域LCh1和LCh2中的每一个中，在平面图中沿Y轴方向(见图69)连续地形成接触沟槽CT，并且在平面图中沿Y轴方向连续地形成p+型半导体区域PR。
<比较示例2中的半导体装置的问题>
为了增强IGBT的性能，期望在半导体装置由于L负载开关操作而关断时，在IGBT处于导通状态时存储在混合单元区域LCh中的n-型漂移区ND中的作为载流子的空穴被有效地放电。
也即，在包括具有EGE型有源单元区域的IGBT的半导体装置(比较示例2中的半导体装置)中，期望进一步改善半导体装置的性能，诸如例如，半导体装置被关断时的空穴放电效率。
在具有混合单元区域LCh的IGBT中，为了在关断时有效地将混合单元区域LCh中的空穴放电，期望降低p沟道寄生MOSFET的阈值电压Vth。
然而，在比较示例2中的半导体装置中的混合单元区域LCh中形成n型空穴阻挡物区域NHB时，每一个n型空穴阻挡物区域NHB中的n型杂质浓度比n+型漂移区ND中的n型杂质浓度高。因此，不能降低p沟道寄生MOSFET的阈值电压Vth。结果，在IGBT处于关断状态时不能够有效地将存储在混合单元区域LCh中的n+型漂移区ND中的作为载流子的空穴放电，并且不能够增加关断操作的速度。
<实施例4的主要特征特点和效果>
在实施例4中的半导体装置中，单位单元区域LC除包括混合单元区域LCh以外还包括无源单元区域LCe。在混合单元区域LCh中，形成n型空穴阻挡物区域NHB，而在无源单元区域LCe中，不形成n型空穴阻挡物区域NHB。
因此，在实施例4中的半导体装置中，即使在形成在混合单元区域LCh中的p沟道寄生MOSFET的阈值电压Vth由于n型空穴阻挡物区域NHB而为高时，也可以降低无源单元区域LCi中的p沟道寄生MOSFET的阈值电压Vth。因此，在无源单元区域LCe中，在IGBT处于导通状态时存储在混合单元区域LCh中的n-型漂移区ND中的作为载流子的空穴可以在IGBT关断时有效地被放电。这可以增加关断操作的速度。
因此，可以改善实施例4中的半导体装置的性能(诸如，关断时的空穴放电效率)，使其比比较示例2中的半导体装置中的高。
此外，在实施例4中的半导体装置中，在混合子单元区域LCh中，形成n+型发射极区域NE，并形成由npn双极晶体管形成的寄生双极晶体管。然而，在实施例4中的半导体装置中，在无源单元区域LCe中，不形成n+型发射极区域NE，并且不形成由npn双极晶体管形成的寄生双极晶体管。因此，在实施例4中的半导体装置中，在无源单元区域LCe中，较低可能出现栓锁。因此，可以改善击穿电阻，诸如RBSOA电阻，至比比较示例2中的半导体装置中的高。
<实施例4中的半导体装置的修改例>
实施例4中的半导体装置中包括的IGBT芯片是作为具有EGE型有源单元区域的IGBT芯片的半导体装置。在作为各有源单元区域的混合单元区域LCh中，沿作为沟槽T1和T2中的每一个的延伸方向的Y轴方向连续地形成p+型半导体区域PR。
由于实施例4中的半导体装置中包括的IGBT芯片足以成为作为具有EGE型有源单元区域的IGBT芯片的半导体装置，因此在作为每一个有源单元区域的混合单元区域LCh中，也可以在Y轴方向布置多个p+型半导体区域PR以彼此分隔开。将描述这样的示例作为实施例4中的半导体装置的修改例。
图71是实施例4的修改例中的半导体装置的主要部分平面图。图72是实施例4的修改例中的半导体装置的主要部分截面图。图72是沿图71中的线B-B的截面图。注意，沿图71中的线A-A的截面图与图70所示的截面图相同。
在本修改例中的半导体装置中包括的IGBT芯片中，以与实施例1中的半导体装置中相同的方式，在Y轴方向布置多个p+型半导体区域PS以彼此分隔开。另外，在本修改例中，以与实施例1中的相同的方式，在混合单元形成区域LCh1和LCh2中的每一个中，在Y轴方向，多个n+型发射极区域NE设置在与p+型半导体区域PS相同的位置处。
因此，本修改例中的半导体装置具有与实施例1中的半导体装置相同的优于比较示例2中的半导体装置的效果。在本修改例中的半导体装置中，可以降低导通电压，至比实施例4中的半导体装置中的低，以及可以降低当半导体装置由于L负载开关操作而导通时的开关损失至比实施例4中的半导体装置中的小。
尽管在此以前已经基于本发明的实施例具体描述了发明人所实现的本发明，但本发明并不限于前述的实施例。将理解，可以在本发明中进行各种改变和修改而仍在其范围内并不偏离其要旨。

Claims (15)

1.一种半导体装置，包括：
半导体衬底，具有第一主表面和与第一主表面相反的第二主表面；
第一半导体层，具有第一导电类型，并且形成在所述半导体衬底中；
第二半导体层，具有不同于所述第一导电类型的第二导电类型，并且形成在所述半导体衬底的位置比所述第一半导体层更靠近所述第二主表面的部分中；
第一沟槽部分，在平面图中在第一方向从所述第一主表面延伸到达所述第一半导体层中的中间点；
第二沟槽和第三沟槽，位于插入其间的所述第一沟槽部分的两侧上，在平面图中在第一方向从所述第一主表面延伸并到达所述第一半导体层中的中间点；
第一绝缘膜，形成在所述第一沟槽部分的内壁上；
第二绝缘膜，形成在所述第二沟槽部分的内壁上；
第三绝缘膜，形成在所述第三沟槽部分的内壁上；
第一沟槽栅电极，形成在所述第一绝缘膜之上，以被嵌入在所述第一沟槽部分中；
第二沟槽栅电极，形成在所述第二绝缘膜之上，以被嵌入在所述第二沟槽部分中；
第三沟槽栅电极，形成在所述第三绝缘膜之上，以被嵌入所述第三沟槽部分中；
第一半导体区域，具有第二导电类型，并且形成在所述第一半导体层的位于所述第一沟槽部分和所述第二沟槽部分之间的部分中，以与所述第一绝缘膜和所述第二绝缘膜接触；
第二半导体区域，具有第二导电类型，并且形成在所述第一半导体层的位于所述第一沟槽部分和所述第三沟槽部分之间的部分中，以与所述第一绝缘膜和所述第三绝缘膜接触；
第三半导体区域，具有第一导电类型，并且形成在所述第一半导体层的位于所述第一沟槽部分和所述第二沟槽部分之间的部分中，以与所述第一半导体区域和所述第一绝缘膜接触；
第四半导体区域，具有第一导电类型，并且形成在所述第一半导体层的位于所述第一沟槽部分和所述第三沟槽部分之间的部分中，以与所述第二半导体区域和所述第一绝缘膜接触；
第五半导体区域，具有第二导电类型，并且形成在所述第一半导体层的定位成与所述第一沟槽部分相对于插入其间的所述第二沟槽部分相反的部分中；
第六半导体区域，具有第二导电类型，并且形成在所述第一半导体层的定位成与所述第一沟槽部分相对于插入其间的所述第三沟槽部分相反的部分中；
多个第七半导体区域，每一个具有第二导电类型，并且形成在所述第一半导体层的位于所述第一沟槽部分和所述第二沟槽部分之间的部分中，以与所述第一半导体区域接触；
多个第八半导体区域，每一个具有第二导电类型，并且形成在所述第一半导体层的位于所述第一沟槽部分和所述第三沟槽部分之间的部分中，以与所述第一半导体区域接触；
发射极电极，电耦接到所述第三半导体区域、所述第四半导体区域、所述第七半导体区域、所述第八半导体区域以及所述第二沟槽栅电极和第三沟槽栅电极；
集电极电极，电耦接到所述第二半导体层；以及
栅电极，电耦接到所述第一沟槽栅电极，
其中，所述第五半导体区域的更靠近所述第二主表面的端部被定位为在垂直于所述第一主表面的第二方向上，与所述第二沟槽部分的更靠近所述第二主表面的端部相比，更靠近所述第二主表面，
其中，所述第六半导体区域的更靠近所述第二主表面的端部被定位为在所述第二方向上，与所述第三沟槽部分的更靠近所述第二主表面的端部相比，更靠近所述第二主表面，
其中，每一个第七半导体区域中的第二导电类型的杂质浓度高于所述第一半导体区域中的第二导电类型的杂质浓度，
其中，每一个第八半导体区域中的第二导电类型的杂质浓度高于所述第二半导体区域中的第二导电类型的杂质浓度，
其中，所述第七半导体区域在平面图中沿所述第一方向布置为彼此分隔开，以及
其中，所述第八半导体区域在平面图中沿所述第一方向布置为彼此分隔开。
2.根据权利要求1所述的半导体装置，还包括：
第九半导体区域，具有第一导电类型，并且形成在所述第一半导体层的位于所述第一沟槽部分和第二沟槽部分之间的部分中；以及
第十半导体区域，具有第一导电类型，并且形成在所述第一半导体层的位于所述第一沟槽部分和第三沟槽部分之间的部分中，
其中，所述第九半导体区域中的第一导电类型的杂质浓度高于所述第一半导体层的位置比所述第九半导体区域更靠近所述第二主表面的部分中的第一导电类型的杂质浓度，并且低于所述第三半导体区域中的第一导电类型的杂质浓度，并且
其中，所述第十半导体区域中的第一导电类型的杂质浓度高于所述第一半导体层的位置比所述第十半导体区域更靠近所述第二主表面的部分中的第一导电类型的杂质浓度，并且低于所述第四半导体区域中的第一导电类型的杂质浓度。
3.根据权利要求1所述的半导体装置，还包括：
多个半导体芯片，
其中每一个半导体芯片包括：半导体衬底，第一半导体层和第二半导体层，第一沟槽部分、第二沟槽部分和第三沟槽部分，第一绝缘膜、第二绝缘膜和第三绝缘膜，第一沟槽栅电极、第二沟槽栅电极和第三沟槽栅电极，第一半导体区域、第二半导体区域、第三半导体区域、第四半导体区域、第五半导体区域和第六半导体区域，第七半导体区域、第八半导体区域、发射极电极、集电极电极和栅电极，
其中半导体芯片的各自的发射极电极彼此电耦接，并且
其中，半导体芯片的各自的集电极电极彼此电耦接。
4.根据权利要求1所述的半导体装置，还包括：
第四绝缘膜，其覆盖所述第一半导体区域和第二半导体区域；
多个第一开口，每一个延伸穿过所述第四绝缘膜到达所述第一半导体区域中的中间点；
多个第二开口，每一个延伸穿过所述第四绝缘膜到达所述第二半导体区域中的中间点；
多个第一耦接电极，嵌入在各第一开口中；以及
多个第二耦接电极，嵌入在各第二开口中，
其中在平面图中所述第一开口沿第一方向布置为彼此分隔开，
其中在平面图中所述第二开口沿第一方向布置为彼此分隔开，
其中所述第七半导体区域形成在所述第一半导体区域的相应的暴露在相应的第一开口中的部分中，
其中所述第八半导体区域形成在所述第二半导体区域的相应的暴露在相应的第二开口中的部分中，并且
其中所述发射极电极经由所述第一耦接电极电耦接到所述第三半导体区域和所述第七半导体区域，并经由所述第二耦接电极电耦接至所述第四半导体区域和所述第八半导体区域。
5.根据权利要求4所述的半导体装置，
其中在平面图中，每一个所述第一开口与所述第二沟槽部分重叠，并且
其中在平面图中，每一个所述第二开口与所述第三沟槽部分重叠。
6.根据权利要求1所述的半导体装置，
其中每一个所述第七半导体区域与所述第二绝缘膜接触，并且
其中每一个所述第八半导体区域与所述第三绝缘膜接触。
7.根据权利要求2所述的半导体装置，还包括：
第四沟槽部分，定位为与所述第一沟槽部分相对于插入其间的所述第三沟槽部分相反，以在平面图中在所述第一方向从所述第一主表面延伸并到达所述第一半导体层中的中间点；
第五沟槽部分，定位为与所述第三沟槽部分相对于插入其间的所述第四沟槽部分相反，以在平面图中在所述第一方向从所述第一主表面延伸并到达所述第一半导体层中的中间点；
第五绝缘膜，形成在所述第四沟槽部分的内壁上；
第六绝缘膜，形成在所述第五沟槽部分的内壁上；
第四沟槽栅电极，形成在第五绝缘膜上以嵌入在所述第四沟槽部分中；
第五沟槽栅电极，形成在所述第六绝缘膜上以嵌入在所述第五沟槽部分中；
第十一半导体区域，具有第二导电类型，并形成在所述第一半导体层的位于所述第四沟槽部分和第五沟槽部分之间的部分中，以与所述第五绝缘膜和第六绝缘膜接触；
第十二半导体区域，具有第二导电类型，并形成在所述第一半导体层的位于所述第四沟槽部分和第五沟槽部分之间的部分中，以与所述第十一半导体区域接触；以及
第十三半导体区域，具有第二导电类型，并形成在所述第一半导体层的定位为与所述第四沟槽部分相对于插入其间的第五沟槽部分相反的部分中，
其中所述第六半导体区域形成在所述第一半导体层的位于所述第三沟槽部分和第四沟槽部分之间的部分中，
其中所述第十三半导体区域的更靠近所述第二主表面的端部定位为比所述第五沟槽部分的更靠近所述第二主表面的端部在所述第二方向上更靠近所述第二主表面，
其中所述发射极电极电耦接到所述第十二半导体区域以及所述第四沟槽栅电极和第五沟槽栅电极，
其中所述第十二半导体区域中的第二导电类型的杂质浓度比所述第十一半导体区域中的第二导电类型的杂质浓度高，并且
其中所述第十二半导体区域沿所述第一方向连续地形成。
8.根据权利要求7所述的半导体装置，还包括：
第七绝缘膜，其覆盖所述第一半导体区域和第二半导体区域；
多个第三开口，每一个延伸穿过所述第七绝缘膜到达所述第一半导体区域中的中间点；
多个第四开口，每一个延伸穿过所述第七绝缘膜到达所述第二半导体区域中的中间点；
第五开口，每一个在平面图中在所述第一方向延伸穿过所述第七绝缘膜到达所述第十一半导体区域中的中间点；
多个第三耦接电极，嵌入在相应的第三开口中；以及
多个第四耦接电极，嵌入在相应的第四开口中；以及
第五耦接电极，嵌入在第五开口中，
其中在平面图中所述第三开口沿第一方向布置为彼此分隔开，
其中在平面图中所述第四开口沿第一方向布置为彼此分隔开，
其中所述第七半导体区域形成在所述第一半导体区域的暴露在相应的第三开口中的相应部分中，
其中所述第八半导体区域形成在所述第二半导体区域的暴露在相应的第四开口中的相应部分中，
其中所述第十二半导体区域形成在所述第十一半导体区域的暴露在第五开口中的部分中，并且
其中所述发射极电极经由所述第三耦接电极电耦接到所述第三半导体区域和所述第七半导体区域，经由所述第四耦接电极电耦接到所述第四半导体区域和所述第八半导体区域，并经由所述第五耦接电极电耦接至所述第十二半导体区域。
9.根据权利要求1所述的半导体装置，还包括：
多个所述第三半导体区域；以及
多个所述第四半导体区域，
其中每一个所述第三半导体区域位于在第一方向上与每一个所述第七半导体区域相同的位置，并且
其中每一个所述第四半导体区域位于在第一方向上与每一个所述第八半导体区域相同的位置。
10.根据权利要求1所述的半导体装置，
其中所述集电极电极形成在所述半导体衬底的所述第二主表面上。
11.根据权利要求4所述的半导体装置，
其中每一个所述第七半导体区域包括具有第二导电类型的第十四半导体区域以及具有第二导电类型的第十五半导体区域，
其中每一个所述第八半导体区域包括具有第二导电类型的第十六半导体区域以及具有第二导电类型的第十七半导体区域，
其中所述第十四半导体区域中的第二导电类型的杂质浓度比所述第十五半导体区域中的第二导电类型的杂质浓度高，
其中所述第十六半导体区域中的第二导电类型的杂质浓度比所述第十七半导体区域中的第二导电类型的杂质浓度高，
其中，在彼此耦接的所述第一耦接电极和所述第七半导体区域的对中，所述第一耦接电极与所述第七半导体区域中包括的第十四半导体区域接触，以及
其中，在彼此耦接的所述第二耦接电极和所述第八半导体区域的对中，所述第二耦接电极与所述第八半导体区域中包括的第十六半导体区域接触。
12.根据权利要求1所述的半导体装置，
其中所述第一沟槽栅电极、第二沟槽栅电极和第三沟槽栅电极以及所述第一半导体区域和第二半导体区域中的每一个沿所述第一方向连续地形成。
13.一种半导体装置的制造方法，包括以下步骤：
(a)提供半导体衬底，其具有第一主表面以及与第一主表面相反的第二主表面；
(b)在所述半导体衬底中形成具有第一导电类型的第一半导体层；
(c)在所述半导体衬底的定位为比所述第一半导体层更靠近所述第二主表面的部分中形成具有与第一导电类型不同的第二导电类型的第二半导体层；
(d)形成第一沟槽部分，所述第一沟槽部分在平面图中在第一方向从所述第一主表面延伸到达所述第一半导体层中的中间点，以及形成第二沟槽部分和第三沟槽部分，所述第二沟槽部分和第三沟槽部分位于插入其间的所述第一沟槽部分的两侧上，以在平面图中在第一方向从所述第一主表面延伸并到达所述第一半导体层中的中间点；
(e)在所述第一沟槽部分的内壁上形成第一绝缘膜，在所述第二沟槽部分的内壁上形成第二绝缘膜，以及在所述第三沟槽部分的内壁上形成第三绝缘膜；
(f)在所述第一绝缘膜上形成第一沟槽栅电极，以使得所述第一沟槽栅电极嵌入在所述第一沟槽部分中，在所述第二绝缘膜上形成第二沟槽栅电极以使得所述第二沟槽栅电极嵌入在所述第二沟槽部分中，以及在所述第三绝缘膜上形成第三沟槽栅电极，以使得所述第三沟槽栅电极嵌入在所述第三沟槽部分中；
(g)在所述第一半导体层的位于所述第一沟槽部分和第二沟槽部分之间的部分中形成具有第二导电类型的第一半导体区域，以使所述第一半导体区域与所述第一绝缘膜和第二绝缘膜接触，以及在所述第一半导体层的位于所述第一沟槽部分和第三沟槽部分之间的部分中形成具有第二导电类型的第二半导体区域，以使所述第二半导体区域与所述第一绝缘膜和第三绝缘膜接触；
(h)在所述第一半导体层的位于所述第一沟槽部分和第二沟槽部分之间的部分中形成具有第一导电类型的第三半导体区域，以使所述第三半导体区域与所述第一半导体区域和第一绝缘膜接触，以及在所述第一半导体层的位于所述第一沟槽部分和第三沟槽部分之间的部分中形成具有第一导电类型的第四半导体区域，以使所述第四半导体区域与所述第二半导体区域和第一绝缘膜接触；
(i)在所述第一半导体层的定位为与所述第一沟槽部分相对于插入其间的所述第二沟槽部分相反的部分中形成具有第二导电类型的第五半导体区域，以及在所述第一半导体层的定位为与所述第一沟槽部分相对于插入其间的所述第三沟槽部分相反的部分中形成具有第二导电类型的第六半导体区域；
(j)在所述第一半导体层的位于所述第一沟槽部分和第二沟槽部分之间的部分中形成每一个都具有第二导电类型的多个第七半导体区域，以使所述第七半导体区域与所述第一半导体区域接触，以及在所述第一半导体层的位于所述第一沟槽部分和第三沟槽部分之间的部分中形成每一个都具有第二导电类型的多个第八半导体区域，以使所述第八半导体区域与所述第一半导体区域接触；
(k)形成发射极电极，所述发射极电极电耦接到所述第三半导体区域和第四半导体区域、所述第七半导体区域、所述第八半导体区域以及所述第二沟槽栅电极和第三沟槽栅电极；
(l)形成电耦接到所述第二半导体层的集电极电极；和
(m)形成电耦接到所述第一沟槽栅电极的栅电极，
其中所述第五半导体区域的更靠近所述第二主表面的端部定位为比所述第二沟槽部分的更靠近所述第二主表面的端部在与所述第一主表面垂直的第二方向上更靠近所述第二主表面，
其中所述第六半导体区域的更靠近所述第二主表面的端部定位为比所述第三沟槽部分的更靠近所述第二主表面的端部在所述第二方向上更靠近所述第二主表面，
其中每一个所述第七半导体区域中的第二导电类型的杂质浓度比所述第一半导体区域中第二导电类型的杂质浓度高，
其中每一个所述第八半导体区域中的第二导电类型的杂质浓度比所述第二半导体区域中的第二导电类型的杂质浓度高，
其中在平面图中所述第七半导体区域沿第一方向布置为彼此分隔开，并且
其中在平面图中所述第八半导体区域沿第一方向布置为彼此分隔开。
14.根据权利要求13所述的半导体装置的制造方法，还包括以下步骤：
(n)形成覆盖所述第一半导体区域和第二半导体区域的第四绝缘膜；
(o)形成多个第一开口，每一个第一开口延伸穿过所述第四绝缘膜到达所述第一半导体区域中的中间点，以及形成多个第二开口，每一个第二开口延伸穿过所述第四绝缘膜到达所述第二半导体区域中的中间点；以及
(p)形成嵌入在相应的第一开口中的多个第一耦接电极，以及形成嵌入在相应的第二开口中的多个第二耦接电极，
其中，在步骤(o)中，所述第一开口被形成为在平面图中沿第一方向布置为彼此分隔开，所述第二开口被形成为在平面图中沿第一方向布置为彼此分隔开，
其中，在步骤(j)中，所述第七半导体区域形成在所述第一半导体区域的暴露在相应的第一开口中的相应部分中，所述第八半导体区域形成在所述第二半导体区域的暴露在相应的第二开口中的相应部分中，并且
其中，在步骤(k)中，所述发射极电极被形成为经由所述第一耦接电极电耦接到所述第三半导体区域和所述第七半导体区域，并经由所述第二耦接电极电耦接至所述第四半导体区域和所述第八半导体区域。
15.根据权利要求13所述的半导体装置的制造方法，还包括以下步骤：
(q)在所述第一半导体层的位于所述第一沟槽部分和第二沟槽部分之间的部分中形成具有第一导电类型的第九半导体区域，以及在所述第一半导体层的位于所述第一沟槽部分和第三沟槽部分之间的部分中形成具有第一导电类型的第十半导体区域，
其中所述第九半导体区域中的第一导电类型的杂质浓度比所述第一半导体层的位置比所述第九半导体区域更靠近所述第二主表面的部分中的第一导电类型的杂质浓度高，并且比所述第三半导体区域中的第一导电类型的杂质浓度低，和
其中所述第十半导体区域中的第一导电类型的杂质浓度比所述第一半导体层的位置比所述第十半导体区域更靠近所述第二主表面的部分中的第一导电类型的杂质浓度高，并且比所述第四半导体区域中的第一导电类型的杂质浓度低。
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