CN109155332A - 半导体装置 - Google Patents

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Abstract

在沿与半导体基板(10)的正面平行地配置为条纹状的多个沟槽(2)中的栅沟槽(2a)的内部隔着栅绝缘膜(3a)设置有栅电位(G)的栅电极(4a)。在虚设沟槽(2b)的内部隔着虚设栅绝缘膜(3b)设置有发射电位(E)的虚设栅电极(4b)。在台面区(9)中的作为MOS栅起作用的第一台面区(9a)的表面区域的整个面设置有第一p型基区(5a)，在不作为MOS栅起作用的第二台面区(9b)沿第一方向(X)以预定的间隔(D1)选择性地设置有第二p型基区(5b)。台面区(9)的两侧的沟槽(2)中的至少一方为栅沟槽(2a)，MOS栅在栅沟槽(2a)的至少一方的侧壁侧进行驱动。据此，能够降低通态电压。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，作为沟槽栅结构的IGBT(Insulated Gate Bipolar Transistor：绝缘栅型双极晶体管)，公知有具备形成对栅极控制起作用的MOS栅结构的沟槽(以下，记为栅沟槽)和形成用于不对栅极控制起作用的虚设的MOS栅结构的沟槽(以下，作为虚设沟槽)的构成。对以往的沟槽栅型IGBT的结构进行说明。
图19是示出以往的沟槽栅型IGBT的结构的立体图。图20是示出图19的截面线AA－AA'处的截面构造的截面图。图21是示出图19的截面线BB－BB'处的截面构造的截面图。在图19中，为了明确夹在相邻的沟槽102间的区域(台面区)109的平面布局，图示省略层间绝缘膜111和发射电极112。平面布局是指从半导体基板110的正面侧观察到的各部分的平面形状和配置构成。
如图19～21所示，在半导体基板110的正面侧设置有多个沟槽102。多个沟槽102配置为在半导体基板110的正面平行地延伸的条纹状的平面布局。多个沟槽102中的一部分的沟槽102为栅沟槽102a，除此以外的沟槽102为虚设沟槽102b。栅沟槽102a与虚设沟槽102b例如交替地配置。
在栅沟槽102a的内部，隔着栅绝缘膜103a设置有栅电极104a。在虚设沟槽102b的内部，隔着绝缘膜(以下，作为虚设栅绝缘膜)103b设置有电极(以下，作为虚设栅电极)104b。虚设栅电极104b与栅电极104a电绝缘而电连接到例如发射电位。在全部台面区109(夹在沟槽102间的区域)设置有p型基区105。
在p型基区105的内部分别选择性地设置有n+型发射区106和p+型接触区107。n+型发射区106配置为沿与沟槽102条纹状地延伸的方向(以下，作为第一方向)X正交的方向(以下，作为第二方向)Y条纹状地延伸的平面布局。n+型发射区106在相邻的栅沟槽102a之间，夹着虚设沟槽102b在相邻的台面区109连续而沿第二方向Y延伸。
n+型发射区106的一部分和p+型接触区107露出于用于与发射电极112进行电连接(接触)的接触孔108(以虚线示出的部分)。在图19中，分别以不同的阴影示出n+型发射区106和p型基区105(包括p+型接触区107)。符号101、113～115分别是n-型漂移区、n型缓冲层、p+型集电层和集电极。
作为像这样的具备虚设栅电极的沟槽栅型IGBT，提出有如下装置：通过将发射区的宽度最优化来将基区的阻抗值设定为预定值，从而在关断时使漂移区内的少数载流子高速地排出，并且确保了RBSOA(Reverse Bias Safe Operation Area：反向偏置安全动作区)(例如，参见下述专利文献1(第0053、0058段)。)。另外，在下述专利文献1中，通过使发射区形成为沿与沟槽正交的方向延伸的条纹状，从而抑制饱和电流的偏差。
另外，作为具备虚设栅电极的另一沟槽栅型IGBT，提出有如下装置：在相邻的栅沟槽间的台面区沿栅沟槽条纹状地延伸的方向交替地重复配置发射区和基区(例如，参见下述专利文献2(第0031段)。)。在下述专利文献2中，通过在栅沟槽与虚设沟槽之间的台面区以及虚设沟槽间的台面区仅配置基区而不配置发射区，从而提高IE效应，降低元件的通态电阻。
作为具备虚设栅电极的又一沟槽栅型IGBT，提出有如下装置：在相邻的栅沟槽间选择性地设置有基区，沿栅沟槽条纹状地延伸的方向，在相邻的基区间设置有沿与栅沟槽条纹状地延伸的方向相同方向延伸的直线状的虚设沟槽(例如，参见下述专利文献3(第0058段))。在下述专利文献3中，根据虚设沟槽使耗尽层扩展的区域减少，从而降低集电极-栅极间电容量。
现有技术文献
专利文献
专利文献1：日本特开2009-026797号公报
专利文献2：日本特开2008-205500号公报
专利文献3：国际公开第2011/111500号
发明内容
技术问题
在以往的沟槽栅型IGBT中，具有以下情况：在导通时从p+型集电层114注入到n-型漂移区101的空穴(电洞)变得容易从与发射电极112连接的部分向发射电极112引出，通态电压上升。
本发明的目的在于，提供一种能够降低通态电压的半导体装置。
技术方案
为了解决上述课题，达到本发明的目的，本发明地半导体装置具有以下特征。多个沟槽从第一导电型的半导体基板的正面起到达预定的深度，且沿与上述半导体基板的正面平行的第一方向配置为条纹状的布局。在上述沟槽的内部隔着栅绝缘膜设置有栅电极。第一栅电极是上述栅电极中的对元件的控制起作用的上述栅电极。第二栅电极是上述栅电极中的除上述第一栅电极以外的栅电极。在上述沟槽中的第一沟槽设置有上述第一栅电极。在上述沟槽中的第二沟槽设置有上述第二栅电极。台面区夹在相邻的上述沟槽间。在上述台面区中的一部分的第一台面区的整个面，以从上述半导体基板的正面起算比上述沟槽浅的深度设置有第二导电型的第一半导体区。在上述台面区中的除上述第一台面区以外的第二台面区，以从上述半导体基板的正面起算比上述沟槽浅的深度，且沿上述第一方向以预定的间隔设置有第二导电型的第二半导体区。在上述第一半导体区的内部，沿上述第一方向以预定的间隔设置有第一导电型的第三半导体区。在上述半导体基板的背面设置有第二导电型的第四半导体区。第一电极与上述第一半导体区、上述第二半导体区、上述第三半导体区和上述第二栅电极电连接。第二电极与上述第四半导体区电连接。上述第一台面区的两侧的上述沟槽中的至少一方为上述第一沟槽。上述第二台面区的两侧的上述沟槽中的至少一方为上述第二沟槽。
另外，本发明的半导体装置的特征在于，在上述的发明中，在与上述第一方向正交的第二方向上，上述第二台面区彼此隔着上述第一沟槽相邻。
另外，本发明的半导体装置的特征在于，在上述的发明中，在与上述第一方向正交的第二方向上，上述第二台面区彼此隔着上述第二沟槽相邻。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第一台面区夹在相邻的上述第一沟槽间。
另外，本发明的半导体装置的特征在于，在上述的发明中还具备：第一导电型的第五半导体区，其在从上述半导体基板的正面起算比上述第一半导体区深的位置，在上述第一台面区的整个面与上述第一半导体区接触地设置，上述第五半导体区的杂质浓度比上述半导体基板的杂质浓度高。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第五半导体区进一步在从上述半导体基板的正面起算比上述第二半导体区深的位置，在上述第二台面区的整个面与上述第二半导体区接触地设置。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第五半导体区进一步在从上述半导体基板的正面起算比上述第二半导体区深的位置，在沿深度方向与上述第二半导体区对置的部分与上述第二半导体区接触地设置。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第三半导体区还设置在上述第二半导体区的内部。上述第二台面区的两侧的上述沟槽中的一方为上述第一沟槽，另一方为上述第二沟槽。
另外，本发明的半导体装置的特征在于，在上述的发明中还具备：第三沟槽，第四沟槽，第三台面区，第四台面区，第二导电型的第六半导体区、第八半导体区、第九半导体区，第一导电型的第七半导体区，第一元件部和第二元件部。上述第三沟槽是上述沟槽中的设置有上述第二栅电极的記沟槽。上述第三台面区是上述台面区中的夹在相邻的上述沟槽间的上述台面区，位于上述第三台面区的两侧的上述沟槽的至少一方成为上述第三沟槽。上述第六半导体区以从上述半导体基板的正面起算比上述沟槽浅的深度设置在上述第三台面区的整个面。上述第七半导体区在与上述半导体基板的背面平行的方向上与上述第四半导体区邻接地设置。
上述第七半导体区沿深度方向与上述第六半导体区对置。上述第七半导体区的杂质浓度比上述半导体基板的杂质浓度高。在上述第一元件部配置有上述第一沟槽和上述第二沟槽。在上述第二元件部配置有上述第三沟槽。上述第四沟槽是上述沟槽中的设置有上述第二栅电极的上述沟槽。上述第四沟槽在上述第一元件部与上述第二元件部的边界区配置有2个。上述第四台面区是上述台面区中的夹在2个上述第四沟槽间的上述台面区。上述第八半导体区以从上述半导体基板的正面起算比上述沟槽浅的深度设置在上述第四台面区的整个面。
上述第九半导体区其以从上述半导体基板的正面起算比上述第八半导体区浅的深度设置在上述第八半导体区的整个面。上述第九半导体区的杂质浓度比上述第八半导体区的杂质浓度高。上述第六半导体区和上述第九半导体区与上述第一电极电连接。上述第七半导体区与上述第二电极电连接。2个上述第四沟槽中的上述第一元件部侧的上述第四沟槽与上述第一沟槽相邻，在该相邻的上述第四沟槽与上述第一沟槽之间配置有上述第二台面区。2个上述第四沟槽中的上述第二元件部侧的上述第四沟槽与上述第三沟槽相邻，在该相邻的上述第三沟槽之间配置有上述第三台面区。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第四半导体区与上述第七半导体区的边界与2个上述第四沟槽中的上述第二元件部侧的上述第四沟槽沿深度方向对置。
另外，本发明的半导体装置的特征在于，在上述的发明中，从上述第四半导体区与上述第七半导体区的边界到最靠近上述边界区侧配置的上述第三半导体区为止的距离大于或等于上述第八半导体区的宽度、上述第一元件部的最靠近上述第二元件部侧的上述第二台面区的宽度、以及该第二台面区的两侧的上述沟槽的宽度的总和。
根据上述发明，在导通时在第二台面区的未配置p型基区(第二半导体区)的部分，保持高的少数载流子浓度。据此，与如以往构造那样在有源区的便秘区域的整个面设置了p型基区的情况相比，在导通时基板正面附近的电阻变小，因此能够降低通态电阻。
发明效果
根据本发明的半导体装置，起到能够降低通态电压的效果。
附图说明
图1是示出实施方式1的半导体装置的构造的立体图。
图2A是示出图1的截面线A1－A1'处的截面构造的截面图。
图2B是示出图1的截面线A2－A2'处的截面构造的截面图。
图3是示出图1的截面线B－B'处的截面构造的截面图。
图4是示出实施方式2的半导体装置的构造的立体图。
图5A是示出图4的截面线C1－C1'处的截面构造的截面图。
图5B是示出图4的截面线C2－C2'处的截面构造的截面图。
图6是示出图4的截面线D－D'处的截面构造的截面图。
图7是示出实施方式3的半导体装置的构造的立体图。
图8A是示出图7的截面线F1－F1'处的截面构造的截面图。
图8B是示出图7的截面线F2－F2'处的截面构造的截面图。
图9是示出图7的截面线H－H'处的截面构造的截面图。
图10是示出实施方式4的半导体装置的构造的立体图。
图11A是示出图10的截面线I1－I1'处的截面构造的截面图。
图11B是示出图10的截面线I2－I2'处的截面构造的截面图。
图12是示出图10的截面线J－J'处的截面构造的截面图。
图13是示出实施方式5的半导体装置的构造的立体图。
图14A是示出图13的截面线K1－K1'处的截面构造的截面图。
图14B是示出图13的截面线K2－K2'处的截面构造的截面图。
图15是示出图13的截面线L－L'处的截面构造的截面图。
图16是示出实施方式6的半导体装置的构造的立体图。
图17是示出图16的截面线M－M'处的截面构造的截面图。
图18是示出实施例的在导通时的空穴浓度分布的特性图。
图19是示出以往的沟槽栅型IGBT的构造的立体图。
图20是示出图19的截面线AA－AA'处的截面构造的截面图。
图21是示出图19的截面线BB－BB'处的截面构造的截面图。
图22是示出实施方式7的半导体装置的构造的立体图。
图23是示出图22的截面线O1－O1'处的截面构造的截面图。
图24是示出图22的截面线O2－O2'处的截面构造的截面图。
图25是示出图22的截面线P－P'处的截面构造的截面图。
图26是示出实施方式7的半导体装置的另一例的构造的立体图。
图27是示出图26的截面线Q1－Q1'处的截面构造的截面图。
图28是示出图26的截面线Q2－Q2'处的截面构造的截面图。
图29是示出图26的截面线R－R'处的截面构造的截面图。
符号说明
1 n-型漂移区
2 沟槽
2a 栅沟槽
2b 虚设沟槽
3a 栅绝缘膜
3b 虚设栅绝缘膜
4a 栅电极
4b 虚设栅电极
5a 第一台面区的p型基区(第一p型基区)
5b 第二台面区的p型基区(第二p型基区)
5c p型阳极区
5d 边界台面区的p型基区(第三p型基区)
6 n+型发射区
7 p+型接触区
8 接触孔
9 台面区
9a 在整个面设置有p型基区的台面区(第一台面区)
9b 选择性地设置有p型基区的台面区(第二台面区)
9b' IGBT部的最靠近FWD部侧的第二台面区
9c FWD部的台面区(第三台面区)
9d 边界区的台面区(边界台面区)
10 半导体基板
11 层间绝缘膜
12 发射电极
13 n型缓冲层
14 p+型集电层
15 集电极
21、22 积累层
31 IGBT部
32 FWD部
33 边界区
34 n+型阴极区与p+型集电层之间的边界
35 将n+型阴极区与p+型集电层之间的边界的位置投影到半导体基板的正面上的位置
41 n+型阴极区
51 边界区的p+型接触区
D1 第二p型基区间的第一方向的间隔
D2 n+型发射区间的第一方向的间隔
E 发射电位
G 栅电位
L 从将n+型阴极区与p+型集电层之间的边界的位置投影到半导体基板的正面上的位置起算到IGBT部的最靠近FWD部侧的n+型发射区的距离
N3 n-型漂移区的、与第一台面区的第一p型基区的边界附近
w1 边界台面区的宽度
w2 IGBT部的最靠近FWD部侧的第二台面区的宽度
w3、w4 IGBT部的最靠近FWD部侧的第二台面区的两侧的沟槽的宽度
X 沟槽条纹状地延伸的方向(第一方向)
Y 与沟槽条纹状地延伸的方向正交的方向(第二方向)
Z 深度方向
具体实施方式
以下参照附图对本发明的半导体装置的优选实施方式进行详细地说明。本说明书和附图中，在前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别表示与未标记+和-的层或区域相比是高杂质浓度和低杂质浓度。应予说明，在以下的实施方式的说明和附图中，对同样的结构标记相同的符号，并省略重复的说明。
(实施方式1)
对实施方式1的半导体装置的构造进行说明。图1是示出实施方式1的半导体装置的构造的立体图。图2A是示出图1的截面线A1－A1'处的截面构造的截面图。图2B是示出图1的截面线A2－A2'处的截面构造的截面图。图3是示出图1的截面线B－B'处的截面构造的截面图。在图1中，为了明确夹在相邻的沟槽2间的区域(台面区)9的平面布局，图示省略层间绝缘膜11和发射电极(第一电极)12。平面布局是指从半导体基板(半导体芯片)10的正面侧观察到的各部分的平面形状和配置构成。
另外，在图1、图2A、图2B、图3中，仅示出有源区，图示省略包围有源区的周围的边缘终端区(在图4、图5A、图5B、图6、图7、图8A、图8B、图9、图10、图11A、图11B、图12、图13、图14A、图14B、图15、图16、图17、图22、图23中也同样)。有源区是在导通状态时有电流流通的区域。在有源区将沟槽栅型IGBT的单位单元(元件的构成单位)邻接而配置多个。边缘终端区是有源区与芯片端部之间的区域，缓和n-型漂移区1的基板正面(半导体基板10的正面)侧的电场而保持耐压。在边缘终端区配置有例如由保护环、场板和降低表面电场结构(RESURF)等组合而成的耐压构造。
图1、图2A、图2B、图3所示的实施方式1的半导体装置是具备栅电极(第一栅电极)4a和电极(虚设栅电极：第二栅电极)4b的沟槽栅型IGBT，栅电极4a构成对栅极控制起作用的MOS栅结构，电极4b构成对栅极控制不起作用的虚设的MOS栅结构。具体地，在半导体基板10的正面侧，以预定的间距设置多个沟槽2。多个沟槽2从半导体基板10的正面起算沿深度方向(从半导体基板10的正面朝向背面的方向)到达预定的深度。多个沟槽2配置成与半导体基板10的正面平行地延伸的条纹状的平面布局。多个沟槽2中的一部分沟槽2为栅沟槽(第一沟槽)2a，除此之外的沟槽2为虚设沟槽(第二沟槽)2b。栅沟槽2a和虚设沟槽2b的深度例如大致相等。
只要在有源区混合配置后述的第一台面区9a和第二台面区9b即可，在与沟槽2呈条纹状地延伸的方向(长边方向：以下，记为第一方向)X正交的方向(短边方向：以下，记为第二方向)Y上的栅沟槽2a和虚设沟槽2b的重复图案可以进行各种改变。重复图案是指将1组图案沿第二方向Y并排多个的布局，所述1组图案是1个以上的栅沟槽2a和1个以上的虚设沟槽2b以预定图案配置而成。例如，列举出沿第二方向Y每配置1个栅沟槽2a则配置多个虚设沟槽2b等。在图1中示出将1个栅沟槽2a和1个虚设沟槽2b沿第二方向Y交替地反复配置的情况。在后述的实施方式2、3中示出变形例的一例。
在栅沟槽2a的内部，沿着栅沟槽2a的内壁设置有栅绝缘膜3a，在栅绝缘膜3a上设置有栅电极4a。栅电极4a与栅电位G(例如5V)电连接。栅电极4a构成对元件的控制起作用的沟槽栅结构。在虚设沟槽2b的内部，沿着虚设沟槽2b的内壁设置有绝缘膜(虚设栅绝缘膜)3b，在虚设栅绝缘膜3b上设置有虚设栅电极4b。虚设栅电极4b在图示省略的部分与发射电位E电连接，并且通过虚设栅绝缘膜3b与栅电极4a电绝缘。虚设栅电极4b可以与发射电极12接触。虚设栅电极4b构成不对元件的控制起作用的沟槽栅结构。虚设栅电极4b的除与发射电位E连接之外的构成与栅电极4a相同。
通过将虚设栅电极4b设为发射电位E，从而在沿着虚设沟槽2b的部分形成有空穴(电洞)在导通时的反型层。据此，能够降低密勒电容(根据密勒效应增益成倍增长，作为输入电容起作用的栅极-集电极间电容)。在夹设于沟槽2间的区域(台面区)9中的一部分的台面区(以下，记为第一台面区)9a，在其整个表面区域(半导体基板10的正面的表面层)设置有第一p型基区(第一半导体区)5a，在除此以外的台面区(以下，记为第二台面区)9b沿第一方向X以预定的间隔D1选择性地设置有第二p型基区(第二半导体区)5b。半导体基板10的除第一p型基区5a、第二p型基区5b、后述的n型缓冲层13和p+型集电层(第四半导体区)14以外的部分为n-型漂移区1。
第一台面区9a是作为MOS栅起作用的区域。MOS栅在栅沟槽2a的至少一个侧壁侧进行驱动即可，第一台面区9a可以是夹在栅沟槽2a间的区域，也可以是夹在栅沟槽2a与虚设沟槽2b之间的区域。另外，第一台面区9a沿第二方向Y可以与其他的第一台面区9a相邻，也可以与第二台面区9b相邻。
第二台面区9b是不作为MOS栅起作用的区域。第二台面区9b可以是夹在栅沟槽2a间的区域，可以是夹在虚设沟槽2b间的区域，也可以是夹在栅沟槽2a与虚设沟槽2b之间的区域。另外，第二台面区9b沿第二方向Y可以与第一台面区9a相邻，也可以与其他的第二台面区9b相邻。
在图1、图2A、图2B、图3中示出第一台面区9a、第二台面区9b均是夹在栅沟槽2a与虚设沟槽2b之间的区域、并且第一台面区9a彼此沿第二方向Y隔着2个第二台面区9b而相邻的情况。在第二台面区9b的除第二p型基区5b以外的部分，n-型漂移区1到达基板正面，第二p型基区5b被n-型漂移区1分开为多个。即，在第二台面区9b的表面区域，沿第一方向X交替地重复配置第二p型基区5b与n-型漂移区1。
通过在第二台面区9b选择性地设置第二p型基区5b，从而在关断时利用从第二p型基区5b与n-型漂移区1之间的pn结扩展的耗尽层使第二台面区9b耗尽，确保第二台面区9b中的耐压。耐压是指元件不引起误动作、破坏的极限电压。如果沿第一方向X相邻的第二p型基区5b间的间隔D1过宽，则第二台面区9b的耐压降低。因此，沿第一方向X相邻的第二p型基区5b间的间隔D1被设定为能够确保第二台面区9b中的预定的耐压这样程度的窄间隔。
另外，通过在第二台面区9b选择性地设置第二p型基区5b，从而与如以往的构造(参见图19～21)那样在有源区的表面区域的整个面设置p型基区105的情况相比，第一p型基区5a、第二p型基区5b与发射电极12的连接部分的总面积变小。因此，与以往构造相比，能够使在导通时从p+型集电层14注入到n-型漂移区1的空穴变得难以从半导体基板10与发射电极12的连接部分向发射电极12引出。
第一p型基区5a、第二p型基区5b延伸至位于第二方向Y的两侧的沟槽2。第一p型基区5a、第二p型基区5b的深度(从基板正面起算的深度)比沟槽2(栅沟槽2a和虚设沟槽2b)的深度浅。第一p型基区5a、第二p型基区5b的深度例如大致相等。第一p型基区5a、第二p型基区5b的杂质浓度例如大致相等。
在第一p型基区5a的内部，分别选择性地设置有n+型发射区(第三半导体区)6和p+型接触区7。n+型发射区6沿第一方向X以预定的间隔D2设置。根据配置于第一台面区9a的n+型发射区6的个数来确定IGBT的沟道(电子的反型层)密度。n+型发射区6至少延伸至位于第二方向Y的两侧的沟槽2中的栅沟槽2a，隔着栅沟槽2a的侧壁的栅绝缘膜3a与栅电极4a对置。在图1中示出n+型发射区6延伸至位于第二方向Y的两侧的沟槽2的情况。
p+型接触区7沿第一方向X选择性地设置于相邻的n+型发射区6间，与位于第一方向X的两侧的n+型发射区6分别接触。p+型接触区7设置为延伸至位于第二方向Y的两侧的沟槽2。例如，在第一台面区9a中，在第一台面区9a的中央部形成有沿第一方向X与沟槽2长度大致相同的接触孔8。该情况下，p+型接触区7延伸至位于第二方向Y的两侧的沟槽2。
在第二p型基区5b的内部选择性地设置有p+型接触区7。p+型接触区7设置在包括与接触孔8对应的部分的区域，接触孔8是与发射电极12的连接部分。例如，在第二台面区9b，接触孔8形成在第二台面区9b的中央部且包括配置有第二p型基区5b的部分的区域。接触孔8至少形成在配置有第二p型基区5b的部分即可。在图1中示出仅在配置有第二p型基区5b的部分形成有接触孔8的状态。在该情况下，p+型接触区7例如配置在第二p型基区5b的表面区域的整个面，延伸至位于第二方向Y的两侧的沟槽2。在第二p型基区5b的内部不设置n+型发射区6。
通过在第二台面区9b局部地形成第二p型基区5b，从而在第二台面区9b中，仅第二p型基区5b的部分作为栅极-发射极间电容(输入电容)起作用，IGBT整体的栅极-发射极间电容变小。因此，与如以往构造(参见图19～21)那样在全部的台面区109设置了n+型发射区106的情况相比，能够缩短导通时间。另外，由于在第二p型基区5b的内部不设置n+型发射区6，因此夹在相邻的第二台面区9b间的栅沟槽2a内的栅电极4a不对栅极控制起作用。第一p型基区5a、第二p型基区5b的内部的p+型接触区7的深度可以是与n+型发射区6相同深度以上的深度，也可以比n+型发射区6的深度深。在图2B、图3中示出p+型接触区7的深度比n+型发射区6的深度深的情况(在图5B、图6、图8B、图9、图11B、图12、图14B、图15中也相同)。
在相邻的第二台面区9b间，即使不对栅极控制起作用，也优选配置栅电极4a。其理由如下。在导通时，在第二p型基区5b的、沿着该栅沟槽2a的部分形成电子的反型层。据此，n-型漂移区1内的空穴变得难以从发射电极12与第二p型基区5b的连接部分向发射电极12引出。另外，密勒电容增大，因此在导通时空穴变得易于在n-型漂移区1积蓄。
层间绝缘膜11以覆盖栅电极4a和虚设栅电极4b的方式，设置在半导体基板10的正面的整个面。在层间绝缘膜11，接触孔8分别设置在第一台面区9a和第二台面区9b之上。第一台面区9a的接触孔8具有沿第一方向X延伸的直线状的平面形状，使n+型发射区6和p+型接触区7在第一台面区9a的中央部露出。第二台面区9b的接触孔8具有大致矩形的平面形状，使p+型接触区7在第二台面区9b的中央部露出。
发射电极12与第一台面区9a的n+型发射区6和p+型接触区7、以及第二台面区9b的p+型接触区7接触，与这些区域以及第一p型基区5a、第二p型基区5b电连接。另外，发射电极12利用层间绝缘膜11与栅电极4a电绝缘。在半导体基板10的背面的表面层设置有n型缓冲层13。另外，在半导体基板10的背面的表面层，在比n型缓冲层13浅的深度以与n型缓冲层13接触的方式设置p+型集电层14。集电极(第二电极)15与p+型集电层14接触。
以上，如说明的那样，根据实施方式1，通过在一部分的台面区(第二台面区)选择性地设置p型基区(第二p型基区)，从而在导通时在台面区的未配置p型基区的部分保持高空穴浓度。据此，与如以往的构造(参见图19～21)那样在有源区的表面区域的整个面设置了p型基区的情况相比，能够使在导通时基板正面附近的阻抗变小，使通态电阻降低。另外，根据实施方式1，通过设置发射电位的虚设栅电极，从而能够使密勒电容降低。因此，能够提高开关特性(关断时间、关断损耗等)。
(实施方式2)
接着，对实施方式2的半导体装置的构造进行说明。图4是示出实施方式2的半导体装置的构造的立体图。图5A是示出图4的截面线C1－C1'处的截面构造的截面图。图5B是示出图4的截面线C2－C2'处的截面构造的截面图。图6是示出图4的截面线D－D'处的截面构造的截面图。实施方式2的半导体装置与实施方式1的半导体装置的不同点在于：使第二台面区9b成为夹在虚设沟槽2b间的区域。
例如、与实施方式1同样地，使第一台面区9a彼此沿第二方向Y隔着2个第二台面区9b而相邻。在该情况下，以沿第二方向Y每配置1个栅沟槽2a则配置3个虚设沟槽2b的重复图案来配置栅沟槽2a和虚设沟槽2b。即，使夹在相邻的第二台面区9b间的沟槽2成为虚设沟槽2b，在相邻的第二台面区9b间配置有发射电位E的虚设栅电极4b。
由于在第二p型基区5b的内部未配置n+型发射区6，因此如上所述，配置在相邻的第二台面区9b间的栅电极不对栅极控制起作用。因此，即使在相邻的第二台面区9b间配置虚设栅电极4b，IGBT的沟道密度也是与实施方式1的情况同等程度。另外，通过在相邻的第二台面区9b间配置虚设栅电极4b，从而在n-型漂移区1的、沿着虚设沟槽2b的部分形成空穴的反型层，因此能够使密勒电容减小。
以上，如说明的那样，即使根据实施方式2对栅沟槽和虚设沟槽的重复图案进行各种变更，也能够获得与实施方式1同样的效果。
(实施方式3)
接着，对实施方式3的半导体装置的构造进行说明。图7是示出实施方式3的半导体装置的构造的立体图。图8A是示出图7的截面线F1－F1'处的截面构造的截面图。图8B是示出图7的截面线F2－F2'处的截面构造的截面图。图9是示出图7的截面线H－H'处的截面构造的截面图。实施方式3的半导体装置与实施方式1的半导体装置的不同点在于：使第一台面区9a成为夹在栅沟槽2a间的区域。
例如，与实施方式1同样地，使第一台面区9a彼此沿第二方向Y隔着2个第二台面区9b相邻。在该情况下，以沿第二方向Y每配置2个栅沟槽2a则配置1个虚设沟槽2b的反复图案来设置栅沟槽2a和虚设沟槽2b。即，MOS栅在隔着第一台面区9a而相邻的栅沟槽2a彼此对置的侧壁侧进行驱动。并且，与实施方式2同样地，在相邻的第二台面区9b间配置有发射电位E的虚设栅电极4b。
如以上说明的那样，根据实施方式3，即使对栅沟槽和虚设沟槽的反复图案进行各种变更，也能够获得与实施方式1、2同样的效果。
(实施方式4)
接着，对实施方式4的半导体装置的构造进行说明。图10是示出实施方式4的半导体装置的构造的立体图。图11A是示出图10的截面线I1－I1'处的截面构造的截面图。图11B是示出图10的截面线I2－I2'处的截面构造的截面图。图12是示出图10的截面线J－J'处的截面构造的截面图。实施方式4的半导体装置与实施方式1的半导体装置的不同点在于：设置了积累层21。积累层(第五半导体区)21成为在导通时n-型漂移区1的少数载流子(空穴)的障碍，具有在n-型漂移区1积蓄少数载流子的功能。
具体地，积累层21在从基板正面起算比第一p型基区5a、第二p型基区5b深的位置，以遍及整个有源区呈大致相同的厚度，与第一p型基区5a、第二p型基区5b接触地设置。积累层21的从基板正面起算的深度(即，积累层21与n-型漂移区1的界面)比沟槽2(栅沟槽2a和虚设沟槽2b)的深度浅。即，积累层21在第一台面区9a和第二台面区9b均以沿第一方向X与沟槽2大致相同的长度设置，并且延伸至位于第二方向Y的两侧的沟槽2。
也可以将实施方式4应用于实施方式2、实施方式3。
如以上说明的那样，根据实施方式4，能够获得与实施方式1～3同样的效果。另外，根据实施方式4，通过设置积累层，从而能够使在导通时n-型漂移区的与第一p型基区、第二p型基区之间的界面附近的空穴密度进一步提高。据此，能够进一步使通态电压降低。
(实施方式5)
接着，对实施方式5的半导体装置的构造进行说明。图13是示出实施方式5的半导体装置的构造的立体图。图14A是示出图13的截面线K1－K1'处的截面构造的截面图。图14B是示出图13的截面线K2－K2'处的截面构造的截面图。图15是示出图13的截面线L－L'处的截面构造的截面图。实施方式5的半导体装置与实施方式4的半导体装置不同点在于：仅在第一台面区9a的第一p型基区5a的正下方(在第一p型基区5a的集电侧沿深度方向对置的部分)设置了积累层(第五半导体区)22。
积累层22在从基板正面起算比第一p型基区5a深的位置与第一p型基区5a接触地设置。积累层22的、从基板正面起算的深度(即，积累层22与n-型漂移区1的界面)可以比沟槽2(栅沟槽2a和虚设沟槽2b)的深度浅。即，积累层22在第一台面区9a以沿第一方向X与沟槽2大致相同的长度设置，且延伸至位于第二方向Y的两侧的沟槽2。
积累层22可以还配置在沿深度方向与第二台面区9b的第二p型基区5b对置的部分。
如以上说明的那样，根据实施方式5，能够获得与实施方式1～3同样的效果。另外，根据实施方式5，仅在作为MOS栅起作用的台面区的p型基区(在内部设置有n+型发射区的p型基区)的正下方设置有积累层，获得与实施方式4同样的效果。
(实施方式6)
接着，实施方式6的半导体装置的构造进行说明。图16是示出实施方式6的半导体装置的构造的立体图。图17是示出图16的截面线M－M'处的截面构造的截面图。图16的截面线A1－A1'和截面线A2－A2'处的截面构造与实施方式1的情况(参见图2A、图2B)相同。实施方式6的半导体装置与实施方式1的半导体装置的不同点在于：在第二台面区9b的第二p型基区5b的内部选择性地设置有n+型发射区6。
即，第一台面区9a、第二台面区9b共同作为MOS栅起作用。在第二台面区9b，n+型发射区6例如配置在第二p型基区5b的第一方向X的中央部，且延伸至位于第二方向Y的两侧的沟槽2。p+型接触区7在n+型发射区6的第一方向X的两侧与n+型发射区6接触地设置。这些第二台面区9b的n+型发射区6和p+型接触区7在第二台面区9b的接触孔8露出。
另外，在实施方式6中，第二台面区9b成为作为MOS栅起作用的区域。因此，栅沟槽2a和虚设沟槽2b以使第二台面区9b成为夹在栅沟槽2a与虚设沟槽2b之间的区域的方式配置。在第二台面区9b，n+型发射区6延伸至位于第二方向Y的两侧的沟槽2中的栅沟槽2a，隔着栅沟槽2a的侧壁的栅绝缘膜3a与栅电极4a对置。
实施方式6也可以应用于实施方式2～5。
如以上说明的那样，根据实施方式6，能够获得与实施方式1～5同样的效果。另外，根据实施方式6，能够提高IGBT的沟道密度。
(实施例)
接着，对通态电压进行了验证。在图18中示出了关于具有上述的实施方式1的半导体装置(参见图1～3)的构造的IGBT(以下，记为实施例)的在导通时的空穴浓度。图18是示出实施例的在导通时的空穴浓度分布的特性图。图18的横轴表示从第一p型基区5a、第二p型基区5b与n-型漂移区1之间的pn结(深度＝0μm)起算的深度，纵轴表示图2A的截面线N1－N1'处的空穴浓度。实施例的空穴浓度在n-型漂移区1的与第一台面区9a的第一p型基区5a之间的边界附近N3处显示出最大值。
作为比较，在图18中还示出具有以往构造(参见图19～21)的IGBT(以下，记为以往例)的在导通时的空穴浓度。关于以往例，图18的横轴表示从p型基区105与n-型漂移区101之间的pn结(深度＝0μm)起算的深度，在纵轴示出图20的截面线N2－N2'处的空穴浓度。对于以往例，使n+型发射区106的个数与实施例的情况相同，沟道密度与实施例的情况相同。以往例的空穴浓度与实施例的情况相同地，在n-型漂移区101的、与台面区109的p型基区105的边界附近N4处显示出最大值。
基于图18所示的结果，确认了实施例与以往例相比，能够增加在导通时n-型漂移区1内的空穴密度(少数载流子密度)，且降低通态电压。
(实施方式7)
接着，对实施方式7的半导体装置的构造进行说明。图22是示出实施方式7的半导体装置的构造的立体图。图23是示出图22的截面线O1－O1'处的截面构造的截面图。图24是示出图22的截面线O2－O2'处的截面构造的截面图。图25是示出图22的截面线P－P'处的截面构造的截面图。实施方式7的半导体装置是将实施方式1的半导体装置应用于RC-IGBT(Reverse Conducting IGBT：反向导通IGBT)的装置。
具体地，如图22～25所示，在有源区，在同一个半导体基板10上沿与半导体基板10的正面平行的方向并排设置有成为IGBT的动作区域的IGBT部31和成为FWD(Free WheelingDiode：续流二极管)的动作区域的FWD部32。在IGBT部31，与实施方式1同样地，设置有具备栅电位G的栅电极4a和发射电位E的虚设栅电极4b的沟槽栅型IGBT。
即，在IGBT部31，与实施方式1同样地，以预定的重复图案配置有栅沟槽2a和虚设沟槽2b，且以预定的重复图案配置有作为MOS栅起作用的第一台面区9a、和不作为MOS栅起作用的第二台面区9b。在IGBT部31的最靠近FWD部32侧的位置配置有第二台面区9b(以下，以符号9b'表示)。
IGBT部31的最靠近FWD部32侧的第二台面区9b'在IGBT部31的中心侧与栅沟槽2a接触。即，IGBT部31的最靠近FWD部32侧的沟槽2是栅沟槽2a。IGBT部31的最靠近FWD部32侧的第二台面区9b'是IGBT部31的最靠近FWD部32侧的栅沟槽2a与后述的边界区33的IGBT部31侧的虚设沟槽2b之间的区域。
在IGBT部31，也可以与实施方式4同样地配置积累层21。图23～25的截面线O1－O1'、O2－O2'、P－P'是与第二方向Y平行的截面线。穿过第一台面区9a的n+型发射区6和第二台面区9b的n-型漂移区1的截面线O1－O1'处的IGBT部31的截面构造是与在实施方式1的图2A配置积累层21的构造相同的构造。
穿过第一台面区9a的p+型接触区7和第二台面区9b的n-型漂移区1的截面线O2－O2'处的IGBT部31的截面构造(图24)是与在实施方式1的图2B配置积累层21的构造相同的构造。穿过第一台面区9a的n+型发射区6和第二台面区9b的p+型接触区7的截面线P－P'处的IGBT部31的截面构造是与在实施方式1的图3配置积累层21的构造相同的构造。
在FWD部32设置有与IGBT部31的IGBT反向并联连接的FWD。FWD部32的FWD是由p型阳极区5c与n-型漂移区1和n+型阴极区41之间的pn结形成的二极管。另外，在FWD部32，与IGBT部31同样地，沟槽2被配置为与IGBT部31的沟槽2平行地沿第一方向X延伸的条纹状的布局。
设置于FWD部32的沟槽2全部是虚设沟槽2b。FWD部32的虚设沟槽2b与IGBT部31的虚设沟槽2b同样地，在内部隔着虚设栅绝缘膜3b而设置有虚设栅电极4b。FWD部32的虚设栅电极4b与IGBT部31的虚设栅电极4b同样地，在图示省略的部分与发射电位E电连接。FWD部32的虚设栅电极4b可以与发射电极12接触。
p型阳极区5c在夹在FWD部32的虚设沟槽2b间的区域(以下，作为第三台面区)9c，设置在表面区域(半导体基板10的正面的表面层)的整个面。p型阳极区5c在第三台面区9c的接触孔8露出。第三台面区9c的接触孔8，例如在第三台面区9c的中央部以沿第一方向X与沟槽2大致相同的长度而形成。
p型阳极区5c的深度例如与IGBT部31的第一p型基区5a、第二p型基区5b的深度相同。p型阳极区5c介由第三台面区9c的接触孔8与发射电极12接触而与发射电极12电连接。即，发射电极12兼作阳极。可以在从基板正面起算比p型阳极区5c更深的位置，例如以遍及整个FWD部32呈大致相同的厚度，与p型阳极区5c接触地设置有积累层21。
n+型阴极区41在FWD部32设置于半导体基板10的背面的表面层。n+型阴极区41在与半导体基板10的背面平行的方向与p+型集电层14邻接地设置。n+型阴极区41与p+型集电层14的边界位于后述的边界区33的FWD部32侧的虚设沟槽2b的正下方(隔着n-型漂移区1和n型缓冲层13位于集电极侧)。
n+型阴极区41的厚度例如可以与p+型集电层14相同。n型缓冲层13从IGBT部31穿过后述的边界区33而延伸到FWD部32。n型缓冲层13与n+型阴极区41接触地设置在从半导体基板10的背面起算比n+型阴极区41深的位置。集电极15设置于半导体基板10的背面整个面，与p+型集电层14和n+型阴极区41接触。即，集电极15兼作阴极。
在IGBT部31与FWD部32之间的区域(以下，记为边界区)33，配置有隔着1个台面区(以下，记为边界台面区)9d而相邻的2个虚设沟槽2b。即，隔着边界台面区9d而相邻的2个虚设沟槽2b中的1个虚设沟槽2b与IGBT部31的最靠近FWD部32侧的第二台面区9b'接触，另1个虚设沟槽2b与FWD部32的最靠近IGBT部31侧的第三台面区9c接触。
边界区33的虚设沟槽2b与IGBT部31的虚设沟槽2b同样地，在内部隔着虚设栅绝缘膜3b设置有虚设栅电极4b。边界区33的虚设栅电极4b与IGBT部31的虚设栅电极4b同样地，在图示省略的部分与发射电位E电连接。边界区33的虚设栅电极4b可以与发射电极12接触。
在边界台面区9d，在表面区域(半导体基板10的正面的表面层)整个面设置有第三p型基区5d。第三p型基区5d的深度例如与IGBT部31的第一p型基区5a、第二p型基区5b的深度相同。在从基板正面起算比第三p型基区5d深的位置，可以与第三p型基区5d接触地设置积累层21。
在第三p型基区5d的内部，在第三p型基区5d的表面区域的整个面选择性地设置有p+型接触区51。即，边界台面区9d的p+型接触区51设置为延伸至位于第二方向Y的两侧的虚设沟槽2b。该p+型接触区51在边界台面区9d的接触孔8露出，并介由该接触孔8与发射电极12接触而与发射电极12电连接。
边界台面区9d的接触孔8例如在边界台面区9d的中央部以沿第一方向X与虚设沟槽2b大致相同的长度形成。n+型阴极区41与p+型集电层14的边界34，如上述那样，位于边界区33的FWD部32侧的虚设沟槽2b的正下方。因此，边界台面区9d在深度方向上隔着n-型漂移区1和n型缓冲层13与从IGBT部31延伸到边界区33的p+型集电层14对置。
从将n+型阴极区41与p+型集电层14的边界34的位置投影到半导体基板10的正面上的位置35到IGBT部31的最靠近FWD部32侧的n+型发射区6的距离L大于或等于边界台面区9d的宽度w1、IGBT部31的最靠近FWD部32侧的第二台面区9b'的宽度w2、该第二台面区9b'的两侧的沟槽2的宽度w3、w4的总和。
接着，对实施方式7的半导体装置的另一例进行说明。图26是示出实施方式7的半导体装置的另一例的构造的立体图。图27是示出图26的截面线Q1－Q1'处的截面构造的截面图。图28是示出图26的截面线Q2－Q2'处的截面构造的截面图。图29是示出图26的截面线R－R'处的截面构造的截面图。
图26所示的实施方式7的半导体装置的另一例与图22所示的实施方式7的半导体装置的不同点在于：在FWD部32未设置积累层21。即，仅在IGBT部31和边界区33设置有积累层21。在图26所示的实施方式7的半导体装置的另一例中，在FWD部32的FWD的反向恢复时，能够容易地将空穴向半导体基板10的正面侧引出。
在IGBT部31也可以设置具备实施方式2～5的任一构成的沟槽栅型IGBT。
如以上说明的那样，根据实施方式7，在应用于RC－IGBT的情况下，也能够获得与实施方式1～6同样的效果。
以上，本发明在不脱离本发明的主旨的范围内可以进行各种改变，在上述各实施方式中，例如各部分的尺寸、杂质浓度等根据所要求的规格进行各种设定。另外，在上述的各实施方式中，虽然以第一台面区、第二台面区沿第二方向规则地重复配置的情况进行了说明，但是第一台面区、第二台面区的配置在不脱离本发明的主旨的范围内可以进行各种变更。另外，本发明即使导电型(n型、p型)反转也同样成立。
产业上的可利用性
如上所述，本发明的半导体装置对应用于各种工业用机械等的电源装置、电动汽车(EV：Electric Vehicle)等的半导体装置有用。

Claims (11)

1.一种半导体装置，其特征在于，具备：
多个沟槽，其从第一导电型的半导体基板的正面起算到达预定的深度，且沿与所述半导体基板的正面平行的第一方向配置为条纹状的布局；
栅电极，其隔着栅绝缘膜设置在所述沟槽的内部；
所述栅电极中对元件的控制起作用的第一栅电极；
所述栅电极中除所述第一栅电极以外的第二栅电极；
所述沟槽中设置了所述第一栅电极的第一沟槽；
所述沟槽中设置了所述第二栅电极的第二沟槽；
台面区，其夹在相邻的所述沟槽间；
第二导电型的第一半导体区，其以从所述半导体基板的正面起算比所述沟槽浅的深度设置在作为所述台面区中的一部分的第一台面区的整个面；
第二导电型的第二半导体区，其以从所述半导体基板的正面起算比所述沟槽浅的深度，且沿所述第一方向以预定的间隔设置在所述台面区中的除所述第一台面区以外的第二台面区；
第一导电型的第三半导体区，其沿所述第一方向以预定的间隔设置在所述第一半导体区的内部；
第二导电型的第四半导体区，其设置在所述半导体基板的背面；
第一电极，其与所述第一半导体区、所述第二半导体区、所述第三半导体区和所述第二栅电极电连接；以及
第二电极，其与所述第四半导体区电连接，
所述第一台面区的两侧的所述沟槽中的至少一方为所述第一沟槽，
所述第二台面区的两侧的所述沟槽中的至少一方为所述第二沟槽。
2.如权利要求1所记载的半导体装置，其特征在于，
在与所述第一方向正交的第二方向上，所述第二台面区彼此隔着所述第一沟槽相邻。
3.如权利要求1所记载的半导体装置，其特征在于，
在与所述第一方向正交的第二方向上，所述第二台面区彼此隔着所述第二沟槽相邻。
4.如权利要求1至3任一项所记载的半导体装置，其特征在于，
所述第一台面区夹在相邻的所述第一沟槽间。
5.如权利要求1至4任一项所记载的半导体装置，其特征在于，还具备：
第一导电型的第五半导体区，其在从所述半导体基板的正面起算比所述第一半导体区深的位置，在所述第一台面区的整个面与所述第一半导体区接触地设置，所述第五半导体区的杂质浓度比所述半导体基板的杂质浓度高。
6.如权利要求5所记载的半导体装置，其特征在于，
所述第五半导体区进一步在从所述半导体基板的正面起算比所述第二半导体区深的位置，在所述第二台面区的整个面与所述第二半导体区接触地设置。
7.如权利要求5所记载的半导体装置，其特征在于，
所述第五半导体区进一步在从所述半导体基板的正面起算比所述第二半导体区深的位置，在沿深度方向与所述第二半导体区对置的部分与所述第二半导体区接触地设置。
8.如权利要求1至7任一项所记载的半导体装置，其特征在于，
所述第三半导体区还设置在所述第二半导体区的内部，
所述第二台面区的两侧的所述沟槽中的一方为所述第一沟槽，另一方为所述第二沟槽。
9.如权利要求1所记载的半导体装置，其特征在于，还具备：
所述沟槽中的设置有所述第二栅电极的第三沟槽；
所述台面区中的夹在相邻的所述沟槽间的第三台面区，位于所述第三台面区的两侧的所述沟槽的至少一方成为所述第三沟槽；
第二导电型的第六半导体区，其以从所述半导体基板的正面起算比所述沟槽浅的深度设置在所述第三台面区的整个面；
第一导电型的第七半导体区，其在与所述半导体基板的背面平行的方向上与所述第四半导体区邻接地设置，与所述第四半导体区接触，且沿深度方向与所述第六半导体区对置，所述第七半导体区的杂质浓度比所述半导体基板的杂质浓度高；
第一元件部，其配置有所述第一沟槽和所述第二沟槽；
第二元件部，其配置有所述第三沟槽；
2个第四沟槽，其是所述沟槽中的配置有所述第二栅电极的沟槽，且所述2个第四沟槽配置在所述第一元件部与所述第二元件部的边界区；
所述台面区中夹在2个所述第四沟槽间的第四台面区；
第二导电型的第八半导体区，其以从所述半导体基板的正面起算比所述沟槽浅的深度设置在所述第四台面区的整个面；以及
第二导电型的第九半导体区，其以从所述半导体基板的正面起算比所述第八半导体区浅的深度设置在所述第八半导体区的整个面，所述第九半导体区的杂质浓度比所述第八半导体区的杂质浓度高，
所述第六半导体区和所述第九半导体区与所述第一电极电连接，
所述第七半导体区与所述第二电极电连接，
2个所述第四沟槽中的所述第一元件部侧的所述第四沟槽与所述第一沟槽相邻，在该相邻的所述第四沟槽与所述第一沟槽之间配置有所述第二台面区，
2个所述第四沟槽中的所述第二元件部侧的所述第四沟槽与所述第三沟槽相邻，在该相邻的所述第四沟槽与所述第三沟槽之间配置有所述第三台面区。
10.如权利要求9所记载的半导体装置，其特征在于，
所述第四半导体区与所述第七半导体区的边界与2个所述第四沟槽中的所述第二元件部侧的所述第四沟槽沿深度方向对置。
11.如权利要求9或10所记载的半导体装置，其特征在于，
从所述第四半导体区与所述第七半导体区的边界到最靠近所述边界区侧配置的所述第三半导体区为止的距离大于或等于所述第八半导体区的宽度、所述第一元件部的最靠近所述第二元件部侧的所述第二台面区的宽度、以及该第二台面区的两侧的所述沟槽的宽度的总和。
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