JP5423018B2

JP5423018B2 - 半導体装置

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Publication number: JP5423018B2
Application number: JP2009021739A
Authority: JP
Inventors: 高広奥野; 茂楠
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2009-02-02
Filing date: 2009-02-02
Publication date: 2014-02-19
Anticipated expiration: 2029-02-02
Also published as: JP2010177629A; CN102412290B; DE102009042391A1; CN102412290A; US7800183B2; CN101794813B; US20100193836A1; CN101794813A; DE102009042391B4

Description

本発明は、ベース領域の抵抗を下げてラッチアップを抑制する半導体装置に関する。

ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）などに代表されるパワーデバイスと呼ばれる半導体装置は高耐圧、大電流化が進められ例えば新幹線その他の運輸・交通分野、産業用機器分野などの電力を制御する装置に幅広く用いられている。

このような半導体装置はターンオン、ターンオフのスイッチング動作を行うことにより大電流を制御する。スイッチング動作の際にはＳＯＡ（Ｓ図１０ｅＯｐｅｒａｔｉｏｎＡｒｅａ）とよばれる領域でスイッチングを行うことが求められる。ＳＯＡとは半導体装置がターンオン、ターンオフする際の安全動作領域を規定するものである。具体的にはＳＯＡは、コレクタ電流（Ｉｃ）とコレクタ−エミッタ電圧（Ｖｃｅ）の動作軌跡が納まるべき範囲を規定するものである。ＳＯＡはＩｃの定格とＶｃｅの定格とから規定される。特にターンオフ時のＩｃ−Ｖｃｅ動作軌跡を規定するＳＯＡはＲＢＳＯＡ（ＲｅｖｅｒｓｅＢｉａｓＳＯＡ）と呼ばれている。実際のＩＧＢＴなどの半導体装置ではこのＳＯＡを超えないようにスナバ回路などの設計が行われる。

このようにＲＢＳＯＡなどのＳＯＡの範囲内で半導体装置のスイッチングを行うことは半導体装置の安全動作の観点から必須要件となる。しかしながら、例えばｐ型のベース層にホールが蓄積されてベース層がチャージアップする場合がある。そしてこのチャージアップの結果、半導体装置に寄生的に形成されたサイリスタがターンオンしてラッチアップ現象を起こすことが考えられる。このような場合には前述のＳＯＡを逸脱し半導体装置にダメージを与えることが考えられる。

前述のラッチアップを抑制する方法として、例えば特許文献１にはｐ型の高濃度領域をボディ領域に形成して寄生サイリスタのオン動作を抑制する構成が開示されている。

特開２００１−３０８３２８号公報特開平０８−３３０５８９号公報特開２００４−０９５９６２号公報特開２００３−１０１０１９号公報特開２００４−３０３９６４号公報特開２００１−１６８３３３号公報

前述した特許文献１の方法によるラッチアップ現象の抑制はベース領域に新たなＰ＋層を形成するものである。このＰ＋層の付加は半導体装置の閾値電圧などの諸特性へ影響を及ぼす。これは特許文献１に開示される構成だけでなく、例えばベース層そのものの不純物濃度を高めてベース領域の低抵抗化を図る場合も同様である。このように、ベース層の不純物プロファイル変化に伴う諸特性の変動を考慮したうえで上述したＰ＋層の形成を行う必要がある。従って半導体装置の諸特性を最適化することを犠牲にしてラッチアップ抑制を行うか、十分なラッチアップ抑制を犠牲にして諸特性の最適化を行うかというトレードオフの問題があった。

本発明は、上述のような課題を解決するためになされたもので、半導体装置の閾値電圧などの諸特性に影響を与えることなくラッチアップの抑制を行い、ＲＢＳＯＡの改善ができる半導体装置を提供することを目的とする。

本願の発明にかかる半導体装置は、第１導電型の半導体基板と、該半導体基板の表面に形成された第２導電型のベース領域と、該ベース領域の表面に形成された第１導電型のソース領域と、該半導体基板の裏面に形成された第２導電型のコレクタ領域と、該ソース領域および該ベース領域を貫通するように形成されたトレンチ溝内にゲート絶縁膜を介して形成されたトレンチゲートと、該ソース領域の一部を貫通するように形成されたコンタクト溝内に形成された導電層と、該導電層及び該ソース領域と接するソース電極と、該導電層と接して該ベース領域に形成された、不純物濃度が該ベース領域より高い第２導電型のラッチアップ抑制領域と、平面視で該コンタクト溝が形成されない部分に、該ソース電極及び該ベース領域と接するように形成された、不純物濃度が該ベース領域より高い第２導電型の高濃度不純物領域と、を備える。そして、該ゲート絶縁膜と該ラッチアップ抑制領域との距離は、該トレンチゲートが該ベース領域に形成する最大空乏層幅以上であることを特徴とする。

本願の発明にかかる他の半導体装置は、第１導電型の半導体基板と、該半導体基板の表面に形成された第２導電型のベース領域と、該ベース領域の表面に形成された第１導電型のソース領域と、該ベース領域の表面に該ソース領域と接して形成された、不純物濃度が該ベース領域より高い第２導電型の高濃度不純物領域と、該半導体基板の裏面に形成された第２導電型のコレクタ領域と、該ソース領域を貫通するように該ベース領域に形成されたトレンチ溝内にゲート絶縁膜を介して形成されたトレンチゲートと、該高濃度不純物領域よりも該トレンチゲート側に該トレンチゲートと平行に形成されたダミートレンチと、該高濃度不純物領域及び該ソース領域と接するソース電極とを備える。そして、該ダミートレンチは切れ間を有して形成され、該ソース領域は該ダミートレンチの切れ間にまで及ぶことを特徴とする。

本発明により半導体装置の特性への影響を抑制してラッチアップを抑制できる。

実施の形態１
本実施形態は半導体装置の特性への影響を抑制してラッチアップを抑制できる半導体装置に関する。図１〜５は本実施形態の半導体装置を説明する図である。これらの図において同一の符号が付された部分は同一概念でまとめられる部分、あるいは同一の材料からなるものであるから重複して説明しない場合がある。他の実施形態で説明する図についても同様である。

図１は本実施形態の半導体装置の平面図である。ゲート駆動信号が伝送されるトレンチゲート２０はゲート絶縁膜２２と接して形成される。ゲート絶縁膜２２と接してソース領域２４が形成される。ソース領域２４はｎ型の不純物がドープされている領域である。さらに、ソース領域２４と接してＰ＋領域２６が形成される。Ｐ＋領域２６は高濃度不純物領域でありｐ型の不純物が高濃度でドープされた領域である。なお、高濃度不純物領域とは、後述するベース層より高濃度の不純物がドープされた領域であって、主にベース層の電位を定めるための領域である。本実施形態では高濃度不純物領域はＰ＋領域２６である。

さらに、ソース領域２４にはコンタクト溝３０が形成されている。コンタクト溝３０は図１において破線で表されている。コンタクト溝３０は導電層３１で埋められた溝である。導電層３１は導電体で形成されていれば特に限定されないが、典型的にはＰ＋ポリシリコンで形成される。このような導電層３１を備えるコンタクト溝３０は、トレンチゲート２０と他のトレンチゲート２０との間に形成される。以後、図２を参照して本実施形態の半導体装置について説明する。

図２は上述したコンタクト溝３０の断面などについて説明する図である。図２は図１の２−２線における断面図である。図２においては説明の便宜上、図１に記載がない絶縁膜６６とソース電極６８が記載されている。図１では、ソース電極６８がＰ＋領域２６又はソース領域２４などと接してコンタクトが取られている部分をコンタクト２８として囲みで表されている。

そして、本実施形態の半導体装置は周知の縦型パワーデバイスの構成と同様に、ｎ型であって伝導度変調領域である半導体基板６０を備える。半導体基板６０の表面にはベース領域３２が形成される。ベース領域３２はｐ型の半導体層である。ベース領域３２は前述のトレンチゲート２０と共にＭＯＳ構造を形成し、周知の縦型パワーデバイスのオンオフ動作を行う領域である。一方半導体基板６０の裏面にはｎ型のキャリア抑制領域６２が形成される。またキャリア抑制領域６２と接してｐ型のコレクタ領域６４が形成される。これらの構成および機能については周知であるから詳細には説明しない。

図２に示される通り本実施形態ではコンタクト溝３０がソース領域２４を貫通してベース領域３２にまで達している。そして、ベース領域３２には、コンタクト溝３０内に形成された導電層３１と接してラッチアップ抑制領域３４が形成される。ラッチアップ抑制領域３４はｐ型の半導体層であって、前述のベース領域３２よりは不純物濃度が高くなるように不純物注入が行われる領域である。ラッチアップ抑制領域３４は導電層３１を介してソース電極６８と接続される。ゆえに、後述するとおり、ラッチアップ抑制領域３４によりベース領域３２の抵抗を低減することができる。

ラッチアップ抑制領域３４の形成方法としては以下の方法が例示される。すなわちラッチアップ抑制領域３４はコンタクト溝３０が形成された後導電層３１によってコンタクト溝３０が埋め込まれる前にイオン注入を行うことによって形成される。このイオン注入は工程短縮のために、コンタクト溝３０を開口する際に用いたレジストパターンなどをマスクにして行う。このようにしてソース領域２４よりも深いベース領域３２に、導電層３１と接したラッチアップ抑制領域３４が形成される。

ラッチアップ抑制領域３４形成のためのイオン注入は適宜斜め注入などが実施される。本実施形態では、ラッチアップ抑制領域３４のプロファイルがラッチアップ抑制領域３４とゲート絶縁膜２２との間隔が以下の条件を満たすように定められる。すなわちラッチアップ抑制領域３４とゲート絶縁膜２２との距離Ｄは以下の式を満たす。

上述の式は、ラッチアップ抑制領域３４とゲート絶縁膜２２との距離Ｄが最大空乏層幅xdmaxよりも大きい値となることを規定する式である。この最大空乏層幅xdmaxとは、トレンチゲート２０に前述のＭＯＳ構造の閾値電圧相当の電圧が印加された際にベース領域３２に形成される空乏層の幅である。ＩＧＢＴなどのパワーデバイスにおいてｘdmaxの典型値を算出すると、３９３６／√Ｎ_Ａ（／ｃｍ３）×１Ｅ４[μm]程度となる。ここで、一般的なパワーデバイスのベース濃度（ベース領域のキャリア密度）は１．０Ｅ１６〜１．０Ｅ１８／ｃｍ３である。また、ゲート絶縁膜の膜厚（Ｔｏｘ）は０．１μｍ程度である。フェルミポテンシャルΦ_Ｆは０．６Ｖ程度である。図５は、これらを前提としてxdmaxのN_A依存性をグラフ化したものである。図５から、ベース濃度が１．０Ｅ１６〜１．０Ｅ１８／ｃｍ３の範囲においてはxdmaxはＴｏｘの４倍以下であることが分かる。このように、ラッチアップ抑制領域３４は、トレンチゲート２０がベース領域３２に形成する空乏層の到達することのない場所に形成される。次に、図３を参照してラッチアップ抑制領域３４の形成されていない領域について説明する。

図３は図１の３−３線における断面図である。この断面においては、ソース領域２４と接してベース領域３２上にＰ＋領域２６が形成されている。Ｐ＋領域２６はエミッタ電極６８と接続され、ベース領域３２の電位を定める際のエミッタ電極６８とベース領域３２との間の抵抗を低減する。次に、トレンチゲート２０の長手方向に沿った断面図である図４について説明する。

図４は図１の４−４線における断面図である。図４におけるラッチアップ抑制領域３４の幅は、ラッチアップ抑制領域３４のトレンチゲート２０長手方向の広がりを表す。トレンチゲート２０長手方向には前述の式１のような制限はないので、ラッチアップ抑制領域３４は比較的幅が広く形成されている。このように幅を広く形成することによりベース領域３２の低抵抗化を促進できる。

本実施形態の主要な特徴はコンタクト溝３０を埋める導電層３１と接して、ベース領域３２に形成されるラッチアップ抑制領域３４を備える点にある。ベース領域３２におけるホールは、ラッチアップ抑制領域３４を通じてベース領域３２の外へ抜けることができる。従って、ソース領域２４−ベース領域３２−半導体基板６０−コレクタ領域６４からなる寄生サイリスタがラッチアップする要因となるベース領域３２のチャージアップを抑制できる。

特に、ソース領域２４直下のベース領域３２におけるホールは、その近傍にホールのパスがないためベース領域３２に留まりがちである。ところが本実施形態の構成によれば、ラッチアップ抑制領域３４を経由してソース領域２４直下のベース領域３２におけるホールが速やかにソース領域２４の外へ排出されるためソース領域２４が低抵抗化される。よってラッチアップ耐量を高めることができる。

このように、ベース領域３２に新たなＰ＋領域であるラッチアップ抑制領域３４を形成することは半導体装置の他特性へ影響することも考えられる。具体的には、トレンチゲート２０及びゲート絶縁膜２２及びベース領域３２からなるＭＯＳ構造の閾値電圧への影響などが挙げられる。しかしながら本実施形態の構成によれば、先に定義した距離Ｄだけラッチアップ抑制領域３４とゲート絶縁膜２２とが離間しているため、ベース領域３２に形成される空乏層がラッチアップ抑制領域３４に到達することはない。よってラッチアップ抑制領域３４を形成しても半導体装置の他の特性へ有意な影響を与えることはない。このことは、例えばベース領域全体の不純物ドープ量を増加させベース領域の低抵抗化をしようとする場合には他特性への影響を考慮して十分な低抵抗化ができないところ、そういったトレードオフの問題を解消する利点がある。

また、本発明のようにラッチアップを抑制することは、半導体層の諸特性への影響なくＲＢＳＯＡを向上させることが出来る点においても有意義である。

ここで、反転層が形成されチャネルに可動電荷が発生するときにゲート（トレンチゲート）に印加される電圧である閾値電圧Vthは以下の式で表される。

この式で、上述した距離Ｄを与える式と同一の記号は前述した通りである。最大空乏層幅xdmaxは表面ポテンシャルがフェルミポテンシャルの２倍となるときに得られる。これはベース領域に反転層が形成されることと対応する。Ｑ_Ｂはベース領域における空乏層が伸びている領域の単位面積当たりの電荷量である。従って空乏層が伸びている領域の単位面積当たりの電荷量（Ｑ_Ｂ）によってＶｔｈが定められることになる。すなわち、ベース電位とソース電位が等しい場合には、最大空乏層幅xdmaxよりも外側の不純物濃度がＶｔｈに影響を与えることはない。よって本実施形態の構成のようにラッチアップ抑制領域３４がゲート絶縁膜２２とxdmaxで定められる値よりも離間していることで、Ｖｔｈに影響を与えることなしにベース領域を低抵抗化できる。なお、本実施形態の効果を得るためには、ベース電位がソース電位と等しいことが理想であるが、両者の差があってもラッチアップ抑制領域がＶｔｈに与える影響が無視しえるような場合には本実施形態の効果を得ることができる。

本実施形態のラッチアップ抑制領域３４はベース領域３２に形成されるがその深さは特に限定されない。例えば、コンタクト溝３０が、ベース領域３２とソース領域２４の界面まで達するように、ソース領域２４を貫通して形成されている場合であってもベース領域３２にラッチアップ抑制領域３４を形成できるから本発明の効果を失わない。よってコンタクト溝３０の深さは本発明の効果を得ることが出来るかぎりにおいて任意である。

しかしながらラッチアップ抑制領域３４を、Ｐ＋領域２６より深い場所に形成するとベース領域３２の低抵抗化に効果的である。この場合コンタクト溝３０を所望の深さまで形成すればよい。コンタクト溝３０をベース領域３２にまで及ぶように形成すると、コンタクト溝３０がベース領域３２とソース領域２４の界面まで形成される場合と比較してラッチアップ抑制領域３４を形成するためのイオン注入の注入エネルギーを低くできる。注入エネルギーを下げてラッチアップ抑制領域３４を形成すると、ラッチアップ抑制領域３４の広がりの制御性が高まり、安定して上述の「距離Ｄ」を確保したラッチアップ抑制領域３４の形成ができる。

本実施形態では導電型を特定したが特に上述した導電型の組み合わせに限定されない。そのほか本発明の範囲を逸脱しない限りにおいて様々な変形が可能である。

実施の形態２
本実施形態はダミートレンチに切れ間を形成することでベース領域の低抵抗化を行う半導体装置に関する。本実施形態は図６〜図１７を参照して説明する。

図６は本実施形態の半導体装置の平面図である。図６から把握されるように、ダミートレンチ２３が切れ間を有して不連続かつ直線的に形成されている。ダミートレンチ２３は通常はトレンチゲート２０と並行に形成される。そして、ソース領域２４はゲート絶縁膜２２に沿って形成されている。ソース領域２４はゲート絶縁膜２２からダミートレンチ２３へ向かう方向に、短く形成された部分と長く形成された部分を備える。前述の長く形成された部分は、ダミートレンチ２３の切れ間にまで達するように形成されている。

図７はこのようなダミートレンチ２３の切れ間について説明する図である。ここで、ダミートレンチ２３は間引きされたトレンチゲートのことであり、ゲート駆動信号の供給を受けない。ダミートレンチ２３は専ら飽和電流の抑制と短絡耐量を高めるために形成されるものである。すなわち、ダミートレンチ２３は本来トレンチゲートとして用いることができるものの、ＭＯＳ部の総チャネル長を減じて飽和電流を適正な値とするためにゲート電極と接続されないトレンチである。図７は図６の７−７線における断面図である。図７においては説明の便宜上、図６に記載がない絶縁膜６６とソース電極６８が記載されている。図６では、ソース電極６８がＰ＋領域２６又はソース領域２４などと接してコンタクトが取られている部分をコンタクト２８として囲みで表されている。

図７から把握されるようにダミートレンチ２３の切れ間において、ソース領域２４の直下のベース領域３２は高濃度不純物領域であるＰ＋領域２６と電気的に繋がりホールの排出経路が確保されている。

図８はダミートレンチ２３の配置された断面を示す、図６の８−８断面である。また図９は、図６の９−９断面である。図８から把握されるように、ベース領域３２の一部は、ダミートレンチ２３とトレンチゲート２０とによって挟まれる。ダミートレンチ２３は深さ方向にはトレンチゲート２０と同様に、半導体基板６０にまで到達するように形成されている。

実施の形態１で説明したとおり、ラッチアップ抑制のためには、素子のターンオフ時などにソース領域２４の直下のベース領域３２におけるホールを速やかに排出する必要がある。本実施形態ではダミートレンチ２３に切れ間を設けてソース領域２４の直下のベース領域３２におけるホールの排出先を新たに形成する。

ここで、例えばダミートレンチに切れ間がない場合は、図６のソース領域２４が長く形成された部分の直下のホールはトレンチゲート２０の長手方向と平行方向に形成されたＰ＋領域２６へ走行しベース領域３２外へ排出される。すなわち図６で矢印Ａと矢印Ｂで示される方向にホールが抜け得る。ところが本実施形態の構成ではダミートレンチ２３が切れ間を有しているため、ソース領域２４直下のベース領域３２におけるホールが図６の矢印Ｃで示す方向にも排出され得る。よってベース領域３２の低抵抗化ができ、半導体装置のラッチアップを抑制できる。

上述の通り、本実施形態は、切れ間を有するダミートレンチ２３をＰ＋領域２６の一部よりもトレンチゲート２０側に配置することを特徴とする。これによりソース領域２４直下のホールを、ダミートレンチ２３の切れ間を通じてダミートレンチ２３からトレンチゲート２０へ向かう方向と反対方向のＰ＋領域２６へ排出できる。本実施形態はこのようにして、ダミートレンチを連続して形成していた場合には成しえなかったベース領域３２の低抵抗化を実現できるものである。次に、本発明の変形例を図１０−１２及び図１４−１６を用いて説明する。

図１０−１２はトレンチゲートとダミートレンチが１：１の比で配置されている場合に本発明を応用した半導体装置の構成を説明する図である。図１０はこの変形例の平面図を説明する図である。直線的かつ不連続に切れ間を有して形成される１のダミートレンチ２３は、トレンチゲート２０から伸びるソース領域２４及び別のトレンチゲート（図示しない）から伸びるソース領域２４に対してそれぞれ異なる切れ間を供給する。よってダミートレンチ２３から見て左右に配置される別個のソース領域２４に対してそれぞれホールの排出経路を提供できる。なお、図１１は図１０の１１−１１線における断面図である。図１２は図１０の１２−１２線における断面図である。図１３は図１０の１３−１３線における断面図である。

図１４−１６はソース領域２４の形状を凹形状としてベース領域の低抵抗化を行う半導体装置を説明する図である。図１４はこの変形例の平面図を説明する図である。ダミートレンチ２３が切れ間を有していることは前述したとおりである。この変形例ではさらにソース領域２４の平面図で見た形状が凹形状であることが特徴である。半導体装置の飽和電流を適正な値とするために、ソース領域２４の長く形成された部分を比較的広範囲に渡って形成することがある。そのような場合、ソース領域２４が長く形成された部分の中央部分直下のベース領域３２におけるホールは特に排出が困難である。ところが本実施形態のように十分なソース領域２４を確保し、かつソース領域２４を凹形状とすると、ソース領域２４が長く形成された部分の中央部分直下のベース領域３２におけるホールも容易にＰ＋領域２６へ排出される。よってベース領域３２を低抵抗化する効果が高まる。なお、図１５は図１４の１５−１５線における断面図である。図１６は図１４の１６−１６線における断面図である。図１７は図１４の１７−１７線における断面図である。

上述の通り、本発明はダミートレンチに切れ間を有してベース層の低抵抗化を図ったり、ソース領域２４の形状を例えば凹形状としたりすることによりソース領域２４の低抵抗化を行うものであり、半導体装置の諸特性に有意な影響を与えるものではない。そして本発明は、この発明の範囲を逸脱しない限りにおいて様々な変形が可能である。例えば、ソース領域２４の長く形成された部分はダミートレンチの切れ間にまで及ぶこととしたがこれに限定されない。すなわちソース領域２４直下のベース領域３２におけるホールがダミートレンチ２３の切れ間を通過してＰ＋領域２６へ排出され得る限りにおいてソース領域２４の形状は限定されない。

実施の形態１の半導体装置の平面図である。図１の２−２断面を示す図であって、ラッチアップ抑制領域を説明する図である。図１の３−３断面を示す図である。図１の４−４断面を示す図である。最大空乏層幅のベース濃度依存性を説明する図である。実施の形態２の半導体装置の平面図である。図６の７−７断面を示す図であって、ダミートレンチの切れ間について説明する図である。図６の８−８断面を示す図である。図６の９−９断面を示す図である。ダミートレンチとトレンチゲートが交互に配置される半導体装置の平面図である。図１０の１１−１１断面を示す図であり、ダミートレンチの切れ間について説明する図である。図１０の１２−１２断面を示す図である。図１０の１３−１３断面を示す図である。ソース領域を凹形状に形成した半導体装置の平面図である。図１４の１５−１５断面を示す図である。図１４の１６−１６断面を示す図である。図１４の１７−１７断面を示す図である。

２０トレンチゲート、２２ゲート絶縁膜、２３ダミートレンチ、２４ソース領域、２６Ｐ＋領域、３０コンタクト溝、３１導電層、３２ベース領域、３４ラッチアップ抑制領域、６０半導体基板、６４コレクタ領域、６８ソース電極

Claims

第１導電型の半導体基板と、
前記半導体基板の表面に形成された第２導電型のベース領域と、
前記ベース領域の表面に形成された第１導電型のソース領域と、
前記半導体基板の裏面に形成された第２導電型のコレクタ領域と、
前記ソース領域および前記ベース領域を貫通するように形成されたトレンチ溝内にゲート絶縁膜を介して形成されたトレンチゲートと、
前記ソース領域の一部を貫通するように形成されたコンタクト溝内に形成された導電層と、
前記導電層及び前記ソース領域と接するソース電極と、
前記導電層と接して前記ベース領域に形成された、不純物濃度が前記ベース領域より高い第２導電型のラッチアップ抑制領域と、
平面視で前記コンタクト溝が形成されない部分に、前記ソース電極及び前記ベース領域と接するように形成された、不純物濃度が前記ベース領域より高い第２導電型の高濃度不純物領域と、を備え、
前記ゲート絶縁膜と前記ラッチアップ抑制領域との距離は、前記トレンチゲートが前記ベース領域に形成する最大空乏層幅以上であることを特徴とする半導体装置。
前記コンタクト溝の深さは前記ベース領域に及ぶことを特徴とする請求項１に記載の半導体装置。
第１導電型の半導体基板と、
前記半導体基板の表面に形成された第２導電型のベース領域と、
前記ベース領域の表面に形成された第１導電型のソース領域と、
前記ベース領域の表面に前記ソース領域と接して形成された、不純物濃度が前記ベース領域より高い第２導電型の高濃度不純物領域と、
前記半導体基板の裏面に形成された第２導電型のコレクタ領域と、
前記ソース領域を貫通するように前記ベース領域に形成されたトレンチ溝内にゲート絶縁膜を介して形成されたトレンチゲートと、
前記高濃度不純物領域よりも前記トレンチゲート側に前記トレンチゲートと平行に形成されたダミートレンチと、
前記高濃度不純物領域及び前記ソース領域と接するソース電極とを備え、
前記ダミートレンチは切れ間を有して形成され、
前記ソース領域は前記ダミートレンチの切れ間にまで及ぶことを特徴とする半導体装置。
前記ダミートレンチの深さは、前記ベース領域と前記半導体基板の界面に及ぶことを特徴とする請求項３に記載の半導体装置。
前記ソース領域は、平面視で凹形状となる部分を有することを特徴とする請求項３又は４に記載の半導体装置。