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Die
vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung,
die einen Latch-Up durch Reduzierung des Widerstands eines Basisbereichs
unterdrückt.
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Halbleitervorrichtungen,
die als ”Leistungsvorrichtungen” („power
devices”) bezeichnet werden, wie IGBTs (isolierte Gate-Bipolartransistoren)
wurden verbessert, um hohe Spannungen und große Ströme
bewältigen zu können, und wurden mit Leistungssteuergeräten
verbreitet, beispielsweise zur Verwendung in Hochgeschwindigkeitszügen
und in den Gebieten des Transportwesens und der industriellen Anlagen.
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Die
obige Halbleitervorrichtung steuert einen großen Strom
durch Durchführen von Schaltoperationen wie Anschalten
und Ausschalten. Es ist wünschenswert, dass ein Schaltvorgang
in einem Bereich, der sicheres Betriebsgebiet (Safe Operating Area,
SOA) genannt wird, durchgeführt wird. Das SOA ist als ein
sicheres Betriebsgebiet definiert, wo eine Halbleitervorrichtung
anschaltet und ausschaltet. Genauer gesagt definiert das SOA ein
Ge biet, in dem der Betriebsort eines Kollektorstroms (Ic) und einer
Kollektor-Emitterspannung (Vce) beschränkt ist. Das SOA
ist in Übereinstimmung mit der Ic-Einstufung und der Vice-Einstufung
definiert. Das SOA zum Definieren des Ic-Vice-Betriebsorts, der
beim Ausschalten vorherrschend ist, wird insbesondere als ein umgekehrtes
Vorspannungs-SOA (reverse bias SOA, RBSOA) bezeichnet. Zum Beispiel
ist eine Dämpfschaltung eines gegenwärtigen IGBT,
oder einer anderen Halbleitervorrichtung, so aufgebaut, dass sie das
obige SOA nicht überschreitet.
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Von
dem Gesichtspunkt des sicheren Halbleitervorrichtungsbetriebs ist
es wesentlich, dass ein Halbleitervorrichtungsschalten innerhalb
des RBSOA oder eines anderen SOA stattfindet. Es können
sich jedoch in einer Basisschicht des p-Typs Löcher ansammeln,
so dass sich die Basisschicht auflädt. Es ist vorstellbar, dass
ein in einer Halbleitervorrichtung parasitär ausgebildeter
Thyristor als ein Resultat solch eines Aufladens einschalten kann,
und ein Latch-Up-Phänomen verursacht. Wenn solch ein Phänomen
auftritt, kann das SOA überschritten und die Halbleitervorrichtung
beschädigt werden.
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Als
ein Verfahren zum Unterdrücken des oben erwähnten
Latch-Up-Phänomens ist beispielsweise in der
JP-A-2001-308328 ein
Phänomen zur Unterdrückung des AN-Betriebs eines
parasitären Thyristors offenbart, durch Ausbilden eines
Hochkonzentrationsbereichs des p-Typs in einem Körperbereich.
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Das
vorhergehende Verfahren zur Unterdrückung eines Latch-Up-Phänomens,
das in der
JP-A-2001-308328 offenbart
ist, bildet eine neue P+ Schicht in einem Basisbereich aus. Das
Hinzufügen solch einer P+ Schicht wirkt sich auf die Schwellenspannung
und verschiedene andere Eigenschaften einer Halbleitervorrichtung aus.
Dies gilt nicht nur für die Konfiguration, die in der
JP-A-2001-308328 offenbart
ist, sondern auch für einen Fall, in dem, durch Erhöhen
beispielsweise der Störstellenkonzentration der Basisschicht
des Basisbereichs selbst, der Widerstand reduziert werden soll.
Wie man aus dem Vorherigen sieht, ist es notwendig, die P+ Schicht
auszubilden, während die Eigenschaften in Betracht zu ziehen
sind, die sich mit den Störstellenprofilen in der Basisschicht
verändern. Daher kam es zu einem Kompromiss zwischen dem
Vorsehen von Latch-Up-Unterdrückung auf Kosten der Optimierung
verschiedener Eigenschaften einer Halbleitervorrichtung und dem
Optimieren verschiedener Eigenschaften einer Halbleitervorrichtung
auf Kosten einer angemessenen Latch-Up-Unterdrückung.
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Die
vorliegende Erfindung wurde gemacht, um das obige Problem zu lösen.
Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung
zur Verfügung zu stellen, die in der Lage ist, das RBSOA durch
Unterdrücken von Latch-Up zu verbessern, ohne sich auf
die Schwellenspannung und andere Eigenschaften der Halbleitervorrichtung
auszuwirken.
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Diese
Aufgabe wird mit Vorrichtungen gemäß der Ansprüche
1 oder 3 gelöst. Vorteilhafte Weiterbildungen sind Gegenstand
der Unteransprüche.
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Gemäß einem
Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung
ein Halbleitersubstrat des ersten Leitungstyps, einen Basisbereich
eines zweiten Leitungstyps, der auf der vorderen Fläche
des Halbleitersubstrats ausgebildet ist, einen Sourcebereich des
ersten Leitungstyps, der auf der vorderen Fläche des Basisbereichs
ausgebildet ist, einen Kollektorbereich des zweiten Leitungstyps,
der auf der hinteren Fläche des Halb leitersubstrats ausgebildet
ist, sowie ein Grabengate, das mittels einem Gate-isolierenden Film
in einem Graben ausgebildet ist, wobei der Graben durch den Sourcebereich
und den Basisbereich hindurch ausgebildet ist. Weiterhin enthält
diese Halbleitervorrichtung eine elektrisch leitfähige
Schicht, die innerhalb eines Kontaktgrabens ausgebildet ist, der
durch den Sourcebereich hindurch ausgebildet ist, eine Sourceelektrode,
die in Kontakt mit der elektrisch leitfähigen Schicht und
dem Sourcebereich ist, und einen Latch-Up unterdrückenden
Bereich des zweiten Leitungstyps, der innerhalb des Basisbereichs,
in Kontakt mit der elektrisch leitfähigen Schicht, ausgebildet
ist, und dessen Störstellenkonzentration größer
ist als die des Basisbereichs. Der Abstand zwischen dem Gate-isolierenden
Film und dem Latch-Up unterdrückenden Bereich ist nicht
geringer als die maximale Breite einer Verarmungsschicht, die durch
das Grabengate in der Basisschicht ausgebildet wird.
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Gemäß einem
anderen Aspekt der vorliegenden Erfindung enthält eine
Halbleitervorrichtung ein Halbleitersubstrat eines ersten Leitungstyps,
einen Basisbereich eines zweiten Leitungstyps, der auf der vorderen Fläche
des Halbleitersubstrats ausgebildet ist, einen Sourcebereich des
ersten Leitungstyps, der auf der vorderen Fläche des Basisbereichs
ausgebildet ist, sowie einen Bereich des zweiten Leitungstyps mit
hoher Störstellenkonzentration, der auf der vorderen Fläche
des Basisbereichs ausgebildet ist, der in Kontakt mit dem Sourcebereich
ist und der eine höhere Störstellenkonzentration
hat als der Basisbereich. Weiterhin enthält diese Halbleitervorrichtung
einen Kollektorbereich des zweiten Leitungstyps, der auf der hinteren
Fläche des Halbleitersubstrats ausgebildet ist, ein Grabengate,
das über einen Gate-isolierenden Film in einem Graben ausgebildet
ist, wobei der Graben durch den Sourcebereich hindurch, innerhalb
des Basisbe reichs ausgebildet ist, einen Dummy-Graben, der parallel
zu dem Grabengate ausgebildet und in Richtung des Grabengates statt in
Richtung des Bereichs mit hoher Störstellenkonzentration
ausgerichtet ist, und eine Sourceelektrode, die mit dem Bereich
mit hoher Störstellenkonzentration und dem Sourcebereich
in Kontakt ist. Der Dummy-Graben ist mit einer Unterbrechung versehen.
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Andere
und weitere Gegenstände, Kennzeichen und Vorteile der Erfindung
werden aus der folgenden Beschreibung vollständiger erscheinen.
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1 ist
eine Draufsicht der Halbleitervorrichtung gemäß dem
ersten Ausführungsbeispiel;
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2 ist
eine Querschnittansicht entlang der Linie 2-2 in 1;
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3 ist
eine Querschnittansicht entlang der Linie 3-3 in 1;
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4 ist
eine Querschnittansicht entlang der Linie 4-4 in 1;
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5 stellt
die Abhängigkeit von xdmax zu NA dar;
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6 ist
eine Draufsicht der Halbleitervorrichtung gemäß dem
zweiten Ausführungsbeispiel;
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7 stellt
die Unterbrechung in dem Dummy-Graben dar;
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8 ist
eine Querschnittansicht entlang der Linie 8-8 in 6,
zum Darstellen des Dummy-Grabens;
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9 ist
eine Querschnittansicht entlang der Linie 9-9 in 6;
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10 zeigt
einen Dummy-Graben, der Unterbrechungen hat;
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11 ist
eine Querschnittansicht entlang der Linie 11-11 in 10;
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12 ist
eine Querschnittansicht entlang der Linie 12-12 in 10;
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13 ist
eine Querschnittansicht entlang der Linie 13-13 in 10;
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14 zeigt
eine Halbleitervorrichtung, mit einem konkaven Sourcebereich;
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15 ist
eine Querschnittansicht entlang der Linie 15-15 in 14;
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16 ist
eine Querschnittansicht entlang der Linie 16-16 in 14;
und
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17 ist
eine Querschnittansicht entlang der Linie 17-17 in 14.
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Erstes Ausführungsbeispiel
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Ein
erstes Ausführungsbeispiel der vorliegenden Erfindung bezieht
sich auf eine Halbleitervorrichtung, die in der Lage ist, eine Latch-Up-Unterdrückung
zur Verfügung zu stellen, während der Einfluss
auf die Eigenschaften der Halbleitervorrichtung reduziert wird. 1 bis 5 sind
Diagramme, die die Halbleitervorrichtung gemäß dem
ersten Ausführungsbeispiel darstellen. Elemente, die in
diesen Figuren gezeigt sind und mit denselben Bezugszeichen versehen
sind, werden nicht redundant beschrieben, da sie auf demselben Konzept beruhen
oder aus demselben Material hergestellt sind. Dies gilt auch für
die Darstellungen, die die anderen Ausführungsbeispiele
darstellen.
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1 ist
eine Draufsicht der Halbleitervorrichtung gemäß dem
ersten Ausführungsbeispiel. Ein Grabengate 20,
zu dem ein Gateansteuersignal übermittelt wird, ist in
Kontakt mit einem Gate-isolierenden Film 22 ausgebildet.
Ein Sourcebereich 24 ist in Kontakt mit dem Gate-isolierenden
Film 22 ausgebildet. Der Sourcebereich 24 ist
ein Bereich, in dem Störstellen des n-Typs dotiert sind.
Des Weiteren ist ein P+ Bereich 26 in Kontakt mit dem Sourcebereich 24 ausgebildet.
Der P+ Bereich 26 ist ein Bereich mit hoher Störstellenkonzentration,
in dem Störstellen des p-Typs mit hoher Konzentration dotiert
sind. Der Bereich mit hoher Störstellenkonzentration ist
ein Bereich, in dem Störstellen mit höherer Konzentration
dotiert sind, als in einer Basisschicht, die später beschrieben
wird. Dieser Bereich wird hauptsächlich verwendet, um das
Potential der Basisschicht zu bestimmen. In dem vorliegenden Ausführungsbeispiel
dient der P+ Bereich 26 als der Bereich mit hoher Störstellenkonzentration.
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Zusätzlich
ist in dem Sourcebereich 24 ein Kontaktgraben 30 ausgebildet.
In 1 ist der Kontaktgraben 30 durch eine
unterbrochene Linie gekennzeichnet. Der Kontaktgraben 30 ist
von einer elektrisch leitfähigen Schicht 31 bedeckt.
Die Art der elektrisch leitfähigen Schicht ist nicht im
Besonderen eingeschränkt, solange sie aus einem elektrischen
Leiter hergestellt ist. Sie ist jedoch typischerweise aus P+ Polysilizium
hergestellt. Der Kontaktgraben 30, der, wie oben beschrieben,
die elektrisch leitfähige Schicht 31 besitzt,
ist zwischen zwei Gategräben 20 ausgebildet. Die
Halbleitervorrichtung gemäß dem vorliegenden Ausführungsbeispiel
wird nachstehend unter Bezugnahme auf 2 beschrieben.
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2 stellt
beispielsweise einen Querschnitt des zuvor erwähnten Kontaktgrabens 30 dar. 2 ist eine
Querschnittansicht entlang der Linie 2-2 in 1. Zur Erläuterung
zeigt 2 einen Isolationsfilm 66 und eine Sourceelektrode 68,
die nicht in 1 gezeigt sind. In 1 ist
ein Abschnitt, in dem die Sourceelektrode 68 beispielsweise
mit dem P+ Bereich 26 oder dem Sourcebereich 24 in
Kontakt ist, als ein Kontakt 28 enthalten.
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Die
Halbleitervorrichtung gemäß dem vorliegenden Ausführungsbeispiel
enthält ein Halbleitersubstrat 60 des n-Typs und
einen Leitfähigskeits-Modulationsbereich, wie es für
eine bekannte vertikale Leistungsvorrichtung der Fall ist. Ein Basisbereich 32 ist
an der vorderen Fläche des Halbleitersubstrats 60 ausgebildet.
Der Basisbereich 32 ist eine Halbleiterschicht des p-Typs.
Der Basisbereich 32 bildet gemeinsam mit dem zuvor erwähnten
Grabengate 20 einen MOS-Aufbau, und führt für
eine bekannte vertikale Leistungsvorrichtung einen AN/AUS-Betrieb
durch. Indessen wird auf der hinteren Fläche des Halbleitersubstrats 60 ein
Trägerunterdrückungsbereich 62 des n-Typs
ausgebildet. Zusätzlich wird ein Kollektorbereich 64 des
p-Typs in Kontakt mit dem Trägerunterdrückungsbereich 62 ausgebildet.
Die Konfigurationen und Funktionen dieser Elemente werden nicht
im Detail beschrieben, da sie hinlänglich bekannt sind.
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Wie
in 2 gezeigt ist, ist das vorliegende Ausführungsbeispiel
so konfiguriert, dass sich der Kontaktgraben 30 durch den
Sourcebereich 24 zu dem Basisbereich 32 erstreckt.
In dem Basisbereich 32 ist ein Latch-Up unterdrückender
Bereich 34 in Kontakt mit der elektrisch leitfähigen
Schicht 31 ausgebildet, die innerhalb des Kontaktgrabens 30 ausgebildet
ist. Der Latch-Up unterdrückende Bereich 34 ist
eine Halbleiterschicht des p-Typs. In dem Latch-Up unterdrückenden
Bereich 34 findet eine Störstelleninjektion statt,
so dass die resultierende Störstellenkonzentration größer
ist als in dem Basisbereich 32. Der Latch-Up unterdrückende Bereich 34 ist
durch die elektrisch leitfähige Schicht 31 mit
der Sourceelektrode 68 verbunden. Somit kann der Latch-Up
unterdrückende Bereich 34 den Widerstand des Basisbereichs 32 reduzieren,
wie später beschrieben wird.
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Der
Latch-Up unterdrückende Bereich 34 wird beispielsweise
durch ein Verfahren ausgebildet, das im Folgenden beschrieben wird.
Der Latch-Up unterdrückende Bereich 34 wird durch
Injektion von Ionen während des Zeitintervalls zwischen
dem Zeitpunkt zu dem der Kontaktgraben 30 ausgebildet wird,
und dem Zeitpunkt, zu dem der Kontaktgraben 30 später
von der elektrisch leitfähigen Schicht 31 bedeckt
wird, ausgebildet. Aus Prozessoptimierungsgründen wird
der Ioneninjektionsvorgang durchgeführt, indem als eine
Maske beispielsweise ein Resistmuster verwendet wird, das benutzt
wurde, um den Kontaktgraben 30 anzufertigen. Auf diese Weise
wird der Latch-Up unterdrückende Bereich 34, der
in Kontakt mit der elektrisch leitfähigen Schicht 31 ist,
in dem Basisbereich 32 ausgebildet, welcher tiefer liegt
als der Sourcebereich 24.
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Zum
Ausbilden des Latch-Up unterdrückenden Bereichs
34 kann
ggf. eine schräge Ioneninjektion vorgenommen werden. Das
vorliegende Ausführungsbeispiel bestimmt das Profil des
Latch-Up unterdrückenden Bereichs
34 so, dass
der Abstand zwischen dem Latch-Up unterdrückenden Bereich
34 und
dem Gate-isolierenden Film
22 folgende Bedingung erfüllt.
In anderen Worten erfüllt die Distanz D zwischen dem Latch-Up unterdrückenden
Bereich
34 und dem Gate-isolierenden Film
22 untenstehende
Gleichung (1):
wobei
- εs
- = relative Permittivität
des Basisbereichs
- εo
- = Permittivität
des Vakuums
- ΦF
- = Fermipotential
- q
- = elektrische Ladung
- NA
- = Trägerdichte
[/cm3] des Basisbereichs
- xdmax
- = maximale Verarmungsschichtbreite
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Die
obige Gleichung erfordert, dass die Distanz D zwischen dem Latch-Up
unterdrückenden Bereich 24 und dem Gate-isolierenden
Film 22 größer ist als die maximale Verarmungsschichtbreite
xdmax. Die maximale Verarmungsschichtbreite xdmax ist die Breite
einer Verarmungsschicht, die in dem Basisbereich 32 ausgebildet
wird, wenn eine Spannung an dem Grabengate 20 angelegt
wird, die der Schwellenspannung für den zuvor erwähnten
MOS-Aufbau äquivalent ist. Wird ein typischer Wert für
xdmax in einem IGBT oder einer anderen Leistungsvorrichtung berechnet,
ist dieser im Wesentlichen gleich 3936/√NA(/cm3) × 1E4[μm]. Die Basiskonzentration
einer herkömmlichen Leistungsvorrichtung (die Trägerdichte
des Basisbereichs) reicht von 1,0E16/cm3 bis
1,0E18/cm3. Die Dicke des Gate-isolierenden
Films (Tox) ist etwa 0,1 μm. Das Fer mipotential ΦF ist in etwa 0,6 V. 5 ist ein
Graph, der auf obigen Werten basiert, um die Abhängigkeit
von xdmax von NA darzustellen. 5 deutet
darauf hin, dass der Wert xdmax nicht größer ist
als viermal der Wert Tox, wenn die Basiskonzentration zwischen 1,0E16/cm3 und 1,0E18/cm3 ist.
Wie oben beschrieben, ist der Latch-Up unterdrückende Bereich 34 an
einer Stelle ausgebildet, die nicht von der Verarmungsschicht erreicht
wird, welche in dem Basisbereich 32 von dem Grabengate 20 ausgebildet
wird. Als Nächstes wird unter Bezugnahme auf 3 ein
Bereich beschrieben, in dem der Latch-Up unterdrückende
Bereich 34 nicht ausgebildet ist.
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3 ist
eine Querschnittansicht entlang der Linie 3-3 in 1.
Diese Querschnittansicht deutet an, dass der P+ Bereich 26 auf
dem Basisbereich 32 ausgebildet ist und in Kontakt mit
dem Sourcebereich 24 gebracht ist. Der P+ Bereich 26 ist
zum Unterdrücken des Widerstands zwischen einer Emitterelektrode 68 und dem
Basisbereich 32 mit der Emitterelektrode 68 verbunden,
und bestimmt dadurch das Potential des Basisbereichs 32.
Als Nächstes wird 4, die eine
Querschnittansicht entlang der longitudinalen Richtung des Grabengates 20 darstellt,
für Erläuterungen verwendet.
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4 ist
eine Querschnittansicht entlang der Linie 4-4 in 1.
Die Breite des Latch-Up unterdrückenden Bereichs 34,
der in 4 gezeigt ist, stellt die longitudinale Ausdehnung
des Grabengates 20 in dem Latch-Up unterdrückenden
Bereich 34 dar. Die Einschränkung, die durch Gleichung
(1) ausgedrückt wird, wirkt sich nicht auf die longitudinale
Richtung des Grabengates 20 aus; daher hat der Latch-Up
unterdrückende Bereich 34 eine relativ große
Breite. Solch eine vergrößerte Breite des Latch-Up
un terdrückenden Bereichs 34 hilft, den Widerstand
des Basisbereichs 32 zu vermindern.
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Das
vorliegende Ausführungsbeispiel ist dadurch gekennzeichnet,
dass der Latch-Up unterdrückende Bereich 34 innerhalb
des Basisbereichs 32 ausgebildet ist und in Kontakt mit
der elektrisch leitfähigen Schicht 31 ist, die
den Kontaktgraben 30 bedeckt. Löcher in dem Basisbereich 32 können
sich durch den Latch-Up unterdrückenden Bereich aus dem
Basisbereich 32 herausbewegen. Dies ermöglicht
es, eine Aufladung des Basisbereichs 32 zu unterdrücken,
die den Latch-Up eines parasitären Thyristors verursachen
könnte, der sich aus dem Sourcebereich 24, dem
Basisbereich 32, dem Halbleitersubstrat 60 und
dem Kollektorbereich 64 zusammensetzt.
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Löcher
in dem Basisbereich 32, der sich direkt unterhalb des Sourcebereichs 24 befindet,
verbleiben meist in dem Basisgebiet 32, da sich in dessen
Umgebung kein Lochpfad befindet. Das vorliegende Ausführungsbeispiel
ist jedoch so konfiguriert, dass die Löcher in dem Basisbereich 32 direkt
unterhalb des Sourcebereichs 24 sofort durch den Latch-Up
unterdrückenden Bereich 34 aus dem Sourcebereich 24 ausgestoßen werden.
Dies verringert den Widerstand des Sourcebereichs 24 und
ermöglicht dadurch verbesserte Latch-Up-Toleranz.
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Ein
Ausbilden des Latch-Up unterdrückenden Bereichs 34,
der ein neuer P+ Bereich ist, in dem Basisbereich 32, wie
oben beschrieben wurde, kann die anderen Eigenschaften der Halbleitervorrichtung
beeinflussen. Spezieller kann dies beispielsweise die Schwellenspannung
eines MOS-Aufbaus, der aus dem Grabengate 20, dem Gate-isolierenden
Film 22 und dem Basisbereich 32 aufgebaut ist,
beeinflussen. Die vorliegende Erfindung ist jedoch so kon figuriert,
dass der Latch-Up unterdrückende Bereich 34 um
die Distanz D, die zuvor definiert wurde, von dem Gate-isolierenden
Film 22 entfernt ist. Daher erreicht die Verarmungsschicht,
die in dem Basisbereich 32 ausgebildet ist, nicht den Latch-Up
unterdrückenden Bereich 34. Folglich werden die
anderen Eigenschaften der Halbleitervorrichtung nicht signifikant
beeinflusst, selbst wenn der Latch-Up unterdrückende Bereich 34 ausgebildet
wird. Wenn versucht wird, den Widerstand der Basisregion zu reduzieren,
beispielsweise durch Erhöhen der Menge der Störstellendotierung
auf dem gesamten Basisbereich, kann aufgrund der Erwägungen
des Einflusses auf die anderen Eigenschaften der Widerstand des
Basisbereichs nicht ausreichend reduziert werden. Die Verwendung
der Konfiguration gemäß dem vorliegenden Ausführungsbeispiel
ist jedoch darin vorteilhaft, dass sie den obigen Widerspruch löst.
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Des
Weiteren ist ein Vorsehen einer Latch-Up-Unterdrückung,
wie sie in Verbindung mit der vorliegenden Erfindung beschrieben
ist, auch dahingehend bedeutsam, dass das RBSOA verbessert wird,
ohne die Eigenschaften von Halbleiterschichten zu beeinflussen.
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Eine
Schwellenspannung Vth, die an ein Gate (Grabengate) angelegt wird,
wenn aufgrund der Bildung einer Inversionsschicht eine mobile Ladung
in einem Kanal erzeugt wird, wird durch untenstehende Gleichung (2)
ausgedrückt: Vth = –QB/Cox + VFB + 2ΦF (2)wobei
- QB
- = –qNA·xdmax
- Cox
- = Kapazität
des Gateoxidfilms
- VFB
- = Spannung, bei der
keine Bandverbiegung auftritt
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Symbole,
die in der obigen Gleichung auftreten und identisch mit denen in
der vorhergehenden Gleichung sind, welche die Distanz D angibt,
haben dieselben Bedeutungen wie zuvor beschrieben. Die maximale Verarmungsschichtbreite
xdmax wird erhalten, wenn das Oberflächenpotential zweimal
das Fermipotential hat. Dies entspricht der Ausbildung der Inversionsschicht
in dem Basisbereich. QB ist die Ladungsmenge
pro Einheitsfläche eines Bereichs, in den sich die Verarmungsschicht
in dem Basisbereich erstreckt. Damit wird Vth durch QB bestimmt,
was die Ladungsmenge pro Einheitsfläche des Bereichs ist,
in den sich die Verarmungsschicht erstreckt. In anderen Worten beeinflusst
die Störstellenkonzentration, die außerhalb der
maximalen Verarmungsschichtbreite xdmax herrscht, nicht Vth, wenn
das Basispotential gleich dem Sourcepotential ist. Deshalb kann,
wenn die Konfiguration gemäß dem vorliegenden
Ausführungsbeispiel angewendet wird, oder spezieller, wenn
der Latch-Up unterdrückende Bereich 34 um den
Wert, der durch xdmax bestimmt wird, von dem Gate-isolierenden Film 22 entfernt
ist, der Widerstand des Basisbereichs reduziert werden, ohne den
Wert Vth zu beeinflussen. Um die Vorteile des vorliegenden Ausführungsbeispiels
zu erhalten, ist es ideal, wenn das Basispotential gleich dem Sourcepotential
ist. Selbst wenn diese beiden Potentiale sich jedoch voneinander unterscheiden,
können die Vorteile des vorliegenden Ausführungsbeispiels
erhalten werden, solange der Einfluss des Latch-Up unterdrückenden
Bereichs auf Vth insignifikant ist.
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Der
Latch-Up unterdrückende Bereich 34 gemäß dem
vorliegenden Ausführungsbeispiel ist innerhalb des Basisbereichs 32 ausgebildet;
seine Tiefe ist jedoch nicht im Besonderen limitiert. Beispielsweise
werden die Vorteile der vorliegenden Erfindung bewahrt, selbst wenn
der Kontaktgraben 30 durch den Sourcebereich 24 in
solch einer Weise ausgebildet wird, dass er die Schnittstelle zwischen
dem Basisbereich 32 und dem Sourcebereich 24 erreicht,
da der Latch-Up unterdrückende Bereich 34 innerhalb
des Basisbereichs 32 ausgebildet werden kann. Somit kann
der Kontaktgraben 30 jede Tiefe haben, solange die Vorteile
der vorliegenden Erfindung erhalten werden.
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Ein
Ausbilden des Latch-Up unterdrückenden Bereichs 34 in
einer Höhe, die niedriger ist als der P+ Bereich 26,
wird jedoch den Widerstand des Basisbereichs 32 wirksam
verringern. In solch einem Fall kann der Kontaktgraben 30 bis
zu einer gewünschten Tiefe ausgebildet werden. Wenn der
Kontaktgraben 30 so ausgebildet ist, dass er den Basisbereich 32 erreicht,
kann die Ioneninjektionsenergie zum Ausbilden des Latch-Up unterdrückenden
Bereichs 34 geringer sein, als wenn der Kontaktgraben 30 so
ausgebildet ist, dass er die Schnittstelle zwischen dem Basisbereich 32 und
dem Sourcebereich 24 erreicht. Wenn der Latch-Up-Unterdrückungsbereich 34 mit
einer reduzierten Ioneninjektionsenergie ausgebildet wird, wird
die Beherrschbarkeit der Ausdehnung des Latch-Up unterdrückenden
Bereichs 34 erhöht, so dass der Latch-Up unterdrückende
Bereich 34 stetig ausgebildet werden kann, wobei die zuvor
erwähnte ”Distanz D” erhalten bleibt.
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Auch
wenn dem vorliegenden Ausführungsbeispiel die Annahme zugrunde
liegt, dass ein elektrisch leitfähiger Typ verwendet wird,
ist die vorliegende Erfindung nicht im Besonderen auf die Kombination
von elektrisch leitfähigen Typen, wie oben beschrieben,
eingeschränkt. Des Weiteren können verschiedene
Modifizierungen gemacht werden, ohne sich von dem Schutzumfang der
vorliegenden Erfindung zu entfernen.
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Zweites Ausführungsbeispiel
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Ein
zweites Ausführungsbeispiel der vorliegenden Erfindung
bezieht sich auf eine Halbleitervorrichtung, die den Widerstand
eines Basisbereichs durch Ausbilden einer Unterbrechung in einem
Dummy-Graben verringert. Das zweite Ausführungsbeispiel
wird nun unter Bezugnahme auf 6 bis 17 beschrieben werden. 6 ist
eine Draufsicht der Halbleitervorrichtung gemäß dem
vorliegenden Ausführungsbeispiel. 6 deutet
an, dass ein Dummy-Graben 23 linear und diskontinuierlich
mit einer Unterbrechung ausgebildet ist. Der Dummy-Graben 23 ist
normalerweise parallel zu dem Grabengate 20 ausgebildet.
Der Sourcebereich 24 ist entlang des Gate-isolierenden
Films 22 ausgebildet. Der Sourcebereich 24 hat
einen kurzen Abschnitt und einen langen Abschnitt, die in der Richtung
von dem Gate-isolierenden Film 22 zu dem Dummy-Graben 23 ausgebildet
sind. Der lange Abschnitt ist so ausgebildet, dass er die Unterbrechung
in dem Dummy-Graben 23 erreicht.
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7 stellt
die Unterbrechung in dem Dummy-Graben 23 dar. Der Dummy-Graben 23 ist
ein Grabengate, das ausgedünnt ist, und das nicht mit einem
Gateansteuersignal versorgt wird. Der Dummy-Graben 23 ist
nur dafür ausgebildet, einen Sättigungsstrom zu
unterdrücken und um eine verbesserte Kurzschlussfähigkeit
zur Verfügung zu stellen. Spezieller kann der Dummy-Graben 23 eigentlich
als ein Grabengate verwendet werden, ist jedoch nicht mit einer
Gateelektrode verbunden, da sich, um einen geeigneten Stromsättigungswert
zu erhalten, die Gesamtlänge des Kanals eines MOS-Gebiets
reduziert. 7 ist eine Querschnittsansicht
entlang der Linie 7-7 in 6. Zur Erläuterung
zeigt 7 einen Isolationsfilm 66 und eine Sourceelektrode 68,
die nicht in 6 gezeigt sind. In 6 ist
ein Abschnitt als ein Kon takt 28 enthalten, in dem die Sourceelektrode 68 beispielsweise
mit dem P+ Bereich 26 oder dem Sourcebereich 24 in
Kontakt ist.
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7 deutet
an, dass, innerhalb einer Unterbrechung in dem Dummy-Graben 23,
der Basisbereich 32, der direkt unterhalb des Sourcebereichs 24 angeordnet
ist, elektrisch mit dem P+ Bereich 26 verbunden ist, welcher
ein Bereich mit hoher Störstellenkonzentration ist, um
einen Lochausstoßpfad zur Verfügung zu stellen.
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8 ist
eine Querschnittansicht entlang der Linie 8-8 in 6,
zum Darstellen des Dummy-Grabens 23. 9 ist
eine Querschnittansicht entlang der Linie 9-9 in 6.
Wie es aus 8 offensichtlich ist, ist ein Teil
des Basisbereichs 32 zwischen den Dummy-Graben 23 und
den Gategraben 20 gelegt. In der Tiefenrichtung ist der
Dummy-Graben 23 so ausgebildet, dass er das Halbleitersubstrat 60 erreicht,
wie es für das Grabengate 20 der Fall ist.
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Wie
in Verbindung mit dem ersten Ausführungsbeispiel beschrieben
ist, müssen die Löcher in dem Basisbereich 32 direkt
unterhalb des Sourcebereichs 24 rasch ausgestoßen
werden, beispielsweise zu dem Zeitpunkt des Ausschaltens des Bauteils,
um eine Latch-Up-Unterdrückung zu erreichen. In dem vorliegenden Ausführungsbeispiel
wird eine Unterbrechung in dem Dummy-Graben 23 vorgesehen,
um ein Ausstoßziel für die Löcher in
dem Basisbereich 32 direkt unterhalb des Sourcebereichs 24 neu
auszubilden.
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Wenn
es beispielsweise keine Unterbrechung in dem Dummy-Graben gibt,
bewegen sich Löcher direkt unterhalb eines langen Abschnitts
des Sourcebereichs 24, der in 6 gezeigt
ist, zu dem P+ Bereich 26, der parallel zu der longitudinalen
Richtung des Grabengates 20 ausgebildet ist, und werden
aus dem Basisbereich 32 ausgestoßen. Spezieller
werden die Löcher in die Richtungen ausgestoßen,
die in 6 durch die Pfeile A und B gekennzeichnet sind.
Das vorliegende Ausführungsbeispiel ist jedoch so konfiguriert,
dass es eine Unterbrechung in dem Dummy-Graben 23 gibt.
Dadurch können die Löcher in dem Basisbereich 32 direkt unterhalb
des Sourcebereichs 24 in die Richtung, die in 6 durch
Pfeil C gekennzeichnet ist, ausgestoßen werden. Folglich
kann der Widerstand des Basisbereichs 32 zum Unterdrücken
des Latch-Ups der Halbleitervorrichtung verringert werden.
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Wie
oben beschrieben, ist das vorliegende Ausführungsbeispiel
dadurch gekennzeichnet, dass der Dummy-Graben 23 mit einer
Unterbrechung in Richtung des Grabengates 20 positioniert
ist, anstatt in Richtung eines Teils des P+ Bereichs 26.
Daher können die Löcher direkt unterhalb des Sourcebereichs 24 durch die
Unterbrechung des Dummy-Grabens 23 zu dem P+ Bereich 26 ausgestoßen
werden, der in einer Richtung entgegengesetzt zu der Richtung von
dem Dummy-Graben 23 zu dem Grabengate 20 positioniert
ist. Auf diese Weise kann das vorliegende Ausführungsbeispiel
den Widerstand des Basisbereichs 32 vermindern, obwohl solch
eine Widerstandsverminderung nicht erreicht werden kann, wenn ein
durchgehender Dummy-Graben ausgebildet wird. Einige Modifizierungen
der vorliegenden Erfindungen werden im Folgenden unter Bezugnahme
auf 10 bis 12 und 14 bis 16 beschrieben.
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10 bis 12 sind
Diagramme, die die Konfiguration einer Halbleitervorrichtung darstellen,
auf die die vorliegende Erfindung in einer Situation angewendet
wird, in der das Grabengate und der Dummy-Graben in einem Verhältnis
von 1:1 angewendet werden. 10 ist
eine Draufsicht dieser Modifizierung. Ein Dummy-Graben 23,
der Unterbrechungen hat und linear sowie diskontinu ierlich ausgebildet
ist, versorgt einen Sourcebereich 24, der sich von einem
Grabengate 20 erstreckt, und einen Sourcebereich 24,
der sich von einem anderen Grabengate erstreckt, mit verschiedenen
Unterbrechungen (nicht gezeigt). Daher kann der Dummy-Graben 23 einen
Lochausstoßpfad für jeden der verschiedenen Sourcebereiche 24,
die auf den rechten und linken Seiten aus Sicht des Dummy-Grabens 23 liegen,
zur Verfügung stellen. 11 ist
eine Querschnittansicht entlang der Linie 11-11 in 10. 12 ist
eine Querschnittansicht entlang der Linie 12-12 in 10. 13 ist
eine Querschnittansicht entlang der Linie 13-13 in 10.
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14 bis 16 sind
Diagramme, die eine Halbleitervorrichtung darstellen, welche einen
konkaven Sourcebereich 24 verwendet, um den Widerstand
des Basisbereichs zu verringern. 14 ist
eine Draufsicht dieser Modifizierung. Der Dummy-Graben weist eine
Unterbrechung wie zuvor beschrieben auf. Diese Modifizierung ist
des Weiteren dadurch gekennzeichnet, dass der Sourcebereich 24 konkav
ausgeführt ist, wie durch dessen Draufsicht angedeutet
ist. Ein langgestreckter Abschnitt des Sourcebereichs 24 kann über
einen relativ großen Bereich ausgebildet werden, um den
Sättigungsstrom der Halbleitervorrichtung adäquat
zu bekommen. In solch einem Fall können insbesondere die
Löcher in dem Basisbereich 32 direkt unterhalb
des Zentrums des langgestreckten Abschnitts des Sourcebereichs 24 nicht
leicht ausgestoßen werden. Wenn jedoch ein adäquat
konkav ausgebildeter Sourcebereich 24 in Übereinstimmung
mit dem vorliegenden Ausführungsbeispiel verwendet wird,
können selbst die Löcher in dem Basisbereich 32 direkt
unterhalb des Zentrums des langgestreckten Abschnitts des Sourcebereichs 24 leicht
in den P+ Bereich 26 ausgestoßen werden. Dies
verstärkt den Effekt des Widerstandsverringerns des Basisbereichs 32. 15 ist
eine Querschnittansicht entlang der Li nie 15-15 in 14. 16 ist
eine Querschnittansicht entlang der Linie 16-16 in 14. 17 ist
eine Querschnittansicht entlang der Linie 17-17 in 14.
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Wie
oben beschrieben, verringert die vorliegende Erfindung den Widerstand
der Basisschicht durch Versehen des Dummy-Grabens mit einer Unterbrechung
und sie verringert den Widerstand des Sourcebereichs 24,
indem dieser beispielsweise in konkaver Form ausgeführt
wird. Es ist zu bemerken, dass die vorliegende Erfindung die Eigenschaften
der Halbleitervorrichtung nicht signifikant beeinflusst. Des Weiteren
können verschiedene Modifizierungen vorgenommen werden,
ohne sich von dem Schutzumfang der vorliegenden Erfindung zu entfernen.
Beispielsweise liegt den oben beschriebenen Ausführungsbeispielen
die Annahme zugrunde, dass der lange Abschnitt des Sourcebereichs 24 sich
so erstreckt, dass er die Unterbrechung in dem Dummy-Graben erreicht.
Die vorliegende Erfindung ist jedoch nicht auf die Verwendung solch
einer Konfiguration eingeschränkt. Spezieller ist die Form
des Sourcebereichs 24 nicht im Besonderen beschränkt,
solange die Löcher in dem Basisbereich 32 direkt
unterhalb des Sourcebereichs 24 durch eine Unterbrechung
in dem Dummy-Graben 23 in den P+ Bereich 26 ausgestoßen
werden können.
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Die
vorliegende Erfindung ermöglicht es, eine Latch-Up-Unterdrückung
zur Verfügung zu stellen, während der Einfluss
auf die Eigenschaften einer Halbleitervorrichtung verringert wird.
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Offensichtlich
sind viele Modifizierungen und Variationen der vorliegenden Erfindung
angesichts der obigen Lehre möglich. Es versteht sich daher,
dass die Erfindung, anders als es im Speziellen beschrieben wurde,
innerhalb des Schutzumfangs der beigefügten Ansprüche
ausgeführt werden kann.
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Die
gesamte Offenbarung einer
japanischen
Patentanmeldung Nr. 2009-021739 , eingereicht am 02. Februar
2009, mit Beschreibung, Ansprüchen, Zeichnungen und Zusammenfassung,
auf die sich die Konventionspriorität der vorliegenden
Anmeldung stützt, wird durch Referenz in seiner Gesamtheit
hierin aufgenommen.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Diese Liste
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erzeugt und ist ausschließlich zur besseren Information
des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen
Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt
keinerlei Haftung für etwaige Fehler oder Auslassungen.
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Zitierte Patentliteratur
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- - JP 2001-308328
A [0005, 0006, 0006]
- - JP 2009-021739 [0061]
