DE102009042391B4 - Halbleitervorrichtung - Google Patents

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Abstract

Halbleitervorrichtung, die aufweist: ein Halbleitersubstrat (60) eines ersten Leitungstyps; einen Basisbereich (32) eines zweiten Leitungstyps, der auf der vorderen Fläche des Halbleitersubstrats (60) ausgebildet ist; einen Sourcebereich (24) des ersten Leitungstyps, der auf der vorderen Fläche des Basisbereichs (32) ausgebildet ist; einen Kollektorbereich (64) des zweiten Leitungstyps, der auf der hinteren Fläche des Halbleitersubstrats (60) ausgebildet ist; ein Grabengate (20), das über einen Gate-isolierenden Film (22) in einem Graben ausgebildet ist, wobei der Graben durch den Sourcebereich (24) und den Basisbereich (32) ausgebildet ist; eine elektrisch leitfähige Schicht (31), die innerhalb eines Kontaktgrabens ausgebildet ist, der durch den Sourcebereich (24) ausgebildet ist; eine Sourceelektrode (68), die mit der elektrisch leitfähigen Schicht (31) und dem Sourcebereich (24) in Kontakt ist; und einen Latch-Up unterdrückenden Bereich (34) des zweiten Leitungstyps, der innerhalb des Basisbereichs (32), in Kontakt mit der elektrisch leitfähigen Schicht (31) ausgebildet ist, und eine höhere Störstellenkonzentration als der Basisbereich (32) besitzt; wobei der Abstand zwischen dem Gate-isolierenden Film (22) und dem Latch-Up unterdrückenden Bereich (34) nicht geringer ist als die maximale Breite einer Verarmungsschicht, die durch das Grabengate (20) in dem Basisbereich ausgebildet ist, wobei die Sourceregion (24), durch die hindurch der Kontaktgraben ausgebildet ist, in einer Längsrichtung des Grabengates (20) zwischen Bereiche mit hoher Störstellenkonzentration (26) des zweiten Leitungstyps gefügt ist, die auf der Basisregion (32) und in Kontakt zu der Sourceelektrode (68) ausgebildet sind.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, die einen Latch-Up durch Reduzierung des Widerstands eines Basisbereichs unterdrückt.
  • Halbleitervorrichtungen, die als ”Leistungsvorrichtungen” („power devices”) bezeichnet werden, wie IGBTs (isolierte Gate-Bipolartransistoren) wurden verbessert, um hohe Spannungen und große Ströme bewältigen zu können, und wurden mit Leistungssteuergeräten verbreitet, beispielsweise zur Verwendung in Hochgeschwindigkeitszügen und in den Gebieten des Transportwesens und der industriellen Anlagen.
  • Die obige Halbleitervorrichtung steuert einen großen Strom durch Durchführen von Schaltoperationen wie Anschalten und Ausschalten. Es ist wünschenswert, dass ein Schaltvorgang in einem Bereich, der sicheres Betriebsgebiet (Safe Operating Area, SOA) genannt wird, durchgeführt wird. Das SOA ist als ein sicheres Betriebsgebiet definiert, wo eine Halbleitervorrichtung anschaltet und ausschaltet. Genauer gesagt definiert das SOA ein Gebiet, in dem der Betriebsort eines Kollektorstroms (Ic) und einer Kollektor-Emitterspannung (Vce) beschränkt ist. Das SOA ist in Übereinstimmung mit der Ic-Einstufung und der Vce-Einstufung definiert. Das SOA zum Definieren des Ic-Vce-Betriebsorts, der beim Ausschalten vorherrschend ist, wird insbesondere als ein umgekehrtes Vorspannungs-SOA (reverse bias SOA, RBSOA) bezeichnet. Zum Beispiel ist eine Dämpfschaltung eines gegenwärtigen IGBT, oder einer anderen Halbleitervorrichtung, so aufgebaut, dass sie das obige SOA nicht überschreitet.
  • Von dem Gesichtspunkt des sicheren Halbleitervorrichtungsbetriebs ist es wesentlich, dass ein Halbleitervorrichtungsschalten innerhalb des RBSOA oder eines anderen SOA stattfindet. Es können sich jedoch in einer Basisschicht des p-Typs Löcher ansammeln, so dass sich die Basisschicht auflädt. Es ist vorstellbar, dass ein in einer Halbleitervorrichtung parasitär ausgebildeter Thyristor als ein Resultat solch eines Aufladens einschalten kann, und ein Latch-Up-Phänomen verursacht. Wenn solch ein Phänomen auftritt, kann das SOA überschritten und die Halbleitervorrichtung beschädigt werden.
  • Als ein Verfahren zum Unterdrücken des oben erwähnten Latch-Up-Phänomens ist beispielsweise in der JP 2001-308328 A ein Phänomen zur Unterdrückung des AN-Betriebs eines parasitären Thyristors offenbart, durch Ausbilden eines Hochkonzentrationsbereichs des p-Typs in einem Körperbereich.
  • Das vorhergehende Verfahren zur Unterdrückung eines Latch-Up-Phänomens, das in der JP 2001-308328 A offenbart ist, bildet eine neue P+ Schicht in einem Basisbereich aus. Das Hinzufügen solch einer P+ Schicht wirkt sich auf die Schwellenspannung und verschiedene andere Eigenschaften einer Halbleitervorrichtung aus. Dies gilt nicht nur für die Konfiguration, die in der JP 2001-308328 A offenbart ist, sondern auch für einen Fall, in dem, durch Erhöhen beispielsweise der Störstellenkonzentration der Basisschicht des Basisbereichs selbst, der Widerstand reduziert werden soll. Wie man aus dem Vorherigen sieht, ist es notwendig, die P+ Schicht auszubilden, während die Eigenschaften in Betracht zu ziehen sind, die sich mit den Störstellenprofilen in der Basisschicht verändern. Daher kam es zu einem Kompromiss zwischen dem Vorsehen von Latch-Up-Unterdrückung auf Kosten der Optimierung verschiedener Eigenschaften einer Halbleitervorrichtung und dem Optimieren verschiedener Eigenschaften einer Halbleitervorrichtung auf Kosten einer angemessenen Latch-Up-Unterdrückung.
  • Aus der EP 1 811 572 A2 ist eine Halbleitervorrichtung bekannt, welche dazu dient, einen Latch-up-Effekt beim Abschalten zu unterdrücken. Dies wird dadurch erreicht, dass ein Source-Bereich des p-Typs elektrisch mit der Hauptelektrode an einem Boden eines Kontaktlochs verbunden ist, welches in Longitudinalrichtung so tief ausgebildet ist, dass es die auf dem p-Source-Bereich liegende n-Source-Schicht durchdringt. Auf diese Weise wird auch beim Abschalten des IGBTs der Lochstrom zur Hauptelektrode hin ausgestoßen, wobei er fast nicht durch die Umgebung der n-Source-Schicht tritt.
  • Eine weitere Halbleitervorrichtung mit einem Graben-Gate ist in der US 2004/00 41 207 A1 beschrieben.
  • DE 696 29 251 T2 beschreibt eine vertikale MOS-Halbleiteranordnung mit versenktem Gate und ein diesbezügliches Herstellungsverfahren. Die Druckschrift widmet sich der Problematik, dass in einem Bauelement mit streifenförmigen Graben-Gates der Kontakt zur Basisregion zwischen zwei Graben-Gates, an die jeweils die Source-Region angrenzt, zu einem erhöhten Platzbedarf führt, wenn der Basiskontakt zwischen den Source-Gebieten in der Mitte des Raumes zwischen den Graben-Gates liegt. Zur Lösung dieses Problems schlägt die Druckschrift vor, die Source-Region leiterförmig auszubilden, so dass die Emitterelektrode, die parallel zu den Graben-Gates verläuft, die Leitersprossen gemeinsam mit der Basis kontaktiert.
  • US 6 225 649 B1 beschreibt ebenfalls eine leiterförmige Source-Region zwischen streifenförmigen Graben-Gates.
  • Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zur Verfügung zu stellen, die in der Lage ist, dass RBSOA durch Unterdrücken von Latch-Up zu verbessern, ohne sich auf die Schwellenspannung und andere Eigenschaften der Halbleitervorrichtung auszuwirken.
  • Diese Aufgabe wird mit einer Vorrichtung gemäß Anspruch 1 gelöst. Vorteilhafte Weiterbildungen sind Gegenstand der Unteransprüche.
  • Andere und weitere Gegenstände, Kennzeichen und Vorteile der Erfindung werden aus der folgenden Beschreibung vollständiger erscheinen.
  • 1 ist eine Draufsicht der Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel;
  • 2 ist eine Querschnittansicht entlang der Linie 2-2 in 1;
  • 3 ist eine Querschnittansicht entlang der Linie 3-3 in 1;
  • 4 ist eine Querschnittansicht entlang der Linie 4-4 in 1;
  • 5 stellt die Abhängigkeit von xdmax zu NA dar.
  • Erstes Ausführungsbeispiel
  • Ein erstes Ausführungsbeispiel der vorliegenden Erfindung bezieht sich auf eine Halbleitervorrichtung, die in der Lage ist, eine Latch-Up-Unterdrückung zur Verfügung zu stellen, während der Einfluss auf die Eigenschaften der Halbleitervorrichtung reduziert wird. 1 bis 5 sind Diagramme, die die Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel darstellen. Elemente, die in diesen Figuren gezeigt sind und mit denselben Bezugszeichen versehen sind, werden nicht redundant beschrieben, da sie auf demselben Konzept beruhen oder aus demselben Material hergestellt sind. Dies gilt auch für die Darstellungen, die die anderen Ausführungsbeispiele darstellen.
  • 1 ist eine Draufsicht der Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel. Ein Grabengate 20, zu dem ein Gateansteuersignal übermittelt wird, ist in Kontakt mit einem Gate-isolierenden Film 22 ausgebildet. Ein Sourcebereich 24 ist in Kontakt mit dem Gate-isolierenden Film 22 ausgebildet. Der Sourcebereich 24 ist ein Bereich, in dem Störstellen des n-Typs dotiert sind. Des Weiteren ist ein P+ Bereich 26 in Kontakt mit dem Sourcebereich 24 ausgebildet. Der P+ Bereich 26 ist ein Bereich mit hoher Störstellenkonzentration, in dem Störstellen des p-Typs mit hoher Konzentration dotiert sind. Der Bereich mit hoher Störstellenkonzentration ist ein Bereich, in dem Störstellen mit höherer Konzentration dotiert sind, als in einer Basisschicht, die später beschrieben wird. Dieser Bereich wird hauptsächlich verwendet, um das Potential der Basisschicht zu bestimmen. In dem vorliegenden Ausführungsbeispiel dient der P+ Bereich 26 als der Bereich mit hoher Störstellenkonzentration.
  • Zusätzlich ist in dem Sourcebereich 24 ein Kontaktgraben 30 ausgebildet. In 1 ist der Kontaktgraben 30 durch eine unterbrochene Linie gekennzeichnet. Der Kontaktgraben 30 ist von einer elektrisch leitfähigen Schicht 31 bedeckt. Die Art der elektrisch leitfähigen Schicht ist nicht im Besonderen eingeschränkt, solange sie aus einem elektrischen Leiter hergestellt ist. Sie ist jedoch typischerweise aus P+ Polysilizium hergestellt. Der Kontaktgraben 30, der, wie oben beschrieben, die elektrisch leitfähige Schicht 31 besitzt, ist zwischen zwei Gategräben 20 ausgebildet. Die Halbleitervorrichtung gemäß dem vorliegenden Ausführungsbeispiel wird nachstehend unter Bezugnahme auf 2 beschrieben.
  • 2 stellt beispielsweise einen Querschnitt des zuvor erwähnten Kontaktgrabens 30 dar. 2 ist eine Querschnittansicht entlang der Linie 2-2 in 1. Zur Erläuterung zeigt 2 einen Isolationsfilm 66 und eine Sourceelektrode 68, die nicht in 1 gezeigt sind. In 1 ist ein Abschnitt, in dem die Sourceelektrode 68 beispielsweise mit dem P+ Bereich 26 oder dem Sourcebereich 24 in Kontakt ist, als ein Kontakt 28 enthalten.
  • Die Halbleitervorrichtung gemäß dem vorliegenden Ausführungsbeispiel enthält ein Halbleitersubstrat 60 des n-Typs und einen Leitfähigskeits-Modulationsbereich, wie es für eine bekannte vertikale Leistungsvorrichtung der Fall ist. Ein Basisbereich 32 ist an der vorderen Fläche des Halbleitersubstrats 60 ausgebildet. Der Basisbereich 32 ist eine Halbleiterschicht des p-Typs. Der Basisbereich 32 bildet gemeinsam mit dem zuvor erwähnten Grabengate 20 einen MOS-Aufbau, und führt für eine bekannte vertikale Leistungsvorrichtung einen AN/AUS-Betrieb durch. Indessen wird auf der hinteren Fläche des Halbleitersubstrats 60 ein Trägerunterdrückungsbereich 62 des n-Typs ausgebildet. Zusätzlich wird ein Kollektorbereich 64 des p-Typs in Kontakt mit dem Trägerunterdrückungsbereich 62 ausgebildet. Die Konfigurationen und Funktionen dieser Elemente werden nicht im Detail beschrieben, da sie hinlänglich bekannt sind.
  • Wie in 2 gezeigt ist, ist das vorliegende Ausführungsbeispiel so konfiguriert, dass sich der Kontaktgraben 30 durch den Sourcebereich 24 zu dem Basisbereich 32 erstreckt. In dem Basisbereich 32 ist ein Latch-Up unterdrückender Bereich 34 in Kontakt mit der elektrisch leitfähigen Schicht 31 ausgebildet, die innerhalb des Kontaktgrabens 30 ausgebildet ist. Der Latch-Up unterdrückende Bereich 34 ist eine Halbleiterschicht des p-Typs. In dem Latch-Up unterdrückenden Bereich 34 findet eine Störstelleninjektion statt, so dass die resultierende Störstellenkonzentration größer ist als in dem Basisbereich 32. Der Latch-Up unterdrückende Bereich 34 ist durch die elektrisch leitfähige Schicht 31 mit der Sourceelektrode 68 verbunden. Somit kann der Latch-Up unterdrückende Bereich 34 den Widerstand des Basisbereichs 32 reduzieren, wie später beschrieben wird.
  • Der Latch-Up unterdrückende Bereich 34 wird beispielsweise durch ein Verfahren ausgebildet, das im Folgenden beschrieben wird. Der Latch-Up unterdrückende Bereich 34 wird durch Injektion von Ionen während des Zeitintervalls zwischen dem Zeitpunkt zu dem der Kontaktgraben 30 ausgebildet wird, und dem Zeitpunkt, zu dem der Kontaktgraben 30 später von der elektrisch leitfähigen Schicht 31 bedeckt wird, ausgebildet. Aus Prozessoptimierungsgründen wird der Ioneninjektionsvorgang durchgeführt, indem als eine Maske beispielsweise ein Resistmuster verwendet wird, das benutzt wurde, um den Kontaktgraben 30 anzufertigen. Auf diese Weise wird der Latch-Up unterdrückende Bereich 34, der in Kontakt mit der elektrisch leitfähigen Schicht 31 ist, in dem Basisbereich 32 ausgebildet, welcher tiefer liegt als der Sourcebereich 24.
  • Zum Ausbilden des Latch-Up unterdrückenden Bereichs 34 kann ggf. eine schräge Ioneninjektion vorgenommen werden. Das vorliegende Ausführungsbeispiel bestimmt das Profil des Latch-Up unterdrückenden Bereichs 34 so, dass der Abstand zwischen dem Latch-Up unterdrückenden Bereich 34 und dem Gate-isolierenden Film 22 folgende Bedingung erfüllt. In anderen Worten erfüllt die Distanz D zwischen dem Latch-Up unterdrückenden Bereich 34 und dem Gate-isolierenden Film 22 untenstehende Gleichung (1):
    Figure DE102009042391B4_0002
    wobei
    • εs
    = relative Permittivität des Basisbereichs
    εo
    = Permittivität des Vakuums
    ΦF
    = Fermipotential
    q
    = elektrische Ladung
    NA
    = Trägerdichte [/cm3] des Basisbereichs
    xd max
    = maximale Verarmungsschichtbreite
  • Die obige Gleichung erfordert, dass die Distanz D zwischen dem Latch-Up unterdrückenden Bereich 24 und dem Gate-isolierenden Film 22 größer ist als die maximale Verarmungsschichtbreite xdmax. Die maximale Verarmungsschichtbreite xdmax ist die Breite einer Verarmungsschicht, die in dem Basisbereich 32 ausgebildet wird, wenn eine Spannung an dem Grabengate 20 angelegt wird, die der Schwellenspannung für den zuvor erwähnten MOS-Aufbau äquivalent ist. Wird ein typischer Wert für xdmax in einem IGBT oder einer anderen Leistungsvorrichtung berechnet, ist dieser im Wesentlichen gleich 3936/√NA(/cm3) × 1E4[μm]. Die Basiskonzentration einer herkömmlichen Leistungsvorrichtung (die Trägerdichte des Basisbereichs) reicht von 1,0E16/cm3 bis 1,0E18/cm3. Die Dicke des Gate-isolierenden Films (Tox) ist etwa 0,1 μm. Das Fermipotential ΦF ist in etwa 0,6 V. 5 ist ein Graph, der auf obigen Werten basiert, um die Abhängigkeit von xdmax von NA darzustellen. 5 deutet darauf hin, dass der Wert xdmax nicht größer ist als viermal der Wert Tox, wenn die Basiskonzentration zwischen 1,0E16/cm3 und 1,0E18/cm3 ist. Wie oben beschrieben, ist der Latch-Up unterdrückende Bereich 34 an einer Stelle ausgebildet, die nicht von der Verarmungsschicht erreicht wird, welche in dem Basisbereich 32 von dem Grabengate 20 ausgebildet wird. Als Nächstes wird unter Bezugnahme auf 3 ein Bereich beschrieben, in dem der Latch-Up unterdrückende Bereich 34 nicht ausgebildet ist.
  • 3 ist eine Querschnittansicht entlang der Linie 3-3 in 1. Diese Querschnittansicht deutet an, dass der P+ Bereich 26 auf dem Basisbereich 32 ausgebildet ist und in Kontakt mit dem Sourcebereich 24 gebracht ist. Der P+ Bereich 26 ist zum Unterdrücken des Widerstands zwischen einer Emitterelektrode 68 und dem Basisbereich 32 mit der Emitterelektrode 68 verbunden, und bestimmt dadurch das Potential des Basisbereichs 32. Als Nächstes wird 4, die eine Querschnittansicht entlang der longitudinalen Richtung des Grabengates 20 darstellt, für Erläuterungen verwendet.
  • 4 ist eine Querschnittansicht entlang der Linie 4-4 in 1. Die Breite des Latch-Up unterdrückenden Bereichs 34, der in 4 gezeigt ist, stellt die longitudinale Ausdehnung des Grabengates 20 in dem Latch-Up unterdrückenden Bereich 34 dar. Die Einschränkung, die durch Gleichung (1) ausgedrückt wird, wirkt sich nicht auf die longitudinale Richtung des Grabengates 20 aus; daher hat der Latch-Up unterdrückende Bereich 34 eine relativ große Breite. Solch eine vergrößerte Breite des Latch-Up unterdrückenden Bereichs 34 hilft, den Widerstand des Basisbereichs 32 zu vermindern.
  • Das vorliegende Ausführungsbeispiel ist dadurch gekennzeichnet, dass der Latch-Up unterdrückende Bereich 34 innerhalb des Basisbereichs 32 ausgebildet ist und in Kontakt mit der elektrisch leitfähigen Schicht 31 ist, die den Kontaktgraben 30 bedeckt. Löcher in dem Basisbereich 32 können sich durch den Latch-Up unterdrückenden Bereich aus dem Basisbereich 32 herausbewegen. Dies ermöglicht es, eine Aufladung des Basisbereichs 32 zu unterdrücken, die den Latch-Up eines parasitären Thyristors verursachen könnte, der sich aus dem Sourcebereich 24, dem Basisbereich 32, dem Halbleitersubstrat 60 und dem Kollektorbereich 64 zusammensetzt.
  • Löcher in dem Basisbereich 32, der sich direkt unterhalb des Sourcebereichs 24 befindet, verbleiben meist in dem Basisgebiet 32, da sich in dessen Umgebung kein Lochpfad befindet. Das vorliegende Ausführungsbeispiel ist jedoch so konfiguriert, dass die Löcher in dem Basisbereich 32 direkt unterhalb des Sourcebereichs 24 sofort durch den Latch-Up unterdrückenden Bereich 34 aus dem Sourcebereich 24 ausgestoßen werden. Dies verringert den Widerstand des Sourcebereichs 24 und ermöglicht dadurch verbesserte Latch-Up-Toleranz.
  • Ein Ausbilden des Latch-Up unterdrückenden Bereichs 34, der ein neuer P+ Bereich ist, in dem Basisbereich 32, wie oben beschrieben wurde, kann die anderen Eigenschaften der Halbleitervorrichtung beeinflussen. Spezieller kann dies beispielsweise die Schwellenspannung eines MOS-Aufbaus, der aus dem Grabengate 20, dem Gate-isolierenden Film 22 und dem Basisbereich 32 aufgebaut ist, beeinflussen. Die vorliegende Erfindung ist jedoch so konfiguriert, dass der Latch-Up unterdrückende Bereich 34 um die Distanz D, die zuvor definiert wurde, von dem Gate-isolierenden Film 22 entfernt ist. Daher erreicht die Verarmungsschicht, die in dem Basisbereich 32 ausgebildet ist, nicht den Latch-Up unterdrückenden Bereich 34. Folglich werden die anderen Eigenschaften der Halbleitervorrichtung nicht signifikant beeinflusst, selbst wenn der Latch-Up unterdrückende Bereich 34 ausgebildet wird. Wenn versucht wird, den Widerstand der Basisregion zu reduzieren, beispielsweise durch Erhöhen der Menge der Störstellendotierung auf dem gesamten Basisbereich, kann aufgrund der Erwägungen des Einflusses auf die anderen Eigenschaften der Widerstand des Basisbereichs nicht ausreichend reduziert werden. Die Verwendung der Konfiguration gemäß dem vorliegenden Ausführungsbeispiel ist jedoch darin vorteilhaft, dass sie den obigen Widerspruch löst.
  • Des Weiteren ist ein Vorsehen einer Latch-Up-Unterdrückung, wie sie in Verbindung mit der vorliegenden Erfindung beschrieben ist, auch dahingehend bedeutsam, dass das RBSOA verbessert wird, ohne die Eigenschaften von Halbleiterschichten zu beeinflussen.
  • Eine Schwellenspannung Vth, die an ein Gate (Grabengate) angelegt wird, wenn aufgrund der Bildung einer Inversionsschicht eine mobile Ladung in einem Kanal erzeugt wird, wird durch untenstehende Gleichung (2) ausgedrückt: Vth = –QB/Cox + VFB + 2ΦF (2) wobei
    • QB
    = –qNA·xd max
    Cox
    = Kapazität des Gateoxidfilms
    VFB
    = Spannung, bei der keine Bandverbiegung auftritt
  • Symbole, die in der obigen Gleichung auftreten und identisch mit denen in der vorhergehenden Gleichung sind, welche die Distanz D angibt, haben dieselben Bedeutungen wie zuvor beschrieben. Die maximale Verarmungsschichtbreite xdmax wird erhalten, wenn das Oberflächenpotential zweimal das Fermipotential hat. Dies entspricht der Ausbildung der Inversionsschicht in dem Basisbereich. QB ist die Ladungsmenge pro Einheitsfläche eines Bereichs, in den sich die Verarmungsschicht in dem Basisbereich erstreckt. Damit wird Vth durch QB bestimmt, was die Ladungsmenge pro Einheitsfläche des Bereichs ist, in den sich die Verarmungsschicht erstreckt. In anderen Worten beeinflusst die Störstellenkonzentration, die außerhalb der maximalen Verarmungsschichtbreite xdmax herrscht, nicht Vth, wenn das Basispotential gleich dem Sourcepotential ist. Deshalb kann, wenn die Konfiguration gemäß dem vorliegenden Ausführungsbeispiel angewendet wird, oder spezieller, wenn der Latch-Up unterdrückende Bereich 34 um den Wert, der durch xdmax bestimmt wird, von dem Gate-isolierenden Film 22 entfernt ist, der Widerstand des Basisbereichs reduziert werden, ohne den Wert Vth zu beeinflussen. Um die Vorteile des vorliegenden Ausführungsbeispiels zu erhalten, ist es ideal, wenn das Basispotential gleich dem Sourcepotential ist. Selbst wenn diese beiden Potentiale sich jedoch voneinander unterscheiden, können die Vorteile des vorliegenden Ausführungsbeispiels erhalten werden, solange der Einfluss des Latch-Up unterdrückenden Bereichs auf Vth insignifikant ist.
  • Der Latch-Up unterdrückende Bereich 34 gemäß dem vorliegenden Ausführungsbeispiel ist innerhalb des Basisbereichs 32 ausgebildet; seine Tiefe ist jedoch nicht im Besonderen limitiert. Beispielsweise werden die Vorteile der vorliegenden Erfindung bewahrt, selbst wenn der Kontaktgraben 30 durch den Sourcebereich 24 in solch einer Weise ausgebildet wird, dass er die Schnittstelle zwischen dem Basisbereich 32 und dem Sourcebereich 24 erreicht, da der Latch-Up unterdrückende Bereich 34 innerhalb des Basisbereichs 32 ausgebildet werden kann. Somit kann der Kontaktgraben 30 jede Tiefe haben, solange die Vorteile der vorliegenden Erfindung erhalten werden.
  • Ein Ausbildendes Latch-Up unterdrückenden Bereichs 34 in einer Höhe, die niedriger ist als der P+ Bereich 26, wird jedoch den Widerstand des Basisbereichs 32 wirksam verringern. In solch einem Fall kann der Kontaktgraben 30 bis zu einer gewünschten Tiefe ausgebildet werden. Wenn der Kontaktgraben 30 so ausgebildet ist, dass er den Basisbereich 32 erreicht, kann die Ioneninjektionsenergie zum Ausbilden des Latch-Up unterdrückenden Bereichs 34 geringer sein, als wenn der Kontaktgraben 30 so ausgebildet ist, dass er die Schnittstelle zwischen dem Basisbereich 32 und dem Sourcebereich 24 erreicht. Wenn der Latch-Up-Unterdrückungsbereich 34 mit einer reduzierten Ioneninjektionsenergie ausgebildet wird, wird die Beherrschbarkeit der Ausdehnung des Latch-Up unterdrückenden Bereichs 34 erhöht, so dass der Latch-Up unterdrückende Bereich 34 stetig ausgebildet werden kann, wobei die zuvor erwähnte ”Distanz D” erhalten bleibt.
  • Auch wenn dem vorliegenden Ausführungsbeispiel die Annahme zugrunde liegt, dass ein elektrisch leitfähiger Typ verwendet wird, ist die vorliegende Erfindung nicht im Besonderen auf die Kombination von elektrisch leitfähigen Typen, wie oben beschrieben, eingeschränkt. Des Weiteren können verschiedene Modifizierungen gemacht werden.

Claims (2)

  1. Halbleitervorrichtung, die aufweist: ein Halbleitersubstrat (60) eines ersten Leitungstyps; einen Basisbereich (32) eines zweiten Leitungstyps, der auf der vorderen Fläche des Halbleitersubstrats (60) ausgebildet ist; einen Sourcebereich (24) des ersten Leitungstyps, der auf der vorderen Fläche des Basisbereichs (32) ausgebildet ist; einen Kollektorbereich (64) des zweiten Leitungstyps, der auf der hinteren Fläche des Halbleitersubstrats (60) ausgebildet ist; ein Grabengate (20), das über einen Gate-isolierenden Film (22) in einem Graben ausgebildet ist, wobei der Graben durch den Sourcebereich (24) und den Basisbereich (32) ausgebildet ist; eine elektrisch leitfähige Schicht (31), die innerhalb eines Kontaktgrabens ausgebildet ist, der durch den Sourcebereich (24) ausgebildet ist; eine Sourceelektrode (68), die mit der elektrisch leitfähigen Schicht (31) und dem Sourcebereich (24) in Kontakt ist; und einen Latch-Up unterdrückenden Bereich (34) des zweiten Leitungstyps, der innerhalb des Basisbereichs (32), in Kontakt mit der elektrisch leitfähigen Schicht (31) ausgebildet ist, und eine höhere Störstellenkonzentration als der Basisbereich (32) besitzt; wobei der Abstand zwischen dem Gate-isolierenden Film (22) und dem Latch-Up unterdrückenden Bereich (34) nicht geringer ist als die maximale Breite einer Verarmungsschicht, die durch das Grabengate (20) in dem Basisbereich ausgebildet ist, wobei die Sourceregion (24), durch die hindurch der Kontaktgraben ausgebildet ist, in einer Längsrichtung des Grabengates (20) zwischen Bereiche mit hoher Störstellenkonzentration (26) des zweiten Leitungstyps gefügt ist, die auf der Basisregion (32) und in Kontakt zu der Sourceelektrode (68) ausgebildet sind.
  2. Halbleitervorrichtung gemäß Anspruch 1, wobei der Kontaktgraben tief genug ist, um den Basisbereich (32) zu erreichen.
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