DE69629251T2 - Vertikale MOS-Halbleiteranordnung mit versenktem Gate und Herstellungsverfahren - Google Patents

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Description

  • Die vorliegende Erfindung bezieht sich auf ein Halbleiterbauelement mit isoliertem Gate und ein Verfahren zum Herstellen desselben. Insbesondere bezieht sich die vorliegende Erfindung auf eine Struktur eines Bauelements, in welcher ein parasitärer Transistor eines Bipolartransistors mit isoliertem Gate, welcher ein Graben-MOS-Gate aufweist, nicht leicht durchschaltet, so daß ein sicherer operativer Arbeitsbereich (nachstehend "SOA") groß ist, und sie bezieht sich auch auf ein Verfahren zum Herstellen desselben.
  • 26 ist eine Teilquerschnittsansicht eines herkömmlichen Halbleiterbauelements mit isoliertem Gate. Als ein Beispiel wird ein Bipolartransistor mit isoliertem Gate (nachstehend "IGBT"), insbesondere ein IGBT mit einer Grabengatestruktur beschrieben werden (ein IGBT mit einer Grabengatestruktur wird nachstehend als ein "U-IGBT" bezeichnet werden).
  • In den vergangenen Jahren sind IGBTs sehr oft in einem Spannungsschwingkreis, welcher als Hochfrequenzwechselrichter dient, einem Mehrzweckwechselrichter, einem Wechselstrom-Servo, einer Klimaanlage etc., in verschiedenen Vorrichtungen wie etwa einem intelligenten Leistungsmodul, welches eine veränderliche Drehzahl eines Dreiphasenmotors steuert, verwendet worden, um Energieverbrauch, Größe und Gewicht von elektrischen Haushaltsanwendungen zu reduzieren. Während eine Schaltcharakteristik, eine Sättigungsspannung und ein SOA in IGBTs, d. h., Schlüsselelementen in diesen verschiedenen Vorrichtungen, in einer Kompromißbeziehung miteinander stehen, werden IGBTs mit einer besseren Schaltcharakteristik, einer niedrigeren Sättigungsspannung und einem großen SOA verlangt.
  • In 26 ist mit 1 eine P+-Kollektorschicht bezeichnet, ist mit 2 eine N–-Schicht bezeichnet, ist mit 3 eine P-Basisschicht bezeichnet, sind mit 4 N+-Emitterregionen bezeichnet, sind mit 5 Gräben bezeichnet, sind mit 6 Gateisolationsfilme bezeichnet, sind mit 7 Gateelektroden bezeichnet, ist mit 8 ein Zwischenschichtisolationsfilm bezeichnet, ist mit 9 eine N+-Pufferschicht bezeichnet, ist mit 10 eine Emitterelektrode bezeichnet, ist mit 11 eine Kollektorelektrode bezeichnet und sind mit 12 Kanalregionen bezeichnet.
  • Nun wird eine Betriebsweise eines IGBT beschrieben werden.
  • Wenn über die Emitterelektrode 10 und die Kollektorelektrode 11 eine vorbestimmte Kollektorspannung VCE angelegt wird und über die Emitterelektrode 10 und die Gateelektroden 7 eine vorbestimmte Gatespannung VGE angelegt wird, d. h., wenn Gates durchgeschaltet werden, werden die Kanalregionen 12 in den N-Typ invertiert, wodurch Kanäle ausgebildet werden. Durch diese Kanäle werden von der Emitterelektrode 10 aus Elektronen in die N–-Schicht 2 injiziert. Injizierte Elektronen legen über die P+-Kol-lektorschicht 1 und die N–-Schicht 2 eine Vorwärts-Vorspannung derart an, daß Löcher von der Kollektorelektrode 11 aus durch die P+-Kollektorschicht 1 und die N+-Pufferschicht 9 in die N–-Schicht 2 injiziert werden. Folglich wird die Leitfähigkeit geändert, und der Widerstand der N–-Schicht 2 wird in hohem Maße verringert, um eine Stromkapazität des IGBT zu erhöhen. Ein Kollektor/Emitter-Spannungsabfall während dieses Zustands (EIN- Zustand) in dem IGBT definiert eine Durchlaßspannung (VCE(sat)).
  • Um den IGBT aus einem EIN-Zustand in einen AUS-Zustand zu ändern, wird die über die Emitterelektrode 10 und die Gateelektroden 7 angelegte Gatespannung VGE auf 0 V geändert, oder über die Emitterelektrode 10 und die Gateelektroden 7 wird eine Vorspannung in Sperrichtung angelegt, wodurch die Gates ausgeschaltet werden. Als ein Ergebnis kehren die in den N-Typ invertierten Kanalregionen 12 in den P-Typ zurück, so daß eine Injektion von Elektronen von der Emitterelektrode 10 aus endet. In der N–-Schicht 2 akkumulierte Elektronen und Löcher fließen dann in die Kollektorelektrode 11 bzw. die Emitterelektrode 10 oder rekombinieren miteinander, um sich auszulöschen.
  • Die Durchlaßspannung des IGBT wird in erster Linie durch einen substantiellen Widerstand der N–-Schicht 2 bestimmt, welcher notwendig ist, um eine Durchbruchspannung zu halten. Einer der Faktoren, welcher den substantiellen Widerstand bestimmt, ist eine Fähigkeit eines den IGBT ausbildenden MOSFET, Elektronen zu liefern.
  • Bei einem U-IGBT, bei welchem enge und tiefe Rillen (Gräben) in einer Oberfläche eines Chips ausgebildet sind und MOSFETs in Seitenwänden der Gräben ausgebildet sind, wird die Fähigkeit der MOSFETs, Elektronen zu liefern, durch weitestmögliches Reduzieren der Abstände zwischen Einheitszellen verbessert.
  • Im allgemeinen ist ein Reststromwert unter einer angelegten hohen Spannung eine wichtige elektrische Eigenschaft eines IGBT. Es ist daher vorzuziehen, einen höchstmöglichen Reststromwert sicherzustellen. Je besser diese elektrische Eigenschaft ist, umso größer wird ein sicherer operativer Arbeitsbereich bei Vorspannung in Sperrichtung (nachstehend "RBSOA").
  • Indessen beinhaltet der U-IGBT, wie aus 26, welche den Aufbau des U-IGBT zeigt, klar verstanden werden kann, einen parasitären Bipolartransistor, welcher durch die N+-Emitterregionen 4, die P-Basisschicht 3 und die N–-Schicht 2 ausgebildet ist.
  • Wenn der parasitäre Bipolartransistor durchgeschaltet wird, kann die Gatespannung VGE alleine einen in den U-IGBT fließenden Strom nicht mehr steuern, wodurch der U-IGBT zerstört wird. Daher sind als eine Maßnahme, den RBSOA zu vergrößern, verschiedene Bauteilstrukturen vorgeschlagen worden, in welchen die Zellengröße klein ist, wobei eine Grabengatestruktur verwendet wird, so daß der parasitäre Bipolartransistor nicht leicht durchschaltet.
  • 27 ist eine Teilschnittansicht, welche ein Beispiel eines herkömmlichen Halbleiterbauelements mit isoliertem Gate zeigt, das in der ungeprüften japanischen Patentveröffentlichung Nr. 60-253275 beschrieben wird.
  • In 27 ist mit 13 ein Halbleitersubstrat bezeichnet, ist mit 14 eine erste Hauptoberfläche des Halbleitersubstrats 13 bezeichnet und sind mit 15 P+-Regionen bezeichnet. Die anderen Bezugszeichen entsprechen den in 24 verwendeten. Die P+-Regionen 15 der N+-Emitterregionen 4 sind einfach angeordnet, um einen besseren Kontakt mit der Emitterelektrode 10 sicherzustellen. Die Störstellenkonzentration der P+-Regionen 15 ist geringer als die der N+-Emitterregionen.
  • Bei diesem herkömmlichen Halbleiterbauelement mit isoliertem Gate wird, wenn die gleiche Maske als eine Maske zum Ausbilden der N+-Emitterregionen 4 und eine Maske zum Ausbilden der V-förmigen Gateelektroden 7 verwendet wird, eine Maskenausrichtung unnötig, und die Abstände zwischen Zellen sind reduziert. Nachdem jedoch die Gateelektroden 7 von der ersten Hauptoberfläche 14 des Halbleitersubstrats 13 hervorstehen, um einen Kontakt der N+-Emitterregionen 4 mit den P+-Regionen 15 sicherzustellen, während zugelassen wird, daß der Zwischenschichtisolationsfilm 8 über die Emitterelektrode 10 und die Gateelektroden 7 dazwischen angeordnet ist, müssen die N+-Emitterregionen 4 groß mit einem zusätzlichen Rand ausgebildet sein, wenn Masken während Ausbildung des Zwischenschichtisolationsfilms 8 aneinander ausgerichtet werden. Dies dient als ein Hindernis für die Bemühungen, die Abstände zwischen den Zellen zu reduzieren.
  • 28 ist ein schematisches Diagramm, welches einen Kontaktrand in der herkömmlichen Technik zeigt.
  • In 28 sind die Gateelektroden 7 eher Elektroden vom Grabentyp als V-förmige Elektroden. 28 zeigt zusätzliche Bereiche, welche notwendig sind, damit die N+-Emitterregionen 4 mit einer Fehlausrichtung der Masken zurechtkommen (d. h., Gatekontaktränder).
  • 29 ist eine Teilschnittansicht, welche ein Beispiel eines herkömmlichen Halbleiterbauelements mit isoliertem Gate zeigt, welches in USP-Nr. 5,034,785 beschrieben ist. Die Abstände zwischen Zellen sind in dem dargestellten Bauelement kürzer, nachdem das dargestellte Bauelement die Gatekontaktränder, welche in der herkömmlichen Technik von 28 verwendet werden, nicht verwendet.
  • Das in 29 gezeigte Bauelement ist ein DMOS-Leistungstransistor und enthält ein Gate einer Grabenstruktur. Die Gateelektroden 7 weisen eine Oberfläche auf, welche von der ersten Hauptoberfläche 14 des Halbleitersubstrats 13 aus zurückgenommen ist. Mit 16 ist eine Sourceelektrode bezeichnet.
  • In der beispielhaften Struktur sind die Oberflächen der Gateelektroden 7 von der ersten Hauptoberfläche 14 des Halbleitersubstrats 13 aus zurückgenommen. Dies führt dazu, daß keine Maske benötigt wird, um die Gateelektroden 7 auszubilden, und macht es unnötig, daß die Sourceelektrode einen Rand zur Ausrichtung der Masken aufweist. Daher ist es möglich, die Grabenteilung zu reduzieren.
  • Allerdings ist es erforderlich, die N+-Sourceregion 16 tiefer als die Oberflächen der Gateelektroden 7 auszubilden. Die N+-Sourceregion 16 neigt daher dazu, tiefer zu sein. Nachdem die N+-Sourceregion 16 in den meisten Fällen durch Diffusion ausgebildet wird, wird, wenn die N+-Sourceregion 16 tief diffundiert wird, die N+-Sourceregion 16 breit diffundiert. Dies vergrößert die Grabenteilung.
  • 30 ist ein schematisches Diagramm, welches eine Seitendiffusion in der herkömmlichen Struktur zeigt. Das Bauelement der Darstellung ist ein IGBT.
  • In 30 sind, um sicherzustellen, daß die Oberflächen der Gateelektroden 7 von den Oberflächen der N+-Emitterregionen 4 aus zurückgenommen sind, die N+-Emitterregionen 4 tiefer ausgebildet, und daher ist eine Seitendiffusion der N+-Emitterregionen 4 groß. Daher muß zur Herstellung eines gegenseitigen Kontakts einer freiliegenden Oberfläche der P-Basisschicht 3 mit den Oberflächen der N+-Emitterregionen 4 bei der Emitterelektrode 10 die Grabenteilung groß ausgebildet sein. Dies erlaubt ein leichtes Durchschalten des parasitären Transistors.
  • Ein anderer Wert, welcher mit dem SOA eines Elements in Zusammenhang steht, ist der Sättigungsstrom IC(sat).
  • Der Wert des Stroms, welcher in einem IGBT als Reaktion auf eine bestimmte angelegte Gatespannung fließt, wird als IC(sat) ausgedrückt. Falls der Wert IC(sat) zu groß ist, schaltet der parasitäre Transistor leicht durch, was wiederum den IGBT zerstört.
  • Weitere Informationen bezüglich des Stands der Technik können in Proceedings of the International Symposium on Power Semiconductor Devices, "600V Trench IGBT in Comparison with Planar IGBT Performance", 31. Mai 1994, Davos, Schweiz, Seiten 411–416, gefunden werden, worin die Entwicklung eines Prozesses eines Graben-MOS mit großer Fläche wie auch eines Graben-IGBT diskutiert werden.
  • JP-A-1198076 offenbart ein Halbleiterbauelement zum Ermöglichen der Erhöhung der Latch-up-Festigkeit durch Ausbilden eines Grabens, um eine Basis eines ersten Leitfähigkeitstyps auf der Sourceseite eines IGBT mit vertikaler Grabenstruktur zu reduzieren, und Ausbilden einer Sourceelektrode, welche sich so weit wie der Grabenboden erstreckt, oder Installieren einer Diffusionsregion eines ersten Leitfähigkeitstyps von hoher Störstellenkonzentration anstelle des Grabens. Bei diesem Halbleiterbauelement ist die sourceseitige Oberfläche eines IGBT mit vertikaler Gatestruktur abgeflacht, und die sourceseitige Oberfläche mit Ausnahme der freiliegenden Region einer P+-Basisschicht ist mit einem Resistfilm bedeckt. Durch Verwenden des Resistfilms als einer Maske wird ein zweiter Graben gegraben, und die oberflächenseitige Region der P+-Basisschicht wird abrasiert. Der Resistfilm wird beseitigt, und eine Sourceelektrode, welche sich so weit wie die Seitenoberfläche und die Bodenfläche des zweiten Grabens erstreckt, wird ausgebildet. Eine Drainelektrode wird ausgebildet, und Polysilizium wird in dem zweiten Graben vergraben, um ein Halbleiterbauelement fertigzustellen. Eine hochkonzentrierte P++-Diffusionsregion niedrigen Widerstands wird anstelle des Grabens installiert, und die Reihenwiderstandskomponente zwischen der P+-Basisschicht und der Sourceelektrode ist reduziert. Dadurch kann die Latch-up-Festigkeit verbessert werden.
  • JP-A-6350071 offenbart einen MOS-Feldeffekttransistor vom Longitudinaltyp, bei welchem eine Musterteilung extrem miniaturisiert ist, eine Integrationsdichte erhöht ist und eine Miniaturisierung eines Chips verwirklicht ist sowie eine Verminderung eines Durchlaßwiderstands möglich ist, indem ein Kurzschluß zwischen einer Sourceregion und einer Diffusionsregion für einen Kanal mit einer Sourceelektrode ausgebildet wird. Insbesondere wird auf einem Halbleitersubstrat, welches dazu da ist, als Drainregion zu dienen, eine P-Region für einen Kanal ausgebildet, und dann wird eine netzförmige N+-Region für eine Source in einer Ebene in der Weise ausgebildet, in welcher eine Region da und dort auf der Oberfläche erscheint. Ferner wird eine U-förmige Rille ausgebildet, und ein Gateoxidfilm wird ausgebildet. Um einen Kurzschluß zwischen der P– und der N+-Region mit einer Sourceelektrode herzustellen, wird ein Fenster zum Ausbilden einer Elektrode mit derselben Breite wie der des Netzes der N+-Region für eine netzförmige Source ausgebildet. Danach werden eine Elektrode für ein Gate, eine Elektrode für eine Source und eine Elektrode für einen Drain ausgebildet.
  • EP-A-68945 offenbart einen Bipolartransistor, welcher durch einen Feldeffekt mittels eines isolierten Gates gesteuert wird, bei welchem eine bipolare Halbleiterstruktur, deren leitender und blockierter Zustand durch ein isoliertes Gate gesteuert werden, ein den Emitter eines Biopolartransistors bildendes P+-Substrat, eine die Basis bildende N-Epitaxieschicht, einen einen Kollektor bildenden P+-Bereich mit einer großen Oberfläche, welcher mit einem Kollektorkontakt bedeckt und durch eine Fläche, in welcher die N-Epitaxieschicht freiliegt, umgeben ist, einen N+-Sourcebereich, welcher in dem Kollektorbereich enthalten ist und sich entlang der Grenze desselben erstreckt, um einen Abstand zu definieren, welcher das Steuergate der Struktur bildet, und eine widerstandsbehaftete Sourcezugriffszone, welche einerseits mit der Source und andererseits mit dem Kollektorkontakt verbunden ist, aufweist, wobei der Widerstand dieser Zone ausreicht, um zu verhindern, daß die Struktur in irreversibler Weise leitend gemacht wird.
  • US-A-5,169,793 offenbart ein Verfahren zum Herstellen eines Bipolartransistors mit isoliertem Gate, welcher eine gategeschirmte Region aufweist, in welcher eine Kontaktflächen-Muldenschicht vom P-Typ bei der Oberfläche einer N–-Drainschicht unter einer Gate-Bondinsel ausgebildet ist und die Oberfläche hiervon mit einer P++-Kontaktflächenschicht versehen ist, um mit niedrigerem spezifischen Widerstand ausgestattet zu sein. Die P++-Kontaktflächenschicht ist durch ein Kontaktloch mit einer Sourceelektrode verbunden. Nachdem die Gateelektrode, welche jede Zelle mit einem Gatepotential versorgt, von einem Muster ist, welches Ausdehnungen in einer Kammzahnform aufweist, die entlang der Grenze zwischen der Kontaktflächenregion und der Zellenregion angeordnet sind, liegt unter der Kontaktfläche im wesentlichen keine Gateelektrode vor. Somit kann die Einführung von Störstellen in die gesamte Oberfläche der Muldenschicht unter der Kontaktflächenregion gleichzeitig mit einer Ausbildung der P++-Kontaktschichten nach der Ausbildung der Gateelektrode durchgeführt werden, und demgemäß kann die P++-Kontaktflächenschicht niedrigen Widerstands leicht ausge bildet werden. Die P++-Kontaktflächenschicht dient als ein Weg niedrigen Widerstands dazu, zuzulassen, daß die Löcher in die Region unter der Kontaktflächenregion des Bipolartransistors mit isoliertem Gate fließen, um der Sourceelektrode zu entfliehen, wodurch das Auftreten eines Latch-up-Effekts und ein Anwachsen in der Abschaltzeit aufgrund der Minoritätsladungsträger, welche sich in die in der Nachbarschaft der Kontaktflächenregion befindende Randabschnittszelle konzentrieren, verhindert werden kann.
  • Demgemäß besteht eine Aufgabe der vorliegenden Erfindung darin, ein Halbleiterbauelement mit isoliertem Gate zu schaffen, welches eine Elementstruktur aufweist, in welcher ein parasitärer Transistor nicht leicht durchschaltet und der SOA verbessert ist, sowie ein Verfahren zum Herstellen eines solchen Bauelements.
  • Um diese und andere nachstehend angegebene Aufgaben zu erfüllen, schafft die vorliegende Erfindung ein Halbleiterbauelement mit isoliertem Gate, wie es im unabhängigen Anspruch 1 dargelegt ist, wie auch ein Verfahren zum Herstellen eines Halbleiterbauelements mit isoliertem Gate, wie es im unabhängigen Anspruch 7 dargelegt ist. Bevorzugte Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen dargelegt.
  • Die Erfindung, wie sie beansprucht wird, beruht unter anderem auf dem nachstehend beschriebenen technischen Hintergrund.
  • Bei dem in Übereinstimmung mit der vorliegenden Erfindung aufgebauten Halbleiterbauelement mit isoliertem Gate ist die fünfte Halbleiterschicht auf den Oberflächen der dritten und der vierten Halbleiterschichten so angeordnet, daß sie sich über die dritten und die vierten Halbleiterschichten erstreckt, ein Übergang zwischen der fünften und den vierten Halbleiterschichten an einer Oberfläche freiliegt und die Bodenfläche der fünften Halbleiterschicht in einer seichteren Lage als der Dicke der vierten Halbleiterschicht angeordnet ist. Selbst wenn die freiliegende Oberfläche der dritten Halbleiterschicht, welche an die vierte Halbleiterschicht angrenzt, klein wird, verbleibt daher, nachdem die erste Hauptelektrode durch die fünfte Halbleiterschicht einen Kontakt zwischen den dritten und den vierten Halbleiterschichten erzeugt, die Zellengröße klein, die Durchlaßspannung ist reduziert, ein parasitärer Transistor schaltet nicht leicht durch, und der Wert eines Stroms, welcher beim Abschalten begrenzt werden kann, fällt nicht ab. Somit verwendet das Halbleiterbauelement mit isoliertem Gate eine Leistung niedrigen Verbrauchs, ein RBSOA des Halbleiterbauelements mit isoliertem Gate ist groß, und die Zuverlässigkeit des Halbleiterbauelements mit isoliertem Gate ist hoch.
  • Nachdem die Mehrzahl der rillenförmigen Innenwände angeordnet sind, die freiliegende Oberfläche der fünften Halbleiterschicht zwischen benachbarten Innenwänden ausgebildet ist und sich die freiliegende Oberfläche entlang den Innenwänden in der Richtung der Längsausdehnung der Innenwände erstreckt, ist es möglich, eine Mehrzahl von Steuerelektroden auszubilden. Ferner stellt die erste Hauptelektrode selbst dann, wenn benachbarte vierte Halbleiterschichten durch die freiliegende Oberfläche der fünften Halbleiterschicht extrem nahe beieinander liegen, einen Kontakt zwischen der dritten und den vierten Halbleiterschichten durch die fünfte Halbleiterschicht her.
  • In einem solchen Halbleiterbauelement mit isoliertem Gate sind Grabenabstände klein, und die Vorrichtung ist klein und dicht.
  • Da die freiliegende Oberfläche der fünften Halbleiterschichten eine verstreute Konfiguration aufweist, stellt die erste Hauptelektrode in dem Verbindungsabschnitt der vierten Halbleiterschicht, welche die freiliegenden, zwischen benachbarten Innenwänden befindlichen Oberflächenabschnitte der fünften Halbleiterschicht trennt, einen Kontakt zwischen der dritten und den vierten Halbleiterschichten her. Daher sind Grabenabstände in dem Halbleiterbauelement mit isoliertem Gate klein, und das Halbleiterbauelement mit isoliertem Gate ist klein und dicht.
  • Nachdem der Film die Innenwände, die Abschnitte der Oberflächen der vierten Halbleiterschichten, welche einander entlang den Innenwänden benachbart sind, und die Abschnitte der Oberflächen der fünften Halbleiterschichten, welche den Abschnitten der vierten Halbleiterschichten benachbart sind, bedeckt, kontaktieren die Verbindungsabschnitte der vierten Halbleiterschichten, welche die zwischen benachbarten Innenwänden befindlichen fünften Halbleiterschichten teilen, und die fünften Halbleiterschichten abwechselnd die erste Hauptelektrode, aber die vierten Halbleiterschichten, welche durch die fünften Halbleiterschichten und die Innenwände dazwischen aufgenommen sind, kontaktieren die erste Hauptelektrode nicht. Somit dienen diese Abschnitte als ein Widerstand zwischen den vierten Halbleiterschichten, welche die erste Hauptelektrode kontaktieren. Wenn ein hoher Strom fließt, induziert der Widerstand einen Spannungsabfall innerhalb der vierten Halbleiterschichten. Somit schaltet ein parasitärer Transistor in dem Halbleiterbauelement mit isoliertem Gate nicht leicht durch, ein RBSOA des Halbleiterbauelements mit isoliertem Gate ist groß, das Halbleiterbauelement mit isoliertem Gate ist klein und dicht, und die Zuverlässigkeit des Halbleiterbauelements mit isoliertem Gate ist hoch.
  • Da die vierten Halbleiterschichten die fünfte Halbleiterschicht in der Form von Säulen dazwischen aufnehmen, die Mehrzahl von Innenwänden entlang dieser säulenartigen Anordnung ausgebildet ist, der Zwischenschichtisolationsfilm auf der Oberfläche der Steuerelektrode ausgebildet ist und die erste Hauptelektrode auf den Oberflächen der vierten und der fünften Halbleiterschichten und dem Zwischenschichtisolationsfilm ausgebildet ist, ist es möglich, eine Mehrzahl von Steuerelektroden auszubilden. Es ist auch möglich, die freiliegende Oberfläche der fünften Halbleiterschichten klein auszubilden. Selbst ohne Erzeugen der zu dem Zwischenschichtisolationsfilm zusätzlichen Fläche zum Zwecke einer Maskenausrichtung stellt die erste Hauptelektrode einen Kontakt zwischen der dritten und den vierten Halbleiterschichten durch die fünfte Halbleiterschicht her. Dies reduziert Grabenabstände und die Zellengröße. Daher ist die Durchlaßspannung reduziert, ein parasitärer Transistor schaltet nicht leicht durch, und der Wert eines Stroms, welcher beim Abschalten begrenzt werden kann, fällt nicht ab. Daher verwendet das Halbleiterbauelement mit isoliertem Gate eine Leistung niedrigen Verbrauchs, ein RBSOA des Halbleiterbauelements mit isoliertem Gate ist groß, die Zuverlässigkeit des Halbleiterbauelements mit isoliertem Gate ist hoch, und das Halbleiterbauelement mit isoliertem Gate ist klein und dicht.
  • Da die freiliegende Oberfläche der fünften Halbleiterschicht eine verstreute Konfiguration aufweist, ist der Verbindungsabschnitt der vierten Halbleiterschicht, welcher freiliegende, sich zwischen benachbarten Innenwänden befindenende Oberflächenabschnitte der fünften Halbleiterschicht trennt, nicht mit dem Zwischenschicht isolationsfilm bedeckt. Dieser Verbindungsabschnitt der vierten Halbleiterschicht ermöglicht es der ersten Hauptelektrode, einen Kontakt zwischen der dritten und den vierten Halbleiterschichten herzustellen. Daher weist das Halbleiterbauelement mit isoliertem Gate noch kleinere Grabenabstände, eine geringe Größe und eine hohe Dichte auf.
  • Auf den vierten Halbleiterschichten, welche durch die eine verstreute Konfiguration aufweisende fünfte Halbleiterschicht zwischen benachbarten Innenwänden angeordnet sind, kann der Isolationsfilm diese entlang den Wandoberflächen einander benachbarter vierter Halbleiterschichten und den Abschnitt der fünften Halbleiterschicht, welcher sich in der Umgebung dieser vierten Halbleiterschichten befindet, bedecken. Somit kontaktieren die Verbindungsabschnitte der vierten Halbleiterschichten, welche die fünfte Halbleiterschicht in die verstreute Konfiguration teilen, und die fünfte Halbleiterschicht abwechselnd die erste Hauptelektrode. Nachdem die vierten Halbleiterschichten, welche zwischen der fünften Halbleiterschicht und den Innenwänden aufgenommen sind, die erste Hauptelektrode in dieser Konfiguration nicht kontaktieren, dienen diese Abschnitte als ein Widerstand zwischen den vierten Halbleiterschichten, welche die erste Hauptelektrode kontaktieren. Wenn ein großer Strom fließt, induziert der Widerstand einen Spannungsabfall innerhalb der vierten Halbleiterschichten. Somit schaltet ein parasitärer Transistor in dem Halbleiterbauelement mit isoliertem Gate nicht leicht durch, und ein RBSOA des Halbleiterbauelements mit isoliertem Gate ist groß. Ferner ist die Durchbruchcharakteristik während eines Kurzschlusses verbessert, ohne die Zellengröße zu vergrößern. Das Halbleiterbauelement mit isoliertem Gate ist klein und dicht, und die Zuverlässigkeit des Halbleiterbauelements mit isoliertem Gate ist hoch.
  • Bei dem Verfahren zum Herstellen eines Halbleiterbauelements mit isoliertem Gate gemäß der vorliegenden Erfindung stellt die Hauptelektrode auch dann, wenn die freiliegende Oberfläche der ersten Halbleiterschicht klein wird, einen Kontakt zwischen der dritten und den vierten Halbleiterschichten durch die fünfte Halbleiterschicht her. Daher ist es möglich, zu preiswerten Kosten ohne komplexe Herstellungsschritte ein Halbleiterbauelement mit isoliertem Gate herzustellen, welches eine Leistung geringen Verbrauchs verwendet, welches einen großen RBSOA aufweist und welches hochzuverlässig ist.
  • Es ist möglich, zu geringen Kosten ohne komplexe Herstellungsschritte ein Halbleiterbauelement mit isoliertem Gate herzustellen, bei welchem ein zu dem Zwischenschichtisolationsfilm zusätzlicher Bereich zum Zwecke einer Maskenausrichtung klein ist, Zellenabstände klein sind, ein Energieverbrauch gering ist, ein RBSOA groß ist und die Zuverlässigkeit hoch ist.
  • Falls der Zwischenschichtisolationsfilm die Verbindungsabschnitte der vierten Halbleiterschichten, welche die freiliegende Oberfläche der zwischen benachbarten Innenwänden befindlichen fünften Halbleiterschicht trennen, nicht bedeckt und die Verbindungsabschnitte der vierten Halbleiterschichten und der fünften Halbleiterschicht es der ersten Hauptelektrode ermöglichen, einen Kontakt zwischen der dritten und den vierten Halbleiterschichten herzustellen, ist es möglich, ein Halbleiterbauelement mit isoliertem Gate zu geringen Kosten und ohne komplexe Herstellungsschritte herzustellen, in welchem die Zellenabstände gering sind.
  • Die vierten Halbleiterschichten, welche zwischen der fünften Halbleiterschicht und den Innenwänden aufgenommen sind, dienen als ein Widerstand zwischen den vierten Halbleiterschichten, welche die erste Hauptelektrode kontaktieren. Wenn ein großer Strom fließt, induziert der Widerstand einen Spannungsabfall innerhalb der vierten Halbleiterschichten. Somit ist es möglich, zu geringen Kosten und ohne komplexe Herstellungsschritte ein kleines, dichtes und zuverlässiges Halbleiterbauelement mit isoliertem Gate herzustellen, in welchem ein parasitärer Transistor nicht leicht durchschaltet und ein RBSOA groß ist.
  • Nachdem nun dem vorgenannten Hintergrund der Erfindung Rechnung getragen wurde, wird nun die Erfindung selbst auf der Grundlage von Figuren, welche spezifische Ausführungsformen darstellen, diskutiert werden.
  • 1 ist eine Draufsicht eines Halbleiterbauelements mit isoliertem Gate gemäß der vorliegenden Erfindung;
  • 2 ist eine Teildraufsicht, welche einige Zellen eines Halbleiterbauelements mit isoliertem Gate zeigt, welches keinen Teil der beanspruchten Erfindung bildet;
  • 3 ist eine Teilquerschnittsansicht, welche einige Zellen des Halbleiterbauelements mit isoliertem Gate zeigt, genommen entlang Linien A-A;
  • 4 ist eine schematische Teilquerschnittsansicht, welche die vorliegende Erfindung zeigt;
  • 5 ist ein Graph, welcher eine Beziehung zwischen einer Grabenteilung und einer Durchlaßspannung bei einem U-IGBT zeigt;
  • 6–14 sind Teilquerschnittsansichten eines Elements während Herstellungsschritten des Halbleiterbauelements mit isoliertem Gate gemäß der vorliegenden Erfindung;
  • 15 ist eine Teildraufsicht eines Halbleiterbauelements mit isoliertem Gate gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • 16 ist eine Teilquerschnittsansicht des Halbleiterbauelements mit isoliertem Gate gemäß der ersten Ausführungsform der vorliegenden Erfindung, genommen entlang Linien A-A;
  • 17 ist eine Teilquerschnittsansicht des Halbleiterbauelements mit isoliertem Gate gemäß der ersten Ausführungsform der vorliegenden Erfindung, genommen entlang Linien B-B;
  • 18 ist eine Teildraufsicht eines Halbleiterbauelements mit isoliertem Gate einer verwandten Technologie, welche nicht Teil der beanspruchten Erfindung bildet;
  • 19 ist eine Teilquerschnittsansicht des Halbleiterbauelements mit isoliertem Gate, genommen entlang Linien A-A;
  • 20 ist eine Teilquerschnittsansicht des Halbleiterbauelements mit isoliertem Gate, genommen entlang Linien B-B;
  • 21 ist eine Teildraufsicht eines Halbleiterbauelements mit isoliertem Gate gemäß einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 22 ist eine Teilquerschnittsansicht des Halbleiterbauelements mit isoliertem Gate von 21, genommen entlang Linien A-A;
  • 23 ist eine Teilquerschnittsansicht des Halbleiterbauelements mit isoliertem Gate von 21, genommen entlang Linien B-B;
  • 24 und 25 sind Teilquerschnittsansichten eines Elements während weiterer Herstellungsschritte des Halbleiterbauelements mit isoliertem Gate;
  • 26 ist eine Teilquerschnittsansicht eines herkömmlichen Halbleiterbauelements mit isoliertem Gate;
  • 27 ist eine Teilquerschnittsansicht eines anderen herkömmlichen Halbleiterbauelements mit isoliertem Gate;
  • 28 ist ein schematisches Diagramm, welches einen Kontaktrand in dem anderen herkömmlichen Halbleiterbauelement mit isoliertem Gate zeigt;
  • 29 ist eine Teilschnittansicht eines noch anderen herkömmlichen Halbleiterbauelements mit isoliertem Gate; und
  • 30 ist ein schematisches Diagramm, welches eine Seitendiffusion in dem noch anderen herkömmlichen Halbleiterbauelement mit isoliertem Gate zeigt.
  • 1 ist eine Draufsicht eines Halbleiterbauelements mit isoliertem Gate gemäß der vorliegenden Erfindung. Als ein Beispiel eines Halbleiterbauelements mit isoliertem Gate wird nachstehende ein U-IGBT beschrieben werden.
  • 2 ist eine Teildraufsicht, welche einige Zellen des U-IGBT von 1 zeigt, und 3 ist eine entlang Linien A-A genommene Teilquerschnittsansicht, welche einige Zellen von 2 zeigt. In 2 sind die Zellen so gezeigt, wie sie vorliegen, wenn eine Emitterelektrode 51 und ein Zwischenschichtisolationsfilm 50 entfernt sind.
  • In 1 ist mit 30 ein U-IGBT bezeichnet, ist mit 31 eine Emitterelektrode bezeichnet, welche als eine erste Hauptelektrode fungiert, sind mit 32 Gateleitungen bezeichnet, ist mit 33 eine Gate-Anschlußfläche bezeichnet und ist mit 34 ein Teil von Zellen bezeichnet.
  • In 2 und 3 ist mit 41 eine P+-Kollektorschicht bezeichnet, welche als eine erste Halbleiterschicht dient, ist mit 42 eine N–-Schicht bezeichnet, welche als eine zweite Halbleiterschicht dient, ist mit 43 eine P-Basisschicht bezeichnet, welche als eine dritte Halbleiterschicht dient, sind mit 44 N+-Emitterschichten bezeichnet, welche als eine vierte Halbleiterschicht dienen, sind mit 45 P+-Halbleiterschichten bezeichnet, welche als eine fünfte Halbleiterschicht dienen, ist mit 46 eine N+-Pufferschicht bezeichnet, sind mit 47 Innenwände bezeichnet, welche jeweils in der Gestalt einer Rille ausgebildet sind. Durch die Innenwände 47 sind Gräben definiert. Mit 48 sind Gateisolationsfilme bezeichnet, mit 49 sind Gateelektroden bezeichnet, welche jeweils als eine Steuerelektrode dienen, mit 50 ist der Zwischenschichtisolationsfilm bezeichnet, und mit 51 ist die Emitterelektrode bezeichnet, welche als die erste Hauptelektrode dient. Die Emitterelektrode 51 ist ein Teil der Emitterelektrode 31 von 1. Mit 52 ist eine Kollektorelektrode bezeichnet, welche als eine zweite Hauptelektrode dient, und mit 53 sind Kanalregionen bezeich net. Bereiche C in 2, welche durch Klammern und strichpunktierte Linien definiert sind, sind Bereiche, welche mit dem Zwischenschichtisolationsfilm 50 bedeckt sind.
  • In den Ausführungsformen, welche später beschrieben werden, bezeichnen gleiche Bezugszeichen gleiche Strukturen.
  • Üblicherweise sind die Gateisolationsfilme 48 thermische Oxidationsfilme aus SiO2, und die Gateelektroden 49 sind aus mit Fremdatomen vom N-Typ dotiertem Polysilizium hergestellt. Der Zwischenschichtisolationsfilm 50 ist aus einem Silikatglas hergestellt, welches Bor und Phosphor enthält (nachstehend "BPSG"). Die Emitterelektrode 51, die Gateleitungen 32 und die Gateanschlußfläche 33 sind aus Al hergestellt, welches Si enthält (nachstehend "Al-Si"). Die Kollektorelektrode 52 ist aus einer AlMoNiAu-Legierung hergestellt.
  • Die Gateleitungen 32 sind mit den Gateelektroden 49 derart verbunden, daß Polysiliziumabschnitte in Wegen von den Gateelektroden 49 zu der Gateanschlußfläche 33 klein sind, so daß ein elektrischer Widerstand von den Gateelektroden 49 zu der Gateanschlußfläche 33 reduziert ist und daß das Element über der gesamten Oberfläche des Elements gleichförmig gesteuert wird.
  • In diesem U-IGBT ist die N+-Pufferschicht 46 auf einer Oberfläche der P+-Kollektorschicht 41 angeordnet, und die N–-Schicht 42 ist auf einer Oberfläche der N+-Pufferschicht 46 angeordnet. Ferner ist die P-Basisschicht 43 auf der N–-Schicht 42 angeordnet. Die N+-Emitterschichten 44 sind auf einer Oberfläche der P-Basisschicht 43 in Abständen so angeordnet, daß sie Streifen ausbilden. Entlang der longitudinalen Ausdehnung der Streifen der N+- Emitterschichten 44 sind die grabenförmigen Innenwände 47 ausgebildet, welche sich von Oberflächen der N+-Emitterschichten 44 aus erstrecken und durch die P-Basisschicht 43 in die N–-Schicht 42 eindringen.
  • In einer durch die P-Basisschicht 43 und die N+-Emitterschichten 44, welche zwischen zwei benachbarten Innenwänden 47 vorliegen, definierten Oberfläche sind die P+-Halbleiterschichten 45 in solcher Weise ausgebildet, daß Bodenflächen der P+-Halbleiterschichten 45 die P-Basisschicht 43 berühren und die N+-Emitterschichten 44 an beiden Enden teilweise überlappen, und daß Übergänge zwischen den N+-Emitterschichten 44 und den P+-Halbleiterschichten 45 an einer Oberfläche freiliegen.
  • Die Störstellenkonzentration der P+-Halbleiterschichten 45 ist allgemein höher als die der N+-Emitterschichten 44. Falls die Störstellenkonzentration der N+-Emitterschichten 44 bei etwa 1 × (1018 – 1019) festgelegt ist, ist die Störstellenkonzentration der P+-Halbleiterschichten 45 um 2 × (1018 – 1019), d. h. etwa das Zweifache der Störstellenkonzentration der N+-Emitterschichten 44, herum festgelegt.
  • Die Gateisolationsfilme 48 sind in den Innenwänden 47 angeordnet. Die Gateisolationsfilme 48 erstrecken sich hinauf zu den Oberflächen der N+-Emitterschichten 44, welche an Öffnungen 56 der Innenwände 47 angrenzen. In jedem Graben, welcher durch eine jeweilige Innenwand 47 von einem jeweiligen Gateisolationsfilm 48 umgeben ist, ist jeweils eine Gateelektrode 49 bis hinauf zu einer jeweiligen Öffnung an den Oberflächen der N+-Emitterschichten 44 eingefüllt. Oberflächen der Gateelektroden 49 sind niedriger als Oberflächen der Gateisolationsfilme 48, welche auf den Oberflächen der den Öffnungen 56 um die Innenwände 47 angrenzenden N+-Emitterschichten 44 ausgebildet sind.
  • In 3 sind die Oberflächen der Gateelektroden 49 bündig mit den Oberflächen der N+-Emitterschichten 44. Obwohl die Oberflächen der Gateelektroden 49 weiter von den Oberflächen der N+-Emitterschichten 44 zurückgenommen sein können, müssen, um Kanäle auszubilden, die Oberflächen der Gateelektroden 49 sich in einer seichteren Lage als der Boden der N+-Emitterschichten befinden. Die Gateelektroden 49 stehen den Oberflächen der P-Basisschicht 43 durch die Gateisolationsfilme 48 gegenüber. Die Oberflächen der P-Basisschicht 43 dienen als die Kanalregionen 53.
  • Die Oberflächen der Gateelektroden 49 sind mit dem Zwischenschichtisolationsfilm 50 bedeckt. Durch den Zwischenschichtisolationsfilm 50 ist die Emitterelektrode 51 auf einer Oberfläche des Elements, in welchem die N+-Emitterschichten 44 und die P+-Halbleiterschichten 45 ausgebildet sind, angeordnet. Die N+-Emitterschichten 44 und die P-Basisschicht 43 kontaktieren die Emitterelektrode 51 durch die P+-Halbleiterschichten 45. Die Gateleitungen 32 und die Gateanschlußfläche 33, welche mit den Gateelektroden 49 verbunden sind, sind auf der Oberfläche des Elements angeordnet, während sie von den N+-Emitterschichten 44 und den P+-Halbleiterschichten 45 isoliert sind. Die Kollektorelektrode 52 ist auf der anderen Oberfläche der P+-Kollektorschicht 41 angeordnet.
  • Falls das Element beispielsweise eine Durchbruchspannung in der Größenordnung von 2000 V aufweist, beträgt die Dicke von der Oberfläche des Elements, d. h. den freiliegenden Oberflächen der P+-Halbleiterschichten 45, oder von den Oberflächen der N+-Emitterschichten 44 bis zu einer Grenze zwischen der N–-Schicht 42 und der N+-Puffer schicht 46 etwa 200 μm, die Störstellenkonzentration der N–-Schicht 42 beträgt 5 × 1013 cm–3, die Abstände zwischen grabenförmigen Innenwänden 47, d. h. die Abstände zwischen den Zellen, betragen etwa 4 μm, und die Tiefe der Innenwände 47, gemessen von den Oberflächen der P+-Halbleiterschicht 45 aus, beträgt etwa 8 μm. Die Tiefe eines Übergangs zwischen Bodenflächen der N+-Emitterschichten 44 und der P-Basisschicht 43 beträgt etwa 1 μm, entweder von den N+-Emitterschichten 44 oder von den Oberflächen der P+-Halbleiterschichten 45 aus. Die Dicke der N+-Pufferschicht 46 beträgt etwa 10 μm, und die Dicke der P+-Kollektorschicht 41 beträgt etwa 300 μm.
  • Nun wird eine Betriebsweise beschrieben werden.
  • Wenn eine vorbestimmte Kollektorspannung VCE über die Emitterehektrode 51 und die Kollektorelektrode 52 angelegt wird und eine vorbestimmte Gatespannung VGE über die Emitterelektrode 51 und die Gateelektroden 49 angelegt wird, d. h., wenn die Gates eingeschaltet werden, werden die Kanalregionen 53 in den N-Typ invertiert, wodurch Kanäle erzeugt werden. Durch diese Kanäle werden von der Emitterelektrode 51 aus Elektronen in die N–-Schicht 42 injiziert. Injizierte Elektronen legen über die P+-Kol-lektorschicht 41 und die N–-Schicht 42 durch die N+-Pufferschicht 46 eine Vorspannung in Durchlaßrichtung so an, daß Löcher von der Kollektorelektrode 52 aus durch die P+-Kollektorschicht 41 und die N+-Pufferschicht 46 in die N–-Schicht 42 injiziert werden. Die Leitfähigkeit wird demgemäß geändert, und der Widerstand der N–-Schicht 42 wird in hohem Ausmaß vermindert, um eine Stromkapazität des IGBT zu erhöhen.
  • Um den IGBT von einem EIN-Zustand in einen AUS-Zustand zu ändern, wird die über die Emitterelektrode 51 und die Gateelektrode 49 angelegte Gatespannung VGE auf 0 V geändert oder eine Vorspannung in Sperrichtung über die Emitterelektrode 51 und die Gateelektroden 49 angelegt, wodurch die Gates gesperrt werden. Als ein Ergebnis kehren die in den N-Typ invertierten Kanalregionen 53 in den P-Typ zurück, so daß eine Injektion von Elektronen von der Emitterelektrode 51 aus endet und eine Injektion von Löchern von der P+-Kollektorelektrode 41 aus in die N–-Schicht 42 endet. In der N–-Schicht 42 akkumulierte Elektronen und Löcher fließen dann in die Kollektorelektrode 52 bzw. die Emitterelektrode 51 oder rekombinieren miteinander, um sich auszulöschen. Nachdem Löcher innerhalb der P+-Halbleiterschichten 45 in diesem Zustand leicht beweglich sind, wird die Schaltgeschwindigkeit schneller.
  • 4 ist eine schematische Teilquerschnittsansicht, welche die vorliegende Erfindung zeigt.
  • 4 beschreibt eine Wirkung der P+-Halbleiterschichten 45 in der vorliegenden Erfindung. Die Oberflächen der Gateelektroden 49 befinden sich in etwa der halben Tiefe der N+-Emitterschichten 44, gemessen von den Oberflächen der N+-Emitterschichten 44 aus. Wenn die Oberflächen der Gateelektroden 49 sich bei einer niedrigen Position befinden, muß die Dicke der N+-Emitterschichten 44 groß sein. Nachdem die N+-Emitterschichten 44 in den meisten Fällen durch Diffusion ausgebildet werden, sind, wenn die N+-Emitterschichten 44 dick ausgebildet werden, benachbarte Kantenabschnitte der N+-Emitterschichten 44, welche zwischen benachbarten grabenförmigen Innenwänden 47 angeordnet sind, aufgrund von Seitendiffusion extrem nahe beieinander angeordnet.
  • Dies erzwingt eine extrem kleine freiliegende Oberfläche der P-Basisschicht 43. In manchen Fällen berühren die benachbarten Kantenabschnitte der N+-Emitterschichten 44 einander, wodurch die freiliegenden Oberflächen der P-Basisschicht 43 vollständig beseitigt werden. Wenn dies geschieht, ist es unmöglich, daß die P-Basisschicht 43 die Emitterelektrode 51 kontaktiert.
  • Bei herkömmlichen Techniken wird dieses Problem vermieden, indem die Grabenabstände vergrößert werden. Stattdessen sind die P+-Halbleiterschichten 45 zwischen den Kantenabschnitten der N+-Emitterschichten 44, welche zwischen den Innenwänden 47 angeordnet sind, in die N+-Emitterschichten teilweise überlappender weise so ausgebildet, daß die Bodenabschnitte der P+-Halbleiterschichten 45 die P-Basisschicht 43 berühren, und ferner liegen die Übergänge zwischen den P+-Halbleiterschichten 45 und den N+-Emitterschichten 44 an der Oberfläche des Elements frei. Als ein Ergebnis wird zwischen den P+-Halbleiterschichten 45 und der Emitterelektrode 51 ein großer Kontakt hergestellt. Daher ist es möglich, die Grabenabstände zu reduzieren, ohne empfindlich hinsichtlich dessen zu werden, ob die benachbarten Kantenabschnitte der N+-Emitterschichten 44 nahe beieinander liegen.
  • Wenn die Oberflächen der Gateelektroden 49 sich in einer von der Oberflächen der N+-Emitterschichten 44 zurückgenommenen Position befinden, ist es insbesondere notwendig, die N+-Emitterschichten 44 dick auszubilden. Daher liegen die benachbarten Kantenabschnitte der N+-Emitterschichten 44 aufgrund reduzierter Grabenabstände nahe beieinander oder können einander in manchen Fällen sogar berühren. Nachdem jedoch die die N+-Emitterschichten 44 durchdringenden P+-Halbleiterschichten 45 die P-Basisschicht 43 berühren, kontaktieren die P-Basisschicht 43 und die N+-Emitterschichten 44 die Emitterelektrode 51 durch die P+-Halbleiterschichten 45 selbst dann, wenn sich die benachbarten Kantenabschnitte der N+-Emitterschichten 44 gegenseitig berühren.
  • Nachdem die N+-Emitterschichten 44 durch Diffusion in die P-Basisschicht 43 ausgebildet werden, muß die Störstellenkonzentration der N+-Emitterschichten 44 höher sein als die der P-Basisschicht 43. Ferner muß, nachdem die P+-Halbleiterschicht 45 so diffundiert wird, daß sie benachbarte Kantenabschnitte der N+-Emitterschichten 44 überlappen, die Störstellenkonzentration der P+-Halbleiterschichten 45 höher sein als die der N+-Emitterschichten 44.
  • Falls die P+-Halbleiterschichten 45 zuerst ausgebildet werden und die N+-Emitterschichten 44 dann so ausgebildet werden, daß sie eine höhere Störstellenkonzentration als die der P+-Halbleiterschichten 45 aufweisen, kommen benachbarte Kantenabschnitte der N+-Emitterschichten 44 nahe aneinander. Als ein Ergebnis werden in der vorliegenden Ausführungsform die P+-Halbleiterschichten 45 durch die N+-Emitterschichten 44 entfernt, und daher wird die Wirkung eines Anordnens der P+-Halbleiterschichten 45 in der ersten bevorzugten Ausführungsform nicht erzeugt.
  • 5 ist ein Graph, welcher eine Beziehung zwischen der Grabenteilung und der Durchlaßspannung in dem U-IGBT zeigt.
  • Wie in 5 gezeigt, wird mit kleinerer Grabenteilung des U-IGBT die Durchlaßspannung geringer, und daher werden verschiedene Eigenschaften, welche die Durchlaßspannung beeinflussen, besser.
  • Bei der vorliegenden Erfindung berühren sich, nachdem die P+-Halbleiterschichten 45 so ausgebildet werden, daß sie benachbarte Kantenabschnitte der N+-Emitterschichten 44 überlappen und die P-Basisschicht 43 kontaktieren, die Emitterelektrode 51 und die P-Basisschicht 43 einander durch die P+-Halbleiterschichten 45. Als ein Ergebnis werden die Grabenteilung und damit die Durchlaßspannung reduziert. Ferner wird das Element kleiner und dichter, und die Zuverlässigkeit wird verbessert.
  • Zusätzlich schaltet, nachdem die Grabenteilung klein ist, der parasitäre Transistor, welcher durch die N+-Emitterregionen 4, die P-Basisschicht 3 und die N–-Schicht 2 ausgebildet wird, nicht leicht durch.
  • Das heißt, selbst wenn sich der IGBT innerhalb des RBSOA in dem Sperrzustand befindet, fließen in der N–-Schicht 2 (der N+-Pufferschicht 9, falls die N+-Pufferschicht 9 vorliegt) akkumulierte Elektronen und Löcher in die Kollektorelektrode 11 bzw. die Emitterelektrode 10 oder rekombinieren miteinander, um sich auszulöschen, wie in dem Fall einer Änderung von dem normalen Durchlaßzustand in den Sperrzustand.
  • In diesem Fall wird, wenn die Löcher in die Emitterelektrode 10 fließen, die Menge von Löchern, welche in eine Zelle fließen, gering, falls die Zellengröße klein ist. Nachdem der Lochstrom als ein Basisstrom des parasitären Bipolartransistors dient, falls das Potential der P-Basisschicht 3 ein eingebautes Potential (im allgemeinen 0,6 V) zwischen der P-Basisschicht 3 und den N+-Emitterregionen 4 übersteigt, der parasitäre Bipolartransistor durch.
  • Jedoch wird ein Spannungsabfall klein, nachdem der Lochstrom klein ist, und daher wird das eingebaute Potential zwischen der P-Basisschicht 3 und den N+-Emitterregionen 4 nicht leicht erreicht, wodurch ein Durchschalten des parasitären Bipolartransistors schwierig gemacht wird. In anderen Worten, der RBSOA wird groß.
  • Als nächstes wird ein Herstellungsverfahren des U-IGBT gemäß der Erfindung beschrieben werden.
  • 6 bis 14 sind Teilquerschnittsansichten, welche das Element während den entsprechenden Herstellungsstufen zeigen.
  • Zuerst werden auf einem P+-Siliziumsubstrat 60 nacheinander eine N+-Schicht 61 und eine N–-Schicht 62 durch Epitaxie gezogen. Als nächstes werden in einer Oberfläche der N–-Schicht 62 Fremdatome vom P-Typ implantiert und geglüht, wodurch eine P-Basisschicht 63 definiert wird (siehe 6).
  • Darauf folgend wird ein Resist auf einer Oberfläche der P-Basisschicht 63 gestapelt und durch Photolithographieprozesse wird ein Resistmuster 64, welches eine Mehrzahl von streifenförmigen Öffnungen beinhaltet, ausgebildet. Unter Verwendung des Resistmusters 64 als einer Maske wird die Oberfläche der P-Basisschicht 63 mit Fremdatomen vom N-Typ bis zu einer hohen Konzentration dotiert. Das Resistmuster 64 wird danach entfernt. Die Fremdatome werden geglüht und diffundiert, um N+-Emitterregionen 65 zu definieren (siehe 7).
  • Ein Oxidfilm 66, welcher als ein Abschirmfilm dient, wird dann auf einer Oberfläche der P-Basisschicht 63 und der N+-Emitterregionen 65 ausgebildet. Auf Oberflächen der N+-Emitterregionen 65 wird unter Verwendung des Oxidfilms 66 eine Siliziumätzmaske ausgebildet, welche eine streifenartig geformte Öffnung beinhaltet, die eine kleinere Breite als die N+-Emitterregionen 65 aufweist. Unter Verwendung der Siliziumätzmaske wird ein RIE (Reactive Ion Etching) durchgeführt, wodurch grabenförmige Innenwände definiert werden, welche sich von den Oberflächen der N+-Emitterregionen 65 aus erstrecken und in die N–-Schicht 62 eindringen (siehe 8). Dann wird der Oxidfilm 66 durch Ätzen entfernt.
  • Als nächstes wird ein thermischer Oxidfilm 68, welcher als ein Isolationsfilm dient, auf Oberflächen der Innenwände 67, einer Oberfläche der P-Basisschicht 63 und den Oberflächen der N+-Emitterregionen 65 ausgebildet. Elektrisch leitendes Polysilizium 69, welches mit Fremdatomen vom N-Typ dotiert ist, wird auf dem thermischen Oxidfilm 68 gestapelt, wodurch die durch die Innenwände 67 ausgebildeten Rillen aufgefüllt werden (siehe 9).
  • Das gestapelte Polysilizium 69 wird dann so zurückgeätzt, daß eine Oberfläche des die durch die Innenwände 67 ausgebildeten Rillen auffüllenden Polysiliziums 69 von einer Oberfläche des auf der Oberfläche der N+-Emitterregionen 65 ausgebildeten thermischen Oxidfilms 68 zurückgenommen wird (siehe 10). Das Rückätzen muß so durchgeführt werden, daß die Oberfläche des Polysiliziums 69 in einer seichteren Lage positioniert wird als der Boden der N+-Emitterregionen 65.
  • Dann wird ein Resist 70 auf der Oberfläche des die durch die Innenwände 67 ausgebildeten Gräben auffüllenden Polysiliziums 69 und auf der Oberfläche des thermischen Oxidationsfilms 68 gestapelt. In dem Resist 70 wird durch Photolithographieprozesse eine Öffnung ausgebildet, um die Oberfläche der P-Basisschicht 63 und von Abschnitten der N+-Emitterregionen 65, welche an die P-Basisschicht 63 angrenzen und welche sich entlang den Innenwänden 67 erstrecken, zu umgeben, wodurch ein Resistmuster erhalten wird. Unter Verwendung des Resistmusters als einer Maske werden durch den thermischen Oxidationsfilm 68 Fremdatome vom P-Typ mit einer höheren Konzentration als der der N+-Emitterregionen 65 implantiert. Das Resistmuster wird da nach entfernt. Durch einen thermischen Prozeß werden die Fremdatome vom P-Typ seichter als der Boden der N+-Emitterregionen 65 diffundiert, um eine P+-Halbleiterschicht 71 zu definieren, deren Bodenfläche die P-Basisschicht 63 berührt (siehe 11).
  • Als nächstes wird ein BPSG 72, welches als eine Isolation dient, auf der Oberfläche des die durch die Innenwände 67 ausgebildeten Gräben auffüllenden Polysiliziums 69 und auf der Oberfläche des thermischen Oxidationsfilms 68 gestapelt (siehe 12).
  • Daraufhin wird ein Resist 73 auf einer Oberfläche des BPSG 72 gestapelt. In dem Resist 73 wird durch Photolithographieprozesse eine Öffnung ausgebildet, welche die P+-Halbleiterschicht 71 und Abschnitte der N+-Emitterregionen 65, welche an die P+-Halbleiterschicht 71 angrenzen und welche sich entlang den Innenwänden 67 erstrekken, umgibt, wodurch ein Resistmuster erhalten wird. Unter Verwendung des Resistmusters als einer Maske werden das BPSG 72 und der thermische Oxidationsfilm 68 so geätzt, daß ein Zwischenschichtisolationsfilm 72 auf der Oberfläche des die durch die Innenwände 67 ausgebildeten Gräben auffüllenden Polysiliziums 69 ausgebildet wird (siehe 13). Danach wird das Resistmuster entfernt.
  • Um die P+-Halbleiterschicht 71 und die N+-Emitterregionen 65, welche durch Ätzen freigelegt werden, kurzzuschließen, wird als eine Leiterschicht dienendes Al-Si auf einer Oberfläche des Elements gestapelt, in welcher die P+-Halbleiterschicht 71, die N+-Emitterregionen 65 und der Zwischenschichtisolationsfilm 72 ausgebildet sind. Dies erzeugt zur gleichen Zeit eine Gateleitung und eine Gateanschlußfläche, welche mit dem in den durch die Emitterelektrode 73 und die Innenwände 67 definierten Rillen vergrabenen Polysilizium 69 verbunden sind (siehe 14).
  • Ferner wird eine AlMoNiAu-Legierung, welche als eine Leiterschicht dient, auf der Oberfläche des P+-Siliziumsubstrats 60 gestapelt, wodurch eine Kollektorelektrode 75 ausgebildet wird.
  • Durch solche Herstellungsprozesse wird der U-IGBT zu geringen Kosten hergestellt.
  • 15 ist eine Teildraufsicht eines Halbleiterbauelements mit isoliertem Gate gemäß einer Ausführungsform der vorliegenden Erfindung, 16 ist eine Teilquerschnittsansicht einiger Zellen von 15, genommen entlang Linien A-A, und 17 ist eine Teilquerschnittsansicht einiger Zellen von 15, genommen entlang Linien B-B. In 15 sind die Zellen so gezeigt, wie sie vorliegen, wenn die Emitterelektrode 51 und der Zwischenschichtisolationsfilm 50 entfernt sind. Durch Klammern und strichpunktierte Linien in 15 definierte Gebiete C sind Gebiete, welche mit dem Zwischenschichtisolationfilm 50 bedeckt sind.
  • In 15, 16 und 17 weisen bei dem U-IGBT gemäß der vorliegenden Erfindung die zwischen den rillenförmigen Innenwänden 47 ausgebildeten N+-Emitterschichten 44 eine leiterartige ebene Konfiguration auf. In anderen Worten, die N+-Emitterschichten 44 sind in der Form von Streifen angeordnet, wobei sie die freiliegenden Oberflächen der P+-Halbleiterschichten 45 dazwischen aufnehmen. Die rillenförmigen Innenwände 47, welche Öffnungen an der Oberfläche der N+-Emitterschichten 44 enthalten, erstrekken sich entlang der Längsrichtung der N+-Emitterschichten 44. Benachbarte N+-Emitterschichten 44, welche zwischen den in den Innenwänden vergrabenen Gateelektroden 49 angeordnet sind, sind durch Verbindungsabschnitte 55 miteinander verbunden. Die freiliegenden Oberflächen der P+-Halbleiterschichten 45 und der Verbindungsabschnitte 55 sind abwechselnd angeordnet.
  • Der Bereich C des Zwischenschichtisolationsfilms 50 bedeckt die Gateelektroden 49 und erstreckt sich über benachbarte N+-Emitterschichten 44, welche an die rillenförmigen Innenwände 47 angrenzend und entlang diesen vorliegen, erstreckt sich aber nicht über die freiliegenden Oberflächen der P+-Halbleiterschichten 45.
  • Der dargestellte U-IGBT entspricht ansonsten im Aufbau dem U-IGBT gemäß 3.
  • Nachdem die ebene Konfiguration der N+-Emitterschichten 44 eine leiterartige Konfiguration ist, ist ein Kontaktbereich, in welchem die Emitterelektrode 51 die N+-Emitterschichten 44 kontaktiert, durch die Verbindungsabschnitte 55 ebenfalls sichergestellt, was das Erfordernis beseitigt, einen zusätzlichen Kontaktbereich zusätzlich herzustellen, um mit einer Fehlausrichtung von Masken fertigzuwerden. Das heißt, nachdem es nicht notwendig ist, einen zusätzlichen Bereich sicherzustellen, um mit einer Fehlausrichtung von Masken fertigzuwerden, wenn die in 13 gezeigte Emitterelektrode 73 ausgebildet wird, und nachdem die Zellenabstände im Vergleich mit der Struktur, bei welcher die N+-Emitterschichten 44 einfach so angeordnet sind, daß sie sich entlang den Gateelektroden 49 erstrecken, wie in 2 gezeigt, demgemäß reduziert werden können, ist es möglich, daß die Zellen eine feine Geometrie aufweisen. Ferner ist es möglich, Kontaktbereiche gut ausgewogen über dem gesamten Element anzuordnen.
  • Somit ist das Element dichter und so ausgebildet, daß es eine niedrige Durchlaßspannung aufweist. Es ist möglich, Betriebseigenschaften der jeweiligen Zellen über das gesamte Element zu vereinheitlichen.
  • Zusätzlich werden, wenn die ebene Konfiguration der N+-Emitterschichten 44 eine leiterartige Konfiguration ist, die P+-Halbleiterschichten 45 nicht ausgebildet sind und die freiliegenden Oberflächen der P-Basisschicht 43 einfach ausgebildet sind, die Verbindungsabschnitte 55 der N+-Emitterschichten 44 aufgrund von Diffusion in der horizontalen Richtung um so breiter, je dicker die N+-Emitterschichten 44 werden, wodurch die Größe eines Lochstroms, welcher unmittelbar unterhalb der Verbindungsabschnitte 55 fließt, groß wird. Nachdem die Löcher als ein Basisstrom für den durch die N+-Emitterschichten 44, die P-Basisschicht 43 und die N–-Schicht 42 ausgebildeten parasitären Transistor dienen, wird der parasitäre Transistor leicht durchgeschaltet. Nachdem jedoch die P+-Halbleiterschichten 45 angeordnet sind, welche die Diffusion der Verbindungsabschnitte 55 in der Richtung der Breite der Verbindungsabschnitte 55 einschränken, neigt der parasitäre Transistor nicht dazu, durchzuschalten. Daher ist es möglich, eine Verkleinerung des RBSOA zu verhindern.
  • Im Vergleich mit den Herstellungsprozessen gemäß 6–14 verwenden die Herstellungsprozesse gemäß der vorliegenden Ausführungsform ein unterschiedliches Resistmuster, um die N+-Emitterregionen 65 auszubilden. In den Herstellungsprozessen gemäß der vorliegenden Ausführungsform wird der Resist auf der Oberfläche der P-Basisschicht 63 gestapelt, werden die Mehrzahl der Öffnungen, welche in der Gestalt von parallelen Streifen vorliegen, und die Öffnungen, welche mit diesen Öffnungen verbunden sind, durch Photolithographieprozesse ausgebildet, wird das Resistmuster, in welchem Resist in der Gestalt von Säulen verstreut belassen wird, ausgebildet und werden Fremdatome vom N-Typ unter Verwendung dieses Resistmusters 64 als einer Maske bei einer hohen Dotierungskonzentration in die Oberfläche der P-Basisschicht 63 implantiert und durch Glühen diffundiert, um dadurch die N+-Emitterregionen 65 zu definieren.
  • Ferner werden im Unterschied zu den Herstellungsprozessen gemäß 6–14 nach dem Rückätzen des Polysiliziums 69 die P+-Halbleiterschichten 71 unter Verwendung eines Resistmusters, welches eine unterschiedliche Gestalt aufweist, ausgebildet. In einem Resist werden Öffnungen in Übereinstimmung mit den freiliegenden Oberflächen der P-Basisschichten 63, welche auf den N+-Emitterregionen 65 in einer verstreuten Konfiguration ausgebildet sind, ausgebildet. Unter Verwendung eines solchen Resists als ein Resistmuster werden Fremdatome implantiert und dann durch Wärmebehandlung diffundiert, um dadurch die P+-Halbleiterschichten 71 zu definieren.
  • 18 ist eine Teildraufsicht eines U-IGBT gemäß einer alternativen Konfiguration, die nicht durch den Umfang der vorliegenden Erfindung abgedeckt ist, 19 ist eine Teilquerschnittsansicht einiger Zellen von 18, genommen entlang Linien A-A, und 20 ist eine Teilquerschnittsansicht einiger Zellen von 18, genommen entlang Linien B-B. In 18 sind die Zellen so gezeigt, wie sie vorliegen, wenn die Emitterelektrode 51 und der Zwischenschichtisolationsfilm 50 entfernt sind. Durch Klammern und strichpunktierte Linien definierte Gebiete C in 18 sind Gebiete, welche mit dem Zwischenschichtisolationsfilm 50 bedeckt sind.
  • In 18, 19 und 20 weisen die zwischen den rillenförmigen Innenwänden 47 ausgebildeten N+-Emitter schichten 44 bei dem U-IGBT gemäß dieser alternativen Konfiguration eine leiterartige ebene Konfiguration auf. Bei dieser Konfiguration sind die P+-Halbleiterschichten 45 nicht vorgesehen. Freiliegende Oberflächen der P-Basisschicht 43 sind in einer verstreuten Konfiguration in den zwischen den Innenwänden 47 vorliegenden N+-Emitterschichten 44 entlang der Längsausdehnung der Innenwände 47 ausgebildet.
  • Das heißt, die N+-Emitterschichten 44 sind in der Gestalt von Streifen angeordnet, wobei sie die freiliegenden Oberflächen der P-Basisschicht 43 dazwischen aufnehmen. Die rillenförmigen Innenwände 47, welche Öffnungen an den Oberflächen der N+-Emitterschichten 44 beinhalten, erstrecken sich entlang der Längsausdehnung der N+-Emitterschichten 44. Benachbarte N+-Emitterschichten 44, welche zwischen den in den Innenwänden vergrabenen Gateelektroden angeordnet sind, sind durch die Verbindungsabschnitte 55 miteinander verbunden. Die freiliegenden Oberflächen der P-Basisschicht 43 und der Verbindungsabschnitte 55 sind abwechselnd angeordnet.
  • Die Gebiete C des Zwischenschichtisolationsfilms 50 bedecken die Gateelektrode 49, die N+-Emitterschichten 44, welche an die rillenförmigen Innenwände 47 angrenzend und entlang diesen vorliegen, und erstrecken sich weiter über die P-Basisschicht 43, welche in der Umgebung der N+-Emitterschichten 44 vorliegt.
  • Somit kontaktieren die Emitterelektroden 51 abwechselnd die die N+-Emitterschichten 44 verbindenden Verbindungsabschnitte 55 und die freiliegenden Oberflächen der P-Basisschicht 43. Zwischen den Verbindungsabschnitten 55, die in einer verstreuten Konfiguration angeordnet sind, sind jedoch die durch die freiliegenden Oberflächen der P-Basisschicht 43 und die rillenförmigen Innenwände 47 dazwischen aufgenommenen N+-Emitterschichten 44 mit dem Zwischenschichtisolationsfilm 50 bedeckt. Somit kontaktieren diese N+-Emitterschichten 44 die Emitterelektrode 51 nicht. Die durch die freiliegenden Oberflächen der P-Basisschicht 43 und die rillenförmigen Innenwände 47 dazwischen aufgenommenen N+-Emitterschichten 44 dienen daher als Emitterwiderstandsregionen 57. Dies bedeutet, daß Emitterwiderstände zwischengeschaltet sind, die mit der Emitterelektrode verbunden sind.
  • Als nächstes wird eine Betriebsweise dieser alternativen Konfiguration beschrieben werden.
  • Nachdem Emitterwiderstandswerte der Emitterwiderstandsregionen 57, welche durch die freiliegenden Oberflächen der P-Basisschicht 43 und die rillenförmigen Innenwände 47 dazwischen aufgenommen sind, klein sind, wenn ein Strom fließt, der so klein wie ein Nennstrom ist, sind die Emitterwiderstände der Emitterwiderstandsregionen 57 kaum existent. Ersatzweise sind die Emitterwiderstandsregionen 57 so ausgebildet, daß sie solche Emitterwiderstandswerte aufweisen, welche VCE(sat) nicht ändern.
  • Wenn jedoch ein großer Strom wie bei einem Kurzschluß fließt, tritt auch dann, wenn die Emitterwiderstände so bestimmt sind, daß sie VCE(sat) nicht ändern, auch an den N+-Emitterschichten 44 ein Spannungsabfall ein. Ein solcher Spannungsabfall funktioniert so, daß er eine Spannungsdifferenz zwischen der P-Basisschicht 43 und den N+-Emitterschichten 44 beseitigt.
  • Bei Kurzschluß fungiert ein solcher Spannungsabfall so, daß er verhindert, daß das eingebaute Potential (im allgemeinen 0,6 V) des durch die N+-Emitterschichten 44, die P-Basisschicht 43 und die N–-Schicht 42 ausgebildeten parasitären Transistors überstiegen wird, wodurch es dem parasitären Transistor schwierig gemacht wird, durchzuschalten. Daher ist der RBSOA groß.
  • Eine andere Stromeigenschaft, welche mit der Zerstörung des Elements in Verbindung gebracht wird, ist IC(sat). Wenn beispielsweise ein Kurzschluß eintritt, d. h., der IGBT durchschaltet, während an den IGBT eine hohe Spannung angelegt ist, hängt ein in den IGBT fließender Strom von IC(sat) ab.
  • Während eines Kurzschlußzustands erzeugte Wärme wird bestimmt durch:
    Angelegte Spannung × In IGBT fließender Strom × Zeit der Kurzschlußbedingung.
  • Wenn der IGBT aufgrund einer solchen erzeugten Wärme eine bestimmte Temperatur erreicht, wird der IGBT zerstört.
  • Indessen ist bekannt, daß IC(sat) kleiner wird, falls ein Emitterwiderstand angeordnet ist. In dieser alternativen Konfiguration sind die Emitterwiderstandsregionen 57 innerhalb eines einfachen Aufbaus, bei welchem der Zwischenschichtisolationsfilm 50 die durch die freiliegenden Oberflächen der P-Basisschicht 43 und die rillenförmigen Innenwände 57 dazwischen aufgenommene N+-Emitterregionen 44 bedeckt, ausgebildet, und eine Durchbruchcharakteristik während eines Kurzschlußzustands ist aufgrund der Emitterwiderstände verbessert.
  • Die Herstellungsprozesse gemäß dieser alternativen Konfiguration unterscheiden sich von den Herstellungsprozessen gemäß der zweiten bevorzugten Ausführungsform darin, daß der Schritt zum Ausbilden der P+-Halbleiterschichten 71 weggelassen wird, und darin, daß die die P- Basisschichten 63 und die N+-Emitterregionen 65 verbindenden Verbindungsabschnitte umgebenden Öffnungen in dem während des Schritts eines Ausbildens des Zwischenschichtisolationsfilms gestapelten Resist 73 in Gebieten mit Ausnahme von sich entlang den Innenwänden 67 erstrekkenden Abschnitten der N+-Emitterregionen 65 und mit Ausnahme von teilweise nahe an den N+-Emitterregionen 65 befindlichen Abschnitten der freiliegenden Oberflächen der P-Basisschichten 63 ausgebildet werden, um dadurch ein Resistmuster zu erhalten.
  • 21 ist eine Teildraufsicht eines U-IGBT gemäß einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung, 22 ist eine Teilquerschnittsansicht einiger Zellen von 21, genommen entlang Linien A-A, und 23 ist eine Teilquerschnittsansicht einiger Zellen von 21, genommen entlang Linien B-B. In 21 sind die Zellen so dargestellt, wie sie vorliegen, wenn die Emitterelektrode 51 und der Zwischenschichtisolationsfilm 50 entfernt sind. Durch Klammern und strichpunktierte Linien definierte Gebiete C in 21 sind Gebiete, welche mit dem Zwischenschichtisolationsfilm 50 bedeckt sind.
  • In 21, 22 und 23 weisen die N+-Emitterschichten 44, welche zwischen den rillenförmigen Innenwänden 47 ausgebildet sind, in dem U-IGBT gemäß der vorliegenden Ausführungsform eine leiterähnliche ebene Konfiguration auf. Das heißt, die N+-Emitterschichten 44 sind in der Form von Streifen angeordnet, wobei sie die freiliegenden Oberflächen der P+-Halbleiterschichten 45 dazwischen aufnehmen. Die rillenförmigen Innenwände 47, welche Öffnungen an den Oberflächen der N+-Emitterschichten 44 beinhalten, erstrecken sich entlang der Längsausdehnung der N+-Emitterschichten 44. Die zwischen den in den Innenwänden vergrabenen Gateelektroden 49 vorliegenden N+-Emit terschichten 44 sind durch die Verbindungsabschnitte 55 miteinander verbunden. Die freiliegenden Oberflächen der P+-Halbleiterschichten 45 und die Verbindungsabschnitte 55 sind abwechselnd angeordnet.
  • Die Gebiete C des Zwischenschichtisolationsfilms 50 bedecken die Gateelektroden 49 und erstrecken sich über benachbarte N+-Emitterschichten 44, welche an die rillenförmigen Innenwände 47 angrenzend und entlang diesen vorliegen, und erstrecken sich weiter über die freiliegenden Oberflächen der P+-Halbleiterschichten 45.
  • Die Emitterelektrode 51 kontaktiert abwechselnd die die N+-Emitterschichten 44 verbindenden Verbindungsabschnitte 55 und die freiliegenden Oberflächen der P+-Halbleiterschichten 45. Zwischen den Verbindungsabschnitten 55, welche in einer verstreuten Konfiguration angeordnet sind, sind die N+-Emitterschichten 44, welche durch die freiliegenden Oberflächen der P+-Halbleiterschicht 45 und die rillenförmigen Innenwände 47 zwischenliegend aufgenommen werden, jedoch mit dem Zwischenschichtisolationsfilm 50 bedeckt. Daher kontaktieren diese N+-Emitterschichten 44 die Emitterelektroden 51 nicht.
  • Die N+-Emitterschichten 44, welche durch die freiliegenden Oberflächen der P+-Halbleiterschichten 45 und die rillenförmigen Innenwände 47 zwischenliegend aufgenommen werden, dienen daher als die Emitterwiderstandsregionen 57. Dies bedeutet, daß in Verbindung Emitterwiderstände zwischengeschaltet sind, die mit der Emitterelektrode verbunden sind.
  • Daher tritt, wie in der zuvor erwähnten alternativen Konfiguration, wenn ein großer Strom wie in einem Kurzschlußzustand fließt, auch an den N+-Emitterschichten 44 ein Spanungsabfall auf, solange Emitterwiderstände angeordnet sind. Ein solcher Spannungsabfall fungiert so, daß er eine Spannungsdifferenz zwischen der P-Basisschicht 43 und den N+-Emitterschichten 44 eliminiert.
  • Das heißt, ein solcher Spannungsabfall fungiert so, daß er verhindert, daß das eingebaute Potential (im all-gemeinen 0,6 V) des durch die N+-Emitterregionen 44, die P-Basisschicht 43 und die N–-Schicht 42 ausgebildeten parasitären Transistors überschritten wird, wodurch es dem parasitären Transistor schwierig gemacht wird, durchzuschalten. Daher ist der RBSOA groß.
  • Ferner sind, wie in der alternativen Konfiguration, die Emitterwiderstandsregionen 57 innerhalb eines einfachen Aufbaus, bei welchem der Zwischenschichtisolationsfilm 50 die durch die freiliegenden Oberflächen der P-Basisschicht 43 und die rillenförmigen Innenwände 47 zwischenliegend aufgenommenen N+-Emitterregionen 44 bedeckt, ausgebildet, und eine Durchbruchcharakterstik während eines Kurzschlußzustands ist aufgrund der Emitterwiderstände verbessert.
  • Ferner ist die Struktur gemäß der vorliegenden Ausführungsform die gleiche wie die Struktur gemäß der al-ternativen Konfiguration, da sie so modifiziert ist, um die P+-Halbleiterschichten 45 in den freiliegenden Oberflächen der P-Basisschicht 43 anzuordnen. Wie in der ersten bevorzugten Ausführungsform weisen die P+-Halbleiterschichten 45 eine höhere Störstellenkonzentration als die der N+-Emitterregionen 44 auf. Falls die Störstellenkonzentration der N+-Emitterschichten 44 bei etwa 1 × (1018 – 1019) festgelegt ist, ist die Störstellenkonzentration der P+-Halbleiterschichten 45 um 2 × (1018 – 1019), d. h. etwa das Zweifache der Störstellenkonzentration der N+-Emitterschichten 44 herum festgelegt.
  • Wenn eine Diffusion von N+-Störstellen in der horizontalen Richtung während Ausbildung der N+-Emitterschichten 44 unzureichend ist oder wenn der Gatekontaktrand während Ausbildung des Zwischenschichtisolationsfilms 50 nicht hinreichend groß ausgebildet ist, sind die benachbarten Kantenabschnitte der zwischen benachbarten grabenförmigen Innenwänden 47 angeordneten N+-Emitterschichten 44 extrem nahe aneinander positioniert. Um dies zu vermeiden, gab es keinen anderen herkömmlichen Weg, als die Grabenabstände zu vergrößern. Auch in einem solchen Fall kontaktieren jedoch, nachdem die P+-Halbleiterschichten 45 zwischen den benachbarten Kantenabschnitten der N+-Emitterschichten 44 angeordnet sind, die N+-Emitterschichten 44 und die P-Basisschicht 43 einander durch die P+-Halbleiterschichten 45 und die Emitterelektrode. Nachdem dies die Grabenabstände verkleinert, schaltet der parasitäre Transistor nicht leicht durch. Die Durchlaßspannung ist reduziert, und die Dichte des Elements ist erhöht.
  • Ferner sind gemäß der vorliegenden Ausführungsform die Emitterwiderstandsregionen 57 innerhalb einer einfachen Struktur ausgebildet, bei welcher die Diffusionsregionen der P+-Halbleiterschichten 45 ausgedehnt sind, und dadurch, daß die N+-Emitterschichten 44, welche zwischen den freiliegenden Oberflächen der P+-Halbleiterschichten 45 und den rillenförmigen Innenwänden 47 zwischenliegend aufgenommen sind, mit dem Zwischenschichtisolationsfilm 50 bedeckt sind. Daher ist die Durchbruchcharakteristik während Kurzschlusses verbessert, ohne einen Zwischenraum zum Anordnen von Emitterwiderständen zu schaffen, und ohne die Zellengröße zu erhöhen.
  • Zusätzlich sind die P+-Halbleiterschichten 45 in 22 dünner als die N+-Emitterschichten 44 ausgebil det. Gemäß der vorliegenden Ausführungsform ist der Kontakt zwischen den N+-Emitterschichten 44 und der P-Basis-schicht 43 jedoch durch die P+-Halbleiterschichten 45 und die Emitterelektrode innerhalb der Verbindungsabschnitte 55 der N+-Emitterschichten 44, nicht innerhalb der durch die freiliegenden Oberflächen der P+-Schicht 45 und die rillenförmigen Innenwände 47 zwischenliegend aufgenommenen N+-Emitterschichten 44 hergestellt. Daher ist es selbst dann, wenn die durch die freiliegenden Oberflächen der P+-Schicht 45 und die rillenförmigen Innenwände 47 zwischenliegend aufgenommenen N+-Emitterschichten 44 als ein Ergebnis der Seitendiffusion während Ausbildung der P+-Halbleiterschichten 45 klein ausgebildet sind, nachdem die N+-Emitterschichten 44 nur groß genug sein müssen, um die Emitterwiderstandsregionen 57 auszubilden, unter Berücksichtigung der Seitendiffusion nicht immer erforderlich, die P+-Halbleiterschichten 45 seichter als den Boden der N+-Emitterschichten 44 zu diffundieren.
  • 24 und 25 sind Teilquerschnittsansichten einer Zelle während Herstellungsschritten in der vorliegenden Ausführungsform. Im Vergleich mit den Herstellungsprozessen gemäß 6–14 verwenden die Herstellungsprozesse gemäß der vorliegenden Ausführungsform ein unterschiedliches Resistmuster, um die N+-Emitterregionen 65 auszubilden, und verwenden auch ein unterschiedliches Resistmuster, um den Zwischenschichtisolationsfilm, der in 13 gezeigt ist, auszubilden. Die anderen Herstellungsschritte sind entsprechend. Genauer gesagt, wird der Resist auf der Oberfläche der P-Basisschicht 63 gestapelt, die Mehrzahl der Öffnungen, welche in der Gestalt von parallelen Streifen vorliegen, und die Öffnungen, welche mit diesen Öffnungen verbunden sind, werden durch Photolithographieprozesse ausgebildet, das Resistmuster, in welchem Resist verstreut in der Gestalt von Säulen belassen wird, wird ausgebildet, und unter Verwendung die ses Resistmusters 64 als einer Maske werden Fremdatome vom N-Typ mit einer hohen Dotierungskonzentration in die Oberfläche der P-Basisschicht 63 implantiert und durch Glühen diffundiert, um dadurch die N+-Emitterregionen 65 zu definieren.
  • Ferner wird nach Ausbildung der P+-Halbleiterschichten 71 entlang den Innenwänden 67 so, daß die P+-Halbleiterschichten 71 und die Verbindungsabschnitte der N+-Emitterschichten 65 abwechselnd erscheinen, das BPSG 72 auf der Oberfläche des die durch die Innenwände 67 ausgebildeten Rillen auffüllenden Polysiliziums 69 und auf der Oberfläche des thermischen Oxidationsfilms 68 gestapelt, und der Resist 73 wird auf einer Oberfläche des BPSG 72 gestapelt. Durch Photolithographieprozesse werden Öffnungen, welche die P+-Halbleiterschichten 71 und die Verbindungsabschnitte der N+-Emitterregionen 65 umgeben, in Gebieten mit Ausnahme von Abschnitten der N+-Emitterregionen 65, welche sich entlang den Innenwänden 67 erstrekken, und mit Ausnahme von Abschnitten der P+-Halbleiterschichten 71, welche in der Umgebung der N+-Emitterregionen 65 vorliegen, in dem Resist 73 ausgebildet, um dadurch ein Resistmuster auszubilden. Unter Verwendung des Resistmusters als einer Maske werden das BPSG 72 und der thermische Oxidationsfilm 68 geätzt, wodurch der Zwischenschichtisolationsfilm 73 auf der Oberfläche des in den durch die Innenwände 67 definierten Gräben vergrabenen Polysiliziums 69 ausgebildet (siehe 24). Dann wird das Resistmuster entfernt.
  • Darauf folgend wird, um die P+-Halbleiterschicht 71 und die N+-Emitterregionen 65, welche durch Ätzen freiliegen, kurzzuschließen, Al-Si, das als eine Leiterschicht dient, auf einer Oberfläche des Elements, in welchem die P+-Halbleiterschicht 71, die N+-Emitterregionen 65 und der Zwischenschichtisolationsfilm 72 angeordnet sind, gestapelt. Dies erzeugt gleichzeitig eine Gateleitung und eine Gateanschlußfläche, welche mit dem in den durch die Emitterelektrode 73 und die Innenwände 67 ausgebildeten Rillen vergrabenen Polysilizium 69 verbunden sind (siehe 25).
  • Ferner wird eine AlMoNiAu-Legierung, welche als eine Leiterschicht dient, auf der Oberfläche des P+-Siliziumsubstrats 60 gestapelt, um dadurch eine Kollektorelektrode 75 auszubilden.
  • Durch solche Herstellungsprozesse wird der U-IGBT gemäß der vorliegenden Ausführungsform zu geringen Kosten hergestellt.
  • Zusätzlich erfordert, obwohl die obige Beschreibung beschrieben hat, daß die P+-Halbleiterschicht 71 in der vorliegenden Ausführungsform in einer der ersten bevorzugten Ausführungsform entsprechender Weise ausgebildet wird, die vorliegende Ausführungsform nicht immer erfordern, die P+-Halbleiterschichten 45 unter Berücksichtigung der Seitendiffusion seichter als die Dicke der N+-Emitterschichten 44 zu diffundieren, wie zuvor beschrieben. Somit können während des Herstellungsprozesses in der vorliegenden Ausführungsform Fremdatome vom P-Typ durch den thermischen Oxidationsfilm 68 mit einer höheren Störstellenkonzentration als der der N+-Emitterregionen 65 implantiert werden und dann thermisch tiefer als der Boden der N+-Emitterregionen 65 diffundiert werden, um die P+-Halbleiterschicht 71 zu erhalten, deren Bodenfläche die P-Basisschichten 63 kontaktiert.
  • Obwohl die vorliegende Erfindung vorstehend in Bezug auf einen U-IGBT eines N-Kanal-Typs beschrieben worden ist, ist die vorliegende Erfindung auf einen U-IGBT eines P-Kanal-Typs anwendbar.

Claims (12)

  1. Halbleiteranordnung mit isoliertem Gate auf der Grundlage eines Halbleitersubstrats (41, 42, 43, 44, 45), welches eine obere Hauptoberfläche und eine untere Hauptoberfläche definiert, wobei die Halbleiteranordnung mit isoliertem Gate aufweist: eine erste Halbleiterschicht (41) eines ersten Leitfähigkeitstyps, wobei die erste Halbleiterschicht (41) eine untere Oberfläche, welche der unteren Hauptoberfläche des Halbleitersubstrats entspricht, und eine obere Oberfläche beinhaltet; eine zweite Halbleiterschicht (42) eines zweiten Leitfähigkeitstyps, welche auf der oberen Oberfläche der ersten Halbleiterschicht (41) angeordnet ist, wobei die zweite Halbleiterschicht eine niedrige Störstellenkonzentration aufweist; eine dritte Halbleiterschicht (43) des ersten Leitfähigkeitstyps, welche auf einer oberen Oberfläche der zweiten Halbleiterschicht (42) angeordnet ist; eine Mehrzahl von vierten Halbleiterschichten (44) des zweiten Leitfähigkeitstyps, welche parallel zueinander in der Form von Säulen auf einem Teil einer oberen Oberfläche der dritten Halbleiterschicht (43) angeordnet sind; eine Mehrzahl von rillenförmigen Innenwänden (47), welche jeweils Öffnungen (56) definieren, welche sich in jeweiligen oberen Oberflächen der vierten Halbleiterschichten (44) öffnen, um sich in einer Richtung entlang der Säulen der vierten Halbleiterschichten (44) zu erstrecken, wobei sich die ril lenförmigen Innenwände (47) von den Oberflächen der vierten Halbleiterschichten (44) aus nach unten zu der zweiten Halbleiterschicht (42) erstrecken; eine fünfte Halbleiterschicht (45) des ersten Leitfähigkeitstyps, welche entlang den vierten Halbleiterschichten (44) zwischen benachbarten zwei der rillenförmigen Innenwände (47) angeordnet ist, wobei eine Sperrschicht zwischen der fünften (45) und den vierten (44) Halbleiterschichten auf der oberen Hauptoberfläche freigelegt ist; einen Isolationsfilm (48), welcher die rillenförmigen Innenwände (47) bedeckt; eine Steuerelektrode (49), welche im Inneren der Öffnungen (56) auf inneren Oberflächen der rillenförmigen Innenwände (47) so angeordnet ist, daß der Isolationsfilm (48) dazwischen angeordnet ist; einen Zwischenschicht-Isolationsfilm (50), welcher auf einer oberen Oberfläche der Steuerelektrode (49) angeordnet ist; eine erste Hauptelektrode (51), welche auf der oberen Oberfläche der vierten (44) und der fünften (45) Halbleiterschichten und auf dem Zwischenschicht-Isolationsfilm (50) angeordnet ist; und eine zweite Hauptelektrode (52), welche auf der unteren zweiten Hauptoberfläche des ersten Halbleitersubstratschicht angeordnet ist; wobei die fünfte Halbleiterschicht (45) eine höhere Störstellenkonzentration als die vierten Halbleiterschichten (44) aufweist und auf den Oberflächen der dritten (43) und der vierten (44) Halbleiterschich ten so angeordnet ist, daß sie sich über die dritte (43) und die vierten (44) Halbleiterschichten erstreckt; der Isolationsfilm (48) ferner einen Teil der oberen Oberflächen der vierten Halbleiterschichten (44) bedeckt, welche bezüglich den rillenförmigen Innenwänden (47) kontinuierlich, an diese angrenzend und längs diesen gelegen sind; die Steuerelektrode (49) eine obere vertiefte Oberfläche aufweist, welche bezüglich einer oberen Oberfläche eines Teils des Isolationsfilms (48), welcher einen Teil der oberen Oberflächen der vierten Halbleiterschichten (44) bedeckt, vertieft ist; in der Oberfläche der dritten Halbleiterschicht (43) die vierten Halbleiterschichten (44) ferner eine Mehrzahl von Verbindungsabschnitten (55) aufweisen, welche diese angrenzenden Abschnitte der vierten Halbleiterschichten (44), welche in der Form von Säulen angeordnet sind, in einer regelmäßig verstreuten Konfiguration so verbinden, daß eine Oberflächenkonfiguration der vierten Halbleiterschichten (44) eine leiterartige Konfiguration in Gebieten, welche zwischen benachbarten zweien der rillenförmigen Innenwände (47) sandwichartig eingeschlossen sind, ist; und freigelegte obere Oberflächen der fünften Halbleiterschicht (45) in einer regelmäßig verstreuten Konfiguration entlang benachbarten zwei der Säulen der vierten Halbleiterschichten (44) so angeordnet sind, daß sie von der leiterähnlichen Konfiguration, welche von den benachbarten Abschnitten der vierten Halbleiterschichten (44) in der Form von Säulen und die dieselben verbindenden Verbindungsabschnitten (55) umgeben werden.
  2. Die Halbleiteranordnung mit isoliertem Gate von Anspruch 1, wobei der Isolationsfilm (48) ferner einen Teil einer Oberfläche der fünften Halbleiterschicht (45) bedeckt, welcher sich in der Umgebung der Säulen der vierten Halbleiterschichten (44) befindet.
  3. Die Halbleiteranordnung mit isoliertem Gate von einem der vorgenannten Ansprüche, wobei eine untere Oberfläche der fünften Halbleiterschicht (45) in einer Position lokalisiert ist, welche nicht so tief wie eine untere Oberfläche der vierten Halbleiterschichten (44) ist.
  4. Die Halbleiteranordnung mit isoliertem Gate von einem der vorgenannten Ansprüche, wobei die Störstellenkonzentration der fünften Halbleiterschicht (45) etwa das Zweifache der Störstellenkonzentration der vierten Halbleiterschicht (44) beträgt.
  5. Die Halbleiteranordnung mit isoliertem Gate von einem der vorgenannten Ansprüche, wobei die obere Oberfläche des leitfähigen Materials (49) in einer Position positioniert ist, welche nicht so tief wie die Unterseite der vierten Halbleiterschichten (44) ist.
  6. Die Halbleiteranordnung mit isoliertem Gate von einem der vorgenannten Ansprüche, wobei die zweite Halbleiterschicht einen oberen Bereich (42) aufweist, welcher eine niedrigere Störstellenkonzentra tion als die eines unteren Bereichs (46) hiervon aufweist.
  7. Ein Verfahren zum Herstellen einer Halbleiteranordnung mit isoliertem Gate gemäß einem der vorgenannten Ansprüche, welches aufweist: einen ersten Schritt eines Herstellens eines Halbleitersubstrats (41, 42; 60, 62 ), welches eine erste Halbleiterschicht (41; 60) eines ersten Leitfähigkeitstyps und eine zweite Halbleiterschicht (42; 62) eines zweiten Leitfähigkeitstyps, welche auf einer oberen Oberfläche der ersten Halbleiterschicht (41; 60) angeordnet ist, aufweist, wobei eine untere Oberfläche der ersten Halbleiterschicht (60) eine untere Hauptoberfläche des Halbleitersubstrat definiert und eine obere Oberfläche der zweiten Halbleiterschicht (62) eine obere Hauptoberfläche des Halbleitersubstrats definiert; einen zweiten Schritt eines Implantierens von Störstellen des ersten Leitfähigkeitstyps in die obere Hauptoberfläche des Halbleitersubstrats, um dadurch eine dritte Halbleiterschicht (43; 63) des ersten Leitfähigkeitstyps auszubilden; einen dritten Schritt eines Stapelns eines ersten Resists (64) auf die obere Hauptoberfläche, eines selektiven Entfernens des ersten Resists (64), um einen Teil des ersten Resists (64) als eine Mehrzahl von Gebieten, welche in der Form von Säulen parallel zueinander angeordnet sind, und einen Teil des ersten Resists (64) als eine Mehrzahl von Gebieten, welche zwischen benachbarten zwei der parallelen, säulenförmigen Gebieten regelmäßig so verstreut sind, daß sie benachbarte zwei der säulenförmigen Gebiete in einer leiterartigen Konfiguration verbin den, so zu belassen, daß ein erstes Resistmuster ausgebildet wird, eines selektiven Implantierens von Störstellen des zweiten Leitfähigkeitstyps unter Verwendung des ersten Resistmusters als eine Maske, und eines Diffundierens der Störstellen des zweiten Leitfähigkeitstyps in einer oberen Oberfläche der dritten Halbleiterschicht (63), um dadurch vierte Halbleiterschichten (44; 65) des zweiten Leitfähigkeitstyps auszubilden, welche eine höhere Störstellenkonzentration aufweisen als die des oberen Bereichs der zweiten Halbleiterschicht (62); einen vierten Schritt eines Ausbildens eines Abschirmfilms (66) auf der oberen Hauptoberfläche, eines Ausbildens einer Öffnung in dem Abschirmfilm (66) auf einem Teil einer oberen Oberfläche der vierten Halbleiterschichten (65) so, daß sich die Öffnung entlang einer oberen Oberfläche der Säulen der vierten Halbleiterschichten (65) erstreckt, eines selektiven Entfernens eines Halbleiters hinunter zu der zweiten Halbleiterschicht (62) während Verwendens des Abschirmfilms (66) als eine Maske, welche die Öffnung beinhaltet, um dadurch rillenförmige Innenwände (67) auszubilden, welche Rillen definieren, und eines anschließenden Entfernens des Abschirmfilms (66); einen fünften Schritt eines Ausbildens eines Isolationsfilms (68) auf Oberflächen der rillenförmigen Innenwände (67) und auf der oberen Hauptoberfläche; einen sechsten Schritt eines Stapelns eines leitfähigen Materials (69) auf dem Isolationsfilm (68) so, daß die Rillen aufgefüllt werden; einen siebenten Schritt eines gleichmäßigen Entfernens des leitfähigen Materials (69) während Belassens des Isolationsfilms, bis eine obere Oberfläche des leitfähigen Materials (69), welches in den Rillen vergraben ist, bezüglich einer Oberfläche eines Teils des Isolationsfilms (68), welcher auf der oberen Hauptoberfläche ausgebildet ist, vertieft ist; einen achten Schritt eines Stapelns eines zweiten Resists (70) auf einem Teil des Isolationsfilms (68), welcher nach dem siebenten Schritt auf der oberen Hauptoberfläche freigelegt ist, und der Oberfläche des leitfähigen Materials (69), eines Ausbildens einer Öffnung darin in einer Position derart, daß sie eine Fläche, welche dem in dem dritten Schritt in der Form der leiterähnlichen Kofiguration der säulenförmigen Gebiete und der verstreuten Gebiete belassenen ersten Resist (64) entspricht, umgibt und Teile von Oberflächen der vierten Halbleiterschichten (65), welche an das Gebiet der Öffnung in dem zweiten Resist (70) angrenzen, umgibt und Teile der Oberflächen der vierten Halbleiterschichten (65), welche an dieses Gebiet angrenzen, umgibt, eines selektiven Implantierens von Störstellen des ersten Leitfähigkeitstyps mit einer höheren Störstellenkonzentration als der der vierten Halbleiterschichten (65) durch den Isolationsfilm (68) während Verwendens des zweiten Resists (70) als eine Maske, welche die Öffnung beinhaltet, und eines Diffundierens der Störstellen des ersten Leitfähigkeitstyps, um dadurch eine fünfte Halbleiterschicht (71) des erste Leitfähigkeitstyps auszubilden, welche mit der dritten Halbleiterschicht (63) in Verbindung steht; einen neunten Schritt eines Stapelns eines Isolationsmaterials (72) auf dem Teil des Isolations films (68), welcher nach dem siebenten Schritt freigelegt ist, und auf der oberen Oberfläche des leitfähigen Materials (69); einen zehnten Schritt eines Stapelns eines dritten Resists (73) auf einer oberen Oberfläche des Isolationsmaterials (72), eines Ausbildens einer Öffnung darin, welche die fünfte Halbleiterschicht (71) und Teile der vierten Halbleiterschichten (65) mit Ausnahme der Teile der oberen Oberflächen der vierten Halbleiterschichten (65), welche an die Innenwände (67) angrenzen und sich längs diesen befinden, umgibt, eines selektiven Entfernens des Isolationsmaterials (72) und des Isolationsfilms (68) während Verwendens des dritten Resists (73) als eine Maske, welche die Öffnung beinhaltet, um dadurch die fünfte Halbleiterschicht (71) und die vierten Halbleiterschichten (65) freizulegen; einen elften Schritt eines Stapelns einer leitfähigen Schicht (74) auf den vierten (65) und der fünften (71) Halbleiterschicht, welche nach dem zehnten Schritt freigelegt sind, und auf der Oberfläche des Isolationsmaterial (72); und einen zwölften Schritt eines Stapelns einer leitfähigen Schicht (75) auf der unteren Hauptoberfläche des Halbleitersubstrats.
  8. Das Verfahren von Anspruch 7, wobei in dem zehnten Schritt die Öffnung in dem dritten Resist (73), welcher auf dem Isolationsmaterial (72) gestapelt wird, so ausgebildet wird, daß sie die fünfte Halbleiterschicht (71) und Teile der vierten Halbleiterschichten (65) ferner mit Ausnahme eines Teils einer oberen Oberfläche der fünften Halbleiterschicht (71) umgibt.
  9. Das Verfahren eines der Ansprüche 7–8, wobei in dem achten Schritt die Störstellen des ersten Leitfähigkeitstyps nicht so tief diffundiert werden wie die Unterseite der vierten Halbleiterschichten (65), deren untere Oberfläche die dritte Halbleiterschicht (63) berührt.
  10. Das Verfahren eines der Ansprüche 7–9, wobei in dem achten Schritt die Störstellen des ersten Leitfähigkeitstyps mit einer Störstellenkonzentration von etwa dem Doppelten der Störstellenkonzentration der vierten Halbleiterschichten (65) diffundiert werden.
  11. Das Verfahren eines der Ansprüche 7–10, wobei in dem siebenten Schritt das Entfernen des leitfähigen Materials (69) so durchgeführt wird, daß die obere Oberfläche des leitfähigen Materials (69) in einer Position positioniert wird, welche nicht so tief wie die Unterseite der vierten Halbleiterschichten (65) ist.
  12. Das Verfahren eines der Ansprüche 7–11, wobei die zweite Halbleiterschicht einen oberen Bereich (62) aufweist, dessen Störstellenkonzentration niedriger als die eines unteren Bereichs (61) hiervon ist.
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